JP2022068260A - 半導体装置 - Google Patents

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Abstract

【課題】信頼性の向上した半導体装置を提供する。または、安定した特性を有する半導体装置を提供する。または、非導通時の電流の小さいトランジスタを提供する。または、導通時の電流の大きいトランジスタを提供する。または、新規な半導体装置、新規な電子機器等を提供する。【解決手段】基板上に第１の半導体を形成し、第１の半導体上に接するように第２の半導体を形成し、第２の半導体上に第１の層を形成し、酸素プラズマ処理を行った後、第１の層を除去して第２の半導体の表面の少なくとも一部を露出させ、第２の半導体上に接するように第３の半導体を形成し、第３の半導体上に接するように第１の絶縁体を形成し、第１の絶縁体上に第１の導電体を形成する半導体装置である。【選択図】図１

Description

本発明の一態様は、半導体装置、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マ
ター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様
の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置
、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素
子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子
は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置で
ある。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置であ
る。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用い
る技術が注目されている。
特許文献１には、酸化物半導体を用いたトランジスタについて述べられており、酸化物
半導体、または酸化物半導体に接する膜に酸素プラズマ等を用いて酸素添加を行い、酸化
物半導体へ酸素を供給することによりトランジスタの特性を向上させる思想が示されてい
る。
また非特許文献１には、ＥＳＲスペクトルでｇ値＝１．９３近傍に観測される吸収は、
酸化物半導体中の酸素欠損に水素が捕獲されることにより発生するキャリアが主たる要因
であることが示唆されている。
特開２０１０－０８０９４７号公報
Ｙｕｓｕｋｅ Ｎｏｎａｋａ ｅｔ． ａｌ，"Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ ｄｅｆｅｃｔｓ ｉｎ Ｉｎ‐Ｇａ‐Ｚｎ ｏｘｉｄｅ ｔｈｉｎ ｆｉｌｍ ｕｓｉｎｇ ｅｌｅｃｔｒｏｎ ｓｐｉｎ ｒｅｓｏｎａｎｃｅ ｓｉｇｎａｌｓ"，ＪＯＵＲＮＡＬ ＯＦ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ，２０１４，１１５，ｐｐ．１６３７０７－１－１６３７０７－５
本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または
、本発明の一態様は、安定した特性を有する半導体装置を提供することを課題の一とする
。
または、本発明の一態様は、酸化物半導体中の酸素欠損を低減することを課題の一とす
る。または、本発明の一態様は、酸化物半導体中の水素濃度を低減することを課題の一と
する。または、本発明の一態様は、酸素欠損の少ない酸化物半導体を有するトランジスタ
を提供することを課題の一とする。または、本発明の一態様は、水素濃度の低い酸化物半
導体を有するトランジスタを提供することを課題の一とする。または、本発明の一態様は
、トランジスタのしきい値電圧の変動、ばらつき、または、低下を制御することを課題の
一とする。または、本発明の一態様は、非導通時の電流の小さいトランジスタを提供する
ことを課題の一とする。または、本発明の一態様は、導通時の電流の大きいトランジスタ
を提供することを課題の一とする。または、本発明の一態様は、当該トランジスタの作製
方法を提供することを課題の一とする。
または、本発明の一態様は、酸化物半導体中の酸素欠損を低減する方法を提供すること
を課題の一とする。または、本発明の一態様は、酸化物半導体中の水素濃度を低減する方
法を提供することを課題の一とする。
または、本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することを課
題の一とする。または、本発明の一態様は、新規な半導体装置の作製方法を提供すること
を課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は
、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
で言及していない課題である。本項目で言及していない課題は、明細書又は図面等の記載
から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明
の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解
決するものである。
本発明の一態様は、基板上に第１の半導体を形成し、第１の半導体上に接するように第
２の半導体を形成し、第２の半導体上に第１の層を形成し、酸素プラズマ処理を行った後
、第１の層を除去して第２の半導体の表面の少なくとも一部を露出させ、第２の半導体上
に接するように第３の半導体を形成し、第３の半導体上に接するように第１の絶縁体を形
成し、第１の絶縁体上に第１の導電体を形成する半導体装置の作製方法である。
または、本発明の一態様は、基板上に第１の半導体を形成し、第１の半導体上に接する
ように第２の半導体を形成し、第２の半導体の上面に接するように、一対の導電体を形成
し、一対の導電体の上面と、第２の半導体の上面と、に接するように第１の層を形成し、
酸素プラズマ処理を行った後、第１の層を除去して第２の半導体の表面を露出させ、一対
の導電体の上面と、第２の半導体の上面と、に接するように第３の半導体を形成し、第３
の半導体上に接するように第１の絶縁体を形成し、第１の絶縁体上に第１の導電体を形成
する半導体装置の作製方法である。
または、本発明の一態様は、基板上に第１の半導体を形成し、第１の半導体上に接する
ように第２の半導体を形成し、第２の半導体の上面に接するように第１の層を形成し、酸
素プラズマ処理を行った後、第１の層を除去して第２の半導体の表面を露出させ、第２の
半導体の上面に接するように、一対の導電体を形成し、一対の導電体の上面と、第２の半
導体の上面と、に接するように第３の半導体を形成し、第３の半導体上に接するように第
１の絶縁体を形成し、第１の絶縁体上に第１の導電体を形成する半導体装置の作製方法で
ある。
また、上記構成において、第１の層は、第１の半導体または第３の半導体よりも高い水
素透過性を有することが好ましい。
また、上記構成において、第１の層は、ホウ素、炭素、フッ素、マグネシウム、アルミ
ニウム、シリコン、リン、塩素、アルゴン、チタン、バナジウム、クロム、マンガン、コ
バルト、ニッケル、銅、亜鉛、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、
ニオブ、モリブデン、ルテニウム、インジウム、スズ、ランタン、ネオジム、ハフニウム
、タンタルまたはタングステンを含む酸化物を有することが好ましい。
また、上記構成において、第２の半導体は、インジウム、元素Ｍ及び亜鉛を有し、元素
Ｍは、アルミニウム、ガリウム、イットリウム、スズ、ホウ素、シリコン、チタン、鉄、
ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウ
ム、ネオジム、ハフニウム、タンタル、またはタングステンであることが好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び
図面に記載されている。
本発明の一態様により、信頼性の高い半導体装置を提供することができる。また、本発
明の一態様により、安定した特性を有する半導体装置を提供することができる。
また、本発明の一態様により、酸化物半導体中の酸素欠損を低減することができる。ま
た、本発明の一態様により、酸化物半導体中の水素濃度を低減することができる。また、
本発明の一態様により、酸素欠損の少ない酸化物半導体を有するトランジスタを提供する
ことができる。また、本発明の一態様により、水素濃度の低い酸化物半導体を有するトラ
ンジスタを提供することができる。また、本発明の一態様により、トランジスタのしきい
値電圧の変動、ばらつき、または、低下を制御することができる。また、本発明の一態様
により、非導通時の電流の小さいトランジスタを提供することができる。また、本発明の
一態様により、導通時の電流の大きいトランジスタを提供することができる。また、本発
明の一態様により、当該トランジスタの作製方法を提供することができる。
また、本発明の一態様により、酸化物半導体中の酸素欠損を低減する方法を提供するこ
とができる。また、本発明の一態様により、酸化物半導体中の水素濃度を低減する方法を
提供することができる。
また、本発明の一態様により、新規な半導体装置、新規な電子機器等を提供することが
できる。また、本発明の一態様により、新規な半導体装置の作製方法を提供することがで
きる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は
、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目
で言及していない効果である。本項目で言及していない効果は、明細書又は図面等の記載
から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明
の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有
するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さな
い場合もある。
本発明の一態様のトランジスタの上面図及び断面図。 本発明の一態様のトランジスタの上面図及び断面図。 本発明の一態様のトランジスタの上面図及び断面図。 本発明の一態様のトランジスタの上面図及び断面図。 本発明の一態様のトランジスタの上面図及び断面図。 本発明の一態様のトランジスタの上面図及び断面図。 本発明の一態様のトランジスタの断面図。 本発明の一態様のトランジスタの上面図及び断面図。 本発明の一態様のトランジスタの断面図。 本発明の一態様のトランジスタの上面図及び断面図。 本発明の一態様のトランジスタの上面図及び断面図。 本発明の一態様のトランジスタの作製方法を説明する図。 本発明の一態様のトランジスタの作製方法を説明する図。 本発明の一態様のトランジスタの作製方法を説明する図。 本発明の一態様のトランジスタの作製方法を説明する図。 本発明の一態様のトランジスタの作製方法を説明する図。 本発明の一態様のトランジスタの作製方法を説明する図。 本発明の一態様のトランジスタの作製方法を説明する図。 本発明の一態様のトランジスタの作製方法を説明する図。 本発明の一態様のトランジスタの作製方法を説明する図。 本発明の一態様のトランジスタの作製方法を説明する図。 本発明の一態様のトランジスタの作製方法を説明する図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の断面図。 ＣＡＡＣ－ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ－ＯＳの断面模式図。 ＣＡＡＣ－ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ－ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ－ＯＳの電子回折パターンを示す図。 Ｉｎ－Ｇａ－Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳの成膜モデルを説明する模式図。 ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。 ＣＡＡＣ－ＯＳの成膜モデルを説明する模式図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す斜視図および断面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様に係る電子機器を示す斜視図。 電子スピン共鳴で評価したスピン密度を示す図。 実施例における試料の水素濃度のデプスプロファイルを説明する図。 電子スピン共鳴で評価したスピン密度を示す図。 実施例における試料の水素濃度のデプスプロファイルを説明する図。 実施例における試料の水素濃度のデプスプロファイルを説明する図。 本発明の一態様のトランジスタの上面図及び断面図。 本発明の一態様のトランジスタの上面図及び断面図。 半導体の積層を示す断面図、およびバンド構造を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易
に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるも
のではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は
異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じ
くし、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張され
ている場合がある。
また、本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度
で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また
、「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態を
いう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されてい
る状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」
とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位
）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能であ
る。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積
層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」な
どと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と
、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」と
しての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳
密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」
と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導
体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」と
しての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳
密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」
と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導
体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃
度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半
導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動
度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半
導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２
族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば
、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒
素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を
形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不
純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１
５族元素などがある。
なお、以下に示す実施の形態では、特に断りがない場合、絶縁体として、例えば、ホウ
素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、
アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム
、ハフニウムまたはタンタルを一種以上含む絶縁体を、単層で、または積層で用いればよ
い。または、絶縁体として、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、ア
クリル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体の上面
を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜すること
ができるため、生産性を高めることができる。絶縁体としては、好ましくは酸化アルミニ
ウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコ
ニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体
を、単層で、または積層で用いればよい。
また、以下に示す実施の形態では、特に断りがない場合、導電体として、例えば、ホウ
素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、
コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、
ルテニウム、銀、インジウム、スズ、タンタルまたはタングステンを一種以上含む導電体
を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、ア
ルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体
、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用い
てもよい。
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａの
ある領域における深さ方向全体が濃度Ｂである場合、Ａのある領域における深さ方向の平
均値が濃度Ｂである場合、Ａのある領域における深さ方向の中央値が濃度Ｂである場合、
Ａのある領域における深さ方向の最大値が濃度Ｂである場合、Ａのある領域における深さ
方向の最小値が濃度Ｂである場合、Ａのある領域における深さ方向の収束値が濃度Ｂであ
る場合、測定上Ａそのものの確からしい値の得られる領域が濃度Ｂである場合などを含む
。
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を
有する、と記載する場合、例えば、Ａのある領域における全体が大きさＢ、長さＢ、厚さ
Ｂ、幅Ｂまたは距離Ｂである場合、Ａのある領域における平均値が大きさＢ、長さＢ、厚
さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における中央値が大きさＢ、長さＢ、
厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最大値が大きさＢ、長さＢ
、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最小値が大きさＢ、長さ
Ｂ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における収束値が大きさＢ、長
さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、測定上Ａそのものの確からしい値の得られ
る領域が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合などを含む。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に
応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電
膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様のトランジスタ、トランジスタを有する半導体装置
及びそれら作製方法について説明する。
＜トランジスタの構造＞
図１（Ａ）は、トランジスタ４９０の上面図の一例である。図１（Ａ）の一点鎖線Ａ１
－Ａ２および一点鎖線Ａ３－Ａ４に対応する断面図の一例を図１（Ｂ）に示す。なお、図
１（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図１に示すトランジスタ４９０は、導電体４１３と、導電体４１３上の絶縁体４０２と
、絶縁体４０２上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４
０６ａの側面、ならびに半導体４０６ｂの上面および側面と接する、導電体４１６ａおよ
び導電体４１６ｂと、半導体４０６ａの側面、半導体４０６ｂの上面および側面、導電体
４１６ａの上面および側面、ならびに導電体４１６ｂの上面および側面と接する半導体４
０６ｃと、半導体４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、を有
する。なお、ここでは、導電体４１３をトランジスタ４９０の一部としているが、これに
限定されない。例えば、導電体４１３がトランジスタ４９０とは独立した構成要素である
としてもよい。
ここで、トランジスタ４９０は、図１に示すように例えば基板４４２上に設けられる。
基板４４２として、半導体基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板
、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タン
グステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、
繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。半導体基板として
例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化シリコン、シリコンゲル
マニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムな
どの化合物半導体を用いればよい。また、基板４４２として、非晶質半導体または結晶質
半導体を用いることができる。結晶質半導体としては、単結晶半導体、多結晶半導体、微
結晶半導体などがある。
ここで、基板４４２と、導電体４１３との間に絶縁体を有してもよい。
または、トランジスタ４９０は、図２３の説明等において後述するように、基板上に設
けられるトランジスタ４９１、トランジスタ４９２などの上に、積層して設けられてもよ
い。
導電体４１３は、トランジスタのゲート電極としての機能を有する。また、絶縁体４０
２は、トランジスタ４９０のゲート絶縁体としての機能を有する。また、導電体４１６ａ
および導電体４１６ｂは、トランジスタ４９０のソース電極およびドレイン電極としての
機能を有する。また、絶縁体４１２は、トランジスタ４９０のゲート絶縁体としての機能
を有する。また、導電体４０４は、トランジスタ４９０のゲート電極としての機能を有す
る。
なお、導電体４１３および導電体４０４は、ともにトランジスタのゲート電極としての
機能を有するが、それぞれに印加する電位が異なっていても構わない。例えば、導電体４
１３に負または正のゲート電圧を印加することでトランジスタ４９０のしきい値電圧を調
整しても構わない。または、導電体４１３と導電体４０４とを、図５３に示すように導電
体４２１等により電気的に接続することで、同じ電位を印加しても構わない。この場合、
実効的なチャネル幅を大きくすることができるため、トランジスタ４９０の導通時の電流
を大きくすることができる。また、導電体４０４だけでは電界が届きにくい領域まで、導
電体４１３でカバーすることができるため、トランジスタ４９０のサブスレッショルドス
イング値（Ｓ値ともいう。）を小さくすることができ、トランジスタ４９０の非導通時の
電流を小さくすることができる。導電体４２１については、例えば後述する導電体４７６
ａ等の記載を参照することができる。
または、トランジスタ４９０は図５４に示すように導電体４１３を有さなくても構わな
い。
なお、絶縁体４０２は過剰酸素を含む絶縁体であると好ましい。
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁
体である。例えば、過剰酸素を含む酸化シリコンは、加熱処理などによって酸素を放出す
ることができる酸化シリコンである。したがって、絶縁体４０２は膜中を酸素が移動可能
な絶縁体である。即ち、絶縁体４０２は酸素透過性を有する絶縁体とすればよい。例えば
、絶縁体４０２は、半導体４０６ａよりも酸素透過性の高い絶縁体とすればよい。
過剰酸素を含む絶縁体は、半導体４０６ｂ中の酸素欠損を低減させる機能を有する場合
がある。半導体４０６ｂ中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。ま
た、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することが
ある。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタ４９０
に安定した電気特性を付与することができる。
ここで、加熱処理によって酸素を放出する絶縁体は、昇温脱離ガス分光法（ＴＤＳ：Ｔ
ｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、１００℃
以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔ
ｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍ
ｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に
比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、およ
び測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す
式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガ
スの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する
可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７
の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在
比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準
試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、
ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値
である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細
に関しては、特開平６－２７５６９７公報を参照する。なお、上記酸素の放出量は、電子
科学株式会社製の昇温脱離分析装置ＥＭＤ－ＷＡ１０００Ｓ／Ｗを用い、標準試料として
１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコン基板を用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素
原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素
分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量に
ついても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分
子の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある
。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ
３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ＥＳＲにて、ｇ値が２
．０１近傍に非対称の信号を有することもある。
または、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数
の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン
原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ
Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
絶縁体４１２として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸
化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ－Ｚｎ系金属酸化物、窒化シ
リコンなどを用いればよく、積層または単層で設ける。
また、絶縁体４１２として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加され
たハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネ
ート（ＨｆＡｌｘＯｙＮｚ）、酸化イットリウムなどのｈｉｇｈ－ｋ材料を用いてもよい
。
また、絶縁体４１２として、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸
化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウ
ム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁
膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの
窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。
また、絶縁体４１２として、絶縁体４０２と同様に、化学量論的組成を満たす酸素より
も多くの酸素を含む酸化物絶縁膜を用いることが好ましい。
なお、特定の材料をゲート絶縁膜に用いると、特定の条件でゲート絶縁膜に電子を捕獲
せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニ
ウムの積層膜のように、ゲート絶縁膜の一部に酸化ハフニウム、酸化アルミニウム、酸化
タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度
あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１
５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位
より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層からゲート電
極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧
がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御する
ことができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せし
める処理は、トランジスタの作製過程におこなえばよい。
例えば、トランジスタのソース電極あるいはドレイン電極に接続する配線メタルの形成
後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後
、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その
後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
また、窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）、代
表的にはＮＯ２またはＮＯは、絶縁体４１２などに準位を形成する。当該準位は、半導体
４０６ｂのエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁体４１２及
び半導体４０６の界面に拡散すると、当該準位が絶縁体４１２側において電子をトラップ
する場合がある。この結果、トラップされた電子が、絶縁体４１２及び半導体４０６界面
近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
絶縁体４１２として、窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜を用い
ることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジ
スタの電気特性の変動を低減することができる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上基板歪み点未満の
加熱処理により、絶縁体４１２は、１００Ｋ以下のＥＳＲ（電子スピン共鳴）で測定して
得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ
値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９
６６以下の第３のシグナルが観測されない。なお、第１のシグナル及び第２のシグナルの
スプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、Ｘバンドの
ＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１
のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９
６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が検出下限未満であ
り、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以下である。なお、ＥＳＲの測定温度を
１００Ｋ以下とする。
なお、ＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１シグナル
、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１
．９６６以下の第３のシグナルは、二酸化窒素起因のシグナルに相当する。即ち、ｇ値が
２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下
の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのス
ピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないと
いえる。以下、これらの３つのシグナルを「ＮＯｘ起因のシグナル」と呼ぶ。
また、窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜は、ＳＩＭＳ（Ｓｅｃ
ｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される窒素濃度が
２×１０２０ａｔｏｍｓ／ｃｍ３未満、７×１０１９ａｔｏｍｓ／ｃｍ３未満、２×１０
１９ａｔｏｍｓ／ｃｍ３未満、である。なお、絶縁体４１２の成膜温度が高いほど、絶縁
体４１２の窒素酸化物の含有量を低減することが可能である。絶縁体４１２の成膜温度は
、４５０℃以上基板歪み点未満、５００℃以上基板歪み点未満、または５００℃以上５５
０℃以下が好ましい。
図１に示すように、導電体４１６ａおよび導電体４１６ｂの側面は、半導体４０６ｂの
側面と接する。また、導電体４０４の電界によって、半導体４０６ｂを電気的に取り囲む
ことができる（導電体の電界によって、半導体を電気的に取り囲むトランジスタの構造を
、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。）。その
ため、半導体４０６ｂの全体（バルク）にチャネルが形成される場合がある。ｓ－ｃｈａ
ｎｎｅｌ構造では、トランジスタのソース－ドレイン間に大電流を流すことができ、導通
時の電流（オン電流）を高くすることができる。
高いオン電流が得られるため、ｓ－ｃｈａｎｎｅｌ構造は、微細化されたトランジスタ
に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導
体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、
トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下
、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ま
しくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領
域を有する。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラ
ンジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領
域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）
とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラ
ンジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域に
おける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトラン
ジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面
に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において
示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅
の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重な
る領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチ
ャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ
Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合
には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明
細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。
なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込み
チャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって
、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
次に、半導体４０６ａ、半導体４０６ｂ及び半導体４０６ｃについて説明する。
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは
、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導
体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウ
ム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、
ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、
ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただ
し、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例
えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがイ
ンジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギー
ギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと
好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４
０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、
亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などで
あっても構わない。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０
６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．
８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外
の元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを
構成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０
６ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６
ｂと半導体４０６ｃとの界面において、界面準位が形成されにくい。
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含
むと好ましい。なお、半導体４０６ａがＩｎ－Ｍ－Ｚｎ酸化物のとき、ＩｎおよびＭの和
を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５
０ａｔｏｍｉｃ％より大きく、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７
５ａｔｏｍｉｃ％より大きいとする。また、半導体４０６ｂがＩｎ－Ｍ－Ｚｎ酸化物のと
き、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏ
ｍｉｃ％より大きく、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏ
ｍｉｃ％より大きく、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ
－Ｍ－Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好まし
くはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より大きく、さらに好まし
くはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より大きいとする。なお、
半導体４０６ｃは、半導体４０６ａと同種の酸化物を用いても構わない。
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸
化物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃよ
りも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅ
Ｖ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお
、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有す
る。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム
原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さ
らに好ましくは９０％以上とする。
このとき、ゲート電極に電界を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体
４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６
ｂとの混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には
、半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、界面
準位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃ
の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合と
もいう。）バンド構造となる。なお、図５５（Ａ）は、半導体４０６ａ、半導体４０６ｂ
および半導体４０６ｃが、この順番に積層した断面図である。図５５（Ｂ）は、図５５（
Ａ）の一点鎖線Ｐ１－Ｐ２に対応する伝導帯下端のエネルギー（Ｅｃ）であり、半導体４
０６ａより半導体４０６ｃの電子親和力が大きい場合を示す。また、図５５（Ｃ）は、半
導体４０６ａより半導体４０６ｃの電子親和力が小さい場合を示す。
このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６
ｂ中を主として移動する。上述したように、半導体４０６ａおよび半導体４０６ｂの界面
における界面準位密度、半導体４０６ｂと半導体４０６ｃとの界面における界面準位密度
を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、ト
ランジスタ４９０のオン電流を高くすることができる。
トランジスタ４９０のオン電流は、電子の移動を阻害する要因を低減するほど、高くす
ることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動す
ると推定される。電子の移動の阻害は、例えば、チャネル形成領域の物理的な凹凸が大き
い場合にも起こる。
したがって、トランジスタ４９０のオン電流を高くするためには、例えば、半導体４０
６ｂの上面または下面（被形成面、ここでは半導体４０６ａ）の、１μｍ×１μｍの範囲
における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未
満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．
４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともい
う。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、よ
り好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高
低差（Ｐ－Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８
ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ－Ｖは、
エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ－５０
０などを用いて測定することができる。
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の
移動は阻害される。
ここで、半導体４０６ａ、半導体４０６ｂ、及び半導体４０６ｃとして、絶縁体や導電
体を用いてもよい。また、トランジスタ４９０は半導体４０６ａ及び半導体４０６ｃのい
ずれか、または両方を有さなくてもよい場合がある。
なお、半導体４０６中の不純物濃度はＳＩＭＳで測定することができる。
例えば、半導体４０６ｂが酸素欠損を有する場合を考える。当該酸素欠損に水素が入る
ことで、キャリアである電子が生成される場合がある。ここで酸素欠損はＶｏと表すこと
ができる。酸素欠損に入る水素をＶｏＨと表す場合がある。また、水素の一部が金属原子
と結合する酸素と結合することで、キャリアである電子を生成する場合がある。従って、
水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやす
い。また、半導体４０６ｂに含まれる水素は、金属原子と結合する酸素と反応して水にな
ると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する場合
がある。
このため、半導体４０６ｂは、酸素欠損と共に、水素ができる限り低減されていること
が好ましい。具体的には、半導体４０６ｂにおいて、ＳＩＭＳ分析により得られる水素濃
度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、または１×１０１９ａｔｏｍｓ／ｃｍ３以
下、または５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ
３以下、または５×１０１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／
ｃｍ３以下とする。この結果、トランジスタ４９０は、しきい値電圧がプラスとなる電気
特性（ノーマリーオフ特性ともいう。）を有する。
また、半導体４０６ｂにおいて、第１４族元素の一つであるシリコンや炭素が含まれる
と、半導体４０６ｂにおいて酸素欠損が増加し、ｎ型領域が形成されてしまう。このため
、半導体４０６ｂにおけるシリコンや炭素の濃度（二次イオン質量分析法により得られる
濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／
ｃｍ３以下とする。この結果、トランジスタ４９０は、しきい値電圧がプラスとなる電気
特性（ノーマリーオフ特性ともいう。）を有する。
また、半導体４０６ｂにおいて、二次イオン質量分析法により得られるアルカリ金属ま
たはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×
１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類金属は、酸化
物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大し
てしまうことがある。このため、半導体４０６ｂのアルカリ金属またはアルカリ土類金属
の濃度を低減することが好ましい。この結果、トランジスタ４９０は、しきい値電圧がプ
ラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、半導体４０６ｂに窒素が含まれていると、キャリアである電子が生じ、キャリア
密度が増加し、ｎ型領域が形成されてしまう。この結果、窒素が含まれている酸化物半導
体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導
体膜において、窒素はできる限り低減されていることが好ましい、例えば、二次イオン質
量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが
好ましい。
半導体４０６ｂの不純物を低減することで、酸化物半導体膜のキャリア密度を低減する
ことができる。このため、半導体４０６ｂは、キャリア密度が１×１０１７個／ｃｍ３以
下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３
以下、より好ましくは１×１０１１個／ｃｍ３以下であることが好ましい。
半導体４０６ｂとして、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用い
ることで、さらに優れた電気特性を有するトランジスタを作製することができる。ここで
は、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性また
は実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体
は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従
って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧が
プラスとなる電気特性（ノーマリーオフ特性ともいう。）になりやすい。また、高純度真
性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラッ
プ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸
化物半導体膜は、オフ電流が著しく小さく、ソース電極とドレイン電極間の電圧（ドレイ
ン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの
測定限界以下、すなわち１×１０－１３Ａ以下という特性を得ることができる。従って、
当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さ
く、信頼性の高いトランジスタとなる場合がある。
なお、トランジスタ４９０がｓ－ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの
全体にチャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル領域は大
きくなる。即ち、半導体４０６ｂが厚いほど、トランジスタ４９０のオン電流を高くする
ことができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、より好ましくは４０ｎ
ｍ以上、さらに好ましくは６０ｎｍ以上、さらに好ましくは１００ｎｍ以上の厚さの領域
を有する半導体４０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があ
るため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０
ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。
また、トランジスタ４９０のオン電流を高くするためには、半導体４０６ｃの厚さは小
さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３
ｎｍ以下の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネ
ルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シ
リコンなど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃ
は、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎ
ｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい
。また、半導体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制する
ために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いこと
が好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎ
ｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい
。半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面
からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導
体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０
ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすれば
よい。
例えば、半導体４０６ｂと半導体４０６ａとの間に、二次イオン質量分析法（ＳＩＭＳ
：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×
１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さ
らに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する
。また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好まし
くは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０
６ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭ
Ｓにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ
／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０
６ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低
減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、５×１
０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より
好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏ
ｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２
層構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６
ｃ上もしくは下に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示し
た半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上
、半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上
に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいず
れか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）
は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくと
も一部（または全部）に設けられている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（また
は全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および、下面
の少なくとも一部（または全部）と、接している。または、導電体４１６ａ（または／お
よび導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導
体の少なくとも一部（または全部）と、接している。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（また
は全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および、下面
の少なくとも一部（または全部）と、電気的に接続されている。または、導電体４１６ａ
（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６
ｂなどの半導体の少なくとも一部（または全部）と、電気的に接続されている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（また
は全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の
少なくとも一部（または全部）に、近接して配置されている。または、導電体４１６ａ（
または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂ
などの半導体の少なくとも一部（または全部）に、近接して配置されている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（また
は全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の
少なくとも一部（または全部）の横側に配置されている。または、導電体４１６ａ（また
は／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなど
の半導体の少なくとも一部（または全部）の横側に配置されている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（また
は全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の
少なくとも一部（または全部）の斜め上側に配置されている。または、導電体４１６ａ（
または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂ
などの半導体の少なくとも一部（または全部）の斜め上側に配置されている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（また
は全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の
少なくとも一部（または全部）の上側に配置されている。または、導電体４１６ａ（また
は／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなど
の半導体の少なくとも一部（または全部）の上側に配置されている。
ここで、トランジスタ４９０は、その上に絶縁体４０８及び絶縁体４１８を有してもよ
い。絶縁体４０８及び絶縁体４１８の詳細については、後述する半導体装置の構造におい
て説明する。
また、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃに適用可能な酸化物半導体の
構造については、後述の実施の形態において説明する。
＜トランジスタの構造の変形例＞
次に、図１のトランジスタ４９０の変形例として、図２に示すトランジスタ４９０につ
いて説明する。
図２（Ａ）は、トランジスタ４９０の上面図の一例である。図２（Ａ）の一点鎖線Ｅ１
－Ｅ２および一点鎖線Ｅ３－Ｅ４に対応する断面図の一例を図２（Ｂ）に示す。なお、図
２（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図１ではソース電極およびドレイン電極として機能する導電体４１６ａおよび導電体４
１６ｂが半導体４０６ｂの上面および側面、絶縁体４０２の上面などと接する例を示した
が、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図２に示
すように、導電体４１６ａおよび導電体４１６ｂが半導体４０６ｂの上面のみと接する構
造であっても構わない。
図２に示すトランジスタは、導電体４１６ａおよび導電体４１６ｂは、半導体４０６ｂ
の側面と接しない。したがって、ゲート電極としての機能を有する導電体４０４から半導
体４０６ｂの側面に向けて印加される電界が、導電体４１６ａおよび導電体４１６ｂによ
って遮蔽されにくい構造である。また、導電体４１６ａおよび導電体４１６ｂは、絶縁体
４０２の上面と接しない。そのため、絶縁体４０２から放出される過剰酸素（酸素）が導
電体４１６ａおよび導電体４１６ｂを酸化させるために消費されない。したがって、絶縁
体４０２から放出される過剰酸素（酸素）を、半導体４０６ｂの酸素欠損を低減するため
に効率的に利用することのできる構造である。即ち、図２に示す構造のトランジスタは、
高いオン電流、高い電界効果移動度、低いサブスレッショルドスイング値、高い信頼性な
どを有する優れた電気特性のトランジスタである。
また図１では、トランジスタ内で半導体４０６ｃおよび絶縁体４１２が全面に設けられ
る例を示したが、図３に示すように半導体４０６ｃおよび絶縁体４１２と、導電体４０４
とがいずれかの端部が突出しない（迫り出さない）形状を有してもよい。図３（Ａ）は、
トランジスタ４９０の上面図の一例である。図３（Ａ）の一点鎖線Ａ１－Ａ２および一点
鎖線Ａ３－Ａ４に対応する断面図の一例を図３（Ｂ）に示す。なお、図３（Ａ）では、理
解を容易にするため、絶縁体などの一部を省略して示す。
また、図４（Ａ）は、トランジスタ４９０の上面図の一例である。図４（Ａ）の一点鎖
線Ｂ１－Ｂ２および一点鎖線Ｂ３－Ｂ４に対応する断面図の一例を図４（Ｂ）に示す。な
お、図４（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
また、図５（Ａ）は、トランジスタ４９０の上面図の一例である。図５（Ａ）の一点鎖
線Ｃ１－Ｃ２および一点鎖線Ｃ３－Ｃ４に対応する断面図の一例を図５（Ｂ）に示す。な
お、図５（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
半導体４０６ｃおよび絶縁体４１２と、導電体４０４とは、図４（Ａ）の上面図に示す
ように、半導体４０６ｃがトランジスタのチャネル形成領域から、その周辺の領域を覆う
ように設けられ、かつ絶縁体４１２が半導体４０６ｃを覆うようにトランジスタ内の全面
に設けられていても構わない。なお、図４（Ｂ）の断面図では、半導体４０６ｃが導電体
４０４よりも端部が突出する（迫り出す）領域を有する形状となる。または、図５（Ａ）
の上面図に示すように、半導体４０６ｃおよび絶縁体４１２がトランジスタのチャネル形
成領域から、その周辺の領域を覆うように設けられても構わない。なお、図５（Ｂ）の断
面図では、半導体４０６ｃおよび絶縁体４１２が導電体４０４よりも端部が突出する（迫
り出す）形状となる。
トランジスタが、図１、図４または図５に示す構造を有することで、半導体４０６ｃの
表面、絶縁体４１２の表面などを介したリーク電流を低減することができる場合がある。
即ち、トランジスタのオフ電流を、より小さくすることができる。また、絶縁体４１２お
よび半導体４０６ｃのエッチング時に、導電体４０４をマスクとしなくてもよいため、導
電体４０４がプラズマに曝されることがない。したがって、アンテナ効果によるトランジ
スタの静電破壊が生じにくく、半導体装置を歩留まり高く生産することができる。また、
半導体装置の設計の自由度が高くなるため、複雑な構造を有するＬＳＩ（Ｌａｒｇｅ Ｓ
ｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）やＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｉｏｎ）などの集積回路に好適である。
また、図６（Ａ）は、トランジスタ４９０の上面図の一例である。図６（Ａ）の一点鎖
線Ｄ１－Ｄ２および一点鎖線Ｄ３－Ｄ４に対応する断面図の一例を図６（Ｂ）に示す。な
お、図６（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図１、図２等ではソース電極およびドレイン電極として機能する導電体４１６ａおよび
導電体４１６ｂと、ゲート電極として機能する導電体４０４とが重なる領域を有する構造
を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、
図６に示すように、導電体４１６ａおよび導電体４１６ｂと、導電体４０４とが重なる領
域を有さない構造であっても構わない。このような構造とすることで、寄生容量の小さい
トランジスタとすることができる。そのため、スイッチング特性が良好で、ノイズの小さ
いトランジスタとなる。
なお、導電体４１６ａおよび導電体４１６ｂと、導電体４０４とが重ならないことによ
り、導電体４１６ａと導電体４１６ｂとの間の抵抗が高くなる場合がある。その場合、ト
ランジスタのオン電流が小さくなることがあるため、該抵抗をなるべく低くすることが好
ましい。例えば、導電体４１６ａ（導電体４１６ｂ）と、導電体４０４との距離を小さく
すればよい。例えば、導電体４１６ａ（導電体４１６ｂ）と、導電体４０４との距離を０
μｍ以上１μｍ以下、好ましくは０μｍ以上０．５μｍ以下、さらに好ましくは０μｍ以
上０．２μｍ以下、より好ましくは０μｍ以上０．１μｍ以下とすればよい。
または、導電体４１６ａ（導電体４１６ｂ）と導電体４０４との間にある半導体４０６
ｂまたは／および半導体４０６ａに低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けれ
ばよい。なお、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、半導体４０６
ｂまたは／および半導体４０６ａのほかの領域よりもキャリア密度の高い領域を有する。
または、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、半導体４０６ｂまたは／およ
び半導体４０６ａのほかの領域よりも不純物濃度の高い領域を有する。または、低抵抗領
域４２３ａおよび低抵抗領域４２３ｂは、半導体４０６ｂまたは／および半導体４０６ａ
のほかの領域よりもキャリア移動度の高い領域を有する。低抵抗領域４２３ａおよび低抵
抗領域４２３ｂは、例えば、導電体４０４、導電体４１６ａ、導電体４１６ｂなどをマス
クとし、半導体４０６ｂまたは／および半導体４０６ａに不純物を添加することで形成す
ればよい。
なお、導電体４１６ａ（導電体４１６ｂ）と、導電体４０４との距離を小さくし、かつ
導電体４１６ａ（導電体４１６ｂ）と導電体４０４との間にある半導体４０６ｂまたは／
および半導体４０６ａに低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けても構わない
。
または、例えば、トランジスタ４９０は、図７（Ａ）に示すように、低抵抗領域４２３
ａおよび低抵抗領域４２３ｂを有さなくてもよい。低抵抗領域４２３ａおよび低抵抗領域
４２３ｂを有さないことにより、トランジスタ４９０のオン電流は低下することがあるが
、短チャネル効果の影響の小さいトランジスタ４９０となる。なお、図６（Ｂ）において
、低抵抗領域４２３ａおよび低抵抗領域４２３ｂに相当する領域（導電体４１６ａ（導電
体４１６ｂ）と導電体４０４との間の領域）をそれぞれＬｏｆｆ１領域およびＬｏｆｆ２
領域と呼ぶ。例えば、Ｌｏｆｆ１領域およびＬｏｆｆ２領域の長さを、それぞれ５０ｎｍ
以下、２０ｎｍ以下または１０ｎｍ以下まで短くすると、低抵抗領域４２３ａおよび低抵
抗領域４２３ｂを有さない場合でもトランジスタ４９０のオン電流の低下がほとんど起こ
らないため好ましい。なお、Ｌｏｆｆ１領域とＬｏｆｆ２領域とは、異なる大きさであっ
ても構わない。
または、例えば、トランジスタ４９０は、図７（Ｂ）に示すように、Ｌｏｆｆ１領域の
みを有し、Ｌｏｆｆ２領域を有さなくてもよい。Ｌｏｆｆ２領域を有さないことで、トラ
ンジスタ４９０のオン電流の低下を小さくしつつ、短チャネル効果の影響の小さいトラン
ジスタ４９０となる。なお、導電体４１６ｂと導電体４０４との重なる領域をＬｏｖ領域
と呼ぶ。例えば、Ｌｏｖ領域の長さを、５０ｎｍ以下、２０ｎｍ以下または１０ｎｍ以下
まで短くすると、寄生容量によるトランジスタ４９０のスイッチング特性の低下がほとん
ど起こらないため好ましい。
または、例えば、トランジスタ４９０は、図７（Ｃ）に示すように、導電体４０４がテ
ーパー角を有する形状であってもよい。その場合、例えば、低抵抗領域４２３ａおよび低
抵抗領域４２３ｂは、深さ方向に勾配を有する形状となる場合がある。なお、図７（Ｃ）
だけでなく、他の図面においても、導電体４０４がテーパー角を有する形状であってもよ
い。
また、図８（Ａ）は、トランジスタ４９０の上面図の一例である。図８（Ａ）の一点鎖
線Ｆ１－Ｆ２および一点鎖線Ｆ３－Ｆ４に対応する断面図の一例を図８（Ｂ）に示す。な
お、図８（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
トランジスタ４９０は、図８に示すように、導電体４１６ａおよび導電体４１６ｂを有
さず、導電体４２６ａおよび導電体４２６ｂと、半導体４０６ｂとが接する構造であって
も構わない。この場合、半導体４０６ｂまたは／および半導体４０６ａの、少なくとも導
電体４２６ａおよび導電体４２６ｂと接する領域に低抵抗領域４２３ａ（低抵抗領域４２
３ｂ）を設けると好ましい。低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、
導電体４０４などをマスクとし、半導体４０６ｂまたは／および半導体４０６ａに不純物
を添加することで形成すればよい。なお、導電体４２６ａおよび導電体４２６ｂが、半導
体４０６ｂの孔（貫通しているもの）または窪み（貫通していないもの）に設けられてい
ても構わない。導電体４２６ａおよび導電体４２６ｂが、半導体４０６ｂの孔または窪み
に設けられることで、導電体４２６ａおよび導電体４２６ｂと、半導体４０６ｂとの接触
面積が大きくなるため、接触抵抗の影響を小さくすることができる。即ち、トランジスタ
のオン電流を大きくすることができる。
または、例えば、トランジスタ４９０は、図９（Ａ）に示すように、低抵抗領域４２３
ａおよび低抵抗領域４２３ｂを有さなくてもよい。低抵抗領域４２３ａおよび低抵抗領域
４２３ｂを有さないことにより、トランジスタ４９０のオン電流は低下することがあるが
、短チャネル効果の影響の小さいトランジスタ４９０となる。なお、導電体４２６ａ（導
電体４２６ｂ）と導電体４０４との間の領域をＬｏｆｆ領域と呼ぶ。例えば、Ｌｏｆｆ領
域の長さを、５０ｎｍ以下、２０ｎｍ以下または１０ｎｍ以下まで短くすると、低抵抗領
域４２３ａおよび低抵抗領域４２３ｂを有さない場合でもトランジスタ４９０のオン電流
の低下はほとんど起こらない場合がある。
または、例えば、トランジスタ４９０は、図９（Ｂ）に示すように、導電体４０４がテ
ーパー角を有する形状であってもよい。その場合、例えば、低抵抗領域４２３ａおよび低
抵抗領域４２３ｂは、深さ方向に勾配を有する形状となる場合がある。
図１０（Ａ）および図１０（Ｂ）は、トランジスタ４９０の上面図および断面図である
。図１０（Ａ）は上面図であり、図１０（Ｂ）は、図１０（Ａ）に示す一点鎖線Ｇ１－Ｇ
２、および一点鎖線Ｇ３－Ｇ４に対応する断面図である。なお、図１０（Ａ）の上面図で
は、図の明瞭化のために一部の要素を省いて図示している。
図１０（Ａ）および図１０（Ｂ）に示すトランジスタ４９０は、基板４４２上の導電体
４１３と、基板４４２上および導電体４１３上の凸部を有する絶縁体４０２と、絶縁体４
０２の凸部上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６
ｂ上の半導体４０６ｃと、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃと接し
、間隔を開けて配置された導電体４１６ａおよび導電体４１６ｂと、半導体４０６ｃ上、
導電体４１６ａ上および導電体４１６ｂ上の絶縁体４１２と、絶縁体４１２上の導電体４
０４と、導電体４１６ａ上、導電体４１６ｂ上、絶縁体４１２上および導電体４０４上の
絶縁体４０８と、絶縁体４０８上の絶縁体４１８と、を有する。
なお、絶縁体４１２は、Ｇ３－Ｇ４断面において、少なくとも半導体４０６ｂの側面と
接する。また、導電体４０４は、Ｇ３－Ｇ４断面において、絶縁体４１２を介して、少な
くとも半導体４０６ｂの上面および側面と面する。また、導電体４１３は、絶縁体４０２
を介して半導体４０６ｂの下面と面する。また、絶縁体４０２が凸部を有さなくても構わ
ない。また、半導体４０６ｃを有さなくても構わない。また、絶縁体４０８を有さなくて
も構わない。また、絶縁体４１８を有さなくても構わない。
したがって、図１０に示すトランジスタ４９０は、図３に示したトランジスタ４９０と
一部の構造が異なるのみである。具体的には、図３に示したトランジスタ４９０の半導体
４０６ａ、半導体４０６ｂおよび半導体４０６ｃの構造と、図１０に示すトランジスタ４
９０の半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの構造が異なるのみである
。したがって、図１０に示すトランジスタは、図３に示したトランジスタについての説明
を適宜参照することができる。
また、図１１（Ａ）は、トランジスタ４９０の上面図の一例である。図１１（Ａ）の一
点鎖線Ｈ１－Ｈ２および一点鎖線Ｈ３－Ｈ４に対応する断面図の一例を図１１（Ｂ）に示
す。なお、図１１（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す
。
なお、図１０（Ａ）に示す上面図では、絶縁体４１２が導電体４０４と同様の形状であ
る例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例え
ば、図１１（Ａ）および図１１（Ｂ）に示すように、絶縁体４１２が絶縁体４０２上、半
導体４０６ｃ上、導電体４１６ａ上および導電体４１６ｂ上に配置されていてもよい。
＜トランジスタの作製方法１＞
次に、図１に示すトランジスタ４９０の作製方法の一例について図１２乃至図１５を用
いて説明する。
まず、基板４４２を準備する。基板４４２上に絶縁体を成膜してもよい。
次に、導電体４１３となる導電体を成膜する。導電体４１３となる導電体は、スパッタ
リング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
次に、導電体４１３となる導電体の一部をエッチングし、導電体４１３を形成する。
次に、絶縁体４０２を成膜する。絶縁体４０２は、スパッタリング法、ＣＶＤ法、ＭＢ
Ｅ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。なお、ここでは、絶縁体４
０２は、ＣＭＰ法などによって、上面から平坦化する場合について説明する。絶縁体４０
２の上面を平坦化することで、後の工程が容易となり、トランジスタ４９０の歩留まりを
高くすることができる。例えば、ＣＭＰ法によって、絶縁体４０２のＲＭＳ粗さを１ｎｍ
以下、好ましくは０．５ｎｍ以下、さらに好ましくは０．３ｎｍ以下とする。または、１
μｍ×１μｍの範囲におけるＲａを１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ま
しくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とする。または、１μｍ×１μｍ
の範囲におけるＰ－Ｖを１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ
未満、より好ましくは７ｎｍ未満とする。ただし、本発明の一態様に係るトランジスタ４
９０は、絶縁体４０２の上面を平坦化した場合に限定されない。
絶縁体４０２は、過剰酸素を含ませるように成膜すればよい。または、絶縁体４０２の
成膜後に酸素を添加しても構わない酸素の添加は、例えば、イオン注入法により、加速電
圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×
１０１６ｉｏｎｓ／ｃｍ２以下として行えばよい。
なお、絶縁体４０２を積層膜で構成する場合には、それぞれの膜を、上記のような成膜
方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＣＶＤ法で成膜し、
２層目をＡＬＤ法で成膜してもよい。または、１層目をスパッタリング法で成膜し、２層
目をＡＬＤ法で成膜してもよい。このように、それぞれ異なる成膜方法を用いることによ
って、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層
することによって、積層膜全体として、より適切な膜を構成することができる。
つまり、ｎ層目（ｎは自然数）の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法または
ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、ス
パッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも
１つの方法で成膜する。なお、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が同じでも
異なっていてもよい。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい
。または、すべての膜において、成膜方法が同じでもよい。
次に、半導体４０６ａとなる半導体４３６ａ、および半導体４０６ｂとなる半導体４３
６ｂをこの順に成膜する（図１２（Ａ）参照）。半導体４０６ａとなる半導体、および半
導体４０６ｂとなる半導体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、
ＡＬＤ法などを用いて成膜すればよい。
なお、半導体４３６ａおよび半導体４３６ｂとして、Ｉｎ－Ｇａ－Ｚｎ酸化物層をＭＯ
ＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリ
ウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定さ
れず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、
トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜
鉛に代えてジエチル亜鉛などを用いてもよい。
次に、第１の加熱処理を行うと好ましい。加熱処理により、例えば、絶縁体４０２に含
まれる過剰酸素を、半導体４０６ａを介して半導体４０６ｂまで移動させ、半導体４０６
ｂの酸素欠損を低減することができるため好ましい。この場合、半導体４０６ａは、酸素
透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
酸素は、加熱処理などによって絶縁体４０２から放出され、半導体４０６ａ中に取り込
まれる。なお、酸素は、半導体４０６ａ中の原子間に遊離して存在する場合や、酸素など
と結合して存在する場合がある。半導体４０６ａは、密度が低いほど、即ち原子間に間隙
が多いほど酸素透過性が高くなる。例えば、また、半導体４０６ａが層状の結晶構造を有
し、層を横切るような酸素の移動は起こりにくい場合、半導体４０６ａは適度に結晶性の
低い層であると好ましい。
第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下
で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以
上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行って
もよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸
素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加
熱処理を行ってもよい。第１の加熱処理によって、半導体４３６ａ、および半導体４３６
ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。
次に、マスクを形成し、該マスクを用いて半導体４３６ａ及び半導体４３６ｂをエッチ
ングし、半導体４０６ａ及び半導体４０６ｂを形成する（図１２（Ｂ）参照。）。マスク
として、フォトレジストを用いることができる。また、マスクとして、ハードマスクを用
いてもよい。ハードマスクを用いる具体例は、後述する図２０（Ｂ）の説明で述べる。
次に、導電体４１６を成膜する。導電体４１６は、スパッタリング法、ＣＶＤ法、ＭＢ
Ｅ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
導電体４１６ａおよび導電体４１６ｂは、導電体４１６を成膜した後で、導電体４１６
の一部をエッチングすることで形成される。したがって、導電体４１６の成膜時に、半導
体４０６ｂへダメージを与えない成膜方法を用いると好ましい。即ち、導電体４１６の成
膜には、ＭＣＶＤ法などを用いると好ましい。
なお、導電体４１６を積層膜で構成する場合には、それぞれの膜を、スパッタリング法
、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ
法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよ
い。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で成膜してもよ
い。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜してもよい。また
は、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、
１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目をＡＬＤ法で成
膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜
に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによっ
て、積層膜全体として、より適切な膜を構成することができる。
つまり、導電体４１６を積層膜で構成する場合には、例えば、ｎ層目の膜を、スパッタ
リング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）
、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層
目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、
ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法
で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自
然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、す
べての膜において、成膜方法が同じでもよい。
なお、導電体４１６、または導電体４１６の積層膜の内の少なくとも一つの膜と、半導
体４０６ａとなる半導体、または半導体４０６ｂとなる半導体とは、同じ成膜方法を用い
てもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせず
に成膜することができる。その結果、不純物の混入を防ぐことができる。
なお、導電体４１６、または導電体４１６の積層膜の内の少なくとも一つの膜と、半導
体４０６ａとなる半導体、または半導体４０６ｂとなる半導体と、絶縁体４０２、または
絶縁体４０２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例
えば、どれも、スパッタリング法を用いてもよい。これにより、大気に触れさせずに成膜
することができる。その結果、不純物の混入を防ぐことができる。ただし、本発明の一態
様に係る半導体装置の作製方法は、これらに限定されない。
次に、マスクを形成し、該マスクを用いて、導電体４１６ａ及び導電体４１６ｂとなる
導電体をエッチングし、導電体４１６ａおよび導電体４１６ｂを形成する（図１３（Ａ）
参照。）。
次に、半導体４０６ｃとなる半導体を成膜する（図１３（Ｂ）参照。）。半導体４０６
ｃとなる半導体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法な
どを用いて成膜すればよい。
なお、半導体４０６ｃとなる半導体として、Ｉｎ－Ｇａ－Ｚｎ酸化物層をＭＯＣＶＤ法
によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよ
びジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、ト
リメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチ
ルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代え
てジエチル亜鉛などを用いてもよい。
次に、第２の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４
０６ｃとなる半導体よりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃと
なる半導体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言する
と、半導体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、半導
体４０６ｃとなる半導体として、酸素をブロックする機能を有する半導体を選択する。こ
のとき、第２の加熱処理を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれ
る過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体４０６ｃとなる半導
体で覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミング
で第２の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減する
ことができる。なお、第２の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４
０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照し
ても構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。
第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０
℃以上１００℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が放
出することを抑えることができる。
ここで、半導体４０６ｂは、酸素欠損と共に、水素ができる限り低減されていることが
好ましい。例えば加熱処理を行うことにより半導体４０６ｂが有する水素を低減すること
ができる。熱処理温度が高いほど、水素濃度を低くすることができるため好ましい。
一方、例えば導電体４１６ａ及び導電体４１６ｂの形成後に加熱処理を行う場合に、加
熱処理により配線材料が酸化して高抵抗化する場合がある。よって、特に導電体４１６ａ
及び導電体４１６ｂ形成後の熱処理温度は、低く抑えることが好ましい場合がある。また
、製造コストの面でも加熱処理の温度はより低いことが好ましい。
ここで、半導体４０６ｂの酸素欠損に捕獲された水素を除去する場合を考える。半導体
４０６ｂの酸素欠損に捕獲された水素は、捕獲サイトから脱離させて半導体４０６ｂの外
に拡散させることが好ましい。
ここで、例えば半導体４０６ｂや半導体４０６ｃに過剰酸素を添加することにより、水
素が捕獲された酸素欠損に酸素が入り、水素を脱離しやすくすることができる場合がある
。また、半導体４０６ｃに過剰酸素を添加し、半導体４０６ｃの酸素を半導体４０６ｂま
で拡散させてもよい。酸素を添加することにより、酸素欠損を低減するとともに、より低
い温度で水素を低減することができる場合がある。また、酸素を添加することにより、半
導体４０６ｂの水素濃度を、より低くできる場合がある。
また、添加された酸素と水素が結合して水となり、半導体４０６ｂから水素を除去しや
すくなる場合がある。
ここで、酸素添加により半導体４０６ｂや半導体４０６ｂ上の半導体４０６ｃに高濃度
に酸素を有する領域を形成する場合、該領域ではダメージが入る場合がある。例えばイオ
ン注入法などを用いて高加速電圧を印加して半導体４０６ｂや半導体４０６ｂ上の半導体
４０６ｃ中に酸素を注入する場合、その注入過程において欠陥が生じる場合がある。
ここで例えば半導体４０６ｂより上に層４２０を設け、酸素が高濃度な領域を層４２０
に形成することにより、半導体４０６ｂへのダメージを低減できる場合があり、好ましい
。例えば、半導体４０６ｂより上に設けられる層４２０に高濃度の酸素を添加し、その後
、層４２０中の酸素を拡散により半導体４０６ｂへ移動させることにより、半導体４０６
ｂへのダメージを抑えることができる。
また、半導体４０６ｂ上に層４２０を設けた後に酸素を添加することにより、例えば酸
素を添加するための工程における汚染を防ぐことができる。具体的には、例えば装置の処
理室や搬送系からの酸素以外の元素の付着や混入を防ぐことができる。
図１３（Ｃ）に示す例では、半導体４０６ｂ上に半導体４０６ｃが設けられており、半
導体４０６ｃ上に層４２０を成膜する。ここで、後述するように層４２０は半導体４０６
ｃを設ける前に成膜してもよい。
層４２０は、水素透過性が高いことが好ましい。
層４２０として、絶縁体、半導体等を用いることができる。層４２０として、例えば金
属の酸化物を用いることができる。金属酸化物として例えば、ホウ素、炭素、フッ素、マ
グネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、チタン、バナジウム、ク
ロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、ゲルマニウム、イットリウ
ム、ジルコニウム、ニオブ、モリブデン、ルテニウム、インジウム、スズ、ランタン、ネ
オジム、ハフニウム、タンタルまたはタングステンを含む酸化物を、単層で、または積層
で用いればよい。例えば、層４２０としては、酸化チタン、酸化マンガン、酸化亜鉛、酸
化ガリウム、酸化モリブデン、酸化インジウム、酸化スズ、酸化タングステン、等を用い
ればよい。また、層４２０として、例えば、酸化シリコン、窒化シリコン、酸化窒化シリ
コン、窒化酸化シリコン等を用いることができる。
また、層４２０として、インジウム、元素Ｍ、及び亜鉛のうち少なくとも一つ、または
複数を有する酸化物を用いることができる。層４２０として例えば、Ｉｎ－Ｇａ酸化物、
Ｉｎ－Ｚｎ酸化物、Ｚｎ－Ｇａ酸化物、Ｚｎ－Ｓｎ酸化物、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｉ
ｎ－Ｓｎ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ｚｎ酸化物などを用いればよい。特に、原子数比で
、ＧａをＩｎよりも多く有するＩｎ－Ｇａ－Ｚｎ酸化物、ＧａをＩｎの２倍よりも多く有
するＩｎ－Ｇａ－Ｚｎ酸化物、またはＧａをＩｎの３倍よりも多く有するＩｎ－Ｇａ－Ｚ
ｎ酸化物を用いることが好ましい。
また、層４２０として、絶縁体４１２として説明した材料を用いることができる。
次に、酸素の添加を行う（図１４（Ａ）参照。）。酸素の添加はイオン注入法、プラズ
マ処理法等を用いて行うことができる。また、イオン注入法において、質量分離法を用い
てもよい。ここでイオンは主として例えばＯ＋やＯ２ ＋を用いることができる。
酸素添加の後、加熱処理を行ってもよい。加熱処理を行うことにより、酸素が半導体４
０６ｂまで拡散しやすくなる場合がある。
次に、層４２０を除去する（図１４（Ｂ）参照。）。層４２０の除去には、ウェットエ
ッチングやドライエッチングを用いることができる。例えば、ウェットエッチングはプラ
ズマなどのダメージがなく、また簡便な方法であり、好ましい。
また、ウェットエッチングにおいて、層４２０の下層の膜、例えば半導体４０６ｃや半
導体４０６ｂとの選択比が低い場合には、ドライエッチングを用いることが好ましい。選
択比が高い条件を用いて層４２０のドライエッチングを行うことにより、制御性よく層４
２０の除去を行うことができる場合がある。
次に、絶縁体４１２となる絶縁体を成膜する（図１４（Ｃ）参照。）。絶縁体４１２と
なる絶縁体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを
用いて成膜すればよい。
なお、絶縁体４１２となる絶縁体を積層膜で構成する場合には、それぞれの膜を、スパ
ッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法な
ど）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で
成膜してもよい。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で
成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜して
もよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよ
い。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目を
ＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによっ
て、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層す
ることによって、積層膜全体として、より適切な膜を構成することができる。
つまり、絶縁体４１２となる絶縁体を積層膜で構成する場合には、例えば、ｎ層目の膜
を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣ
ＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜
し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、
ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくと
も１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていても
よい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい
。または、すべての膜において、成膜方法が同じでもよい。
次に、絶縁体４１２上から酸素添加を行っても構わない。酸素添加の方法については、
前述の酸素添加の方法を参照することができる。
次に、第３の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４
０６ｃとなる半導体よりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃと
なる半導体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。また、半
導体４０６ｃとなる半導体として、酸素をブロックする機能を有する半導体を選択する。
または、例えば、半導体４０６ａとして、絶縁体４１２となる絶縁体よりも酸素透過性の
高い半導体を選択する。即ち、絶縁体４１２となる絶縁体として、半導体４０６ａよりも
酸素透過性の低い半導体を選択する。換言すると、半導体４０６ａとして、酸素を透過す
る機能を有する半導体を選択する。また、絶縁体４１２となる絶縁体として、酸素をブロ
ックする機能を有する絶縁体を選択する。このとき、第３の加熱処理を行うことで、半導
体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６ｂまで移動する。
半導体４０６ｂは半導体４０６ｃとなる半導体および絶縁体４１２となる絶縁体で覆われ
ているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで第３の加
熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減することができ
る。なお、第３の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６ｂまで
拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わな
い。または、第３の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱
処理と第３の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１０
０℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が放出すること
を抑えることができる。なお、絶縁体４１２となる絶縁体が酸素をブロックする機能を有
する場合、半導体４０６ｃとなる半導体が酸素をブロックする機能を有さなくても構わな
い。
次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体は、スパッタ
リング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
絶縁体４１２となる絶縁体は、トランジスタ４９０のゲート絶縁体として機能する。し
たがって導電体４０４となる導電体の成膜時に、絶縁体４１２となる絶縁体へダメージを
与えない成膜方法を用いると好ましい。即ち、該導電体の成膜には、ＭＣＶＤ法などを用
いると好ましい。
なお、導電体４０４となる導電体を積層膜で構成する場合には、それぞれの膜を、スパ
ッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法な
ど）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で
成膜してもよい。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で
成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜して
もよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよ
い。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目を
ＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによっ
て、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層す
ることによって、積層膜全体として、より適切な膜を構成することができる。
つまり、導電体４０４となる導電体を積層膜で構成する場合には、例えば、ｎ層目の膜
を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣ
ＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜
し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、
ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくと
も１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていても
よい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい
。または、すべての膜において、成膜方法が同じでもよい。
なお、導電体４０４となる導電体、または導電体４０４となる導電体の積層膜の内の少
なくとも一つの膜と、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積
層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どちらも、
ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その
結果、不純物の混入を防ぐことができる。または、例えば、絶縁体４１２となる絶縁体と
接する導電体４０４となる導電体と、導電体４０４となる導電体と接する絶縁体４１２と
なる絶縁体とは、同じ成膜方法を用いてもよい。これにより、同じチャンバーで成膜する
ことができる。その結果、不純物の混入を防ぐことができる。
なお、導電体４０４となる導電体、または導電体４０４となる導電体の積層膜の内の少
なくとも一つの膜と、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積
層膜の内の少なくとも一つの膜とは同じ成膜方法を用いてもよい。例えば、どれも、スパ
ッタリング法を用いてもよい。これにより、大気に触れさせずに成膜することができる。
その結果、不純物の混入を防ぐことができる。
次に、導電体４０４となる導電体の一部をエッチングして導電体４０４を形成する（図
１５（Ａ）参照。）。なお、導電体４０４は、半導体４０６ｂの少なくとも一部と重なる
ように形成する。
次に、絶縁体４０８を成膜する。絶縁体４０８は、スパッタリング法、ＣＶＤ法、ＭＢ
Ｅ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
次に、第４の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４
０６ｃよりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとして、半導体
４０６ａよりも酸素透過性の低い半導体を選択する。また、半導体４０６ｃとして、酸素
をブロックする機能を有する半導体を選択する。または、例えば、半導体４０６ａとして
、絶縁体４１２よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４１２として、
半導体４０６ａよりも酸素透過性の低い半導体を選択する。または、例えば、半導体４０
６ａとして、絶縁体４０８よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４０
８として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言すると、半導
体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、絶縁体４０８
として、酸素をブロックする機能を有する絶縁体を選択する。このとき、第４の加熱処理
を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０
６ｂまで移動する。半導体４０６ｂは半導体４０６ｃ、絶縁体４１２、絶縁体４０８のい
ずれかで覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミ
ングで第４の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減
することができる。なお、第４の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導
体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参
照しても構わない。または、第４の加熱処理は、第１の加熱処理よりも低い温度が好まし
い。第１の加熱処理と第４の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは
４０℃以上１００℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）
が放出することを抑えることができる。なお、絶縁体４０８が酸素をブロックする機能を
有する場合、半導体４０６ｃまたは／および絶縁体４１２が酸素をブロックする機能を有
さなくても構わない。
なお、第１の加熱処理、第２の加熱処理、第３の加熱処理および第４の加熱処理の全て
または一部を行わなくても構わない。
次に、絶縁体４１８を成膜する（図１５（Ｂ）参照。）。絶縁体４１８は、スパッタリ
ング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
以上のようにして、図２０に示したトランジスタ４９０を作製することができる。
なお、図１４（Ｃ）に示す工程の後に、導電体４０４となる導電体と同様に、絶縁体４
１２の一部及び半導体４０６ｃの一部をエッチングしてもよい。この場合には、トランジ
スタ４９０の形状は、例えば図１５（Ｃ）に示すように、導電体４０４の端面と、絶縁体
４１２の端面と、半導体４０６ｃの端面と、が概略なだらかにつながる形状とすることが
できる。なお、導電体４０４となる導電体、絶縁体４１２となる絶縁体および半導体４０
６ｃとなる半導体の一部をエッチングする際には、同一のフォトリソグラフィ工程など用
いてもよい。または、導電体４０４をマスクとして用いて絶縁体４１２となる絶縁体およ
び半導体４０６ｃとなる半導体をエッチングしてもよい。そのため、導電体４０４、絶縁
体４１２および半導体４０６ｃは、上面図において同様の形状となる。なお、図１７（Ｃ
）に示す拡大断面のように、導電体４０４よりも絶縁体４１２または／および半導体４０
６ｃが突出した（迫り出した）形状となる場合や、図１７（Ｄ）に示す拡大断面のように
、導電体４０４が絶縁体４１２または／および半導体４０６ｃよりも突出した（迫り出し
た）形状となる場合がある。これらに示すような形状とすることによって、形状不良が低
減され、ゲートリーク電流を低減できる場合がある。
＜トランジスタの作製方法２＞
次に、前述の作製方法１からの変形例として、図１に示すトランジスタ４９０の作製方
法を図１２、図１６及び図１７を用いて説明する。
作製方法１では、半導体４０６ｃを設けた後に層４２０を成膜する例を示した。以下に
は、半導体４０６ｃを設ける前に層４２０を成膜する例を示す。
まず図１２（Ａ）乃至図１２（Ｃ）にて説明した工程を用いて、基板４４２、導電体４
１３、絶縁体４０２、半導体４０６ａ、半導体４０６ｂ、導電体４１６ａ及び導電体４１
６ｂを形成する。
次に、層４２０を成膜する。次に、酸素を添加する（図１６（Ｂ）参照。）。
酸素添加の後、加熱処理を行ってもよい。加熱処理を行うことにより、酸素が半導体４
０６ｂまで拡散しやすくなる場合がある。
次に、層４２０を除去する（図１６（Ｃ）参照。）。層４２０に用いることのできる材
料、層４２０の成膜、その後の酸素添加、及びその後の層４２０の除去については、前述
の作製方法を参照することができる。
次に、半導体４０６ｃを形成する。
トランジスタ４９０において、トランジスタの特性を向上させるためには、半導体４０
６ｃとして半導体４０６ｂよりも緻密な膜を用いることが好ましい場合がある。または、
半導体４０６ｃとして半導体４０６ｂよりも水素の透過性の低い膜を用いることが好まし
い場合がある。または、半導体４０６ｃとして半導体４０６ｂよりも酸素の透過性の低い
膜を用いることが好ましい場合がある。一方、半導体４０６ｃにこのような膜を用いると
、半導体４０６ａ及び半導体４０６ｂから脱離した水素が半導体４０６ｃにブロックされ
、半導体４０６ａ及び半導体４０６ｂの水素濃度を低減しにくい場合がある。また、半導
体４０６ｃより上の層から酸素を拡散させにくい場合がある。
よって、図１６（Ａ）乃至図１６（Ｃ）に示すように、半導体４０６ａ及び半導体４０
６ｂを形成した後、層４２０を設け、酸素添加を行い、半導体４０６ａ及び半導体４０６
ｂの酸素欠損及び水素を低減した後に、層４２０を除去し、半導体４０６ｃを設けること
により、半導体４０６ａ及び半導体４０６ｂの水素濃度をより低くできる場合があり、好
ましい。
ここで、半導体４０６ｂ上に層４２０を形成し、酸素添加を行った後、図１６（Ｂ）に
示すように、エッチングを用いて層４２０を除去する場合に、該エッチングにより半導体
４０６ｂが除去されにくいことが好ましい。つまり層４２０のエッチング速度は半導体４
０６ｂのエッチング速度より速いことが好ましい。また、該エッチングによる半導体４０
６ｂの表面へのダメージが小さいことが好ましい。
または、層４２０のエッチング工程において、半導体４０６ｂの極表面がエッチングさ
れてもよい。例えば層４２０を形成した際にダメージや層４２０の有する元素が半導体４
０６ｂの表面近傍に入った場合に、極表面をエッチングすることによりそれらを除去する
ことができる。
ここで例として、層４２０及び半導体４０６ｂに、インジウム、元素Ｍ及び亜鉛のうち
少なくとも一つ、または複数を有する膜を用いる場合を考える。
層４２０が有するインジウムの比と、半導体４０６ｂが有するインジウムの比との差は
大きいことが好ましい。例えば、層４２０が有するインジウムの比は０．６倍以下が好ま
しく、０．３倍以下がより好ましい。または、例えば１．５倍以上が好ましく、３倍以上
がより好ましい。
ここで、インジウムの比とは、インジウム、元素Ｍ及び亜鉛の原子数の和に対するインジ
ウムの原子数の比とする。元素Ｍ及び亜鉛の比についても同様である。
または、層４２０が有する元素Ｍの比と、半導体４０６ｂが有する元素Ｍの比との差は
大きいことが好ましい。例えば、層４２０が有する元素Ｍの比は０．６倍以下が好ましく
、０．３倍以下がより好ましい。または、１．５倍以上が好ましく、３倍以上がより好ま
しい。
または、層４２０が有する亜鉛の比と、半導体４０６ｂが有する亜鉛の比との差は大き
いことが好ましい。例えば、層４２０が有する亜鉛の比は０．６倍以下が好ましく、０．
３倍以下がより好ましい。または、１．５倍以上が好ましく、３倍以上がより好ましい。
層４２０と半導体４０６ｂが有するインジウム、元素Ｍ、または亜鉛の比の差を大きく
することにより、例えばドライエッチングにより層４２０を除去する際に、選択比を高め
、半導体４０６ｂの膜減りを抑制することができる。またこれらの元素の比の差を大きく
することにより、加工精度をより高めることができる場合がある。例えば、ドライエッチ
ングにおいて反応種由来のプラズマの発光を分光分析してエッチングをモニターする際に
、層４２０のエッチングが大よそ完了し、その下層の半導体４０６ｂのエッチングに切り
替わるタイミングが検出しやすくなり、半導体４０６ｂのエッチング量を小さくできる場
合がある。
層４２０が有する亜鉛の比を半導体４０６ｂよりも高くすることにより、例えばウェッ
トエッチングの薬液として酸や、アルカリを用いた場合に、層４２０のウェットエッチン
グ速度を半導体４０６ｂよりも高くすることができる場合がある。酸の薬液としては、例
えばリン酸を含む液や、シュウ酸を含む液などを用いることができる。リン酸を含む液と
しては、例えばリン酸、酢酸、硝酸、純水を混合した酸などを用いることができる。リン
酸、酢酸、硝酸、純水の配合は例えば体積％で、８５：５：５：５の比率とすればよい。
また、アルカリの薬液としてはアンモニア過水（アンモニア水と過酸化水素水を混合した
もの）を用いることができる。
また、導電体４１６ａ及び導電体４１６ｂとして、窒化タンタル等の金属窒化物や、白
金、ルテニウム、イリジウム等の白金系材料を用いることにより、層４２０のウェットエ
ッチングに対する耐性を高めることができるため、より好ましい。
また、層４２０は、半導体４０６ｃよりも高い水素透過性を有する膜を用いることが好
ましい。
例えば、層４２０がインジウムを有し、半導体４０６ｃがインジウムを有さない構成と
してもよい。また、半導体４０６ｃとして酸化ガリウムを用いることが好ましい。例えば
半導体４０６ｃとして酸化ガリウムを用いることにより、オフ電流のより低いトランジス
タを実現することができる。
次に絶縁体４１２を成膜する。
次に、絶縁体４１２上から酸素添加を行っても構わない。酸素添加の方法については、
前述の酸素添加の方法を参照することができる。
次に、加熱処理を行ってもよい。
次に、導電体４０４を形成する（図１７（Ａ）参照。）。なお、導電体４０４は、半導
体４０６ｂの少なくとも一部と重なるように形成する。
次に、絶縁体４０８を成膜する。絶縁体４０８の成膜後に、加熱処理を行ってもよい。
次に、絶縁体４１８を成膜する（図１７（Ｂ）参照。）。以上のようにして、図１に示す
トランジスタ４９０を作製することができる。
＜トランジスタの作製方法３＞
次に、前述の２つの作製方法からの変形例として、図１に示すトランジスタ４９０の作
製方法を図１８乃至図１９を用いて説明する。以下に示す作製方法では、層４２０を除去
した後に導電体４１６ａ及び導電体４１６ｂを形成する。
基板４４２、導電体４１３、絶縁体４０２、半導体４０６ａ及び半導体４０６ｂを、図
１２（Ａ）及び図１２（Ｂ）にて説明した工程を用いて形成する（図１８（Ａ）参照。）
。
次に、層４２０を形成する（図１８（Ｂ）参照。）。次に、酸素を添加する（図１８（
Ｃ）参照。）。
酸素添加の後、加熱処理を行ってもよい。加熱処理を行うことにより、酸素が半導体４
０６ｂまで拡散しやすくなる場合がある。
次に、層４２０を除去する。層４２０に用いることのできる材料、層４２０の形成、そ
の後の酸素添加、その後の層４２０の除去については、前述の作製方法を参照することが
できる。
次に、導電体４１６ａ及び導電体４１６ｂを形成する（図１９（Ａ）参照。）。導電体
４１６ａ及び導電体４１６ｂの形成を酸素添加より後の工程で行うことにより、例えば導
電体４１６ａ及び導電体４１６ｂが酸素と反応し、反応した領域が絶縁化することを抑制
できる。また、例えば、層４２０のエッチング条件において導電体４１６ａ及び導電体４
１６ｂとの選択比の高いエッチング条件を考慮する必要がなくなるため、ウェットエッチ
ングに用いる薬液や、ドライエッチングに用いるガス等の条件の選択肢を増やすことがで
き、エッチングがより行いやすくなる場合がある。
次に、図１９（Ｂ）以降の工程について説明する。以降の工程については、前述の作製
方法を参照することができる。
まず、半導体４０６ｃを成膜する。半導体４０６ｃの成膜後に、加熱処理を行ってもよ
い。
次に、絶縁体４１２を成膜する。
次に、絶縁体４１２上から酸素添加を行っても構わない。酸素添加の方法については、
前述の酸素添加の方法を参照することができる。
次に、加熱処理を行ってもよい。
次に、導電体４０４を形成する。なお、導電体４０４は、半導体４０６ｂの少なくとも
一部と重なるように形成する。次に、絶縁体４０８を成膜する。絶縁体４０８の成膜後に
、加熱処理を行ってもよい。次に、絶縁体４１８を形成する（図１９（Ｂ）参照。）。以
上のようにして、図１に示すトランジスタ４９０を作製することができる。
＜トランジスタの作製方法４＞
次に、図２に示すトランジスタ４９０の作製方法の一例を、図２０及び図２１を用いて
説明する。
まず、絶縁体５５２、導電体４１３、絶縁体４０２、半導体４０６ａとなる半導体４３
６ａ、及び半導体４０６ｂとなる半導体４３６ｂを、図１２（Ａ）で説明した工程を用い
て形成する。
次に、導電体４１６を成膜する。導電体４１６の成膜方法については、前述の作製方法
を参照すればよい。次に、マスク４２７を形成する（図２０（Ａ）参照。）。マスク４２
７は、フォトレジストを用いればよい。なお、マスク４２７として、フォトレジストの下
地に、反射防止膜（ＢＡＲＣ：Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａ
ｔｉｎｇ）を設けてもよい。反射防止膜を設けることで、ハレーションによる不良を抑制
することができ、微細な形状を得ることができる。
次に、マスク４２７をマスクに用いて、導電体４１６をエッチングし、導電体４１７を
形成する（図２０（Ｂ）参照。）。ここで、導電体４１７をハードマスクと呼ぶ場合があ
る。なお、微細な形状を有する導電体４１７を形成するためには、微細な形状を有するマ
スク４２７を形成することになる。微細な形状を有するマスク４２７は、厚すぎると倒れ
る場合があるため、自立できる程度の厚さの領域を有すると好ましい。また、マスク４２
７をマスクとしてエッチングする導電体４１６は、マスク４２７が耐えうる条件でエッチ
ングされる程度に薄いことが好ましい。ただし、導電体４１６は、後にトランジスタ４９
０のソース電極およびドレイン電極としての機能を有する導電体４１６ａおよび導電体４
１６ｂとなるため、トランジスタ４９０のオン電流を大きくするためにはある程度の厚さ
があるほうが好ましい。したがって、例えば、５ｎｍ以上３０ｎｍ以下、好ましくは５ｎ
ｍ以上２０ｎｍ以下、さらに好ましくは５ｎｍ以上１５ｎｍ以下の厚さの領域を有する導
電体４１６とすればよい。
次に、導電体４１７をマスクに用いて、半導体４３６ｂおよび半導体４３６ａをエッチ
ングし、半導体４０６ａおよび半導体４０６ｂを形成する。このとき、絶縁体４０２まで
エッチングすると、ｓ－ｃｈａｎｎｅｌ構造が形成されやすくなる（図２０（Ｃ）参照。
）。
次に、導電体４１７の一部をエッチングし、導電体４１６ａおよび導電体４１６ｂを形
成する（図２１（Ａ）参照。）。このように、半導体４３６ａおよび半導体４３６ｂをエ
ッチングするためのマスクとして形成された導電体４１６は、トランジスタ４９０のソー
ス電極およびドレイン電極としての機能を有する導電体４１６ａおよび導電体４１６ｂと
なる。導電体４１６ａおよび導電体４１６ｂとなる導電体４１６をマスクとしても用いる
ことから、トランジスタ４９０を作製するための工程数を低減できる。また、トランジス
タ４９０は、導電体４１６ａおよび導電体４１６ｂの占有面積を小さくすることができる
ため、微細な半導体装置に適した構造である。
次に、図２１（Ｂ）以降の工程について説明する。以降の工程についての詳細は、前述
の作製方法を参照することができる。
まず、層４２０を成膜する。層４２０に用いることのできる材料については、前述の作
製方法に記載の内容を参照すればよい。次に、酸素を添加する（図２１（Ｂ）参照。）。
酸素添加の後、加熱処理を行ってもよい。加熱処理を行うことにより、酸素が半導体４
０６ｂまで拡散しやすくなる場合がある。
次に、層４２０を除去する。次に、半導体４０６ｃとなる半導体膜を成膜する。半導体
膜の成膜後に、加熱処理を行ってもよい。
次に、絶縁体４１２となる絶縁膜を成膜する。
次に、絶縁体４１２上から酸素添加を行っても構わない。酸素添加の方法については、
前述の酸素添加の方法を参照することができる。
次に、加熱処理を行ってもよい。
次に、導電体４０４となる導電膜を成膜する。
次に、導電体４０４となる導電膜の一部をエッチングして導電体４０４を形成する。な
お、導電体４０４は、半導体４０６ｂの少なくとも一部と重なるように形成する。
次に、導電体４０４となる導電膜と同様に、絶縁体４１２となる絶縁膜の一部をエッチ
ングして絶縁体４１２を形成する。
次に、導電体４０４となる導電膜および絶縁体４１２となる絶縁膜と同様に、半導体４
０６ｃとなる半導体の一部をエッチングして半導体４０６ｃを形成する（図２１（Ｃ）参
照。）。
次に、絶縁体４０８を成膜する。絶縁体４０８の成膜後に、加熱処理を行ってもよい。
次に、絶縁体４１８を成膜する（図２２参照。）。以上のようにして、図２に示すトラン
ジスタ４９０を作製することができる。
＜半導体装置の構造＞
次に、トランジスタ４９０を有する半導体装置の一例を、図２３を用いて説明する。
図２３は、本発明の一態様に係る半導体装置の断面図である。図２３は、一点鎖線を境
に異なる断面を示す。
図２３に示す半導体装置は、トランジスタ４９１と、トランジスタ４９１上の絶縁体５
５２と、絶縁体５５２上のトランジスタ４９０と、を有する。なお、絶縁体５５２は、酸
素および水素をブロックする機能を有する絶縁体である。
トランジスタ４９１は、半導体基板４００上の絶縁体４６２と、絶縁体４６２上の導電
体４５４と、導電体４５４の側面に接する絶縁体４７０と、半導体基板４００中の導電体
４５４および絶縁体４７０と重ならない領域である領域４７６と、絶縁体４７０と重なる
領域である領域４７４と、を有する。
半導体基板４００は、例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化
シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸
化亜鉛、酸化ガリウムなどの化合物半導体を用いればよい。なお、半導体基板４００は、
非晶質半導体または結晶質半導体を用いればよく、結晶質半導体としては、単結晶半導体
、多結晶半導体、微結晶半導体などがある。
絶縁体４６２は、トランジスタ４９１のゲート絶縁体としての機能を有する。また、導
電体４５４は、トランジスタ４９１のゲート電極としての機能を有する。また、絶縁体４
７０は、導電体４５４の側壁絶縁体（サイドウォールともいう。）としての機能を有する
。また、領域４７６は、トランジスタ４９１のソース領域またはドレイン領域としての機
能を有する。また、領域４７４は、トランジスタ４９１のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）領域としての機能を有する。
なお、領域４７４は、導電体４５４をマスクとした不純物添加によって形成することが
できる。また、その後、絶縁体４７０を形成し、導電体４５４および絶縁体４７０をマス
クとした不純物注入によって、領域４７６を形成することができる。したがって、領域４
７４と領域４７６とを、同種の不純物によって形成する場合、領域４７４は領域４７６よ
りも不純物濃度の低い領域となる。
トランジスタ４９１は、領域４７４を有することによって、短チャネル効果を抑制する
ことができる。したがって、微細化に適した構造であることがわかる。
トランジスタ４９１は、半導体基板４００に設けられた他のトランジスタと、領域４６
０などによって分離される。領域４６０は、絶縁性を有する領域である。なお、図２３で
は、領域４６０を、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼
ばれる手法で形成した例を示すが、これに限定されない。例えば、領域４６０に代えて、
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成
した絶縁体を用いて、トランジスタ間を分離しても構わない。
図２３では、トランジスタ４９１に隣接して、トランジスタ４９１と同じ極性を有する
トランジスタ４９２を配置した例を示している。また、図２３では、トランジスタ４９１
とトランジスタ４９２とが、領域４７６を介して電気的に接続している例を示している。
なお、トランジスタ４９１とトランジスタ４９２とは、異なる極性を有するトランジスタ
であっても構わない。その場合、トランジスタ４９１とトランジスタ４９２とを領域４６
０によって分離し、トランジスタ４９１とトランジスタ４９２とで領域４７４および領域
４７６に含まれる不純物の種類を変え、トランジスタ４９１およびトランジスタ４９２の
いずれか一方、または両方のゲート電極として機能する導電体と重なる半導体基板４００
の領域の一部に、導電型の異なるウェル領域を形成すればよい。
トランジスタ４９１とトランジスタ４９２とが異なる極性を有することで、相補型金属
酸化物半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）を構成することができる。ＣＭＯＳを構成することで、半導体
装置の消費電力を低減することができる。または、動作速度を高くすることができる。
なお、トランジスタ４９１およびトランジスタ４９２の構造は、図２３に示した構造に
限定されない。例えば、図２４に示すトランジスタ４９１およびトランジスタ４９２のよ
うに、半導体基板４００に凸部（突起、フィンなどとも呼ばれる。）を有する、構造であ
っても構わない。図２４に示すトランジスタ４９１およびトランジスタ４９２の構造は、
図２３に示したトランジスタ４９１およびトランジスタ４９２の構造と比較して、同じ占
有面積に対する実効的なチャネル幅を大きくすることができる。したがって、トランジス
タ４９１およびトランジスタ４９２の、導通時の電流を大きくすることができる。
または、例えば、図２５に示すトランジスタ４９１およびトランジスタ４９２のように
、半導体基板４００に絶縁体領域４５２を設ける構造としても構わない。図２５に示すト
ランジスタ４９１およびトランジスタ４９２の構造とすることで、独立して駆動されるト
ランジスタ間を、より確実に分離することができ、リーク電流を抑えることができる。そ
の結果、トランジスタ４９１およびトランジスタ４９２の非導通時の電流を小さくするこ
とができる。また、トランジスタ４９１およびトランジスタ４９２の導通時の電流を大き
くすることができる。
また、図２３などに示すように、トランジスタ４９１およびトランジスタ４９２などと
、トランジスタ４９０などと、の間に絶縁体５５２が設けられることが好ましい。絶縁体
５５２は、酸素および水素をブロックする機能を有することが好ましい。または、絶縁体
５５２は、半導体４０６ａまたは／および半導体４０６ｃよりも、酸素および水素をブロ
ックする機能が高いことが好ましい。絶縁体５５２として例えば、酸化アルミニウム、酸
化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イ
ットリウム、酸化ハフニウム、酸化窒化ハフニウム、酸化タンタル、酸化ジルコニウム、
チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂ
ａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを単層または積層で用いることができる。またはこれ
らの絶縁膜を窒化処理して酸化窒化膜としてもよい。特に、酸化アルミニウムは水素、水
および酸素に対するバリア性に優れるため好ましい。
絶縁体５５２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａ
ｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて成膜すればよい。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ
Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ Ｃ
ＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅ
ｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶ
Ｄ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。熱ＣＶＤ法は、プラズマを
用いないため、プラズマダメージが生じず、欠陥の少ない膜が得られる。
ＣＶＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。
例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、原料ガスの流量比によって、任意の組成の
膜を成膜することができる。また、例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、成膜し
ながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜す
ることができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用い
て成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くす
ることができる。したがって、トランジスタ４９０の生産性を高めることができる。
例えば、トランジスタ４９１およびトランジスタ４９２がシリコンを用いたトランジス
タである場合、水素を外部から供給することでシリコンのダングリングボンドを低減させ
ることができるため、トランジスタの電気特性が向上する場合がある。水素の供給は、例
えば、水素を含む雰囲気下における加熱処理によって行えばよい。または、例えば、水素
を含む絶縁体をトランジスタ４９１およびトランジスタ４９２の近傍に配置し、加熱処理
を行うことで、該水素を拡散させて、トランジスタ４９１およびトランジスタ４９２に供
給しても構わない。具体的には、トランジスタ４９１上およびトランジスタ４９２上の絶
縁体４６４が水素を含む絶縁体にすると好ましい。なお、絶縁体４６４は、単層構造また
は積層構造としても構わない。例えば、酸化窒化シリコンまたは酸化シリコンと、窒化酸
化シリコンまたは窒化シリコンと、を有する積層構造などとすればよい。
水素を含む絶縁体は、例えば、ＴＤＳ分析にて、１００℃以上７００℃以下または１０
０℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１
０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の水素（水素
原子数換算）を放出することもある。
ところで、絶縁体４６４から拡散した水素は、絶縁体４６４の開口部に設けられた導電
体４７２、絶縁体４６４上の配線層４６７、配線層４６７上の配線層４６９などを介して
、トランジスタ４９０の近傍まで到達する場合があるが、絶縁体５５２が水素をブロック
する機能を有するため、トランジスタ４９０まで到達する水素は僅かとなる。水素は、酸
化物半導体中でキャリアトラップやキャリア発生源となりトランジスタ４９０の電気特性
を劣化させることがある。そのため、絶縁体５５２によって水素をブロックすることは半
導体装置の性能および信頼性を高めるために重要な意味を持つ。なお、導電体４７２など
の開口部を埋めて設けられる導電体は、トランジスタ、容量素子などの各素子間を電気的
に接続する機能を有する。また、配線層４６７および配線層４６９などにおいて、ハッチ
ングのある領域は導電体を示し、ハッチングのない領域は絶縁体を示す。また、配線層４
６７および配線層４６９などの配線層は、導電体４７２などの開口部を埋めて設けられる
導電体間を電気的に接続する機能を有する。
一方、例えば、トランジスタ４９０に外部から酸素を供給することで、酸化物半導体の
酸素欠損を低減させることができるため、トランジスタの電気特性が向上する場合がある
。酸素の供給は、例えば、酸素を含む雰囲気下における加熱処理によって行えばよい。ま
たは、例えば、過剰酸素（酸素）を含む絶縁体をトランジスタ４９０の近傍に配置し、加
熱処理を行うことで、該酸素を拡散させて、トランジスタ４９０に供給しても構わない。
ここでは、トランジスタ４９０の絶縁体４０２が過剰酸素を含む絶縁体を用いる。
拡散した酸素は、各層を介してトランジスタ４９１およびトランジスタ４９２まで到達
する場合があるが、絶縁体５５２が酸素をブロックする機能を有するため、トランジスタ
４９１およびトランジスタ４９２まで到達する酸素は僅かとなる。トランジスタ４９１お
よびトランジスタ４９２が、シリコンを用いたトランジスタである場合、シリコン中に酸
素が混入することでシリコンの結晶性を低下させることや、キャリアの移動を阻害させる
要因となることがある。そのため、絶縁体５５２によって酸素をブロックすることは半導
体装置の性能および信頼性を高めるために重要な意味を持つ。
また、図２３などにおいて、半導体装置は、トランジスタ４９０上に絶縁体４０８を有
すると好ましい。絶縁体４０８は、酸素および水素をブロックする機能を有する。または
、絶縁体４０８は、例えば、半導体４０６ａまたは／および半導体４０６ｃよりも、酸素
および水素をブロックする機能が高い。絶縁体４０８は、例えば絶縁体５５２についての
記載を参照する。
半導体装置が絶縁体４０８を有することで、酸素がトランジスタ４９０から外方拡散す
ることを抑制できる。したがって、絶縁体４０２などに含まれる過剰酸素（酸素）の量に
対して、トランジスタ４９０へ効果的に酸素を供給することができる。また、絶縁体４０
８は、絶縁体４０８よりも上に設けられた層や半導体装置の外部から混入する水素を含む
不純物をブロックするため、不純物の混入によってトランジスタ４９０の電気特性が劣化
することを抑制できる。
なお、便宜上、絶縁体５５２または／および絶縁体４０８をトランジスタ４９０と区別
して説明したが、トランジスタ４９０の一部であっても構わない。
なお、半導体装置は、絶縁体４０８上には、絶縁体４１８を有することが好ましい。ま
た、半導体装置は、絶縁体４１８及び絶縁体４０８に設けられた、開口部に設けられた導
電体４１６ｂを介してトランジスタ４９０とそれぞれ電気的に接続する、導電体４２４を
有しても構わない。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態２）
本実施の形態では、前述の実施の形態に示す半導体４０６ａ、半導体４０６ｂ、半導体
４０６ｃなどに適用可能な、本発明の一態様である酸化物半導体の構造について説明する
。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ－
ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
＜ＣＡＡＣ－ＯＳ＞
まずは、ＣＡＡＣ－ＯＳについて説明する。なお、ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－
Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこ
ともできる。
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒ
ｏｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析像（高
分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一
方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーと
もいう。）を明確に確認することができない。そのため、ＣＡＡＣ－ＯＳは、結晶粒界に
起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ－ＯＳについて説明する。図２６（Ａ）に
、試料面と略平行な方向から観察したＣＡＡＣ－ＯＳの断面の高分解能ＴＥＭ像を示す。
高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏ
ｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を
、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、
日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどによって行う
ことができる。
図２６（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図２６（Ｂ）に示す
。図２６（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認でき
る。金属原子の各層の配列は、ＣＡＡＣ－ＯＳの膜を形成する面（被形成面ともいう。）
または上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面または上面と平行となる。
図２６（Ｂ）に示すように、ＣＡＡＣ－ＯＳは特徴的な原子配列を有する。図２６（Ｃ
）は、特徴的な原子配列を、補助線で示したものである。図２６（Ｂ）および図２６（Ｃ
）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレット
との傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、
ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ－ＯＳのペレ
ット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造
となる（図２６（Ｄ）参照。）。図２６（Ｃ）で観察されたペレットとペレットとの間で
傾きが生じている箇所は、図２６（Ｄ）に示す領域５１６１に相当する。
また、図２７（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ－ＯＳの平面のＣ
ｓ補正高分解能ＴＥＭ像を示す。図２７（Ａ）の領域（１）、領域（２）および領域（３
）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２７（Ｂ）、図２７（Ｃ）および
図２７（Ｄ）に示す。図２７（Ｂ）、図２７（Ｃ）および図２７（Ｄ）より、ペレットは
、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しか
しながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣ
ＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－Ｏ
Ｓに対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、図２８（Ａ）に示すよ
うに回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａ
ＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳの結晶がｃ軸配向
性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ－ＯＳのｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析では、２θが３１
°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°
近傍のピークは、ＣＡＡＣ－ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれること
を示している。より好ましいＣＡＡＣ－ＯＳは、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造
解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ－ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ－ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ－ＯＳの場合は、２θを５
６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析
（φスキャン）を行っても、図２８（Ｂ）に示すように明瞭なピークは現れない。これに
対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφ
スキャンした場合、図２８（Ｃ）に示すように（１１０）面と等価な結晶面に帰属される
ピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは
、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、試料面に平行にプローブ径が３００ｎｍ
の電子線を入射させると、図２９（Ａ）に示すような回折パターン（制限視野透過電子回
折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４
の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても
、ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に
略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプロー
ブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２９（Ｂ）に示す。図２
９（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても
、ＣＡＡＣ－ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる
。なお、図２９（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面お
よび（１００）面などに起因すると考えられる。また、図２９（Ｂ）における第２リング
は（１１０）面などに起因すると考えられる。
また、ＣＡＡＣ－ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠
陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡ
ＡＣ－ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ－Ｏ
Ｓは、酸素欠損の少ない酸化物半導体ということもできる。
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源と
なる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、
水素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低く
することができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な
酸化物半導体と呼ぶ。ＣＡＡＣ－ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち
、高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡ
ＡＣ－ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリ
ーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な
酸化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲さ
れた電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うこと
がある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトラン
ジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ－ＯＳを用いたトランジ
スタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
また、ＣＡＡＣ－ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキ
ャリアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ－ＯＳを用いたト
ランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体＞
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に
含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさ
であることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結
晶であるナノ結晶を有する酸化物半導体を、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎ
ｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ－ＯＳは、例えば、高分解
能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡ
Ｃ－ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ－
ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるペ
レット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場
合がある。例えば、ｎｃ－ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ－ＯＳに対し、ペレットよりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行う
と、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳに対し、ペレ
ットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回
折を行うと、スポットが観測される。また、ｎｃ－ＯＳに対しナノビーム電子回折を行う
と、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リ
ング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ
－ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有
する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌ
ｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ－ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ－Ｏ
Ｓは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ－ＯＳは、Ｃ
ＡＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体＞
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ－ｏｆ－ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導
体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが
観測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を
有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒ
ｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離ま
で秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。した
がって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非
晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化
物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから
、例えば、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳを、非晶質酸化物半導体または完全な非晶質
酸化物半導体と呼ぶことはできない。
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する場合が
ある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ－ｌ
ｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）と呼ぶ。
ａ－ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ－ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ－ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳと比べて不安定な構造であることを示すた
め、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ－ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ－ＯＳ
（試料Ｂと表記する。）およびＣＡＡＣ－ＯＳ（試料Ｃと表記する。）を準備する。いず
れの試料もＩｎ－Ｇａ－Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば
、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－Ｏ層
を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。こ
れらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度
であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞
の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と
見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応する。
図３０は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例であ
る。ただし、上述した格子縞の長さを結晶部の大きさとしている。図３０より、ａ－ｌｉ
ｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体
的には、図３０中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程
度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ－／ｎ
ｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ－Ｏ
ＳおよびＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ－
／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、
図３０中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ－ＯＳお
よびＣＡＡＣ－ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度
であることがわかる。
このように、ａ－ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとん
ど見られないことがわかる。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－
ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比
べて密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結
晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ－ＯＳの密度およびＣＡＡ
Ｃ－ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結
晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ
３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積も
ることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わ
せる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少な
い種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、微結晶酸化
物半導体、ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。
＜成膜モデル＞
以下では、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳの成膜モデルの一例について説明する。
図３１（Ａ）は、スパッタリング法によりＣＡＡＣ－ＯＳが成膜される様子を示した成
膜室内の模式図である。
ターゲット５１３０は、バッキングプレートに接着されている。バッキングプレートを
介してターゲット５１３０と向かい合う位置には、複数のマグネットが配置される。該複
数のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高め
るスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（
ターゲット－基板間距離（Ｔ－Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ま
しくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、
酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０
１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここ
で、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが
確認される。なお、ターゲット５１３０の近傍には磁場によって、高密度プラズマ領域が
形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１
が生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（
Ａｒ＋）などである。
ここで、ターゲット５１３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの
結晶粒には劈開面が含まれる。図３２（Ａ）に、一例として、ターゲット５１３０に含ま
れるＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図３２（Ａ）は、ｂ軸に平行な方向か
らＩｎＧａＺｎＯ４の結晶を観察した場合の構造である。図３２（Ａ）より、近接する二
つのＧａ－Ｚｎ－Ｏ層において、それぞれの層における酸素原子同士が近距離に配置され
ていることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つの
Ｇａ－Ｚｎ－Ｏ層の間には斥力が生じる。その結果、ＩｎＧａＺｎＯ４の結晶は、近接す
る二つのＧａ－Ｚｎ－Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５１０１は、電界によってターゲット５１３０側に
加速され、やがてターゲット５１３０と衝突する。このとき、劈開面から平板状またはペ
レット状のスパッタ粒子であるペレット５１００ａおよびペレット５１００ｂが剥離し、
叩き出される。なお、ペレット５１００ａおよびペレット５１００ｂは、イオン５１０１
の衝突の衝撃によって、構造に歪みが生じる場合がある。
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット
状のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面
を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよ
びペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット
５１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例
えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三
角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが
、ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みの
ないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレ
ット５１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎ
ｍ以下とする。また、例えば、ペレット５１００は、幅を１ｎｍ以上３ｎｍ以下、好まし
くは１．２ｎｍ以上２．５ｎｍ以下とする。ペレット５１００は、上述の図３０中の（１
）で説明した初期核に相当する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物を有するターゲット５
１３０にイオン５１０１を衝突させると、図３２（Ｂ）に示すように、Ｇａ－Ｚｎ－Ｏ層
、Ｉｎ－Ｏ層およびＧａ－Ｚｎ－Ｏ層の３層を有するペレット５１００が剥離する。図３
２（Ｃ）に、剥離したペレット５１００をｃ軸に平行な方向から観察した構造を示す。ペ
レット５１００は、二つのＧａ－Ｚｎ－Ｏ層（パン）と、Ｉｎ－Ｏ層（具）と、を有する
ナノサイズのサンドイッチ構造と呼ぶこともできる。
ペレット５１００は、プラズマを通過する際に、電荷を受け取ることで、側面が負また
は正に帯電する場合がある。ペレット５１００は、例えば、側面に位置する酸素原子が負
に帯電する可能性がある。側面が同じ極性の電荷を有することにより、電荷同士の反発が
起こり、平板状またはペレット状の形状を維持することが可能となる。なお、ＣＡＡＣ－
ＯＳが、Ｉｎ－Ｇａ－Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に
帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合し
た酸素原子が負に帯電する可能性がある。また、ペレット５１００は、プラズマを通過す
る際に、プラズマ中のインジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結
合することで成長する場合がある。上述の図３０中の（２）と（１）の大きさの違いが、
プラズマ中での成長分に相当する。ここで、基板５１２０が室温程度である場合、基板５
１２０上におけるペレット５１００の成長が起こりにくいためｎｃ－ＯＳとなる（図３１
（Ｂ）参照。）。室温程度で成膜できることから、基板５１２０が大面積である場合でも
ｎｃ－ＯＳの成膜が可能である。なお、ペレット５１００をプラズマ中で成長させるため
には、スパッタリング法における成膜電力を高くすることが有効である。成膜電力を高く
することで、ペレット５１００の構造を安定にすることができる。
図３１（Ａ）および図３１（Ｂ）に示すように、例えば、ペレット５１００は、プラズ
マ中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５
１００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づ
くと、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向
きの磁場（水平磁場ともいう。）が生じている。また、基板５１２０およびターゲット５
１３０間には、電位差が与えられるため、基板５１２０からターゲット５１３０に向かう
方向に電流が流れる。したがって、ペレット５１００は、基板５１２０の上面において、
磁場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミング
の左手の法則によって理解できる。
ペレット５１００は、原子一つと比べると質量が大きい。そのため、基板５１２０の上
面を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが
磁場および電流の作用で生じる力である可能性がある。なお、ペレット５１００に、基板
５１２０の上面を移動するために十分な力を与えるには、基板５１２０の上面において、
基板５１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好
ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基
板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が、基板５１２０の
上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以
上、より好ましくは５倍以上となる領域を設けるとよい。
このとき、マグネットと基板５１２０とが相対的に移動すること、または回転すること
によって、基板５１２０の上面における水平磁場の向きは変化し続ける。したがって、基
板５１２０の上面において、ペレット５１００は、様々な方向から力を受け、様々な方向
へ移動することができる。
また、図３１（Ａ）に示すように基板５１２０が加熱されている場合、ペレット５１０
０と基板５１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペ
レット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の
移動は、平板面を基板５１２０に向けた状態で起こる。その後、既に堆積しているほかの
ペレット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１
００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ－ＯＳ中の
酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ－ＯＳとなる。なお、基
板５１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５０℃
未満、または１７０℃以上４００℃未満とすればよい。したがって、基板５１２０が大面
積である場合でもＣＡＡＣ－ＯＳの成膜は可能である。
また、ペレット５１００は、基板５１２０上で加熱されることにより、原子が再配列し
、イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５
１００は、ほとんど単結晶となる。ペレット５１００がほとんど単結晶となることにより
、ペレット５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸
縮はほとんど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶
粒界などの欠陥を形成し、クレバス化することがない。
また、ＣＡＡＣ－ＯＳは、単結晶酸化物半導体が一枚板のようになっているのではなく
、ペレット５１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったような
配列をしている。また、ペレット５１００同士の間には結晶粒界を有さない。そのため、
成膜時の加熱、成膜後の加熱または曲げなどで、ＣＡＡＣ－ＯＳに縮みなどの変形が生じ
た場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、
可とう性を有する半導体装置に用いることに適した構造である。なお、ｎｃ－ＯＳは、ペ
レット５１００（ナノ結晶）が無秩序に積み重なったような配列となる。
ターゲット５１３０をイオン５１０１でスパッタした際に、ペレット５１００だけでな
く、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット５１００よりも軽量である
ため、先に基板５１２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．
２ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層５１０２を形成す
る。図３３に断面模式図を示す。
図３３（Ａ）に示すように、酸化亜鉛層５１０２上にはペレット５１０５ａと、ペレッ
ト５１０５ｂと、が堆積する。ここで、ペレット５１０５ａとペレット５１０５ｂとは、
互いに側面が接するように配置している。また、ペレット５１０５ｃは、ペレット５１０
５ｂ上に堆積した後、ペレット５１０５ｂ上を滑るように移動する。また、ペレット５１
０５ａの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子５１０
３が、基板５１２０からの加熱により結晶化し、領域５１０５ａ１を形成する。なお、複
数の粒子５１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
そして、図３３（Ｂ）に示すように、領域５１０５ａ１は、ペレット５１０５ａと一体
化し、ペレット５１０５ａ２となる。また、ペレット５１０５ｃは、その側面がペレット
５１０５ｂの別の側面と接するように配置する。
次に、図３３（Ｃ）に示すように、さらにペレット５１０５ｄがペレット５１０５ａ２
上およびペレット５１０５ｂ上に堆積した後、ペレット５１０５ａ２上およびペレット５
１０５ｂ上を滑るように移動する。また、ペレット５１０５ｃの別の側面に向けて、さら
にペレット５１０５ｅが酸化亜鉛層５１０２上を滑るように移動する。
そして、図３３（Ｄ）に示すように、ペレット５１０５ｄは、その側面がペレット５１
０５ａ２の側面と接するように配置する。また、ペレット５１０５ｅは、その側面がペレ
ット５１０５ｃの別の側面と接するように配置する。また、ペレット５１０５ｄの別の側
面において、酸化亜鉛とともにターゲット５１３０から剥離した複数の粒子５１０３が基
板５１２０からの加熱により結晶化し、領域５１０５ｄ１を形成する。
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において
成長が起こることで、基板５１２０上にＣＡＡＣ－ＯＳが形成される。したがって、ＣＡ
ＡＣ－ＯＳは、ｎｃ－ＯＳよりも一つ一つのペレットが大きくなる。上述の図３０中の（
３）と（２）の大きさの違いが、堆積後の成長分に相当する。
また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成さ
れる場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大
きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、また
は２０ｎｍ以上５０ｎｍ以下となる場合がある。このとき、微細なトランジスタに用いる
酸化物半導体において、チャネル形成領域が一つの大きなペレットに収まる場合がある。
即ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、ペ
レットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領域
、ソース領域およびドレイン領域として用いることができる場合がある。
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成
されることによって、トランジスタの周波数特性を高くすることができる場合がある。
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考え
られる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ－ＯＳの成膜が可能で
あることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡ
ＡＣ－ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成
膜が可能である。例えば、基板５１２０の上面（被形成面）の構造が非晶質構造（例えば
非晶質酸化シリコン）であっても、ＣＡＡＣ－ＯＳを成膜することは可能である。
また、ＣＡＡＣ－ＯＳは、被形成面である基板５１２０の上面に凹凸がある場合でも、
その形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の上
面が原子レベルで平坦な場合、ペレット５１００はａ－ｂ面と平行な平面である平板面を
下に向けて並置する。ペレット５１００の厚さが均一である場合、厚さが均一で平坦、か
つ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重な
ることで、ＣＡＡＣ－ＯＳを得ることができる。
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ－ＯＳは、ペレット５１
００が凹凸に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板５
１２０が凹凸を有するため、ＣＡＡＣ－ＯＳは、ペレット５１００間に隙間が生じやすい
場合がある。ただし、この場合でも、ペレット５１００間で分子間力が働き、凹凸があっ
てもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があって
も高い結晶性を有するＣＡＡＣ－ＯＳとすることができる。
このようなモデルによってＣＡＡＣ－ＯＳが成膜されるため、スパッタ粒子が厚みのな
いペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場
合、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合
がある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶
性を有するＣＡＡＣ－ＯＳを得ることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係るトランジスタなどを利用した半導体装置の回
路の一例について説明する。
＜ＣＭＯＳインバータ＞
図３４（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型の
トランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭ
ＯＳインバータの構成を示している。
＜半導体装置の構造２＞
図３５は、図３４（Ａ）に対応する半導体装置の断面図である。図３５に示す半導体装
置は、トランジスタ２２００と、トランジスタ２１００と、を有する。また、トランジス
タ２１００は、トランジスタ２２００の上方に配置する。なお、トランジスタ２１００と
して、実施の形態１の図１に示したトランジスタを用いた例を示しているが、本発明の一
態様に係る半導体装置は、これに限定されるものではない。例えば、図２乃至図１１に示
したトランジスタなどを、トランジスタ２１００として用いても構わない。よって、トラ
ンジスタ２１００については、適宜上述したトランジスタについての記載を参酌する。
図３５に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである
。トランジスタ２２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中
の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。図３４に示すトランジ
スタ２２００として、例えば図２３に示すトランジスタ４９１やトランジスタ４９２を参
照してもよい。
トランジスタ２２００において、領域４７２ａおよび領域４７２ｂは、ソース領域およ
びドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機
能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導
電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。
即ち、導電体４５４に印加する電位によって、領域４７２ａと領域４７２ｂとの間の導通
・非導通を制御することができる。
半導体基板４５０は、半導体基板４００の記載を参照すればよい。
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。た
だし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用
いても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与
する不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であって
も構わない。
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、
トランジスタ２２００のオン特性を向上させることができる。
領域４７２ａおよび領域４７２ｂは、ｐ型の導電型を付与する不純物を有する領域であ
る。このようにして、トランジスタ２２００はｐチャネル型トランジスタを構成する。
なお、トランジスタ２２００は、領域４６０などによって隣接するトランジスタと分離
される。領域４６０は、絶縁性を有する領域である。
図３５に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電
体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８
ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導
電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９
６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、
絶縁体４９３と、絶縁体４９５と、絶縁体４９４と、を有する。
絶縁体４６４は、トランジスタ２２００上に配置する。また、絶縁体４６６は、絶縁体
４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体
４９３は、絶縁体４６８上に配置する。また、トランジスタ２１００は、絶縁体４９３上
に配置する。また、絶縁体４９５は、トランジスタ２１００上に配置する。また、絶縁体
４９４は、絶縁体４９５上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導
電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、
導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開
口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電
体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開
口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが
埋め込まれている。
また、絶縁体４９３は、トランジスタ２１００のチャネル形成領域と重なる開口部と、
導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、
開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込ま
れている。
導電体４７４ａは、トランジスタ２１００のゲート電極としての機能を有しても構わな
い。導電体４７４ａについては、導電体４１３の記載を参照することができる。
また、絶縁体４９５は、トランジスタ２１００のソース電極またはドレイン電極の一方
である導電体４１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１０
０のソース電極またはドレイン電極の他方である導電体４１６ａに達する開口部と、トラ
ンジスタ２１００のゲート電極である導電体４０４に達する開口部と、導電体４７４ｃに
達する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６
ｂ、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口
部は、さらにトランジスタ２１００などの構成要素のいずれかが有する開口部を介する場
合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂおよび導電
体４９６ｄに達する開口部と、導電体４９６ｃに達する開口部と、を有する。また、開口
部には、それぞれ導電体４９８ａ、導電体４９８ｂまたは導電体４９８ｃが埋め込まれて
いる。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９３、絶縁体４９５および絶縁
体４９４は、絶縁体５５２の記載を参照すればよい。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９３、絶縁体４９５または絶縁
体４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を
有することが好ましい。トランジスタ２１００の近傍に、水素などの不純物および酸素を
ブロックする機能を有する絶縁体を配置することによって、トランジスタ２１００の電気
特性を安定にすることができる。
導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ
、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７４ａ、導電体４７４ｂ
、導電体４７４ｃ、導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ、導電体４９６ｄ
、導電体４９８ａ、導電体４９８ｂおよび導電体４９８ｃとしては、例えば、ホウ素、窒
素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバル
ト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニ
ウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単
層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウム
を含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウ
ム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、図３５に示す半導体装置において、トランジスタ２２００の構造を、図２４に示
すトランジスタ４９１やトランジスタ４９２の構造としてもよい。図２４に示すトランジ
スタ４９１及びトランジスタ４９２は、Ｆｉｎ型の構造である場合を示している。
また、図３５に示す半導体装置において、トランジスタ２２００の構造を、図２５に示
すトランジスタ４９１やトランジスタ４９２の構造としてもよい。図２５に示すトランジ
スタ４９１及びトランジスタ４９２は、ＳＯＩ基板である半導体基板４００に設けられる
場合を示している。
図３５に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し
、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮小すること
ができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トラ
ンジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比
べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる
。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジス
タは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロートレンチ構造
、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジ
スタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くするこ
とができる場合がある。
＜ＣＭＯＳアナログスイッチ＞
また図３４（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図３
６に示す。
図３６（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２
の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、
トランジスタ３３００としては、上述したトランジスタを用いることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３
３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジ
スタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり
記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、また
はリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半
導体装置となる。
図３６（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的
に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続され
る。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気
的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続され
ている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース
、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３
００５は容量素子３４００の電極の他方と電気的に接続されている。
図３６（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能と
いう特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能で
ある。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、ト
ランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とす
る。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および
容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トラ
ンジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異な
る二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。
）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジ
スタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とする
ことにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって
保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を
与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配
線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジス
タ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電
荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００
のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌ
より低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００
を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したが
って、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることに
より、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦ
ＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（
＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦ
ＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜
Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このた
め、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読
み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情
報を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノー
ドＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電
位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノ
ードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電
位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
＜半導体装置の構造３＞
図３７は、図３６（Ａ）に対応する半導体装置の断面図である。図３７に示す半導体装
置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有す
る。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上
方に配置する。なお、トランジスタ３３００としては、上述したトランジスタ２１００に
ついての記載を参照する。また、トランジスタ３２００としては、図３４に示したトラン
ジスタ２２００についての記載を参照する。なお、図３４では、トランジスタ２２００が
ｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチ
ャネル型トランジスタであっても構わない。
図３７に示すトランジスタ３２００は、半導体基板４５０を用いたトランジスタである
。トランジスタ３２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中
の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
図３７に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電
体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８
ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導
電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９
６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、
導電体４９８ｄと、絶縁体４９３と、絶縁体４９５と、絶縁体４９４と、を有する。
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体
４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体
４９３は、絶縁体４６８上に配置する。また、トランジスタ３３００は、絶縁体４９３上
に配置する。また、絶縁体４９５は、トランジスタ３３００上に配置する。また、絶縁体
４９４は、絶縁体４９５上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導
電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、
導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開
口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電
体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開
口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが
埋め込まれている。
また、絶縁体４９３は、トランジスタ３３００のチャネル形成領域と重なる開口部と、
導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、
開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込ま
れている。
導電体４７４ａは、トランジスタ３３００のボトムゲート電極としての機能を有しても
構わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジス
タ３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電
体４７４ａとトランジスタ３３００のトップゲート電極である導電体４０４とを電気的に
接続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくするこ
とができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３０
０の飽和領域における電気特性を安定にすることができる。
また、絶縁体４９５は、トランジスタ３３００のソース電極またはドレイン電極の一方
である導電体４１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３０
０のソース電極またはドレイン電極の他方である導電体４１６ａと絶縁体４１２を介して
重なる導電体４１４に達する開口部と、トランジスタ３３００のゲート電極である導電体
４０４に達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方
である導電体４１６ａを通って、導電体４７４ｃに達する開口部と、を有する。また、開
口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９
６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ３３００な
どの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂに達する開
口部と、導電体４９６ｃに達する開口部と、導電体４９６ｄに達する開口部と、を有する
。また、開口部には、それぞれ導電体４９８ａ、導電体４９８ｂ、導電体４９８ｃまたは
導電体４９８ｄが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９３、絶縁体４９５または絶縁
体４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を
有することが好ましい。トランジスタ３３００の近傍に、水素などの不純物および酸素を
ブロックする機能を有する絶縁体を配置することによって、トランジスタ３３００の電気
特性を安定にすることができる。
導電体４９８ｄに用いることのできる材料として、例えば導電体４８０ａ等の記載を参
照することができる。
トランジスタ３２００のソースまたはドレインは、導電体４８０ａと、導電体４７８ａ
と、導電体４７６ａと、導電体４７４ｂと、導電体４９６ｃと、を介してトランジスタ３
３００のソース電極またはドレイン電極の一方である導電体４１６ｂと電気的に接続する
。また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、
導電体４７８ｃと、導電体４７６ｂと、導電体４７４ｃと、導電体４９６ｄと、を介して
トランジスタ３３００のソース電極またはドレイン電極の他方である導電体４１６ａと電
気的に接続する。
容量素子３４００は、トランジスタ３３００のソース電極またはドレイン電極の他方と
電気的に接続する電極と、導電体４１４と、絶縁体４１２と、を有する。なお、絶縁体４
１２は、トランジスタ３３００のゲート絶縁体と同一工程を経て形成できるため、生産性
を高めることができて好ましい場合がある。また、導電体４１４として、トランジスタ３
３００のゲート電極と同一工程を経て形成した層を用いると、生産性を高めることができ
て好ましい場合がある。
そのほかの構造については、適宜図３５などについての記載を参酌することができる。
なお、図３５では、トランジスタ２２００がｐチャネル型トランジスタである場合につい
て説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
なお、図３７において、トランジスタ３２００の構造を、図２４に示すトランジスタ４
９１やトランジスタ４９２の構造としてもよい。図２４に示すトランジスタ４９１及びト
ランジスタ４９２は、Ｆｉｎ型の構造である場合を示している。
また、図３７において、トランジスタ３２００の構造を、図２５に示すトランジスタ４
９１やトランジスタ４９２の構造としてもよい。図２５に示すトランジスタ４９１及びト
ランジスタ４９２は、ＳＯＩ基板である半導体基板４５０に設けられる場合を示している
。
＜記憶装置２＞
図３６（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図３６（Ａ）
に示した半導体装置と異なる。この場合も図３６（Ａ）に示した半導体装置と同様の動作
により情報の書き込みおよび保持動作が可能である。
図３６（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジ
スタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４０
０とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その
結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容
量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によっ
て、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第
３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３
の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ
×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量
素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとする
と、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×
Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（
＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこ
とができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたト
ランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタ
を駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適
用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッ
シュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能と
なるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない
場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶
内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起
こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の
注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化とい
った問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリ
で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装
置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行
われるため、高速な動作が可能となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態４）
以下では、本発明の一態様に係る撮像装置について説明する。
＜撮像装置＞
図３８（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像
装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺
回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ
列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する
。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ
複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有
する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０お
よび周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合があ
る。例えば、周辺回路２６０は周辺回路の一部といえる。
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光
Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変
換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に作製しても
よい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。な
お、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９
０のいずれか一以上を省略してもよい。
また、図３８（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画
素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向およ
び列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００に
おける撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの
副画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせ
ることで、カラー画像表示を実現するための情報を取得することができる。
図３９（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。
図３９（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域を透過するカラーフィルタが設け
られた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域を透過
するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）お
よび青（Ｂ）の波長帯域を透過するカラーフィルタが設けられた副画素２１２（以下、「
副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させる
ことができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２
３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、
副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２
５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続され
た配線２４８および配線２４９を、それぞれ配線２４８［ｎ］および配線２４９［ｎ］と
記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ
］と記載する。なお、図３９（Ａ）において、ｍ列目の画素２１１が有する副画素２１２
Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を
配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂ
と記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域を透過するカラーフィ
ルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。
図３９（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配
置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配
置された画素２１１が有する副画素２１２の接続例を示す。図３９（Ｂ）において、ｎ行
ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッ
チ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋
１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、
ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがス
イッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定
されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフ
ィルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画
素２１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが
設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた
副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（
Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加
えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２
１１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素
２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図３９（Ａ）において、赤の波長帯域を検出する副画素２１２、緑の波
長帯域を検出する副画素２１２、および青の波長帯域を検出する副画素２１２の画素数比
（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積
比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（
受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例え
ば、同じ波長帯域を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像
装置２００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ
）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用
いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和するこ
とを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像
装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図４０
の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レ
ンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具
体的には、図４０（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２
５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路
２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７
の一部によって遮光されてしまうことがある。したがって、図４０（Ｂ）に示すように光
電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２
０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６
を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供するこ
とができる。
図４０に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成され
た光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を
用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、
セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合
金等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて
、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子
２２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図３９に示す副画素２１２に加
えて、第１のフィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、
を用いて画素を構成する一例について説明する。
図４１（Ａ）、図４１（Ｂ）は、撮像装置を構成する素子の断面図である。図４１（Ａ
）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３
５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３
５２およびトランジスタ３５３、ならびにシリコン基板３００に設けられたフォトダイオ
ード３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７
０および配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード
３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダ
イオード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層
３２０と、層３２０と接して設けられ、トランジスタ３５２およびトランジスタ３５３を
有する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層
３４０を備えている。
なお図４１（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３
５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする
。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保するこ
とができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオー
ド３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
なお、トランジスタを用いて画素を構成する場合には、層３１０を、トランジスタを有
する層とすればよい。または層３１０を省略し、トランジスタのみで画素を構成してもよ
い。
なおトランジスタを用いて画素を構成する場合には、層３３０を省略すればよい。層３
３０を省略した断面図の一例を図４１（Ｂ）に示す。
なお、シリコン基板３００は、ＳＯＩ基板であってもよい。また、シリコン基板３００
に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化ア
ルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を
用いることもできる。
ここで、トランジスタ３５１およびフォトダイオード３６０を有する層３１０と、トラ
ンジスタ３５２およびトランジスタ３５３を有する層３３０と、の間には絶縁体３８０が
設けられる。ただし、絶縁体３８０の位置は限定されない。
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンの
ダングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一
方、トランジスタ３５２およびトランジスタ３５３などの近傍に設けられる絶縁体中の水
素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ
３５２およびトランジスタ３５３などの信頼性を低下させる要因となる場合がある。した
がって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジ
スタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０
を設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジス
タ３５１の信頼性を向上させることができる。さらに、絶縁体３８０より下層から、絶縁
体３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５２およびト
ランジスタ３５３などの信頼性を向上させることができる。
絶縁体３８０としては、例えば、絶縁体４０８の記載を参照する。
また、図４１（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、
層３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画
素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図４２（Ａ１）および図４２（Ｂ１）に示すように、撮像装置の一部または全部
を湾曲させてもよい。図４２（Ａ１）は、撮像装置を同図中の一点鎖線Ｘ１－Ｘ２の方向
に湾曲させた状態を示している。図４２（Ａ２）は、図４２（Ａ１）中の一点鎖線Ｘ１－
Ｘ２で示した部位の断面図である。図４２（Ａ３）は、図４２（Ａ１）中の一点鎖線Ｙ１
－Ｙ２で示した部位の断面図である。
図４２（Ｂ１）は、撮像装置を同図中の一点鎖線Ｘ３－Ｘ４の方向に湾曲させ、かつ、
同図中の一点鎖線Ｙ３－Ｙ４の方向に湾曲させた状態を示している。図４２（Ｂ２）は、
図４２（Ｂ１）中の一点鎖線Ｘ３－Ｘ４で示した部位の断面図である。図４２（Ｂ３）は
、図４２（Ｂ１）中の一点鎖線Ｙ３－Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、
撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば
、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型
化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができ
る。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上述したトランジスタや上述した記憶装置などの半導体装置を含む
ＣＰＵについて説明する。
＜ＣＰＵ＞
図４３は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図
である。
図４３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有
している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ
１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん
、図４３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはそ
の用途によって多種多様な構成を有している。例えば、図４３に示すＣＰＵまたは演算回
路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作する
ような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は
、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成
する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図４３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることがで
きる。
図４３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９
６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素
子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選
択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。
容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが
行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図４４は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一
例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源
遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４
と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有
する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１
２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子
、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２０
０への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには
ＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とす
る。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とす
る。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用
いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）
のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の
端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第
２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３
はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２
の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通
状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースと
ドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソー
スとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力
される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり
、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極の
うちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続
部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電
位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッ
チ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に
接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレイン
の他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの
一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４の
ソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続
される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他
方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と
、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一
対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低
電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができ
る。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる
配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの
他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ
等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２
０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮ
Ｄ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等
を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３お
よびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第
２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第
２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状
態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデー
タに対応する信号が入力される。図４４では、回路１２０１から出力された信号が、トラ
ンジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３
の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は
、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介
して回路１２０１に入力される。
なお、図４４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースと
ドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して
回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端
子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を
反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に
、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場
合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）から出力される信号を当該ノードに入力することができる。
また、図４４において、記憶素子１２００に用いられるトランジスタのうち、トランジ
スタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１
９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜また
はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素
子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトラ
ンジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外
にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのト
ランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成さ
れるトランジスタとすることもできる。
図４４における回路１２０１には、例えばフリップフロップ回路を用いることができる
。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用い
ることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有す
るシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのた
め、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２
００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり
保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（デー
タ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ
動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１
が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジス
タ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再
開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態
（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。
それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の
信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなど
の記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐ
ことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復
帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、ま
たは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力
を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ
（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ
Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態６）
以下では、本発明の一態様に係る表示装置について、図４５および図４６を用いて説明
する。
＜表示装置＞
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素
子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧
によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃ
ｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例と
してＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶
表示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルに
コントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。
また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプ
リント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が
直接実装されたモジュールも全て表示装置に含むものとする。
図４５は、本発明の一態様に係るＥＬ表示装置の一例である。図４５（Ａ）に、ＥＬ表
示装置の画素の回路図を示す。図４５（Ｂ）は、ＥＬ表示装置全体を示す上面図である。
また、図４５（Ｃ）は、図４５（Ｂ）の一点鎖線Ｍ－Ｎの一部に対応するＭ－Ｎ断面であ
る。
図４５（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子
（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しな
くても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接
続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定され
た内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明
細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として
複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない
。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗
素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、
発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当
業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少
なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。
つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定さ
れた発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。
したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一
態様として開示されているものであり、発明の一態様を構成することが可能である。また
は、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様とし
て開示されているものであり、発明の一態様を構成することが可能である。
図４５（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、
容量素子７４２と、発光素子７１９と、を有する。
なお、図４５（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加
することが可能である。逆に、図４５（Ａ）の各ノードにおいて、トランジスタ、スイッ
チ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方
の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電
極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジス
タ７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線
７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお
、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用い
ることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。ま
た、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトラン
ジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７
４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用
することができる。
図４５（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板
７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、Ｆ
ＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回
路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３
５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図４５（Ｃ）は、図４５（Ｂ）の一点鎖線Ｍ－Ｎの一部に対応するＥＬ表示装置の断面
図である。
図４５（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７０４ａと、導
電体７０４ａ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１
２ｂ上にあり導電体７０４ａと重なる半導体７０６と、半導体７０６と接する導電体７１
６ａおよび導電体７１６ｂと、半導体７０６上、導電体７１６ａ上および導電体７１６ｂ
上の絶縁体７１８ａと、絶縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁
体７１８ｃと、絶縁体７１８ｃ上にあり半導体７０６と重なる導電体７１４ａと、を有す
る構造を示す。なお、トランジスタ７４１の構造は一例であり、図４５（Ｃ）に示す構造
と異なる構造であっても構わない。
したがって、図４５（Ｃ）に示すトランジスタ７４１において、導電体７０４ａはゲー
ト電極としての機能を有し、絶縁体７１２ａおよび絶縁体７１２ｂはゲート絶縁体として
の機能を有し、導電体７１６ａはソース電極としての機能を有し、導電体７１６ｂはドレ
イン電極としての機能を有し、絶縁体７１８ａ、絶縁体７１８ｂおよび絶縁体７１８ｃは
ゲート絶縁体としての機能を有し、導電体７１４ａはゲート電極としての機能を有する。
なお、半導体７０６は、光が当たることで電気特性が変動する場合がある。したがって、
導電体７０４ａ、導電体７１６ａ、導電体７１６ｂ、導電体７１４ａのいずれか一以上が
遮光性を有すると好ましい。
なお、絶縁体７１８ａおよび絶縁体７１８ｂの界面を破線で表したが、これは両者の境
界が明確でない場合があることを示す。例えば、絶縁体７１８ａおよび絶縁体７１８ｂと
して、同種の絶縁体を用いた場合、観察手法によっては両者の区別が付かない場合がある
。
図４５（Ｃ）には、容量素子７４２として、基板上の導電体７０４ｂと、導電体７０４
ｂ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあ
り導電体７０４ｂと重なる導電体７１６ａと、導電体７１６ａ上の絶縁体７１８ａと、絶
縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１
８ｃ上にあり導電体７１６ａと重なる導電体７１４ｂと、を有し、導電体７１６ａおよび
導電体７１４ｂの重なる領域で、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去され
ている構造を示す。
容量素子７４２において、導電体７０４ｂおよび導電体７１４ｂは一方の電極として機
能し、導電体７１６ａは他方の電極として機能する。
したがって、容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製するこ
とができる。また、導電体７０４ａおよび導電体７０４ｂを同種の導電体とすると好まし
い。その場合、導電体７０４ａおよび導電体７０４ｂは、同一工程を経て形成することが
できる。また、導電体７１４ａおよび導電体７１４ｂを同種の導電体とすると好ましい。
その場合、導電体７１４ａおよび導電体７１４ｂは、同一工程を経て形成することができ
る。
図４５（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である
。したがって、図４５（Ｃ）は表示品位の高いＥＬ表示装置である。なお、図４５（Ｃ）
に示す容量素子７４２は、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くする
ため、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去された構造を有するが、本発明
の一態様に係る容量素子はこれに限定されるものではない。例えば、導電体７１６ａおよ
び導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ｃの一部が除去された構造
を有しても構わない。
トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで
、絶縁体７２０は、トランジスタ７４１のソース電極として機能する導電体７１６ａに達
する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７
８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続してもよい。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。
隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置され
る。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２およ
び導電体７８３の重なる領域が、発光素子７１９となる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説
明する。
図４６（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図４６に示す画素
は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（
液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され
、ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電
気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電
気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお
、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と
、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図４５（Ｂ）の
一点鎖線Ｍ－Ｎに対応する液晶表示装置の断面図を図４６（Ｂ）に示す。図４６（Ｂ）に
おいて、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７
３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体
または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素
子７５２は、容量素子７４２についての記載を参照する。なお、図４６（Ｂ）には、図４
５（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定され
ない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小
さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷が
リークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができ
る。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態
とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい
液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため
、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる
。
トランジスタ７５１および容量素子７５２上には、絶縁体７２１が配置される。ここで
、絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、
導電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジス
タ７５１と電気的に接続する。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２
上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体
７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９
５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７
９７が配置される。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供する
ことができる、または、表示品位の高い表示装置を提供することができる。または、高精
細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光
素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または
様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例
えば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉ
ｔｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子
放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ
）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニ
カル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭ
Ｓ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレー
ション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エ
レクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用
いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的
作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していて
もよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素
子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）ま
たはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ
Ｅｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表
示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディ
スプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ
）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示
装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射
型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極と
しての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニ
ウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡ
Ｍなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減する
ことができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラフ
ァイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜とし
てもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化
物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。
さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成すること
ができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に
、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤ法で成膜
してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、
スパッタリング法で成膜することも可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体装置を搭載した電子機器等について説
明する。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメ
ラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディス
プレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディ
オプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入
れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４７に
示す。
図４７（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０
８等を有する。なお、図４７（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表
示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
図４７（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部
９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１
３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられて
いる。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されてお
り、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能であ
る。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体
９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１
３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された
表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタ
ッチパネルを設けることで付加することができる。または、位置入力装置としての機能は
、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加す
ることができる。
図４７（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、
キーボード９２３、ポインティングデバイス９２４等を有する。
図４７（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９
３３等を有する。
図４７（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３
、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレン
ズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられ
ている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されて
おり、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能で
ある。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９
４２との間の角度にしたがって切り替える構成としてもよい。
図４７（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライ
ト９５４等を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
本実施例ではＥＳＲを用いて、酸化物半導体膜中のスピン密度を評価した。
本実施例で用いた試料の作製方法を説明する。
まず、基板として、厚さが０．５ｍｍの石英基板を準備した。次に、酸化物半導体膜と
して、厚さが５０ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物を成膜した。次に、窒素雰囲気において
４５０℃で１時間の加熱処理を行った。次に、酸素雰囲気において４５０℃で１時間の加
熱処理を行った。次に酸化物半導体膜上に、厚さが１０ｎｍの酸化窒化シリコン膜を成膜
した。次に、プラズマ処理を行った。プラズマ処理は、酸素（Ｏ２）プラズマ処理または
亜酸化窒素（Ｎ２Ｏ）プラズマ処理を９０秒、１８０秒または３００秒行った。
なお、Ｉｎ－Ｇａ－Ｚｎ酸化物は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるＩ
ｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いてスパッタリング法により成膜した。成膜ガスと
しては、酸素の体積が３３％となるようにアルゴンおよび酸素を混合したガスを用いた。
成膜時の圧力は、キヤノンアネルバ製ミニチュアゲージＭＧ－２によって０．７Ｐａとな
るように調整した。成膜電力は、ＤＣ電源を用いて０．５ｋＷとした。基板温度は３００
℃とした。
また、酸化窒化シリコン膜は、ＰＥＣＶＤ法を用いて成膜した。成膜ガスとしては、モ
ノシランが１に対して亜酸化窒素が８００となる体積比で混合したガスを用いた。成膜時
の圧力は、２００Ｐａとなるよう調整した。成膜電力は、６０ＭＨｚの高周波電源を用い
て１５０Ｗとした。基板温度は３５０℃とした。
また、酸素（Ｏ２）プラズマ処理は、ＰＥＣＶＤ法を用いて、流量８００ｓｃｃｍの酸
素をＰＥＣＶＤ装置の反応室内に供給した。供給時の圧力は、２００Ｐａとなるよう調整
した。成膜電力は、６０ＭＨｚの高周波電源を用いて１５０Ｗとした。基板温度は３５０
℃とした。
また、亜酸化窒素（Ｎ２Ｏ）プラズマ処理は、ＰＥＣＶＤ法を用いて、流量８００ｓｃ
ｃｍの亜酸化窒素をＰＥＣＶＤ装置の反応室内に供給した。供給時の圧力は、２００Ｐａ
となるよう調整した。成膜電力は、６０ＭＨｚの高周波電源を用いて１５０Ｗとした。基
板温度は３５０℃とした。
次に、試料のＥＳＲによる評価を行った。また、プラズマ処理を行わない試料のＥＳＲ
による評価も行った。なお、試料は、Ｉｎ－Ｇａ－Ｚｎ酸化物の膜面が磁場に直交する向
きに設置した。酸化物半導体膜中のｇ値が１．９３近傍に現れるシグナル（以下、「Ｖｏ
Ｈ起因のシグナル」と呼ぶ）のスピン密度および絶縁膜中の「ＮＯｘ起因のシグナル」に
関連するスピン密度を図４８に示す。なお、ＥＳＲによる評価は、日本電子株式会社製電
子スピン共鳴装置ＪＥＳ－ＦＡ３００を用いた。
図４８より、酸化物半導体膜中のＶｏＨはプラズマ処理を行うことでスピン密度が検出
下限（ここでは２．６×１０１７ｓｐｉｎｓ／ｃｍ３）以下となることが確認できた。ま
た、プラズマ処理を長時間行うほどＶｏＨ起因のスピン密度は低減していることが確認で
きた。また、酸素（Ｏ２）プラズマ処理と亜酸化窒素（Ｎ２Ｏ）プラズマ処理を比較する
と、酸素（Ｏ２）プラズマ処理の方がＮＯｘ起因のスピン密度が低減し、より好ましいこ
とが確認できた。
また、上記の試料のうち、酸素（Ｏ２）プラズマ処理を０秒（なし）、９０秒または１
８０秒行った試料において、水素濃度の評価を行った。なお、水素濃度の評価には、ＳＩ
ＭＳ分析装置を用いて測定した。試料の水素濃度のデプスプロファイルを図４９に示す。
プラズマ処理が０秒の条件は実線で、他は破線で示す。
図４９より、酸素（Ｏ２）プラズマ処理により酸化物半導体膜中の水素濃度を低減でき
ることが確認できた。また、酸化物半導体膜中の水素濃度を低減することにより、ＶｏＨ
起因のスピン密度を低減できることが示唆された。
本実施例では、酸化物半導体膜上に、積層膜を形成した場合のプラズマ処理を行った酸
化物半導体膜中のスピン密度を評価した。
本実施例で用いた試料の作製方法を説明する。
まず、基板として、厚さが０．５ｍｍの石英基板を準備した。次に、酸化物半導体膜と
して、厚さが５０ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物を成膜した。次に、窒素雰囲気において
４５０℃で１時間の加熱処理を行った。次に、酸素雰囲気において４５０℃で１時間の加
熱処理を行った。次に、金属酸化物膜として、厚さが５ｎｍの金属酸化物を成膜した。次
に、金属酸化物膜上に、厚さが１０ｎｍの酸化窒化シリコン膜を成膜した。次に、酸素（
Ｏ２）プラズマ処理を行った。
酸化物半導体膜に用いたＩｎ－Ｇａ－Ｚｎ酸化物は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１
：１：１であるＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いてスパッタリング法により成膜
した。成膜ガスとしては、酸素の体積が３３％となるようにアルゴンおよび酸素を混合し
たガスを用いた。成膜時の圧力は、キヤノンアネルバ製ミニチュアゲージＭＧ－２Ｆによ
って０．７Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて０．５ｋＷとした
。基板－ターゲット間距離は６０ｍｍ、基板温度は３００℃とした。
また、金属酸化物膜として、条件１及び条件２の２種類の条件を用いた。条件１を用い
た試料を試料Ａ、条件２を用いた試料を試料Ｂとする。
条件１として、Ｉｎ－Ｇａ－Ｚｎ酸化物を、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２
であるＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いてスパッタリング法により成膜した。成
膜ガスとしては、酸素の体積が３３％となるようにアルゴンおよび酸素を混合したガスを
用いた。成膜時の圧力は、キヤノンアネルバ製Ｂ－ＡゲージＢＲＧ－１Ｂによって０．４
Ｐａとなるように調整した。成膜電力は、ＤＣ電源を用いて０．５ｋＷとした。基板－タ
ーゲット間距離は６０ｍｍ、基板温度は２００℃とした。
条件２として、ガリウム酸化物を、ガリウム酸化物ターゲットを用いてスパッタリング
法により成膜した。成膜ガスとしては、酸素の体積が３３％となるようにアルゴンおよび
酸素を混合したガスを用いた。成膜時の圧力は、キヤノンアネルバ製ミニチュアゲージＭ
Ｇ－２Ｌによって０．４Ｐａとなるように調整した。成膜電力は、ＲＦ電源を用いて０．
４ｋＷとした。基板－ターゲット間距離は１３０ｍｍ、基板温度は２００℃とした。
また、酸化窒化シリコン膜は、ＰＥＣＶＤ法を用いて成膜した。成膜ガスとしては、モ
ノシランが１に対して亜酸化窒素が８００となる体積比で混合したガスを用いた。成膜時
の圧力は、２００Ｐａとなるよう調整した。成膜電力は、６０ＭＨｚの高周波電源を用い
て１５０Ｗとした。基板温度は３５０℃とした。
また、酸素（Ｏ２）プラズマ処理は、ＰＥＣＶＤ法を用いて、流量８００ｓｃｃｍの酸
素をＰＥＣＶＤ装置の反応室内に供給した。供給時の圧力は、２００Ｐａとなるよう調整
した。成膜電力は、６０ＭＨｚの高周波電源を用いて１５０Ｗとした。基板温度は３５０
℃とした。プラズマ処理の時間は、試料Ａについては０秒（なし）、９０秒、１８０秒ま
たは３００秒の４条件とし、試料Ｂについては０秒（なし）、９０秒または１８０秒の３
条件とした。
次に、試料Ａについて、ＥＳＲによる評価を行った。なお、試料は、Ｉｎ－Ｇａ－Ｚｎ
酸化物の膜面が磁場に直交する向きに設置した。酸化物半導体膜中のｇ値が１．９３近傍
に現れるシグナルに関連する欠陥準位（ＶｏＨ起因）のスピン密度を図５０に示す。なお
、ＥＳＲによる評価は、日本電子株式会社製電子スピン共鳴装置ＪＥＳ－ＦＡ３００を用
いた。
図５０より、酸化物半導体膜中のＶｏＨ起因のスピン密度は、プラズマ処理を行うこと
で低減させることができ、１８０秒以上プラズマ処理を行うことで酸化物半導体膜中のＶ
ｏＨ起因のスピン密度が検出下限（ここでは７．４×１０１７ｓｐｉｎｓ／ｃｍ３）以下
となることが確認できた。
また、試料Ａのうち酸素（Ｏ２）プラズマ処理を０秒（なし）、９０秒または１８０秒
行った条件と、試料Ｂについて、０秒（なし）、９０秒または１８０秒行った条件につい
て、水素濃度の評価を行った。なお、水素濃度の評価には、ＳＩＭＳ分析装置を用いて測
定した。試料Ａの水素濃度のデプスプロファイルを図５１に、試料Ｂの水素濃度のデプス
プロファイルを図５２に示す。プラズマ処理が０秒の条件は実線で、他は破線で示す。
図５１より、試料Ａにおいては酸素（Ｏ２）プラズマ処理の時間が長くなるほど、第１
の酸化物半導体膜中の水素濃度が低減することが確認できた。また、図５２より、試料Ｂ
においては、プラズマ処理の時間が最も長い１８０秒において、第１の酸化物半導体膜中
の水素濃度の低減がみられた。この結果より、絶縁膜成膜後の酸素（Ｏ２）プラズマ処理
を行うことにより酸化物半導体膜中の水素濃度を低減することができることが確認できた
。また、酸化物半導体膜中の水素濃度を低減することにより、ＶｏＨ起因のスピン密度を
低減できることが示唆された。
また金属酸化物として、酸化ガリウムを用いた場合と比較して、Ｉｎ：Ｇａ：Ｚｎ＝１
：１：１であるＩｎ－Ｇａ－Ｚｎ酸化物ターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸
化物の方が、より水素を透過しやすいことが示唆された。
また、実施例１との比較により、第１の酸化物半導体膜上に酸化窒化シリコン膜１０ｎ
ｍ単層を形成した場合の方が、第１の酸化物半導体膜上に、第２の酸化物半導体膜５ｎｍ
及び酸化窒化シリコン膜１０ｎｍを積層して形成する場合と比較して、より水素濃度が低
減しやすいといえる。このことから、第２の酸化物半導体膜に比べて、酸化窒化シリコン
膜の方がより水素を透過しやすい可能性がある。
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
２９１ 光源
３００ シリコン基板
３１０ 層
３２０ 層
３３０ 層
３４０ 層
３５１ トランジスタ
３５２ トランジスタ
３５３ トランジスタ
３６０ フォトダイオード
３６１ アノード
３６３ 低抵抗領域
３７０ プラグ
３７１ 配線
３７２ 配線
３７３ 配線
３８０ 絶縁体
４００ 半導体基板
４０２ 絶縁体
４０４ 導電体
４０６ 半導体
４０６ａ 半導体
４０６ｂ 半導体
４０６ｃ 半導体
４０８ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１４ 導電体
４１６ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４１７ 導電体
４１８ 絶縁体
４２０ 層
４２１ 導電体
４２３ａ 低抵抗領域
４２３ｂ 低抵抗領域
４２４ 導電体
４２６ａ 導電体
４２６ｂ 導電体
４２７ マスク
４３６ａ 半導体
４３６ｂ 半導体
４４２ 基板
４５０ 半導体基板
４５２ 絶縁体領域
４５４ 導電体
４６０ 領域
４６２ 絶縁体
４６４ 絶縁体
４６６ 絶縁体
４６７ 配線層
４６８ 絶縁体
４６９ 配線層
４７０ 絶縁体
４７２ 導電体
４７２ａ 領域
４７２ｂ 領域
４７４ 領域
４７４ａ 導電体
４７４ｂ 導電体
４７４ｃ 導電体
４７６ 領域
４７６ａ 導電体
４７６ｂ 導電体
４７８ａ 導電体
４７８ｂ 導電体
４７８ｃ 導電体
４８０ａ 導電体
４８０ｂ 導電体
４８０ｃ 導電体
４９０ トランジスタ
４９１ トランジスタ
４９２ トランジスタ
４９３ 絶縁体
４９５ 絶縁体
４９４ 絶縁体
４９６ａ 導電体
４９６ｂ 導電体
４９６ｃ 導電体
４９６ｄ 導電体
４９８ａ 導電体
４９８ｂ 導電体
４９８ｃ 導電体
４９８ｄ 導電体
５５２ 絶縁体
７００ 基板
７０４ａ 導電体
７０４ｂ 導電体
７０６ 半導体
７１２ａ 絶縁体
７１２ｂ 絶縁体
７１４ａ 導電体
７１４ｂ 導電体
７１６ａ 導電体
７１６ｂ 導電体
７１８ａ 絶縁体
７１８ｂ 絶縁体
７１８ｃ 絶縁体
７１９ 発光素子
７２０ 絶縁体
７２１ 絶縁体
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５０ 基板
７５１ トランジスタ
７５２ 容量素子
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 導電体
７８２ 発光層
７８３ 導電体
７８４ 隔壁
７９１ 導電体
７９２ 絶縁体
７９３ 液晶層
７９４ 絶縁体
７９５ スペーサ
７９６ 導電体
７９７ 基板
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
５１００ ペレット
５１００ａ ペレット
５１００ｂ ペレット
５１０１ イオン
５１０２ 酸化亜鉛層
５１０３ 粒子
５１０５ａ ペレット
５１０５ａ１ 領域
５１０５ａ２ ペレット
５１０５ｂ ペレット
５１０５ｃ ペレット
５１０５ｄ ペレット
５１０５ｄ１ 領域
５１０５ｅ ペレット
５１２０ 基板
５１３０ ターゲット
５１６１ 領域

Claims (4)

  1. 第１のチャネル形成領域と、第１のソース領域と、第１のドレイン領域とを有する第１のトランジスタと、
    第２のチャネル形成領域と、第２のソース領域と、第２のドレイン領域とを有する第２のトランジスタと、
    容量素子と、を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、酸化物半導体を有する半導体装置であって、
    前記第１のチャネル形成領域上の第１の絶縁層と、
    前記第１の絶縁層の上面と接する領域を有する第１の導電層と、
    前記第１の導電層上の第２の絶縁層と、
    前記第２の絶縁層の上面と接する領域を有する第２の導電層と、
    前記第２の導電層上の第３の絶縁層と、
    前記第３の絶縁層の上面と接する領域を有し、前記第２のチャネル形成領域と、前記第２のソース領域と、前記第２のドレイン領域とを有する酸化物半導体層と、
    前記酸化物半導体層の上面と接する領域を有し、前記第２のソース領域及び前記第２のドレイン領域の一方と電気的に接続された第３の導電層と、
    前記第３の導電層の上面と接する領域を有する第４の絶縁層と、
    前記第４の絶縁層上に位置し、前記第３の導電層と重なる領域を有する第４の導電層と、
    前記酸化物半導体層上に位置し、前記第２のチャネル形成領域と重なる領域を有する第５の導電層と、
    前記第５の導電層上に位置する第５の絶縁層と、
    前記第５の絶縁層の上面とそれぞれ接する領域を有する第６の導電層及び第７の導電層と、を有し、
    前記第１の導電層は、前記第１のトランジスタのゲート電極としての機能を有し、
    前記第２の導電層は、前記第２のトランジスタの第１のゲート電極としての機能を有し、
    前記第３の導電層は、前記第２のトランジスタのソース電極及びドレイン電極の一方としての機能と、前記容量素子の電極の一方としての機能を有し、
    前記第４の導電層は、前記容量素子の電極の他方としての機能を有し、
    前記第５の導電層は、前記第２のトランジスタの第２のゲート電極としての機能を有し、
    前記第１の導電層と、前記第３の導電層とは、電気的に接続され、
    前記第２の導電層と、前記第５の導電層とは、電気的に接続され、
    前記第６の導電層と、前記第２のソース領域及び前記第２のドレイン領域の他方と、前記第１のソース領域及び前記第１のドレイン領域の一方とは、電気的に接続され、
    前記第７の導電層と、前記第４の導電層とは、電気的に接続され、
    前記第６の導電層と、前記第７の導電層とは、同じ材料を有する、半導体装置。
  2. 第１のチャネル形成領域と、第１のソース領域と、第１のドレイン領域とを有する第１のトランジスタと、
    第２のチャネル形成領域と、第２のソース領域と、第２のドレイン領域とを有する第２のトランジスタと、
    容量素子と、を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、酸化物半導体を有する半導体装置であって、
    前記第１のチャネル形成領域上の第１の絶縁層と、
    前記第１の絶縁層の上面と接する領域を有する第１の導電層と、
    前記第１の導電層上の第２の絶縁層と、
    前記第２の絶縁層の上面と接する領域を有する第２の導電層と、
    前記第２の導電層上の第３の絶縁層と、
    前記第３の絶縁層の上面と接する領域を有し、前記第２のチャネル形成領域と、前記第２のソース領域と、前記第２のドレイン領域とを有する酸化物半導体層と、
    前記酸化物半導体層の上面と接する領域を有し、前記第２のソース領域及び前記第２のドレイン領域の一方と電気的に接続された第３の導電層と、
    前記第３の導電層の上面と接する領域を有する第４の絶縁層と、
    前記第４の絶縁層上に位置し、前記第３の導電層と重なる領域を有する第４の導電層と、
    前記酸化物半導体層上に位置し、前記第２のチャネル形成領域と重なる領域を有する第５の導電層と、
    前記第５の導電層上に位置する第５の絶縁層と、
    前記第５の絶縁層の上面とそれぞれ接する領域を有する第６の導電層及び第７の導電層と、を有し、
    前記第１の導電層は、前記第１のトランジスタのゲート電極としての機能を有し、
    前記第２の導電層は、前記第２のトランジスタの第１のゲート電極としての機能を有し、
    前記第３の導電層は、前記第２のトランジスタのソース電極及びドレイン電極の一方としての機能と、前記容量素子の電極の一方としての機能を有し、
    前記第４の導電層は、前記容量素子の電極の他方としての機能を有し、
    前記第５の導電層は、前記第２のトランジスタの第２のゲート電極としての機能を有し、
    前記第１の導電層と、前記第３の導電層とは、電気的に接続され、
    前記第２の導電層と、前記第５の導電層とは、電気的に接続され、
    前記第６の導電層と、前記第２のソース領域及び前記第２のドレイン領域の他方と、前記第１のソース領域及び前記第１のドレイン領域の一方とは、電気的に接続され、
    前記第７の導電層と、前記第４の導電層とは、電気的に接続され、
    前記第６の導電層と、前記第７の導電層とは、同じ材料を有し、
    前記第３の導電層は、前記第２の導電層と重なる領域を有する、半導体装置。
  3. 第１のチャネル形成領域と、第１のソース領域と、第１のドレイン領域とを有する第１のトランジスタと、
    第２のチャネル形成領域と、第２のソース領域と、第２のドレイン領域とを有する第２のトランジスタと、
    容量素子と、を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、酸化物半導体を有する半導体装置であって、
    前記第１のチャネル形成領域上の第１の絶縁層と、
    前記第１の絶縁層の上面と接する領域を有する第１の導電層と、
    前記第１の導電層上の第２の絶縁層と、
    前記第２の絶縁層の上面と接する領域を有する第２の導電層と、
    前記第２の導電層上の第３の絶縁層と、
    前記第３の絶縁層の上面と接する領域を有し、前記第２のチャネル形成領域と、前記第２のソース領域と、前記第２のドレイン領域とを有する酸化物半導体層と、
    前記酸化物半導体層の上面と接する領域を有し、前記第２のソース領域及び前記第２のドレイン領域の一方と電気的に接続された第３の導電層と、
    前記第３の導電層の上面と接する領域を有する第４の絶縁層と、
    前記第４の絶縁層上に位置し、前記第３の導電層と重なる領域を有する第４の導電層と、
    前記酸化物半導体層上に位置し、前記第２のチャネル形成領域と重なる領域を有する第５の導電層と、
    前記第５の導電層上に位置する第５の絶縁層と、
    前記第５の絶縁層の上面とそれぞれ接する領域を有する第６の導電層及び第７の導電層と、を有し、
    前記第１の導電層は、前記第１のトランジスタのゲート電極としての機能を有し、
    前記第２の導電層は、前記第２のトランジスタの第１のゲート電極としての機能を有し、
    前記第３の導電層は、前記第２のトランジスタのソース電極及びドレイン電極の一方としての機能と、前記容量素子の電極の一方としての機能を有し、
    前記第４の導電層は、前記容量素子の電極の他方としての機能を有し、
    前記第５の導電層は、前記第２のトランジスタの第２のゲート電極としての機能を有し、
    前記第１の導電層と、前記第３の導電層とは、電気的に接続され、
    前記第２の導電層と、前記第５の導電層とは、電気的に接続され、
    前記第６の導電層と、前記第２のソース領域及び前記第２のドレイン領域の他方と、前記第１のソース領域及び前記第１のドレイン領域の一方とは、電気的に接続され、
    前記第７の導電層と、前記第４の導電層とは、電気的に接続され、
    前記第６の導電層と、前記第７の導電層とは、同じ材料を有し、
    前記第４の導電層は、前記第１のチャネル形成領域と重なる領域を有する、半導体装置。
  4. 第１のチャネル形成領域と、第１のソース領域と、第１のドレイン領域とを有する第１のトランジスタと、
    第２のチャネル形成領域と、第２のソース領域と、第２のドレイン領域とを有する第２のトランジスタと、
    容量素子と、を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、酸化物半導体を有する半導体装置であって、
    前記第１のチャネル形成領域上の第１の絶縁層と、
    前記第１の絶縁層の上面と接する領域を有する第１の導電層と、
    前記第１の導電層上の第２の絶縁層と、
    前記第２の絶縁層の上面と接する領域を有する第２の導電層と、
    前記第２の導電層上の第３の絶縁層と、
    前記第３の絶縁層の上面と接する領域を有し、前記第２のチャネル形成領域と、前記第２のソース領域と、前記第２のドレイン領域とを有する酸化物半導体層と、
    前記酸化物半導体層の上面と接する領域を有し、前記第２のソース領域及び前記第２のドレイン領域の一方と電気的に接続された第３の導電層と、
    前記第３の導電層の上面と接する領域を有する第４の絶縁層と、
    前記第４の絶縁層上に位置し、前記第３の導電層と重なる領域を有する第４の導電層と、
    前記酸化物半導体層上に位置し、前記第２のチャネル形成領域と重なる領域を有する第５の導電層と、
    前記第５の導電層上に位置する第５の絶縁層と、
    前記第５の絶縁層の上面とそれぞれ接する領域を有する第６の導電層及び第７の導電層と、を有し、
    前記第１の導電層は、前記第１のトランジスタのゲート電極としての機能を有し、
    前記第２の導電層は、前記第２のトランジスタの第１のゲート電極としての機能を有し、
    前記第３の導電層は、前記第２のトランジスタのソース電極及びドレイン電極の一方としての機能と、前記容量素子の電極の一方としての機能を有し、
    前記第４の導電層は、前記容量素子の電極の他方としての機能を有し、
    前記第５の導電層は、前記第２のトランジスタの第２のゲート電極としての機能を有し、
    前記第１の導電層と、前記第３の導電層とは、電気的に接続され、
    前記第２の導電層と、前記第５の導電層とは、電気的に接続され、
    前記第６の導電層と、前記第２のソース領域及び前記第２のドレイン領域の他方と、前記第１のソース領域及び前記第１のドレイン領域の一方とは、電気的に接続され、
    前記第７の導電層と、前記第４の導電層とは、電気的に接続され、
    前記第６の導電層と、前記第７の導電層とは、同じ材料を有し、
    前記第３の導電層は、前記第２の導電層と重なる領域を有し、
    前記第４の導電層は、前記第１のチャネル形成領域と重なる領域を有する、半導体装置。
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