KR102524181B1 - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 안정적인 전기 특성을 갖는 트랜지스터를 제공한다.
산화물 반도체와, 제 1 도전체와, 제 1 절연체와, 제 2 절연체와, 제 3 절연체와, 제 4 절연체를 갖고, 산화물 반도체는, 제 1 절연체 위에 배치되고, 제 2 절연체는 산화물 반도체 위에 배치되고, 제 3 절연체는 제 2 절연체 위에 배치되고, 제 1 도전체는 제 3 절연체 위에 배치되고, 제 4 절연체는 제 1 도전체 위에 배치되고, 제 4 절연체는 제 2 절연체 상면에 접촉하는 영역을 갖고, 산화물 반도체는 제 2 절연체 및 제 3 절연체를 개재하여 제 1 도전체와 중첩되는 영역을 갖고, 상면으로부터 봤을 때 제 1 절연체의 외주 및 제 2 절연체의 외주가 산화물 반도체의 외주보다 외측에 있는 반도체 장치이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 예를 들어, 트랜지스터 및 반도체 장치에 관한 것이다. 또는, 본 발명은 예를 들어, 트랜지스터 및 반도체 장치의 제작 방법에 관한 것이다. 또는, 본 발명은 예를 들어, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서, 전자 기기에 관한 것이다. 또는, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 전자 기기의 제작 방법에 관한 것이다. 또는, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 전자 기기의 구동 방법에 관한 것이다.
다만, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
절연 표면을 갖는 기판 위의 반도체를 사용하여, 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로나 표시 장치와 같은 반도체 장치에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체로서 실리콘이 알려져 있다.
트랜지스터의 반도체에 사용되는 실리콘은 비정질 실리콘과 다결정 실리콘으로 용도에 따라 구분되어 사용되고 있다. 예를 들어, 대형 표시 장치를 구성하는 트랜지스터에 적용하는 경우, 대면적 기판으로의 성막 기술이 확립되어 있는 비정질 실리콘을 사용하면 바람직하다. 한편, 구동 회로를 일체 형성한 고기능 표시 장치를 구성하는 트랜지스터에 적용하는 경우, 전계 효과 이동도가 높은 트랜지스터를 제작 가능한 다결정 실리콘을 사용하면 바람직하다. 다결정 실리콘의 형성 방법으로서는 비정질 실리콘에 고온에서 가열 처리를 수행하거나, 또는 레이저 광 처리를 수행하는 방법이 알려져 있다.
근년에 들어, 산화물 반도체(대표적으로는 In-Ga-Zn 산화물)를 사용한 트랜지스터의 개발이 활발히 이루어지고 있다. 산화물 반도체의 역사는 오래되며, 1988년에는, 결정 In-Ga-Zn 산화물을 반도체 소자에 사용하는 것이 개시되어 있다(특허문헌 1 참조). 또한, 1995년에는, 산화물 반도체를 사용한 트랜지스터가 발명되고, 그 전기 특성이 개시되어 있다(특허문헌 2 참조).
산화물 반도체를 사용한 트랜지스터는 비정질 실리콘을 사용한 트랜지스터 및 다결정 실리콘을 사용한 트랜지스터와는 다른 특징을 갖는다. 예를 들어, 산화물 반도체를 사용한 트랜지스터가 적용된 표시 장치는 소비 전력이 낮은 것이 알려져 있다. 산화물 반도체는 스퍼터링법 등에 의하여 성막될 수 있기 때문에, 대형 표시 장치에 사용되는 트랜지스터에 사용될 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는 전계 효과 이동도가 높기 때문에, 구동 회로를 일체 형성한 고기능 표시 장치를 실현할 수 있다. 또한, 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 억제할 수 있는 장점도 있다.
일본 특개소(昭) 63-239117 일본 특표평(平) 11-505377
안정적인 전기 특성을 갖는 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 비도통 시의 누설 전류가 작은 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 온 전류가 큰 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 노멀리 오프의 전기 특성을 갖는 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, S값(subthreshold swing value)이 작은 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 신뢰성이 높은 트랜지스터를 제공하는 것을 과제 중 하나로 한다.
또는, 상기 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 상기 반도체 장치를 갖는 모듈을 제공하는 것을 과제 중 하나로 한다. 또는, 상기 반도체 장치, 또는 상기 모듈을 갖는 전자 기기를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 모듈을 제공하는 것을 과제 중 하나로 한다. 또는, 신규 전자 기기를 제공하는 것을 과제 중 하나로 한다.
또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 상술한 모든 과제를 해결할 필요는 없다. 또한, 상술한 것 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 것 외의 과제가 추출될 수 있다.
(1) 본 발명의 일 형태는, 산화물 반도체와, 제 1 도전체와, 제 1 절연체와, 제 2 절연체와, 제 3 절연체와, 제 4 절연체를 갖고, 산화물 반도체는, 제 1 절연체 위에 배치되고, 제 2 절연체는 산화물 반도체 위에 배치되고, 제 3 절연체는 제 2 절연체 위에 배치되고, 제 1 도전체는 제 3 절연체 위에 배치되고, 제 4 절연체는 제 1 도전체 위에 배치되고, 제 4 절연체는 제 2 절연체 상면에 접촉하는 영역을 갖고, 산화물 반도체는 제 2 절연체 및 제 3 절연체를 개재(介在)하여 제 1 도전체와 중첩되는 영역을 갖고, 상면으로부터 봤을 때 제 1 절연체의 외주 및 제 2 절연체의 외주가 산화물 반도체의 외주보다 외측에 있는 것을 특징으로 하는 반도체 장치이다.
상술한 반도체 장치에서, 제 4 절연체는 제 1 원소를 갖고, 제 2 절연체는 제 1 도전체와 중첩되는 제 1 영역과, 제 1 도전체와 중첩되지 않는 제 2 영역 및 제 3 영역을 갖고, 제 2 영역 및 제 3 영역은 제 1 영역보다 제 1 원소의 농도가 높은 것이 바람직하다.
상술한 반도체 장치에서, 제 1 원소가 알루미늄, 붕소, 마그네슘, 실리콘, 타이타늄, 바나듐, 크로뮴, 니켈, 아연, 갈륨, 저마늄, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 또는 텅스텐인 것이 바람직하다.
상술한 반도체 장치에서, 산화물 반도체는 산소 및 제 2 원소를 갖고, 제 1 절연체 또는/및 제 2 절연체는 산소 및 제 2 원소를 갖는 것이 바람직하다. 또한, 제 2 원소는 갈륨이라도 좋다.
상술한 반도체 장치에서, 제 5 절연체를 더 갖고, 제 5 절연체는 제 1 절연체 아래에 배치되고, 제 5 절연체는 볼록부를 갖고, 상면으로부터 봤을 때 제 5 절연체의 볼록부의 외주는 산화물 반도체의 외주보다 내측에 있는 구성으로 하여도 좋다.
상술한 반도체 장치에서, 제 5 절연체와 제 2 도전체를 더 갖고, 제 5 절연체는 제 1 절연체 아래에 배치되고, 제 2 도전체는 제 5 절연체 아래에 배치되고, 산화물 반도체는 제 1 절연체 및 제 5 절연체를 개재하여 제 2 도전체와 중첩되는 영역을 갖는 구성으로 하여도 좋다.
(2) 본 발명의 일 형태는, 산화물 반도체와, 제 1 도전체와, 제 1 절연체와, 제 2 절연체와, 제 3 절연체와, 제 4 절연체와, 제 5 절연체를 갖고, 산화물 반도체는, 제 1 절연체 위에 배치되고, 제 2 절연체는 산화물 반도체 위에 배치되고, 제 3 절연체는 제 2 절연체 위에 배치되고, 제 1 도전체는 제 3 절연체 위에 배치되고, 제 4 절연체는 제 1 도전체의 측면에 접촉하여 배치되고, 제 5 절연체는 제 1 도전체 및 제 4 절연체 위에 배치되고, 제 4 절연체 및 제 5 절연체는 제 3 절연체 상면에 접촉하는 영역을 갖고, 산화물 반도체는 제 2 절연체 및 제 3 절연체를 개재하여 제 1 도전체와 중첩되는 영역을 갖고, 상면으로부터 봤을 때 제 1 절연체의 외주 및 제 2 절연체의 외주가 산화물 반도체의 외주보다 외측에 있는 것을 특징으로 하는 반도체 장치이다.
상술한 반도체 장치에서, 제 5 절연체는 제 1 원소를 갖고, 제 2 절연체는 제 1 도전체 또는 제 4 절연체 중 적어도 하나와 중첩되는 제 1 영역과, 제 1 도전체 또는 제 4 절연체 중 적어도 하나와 중첩되지 않는 제 2 영역 및 제 3 영역을 갖고, 제 2 영역 및 제 3 영역은 제 1 영역보다 제 1 원소의 농도가 높은 것이 바람직하다.
상술한 반도체 장치에서, 제 1 원소가 알루미늄, 붕소, 마그네슘, 실리콘, 타이타늄, 바나듐, 크로뮴, 니켈, 아연, 갈륨, 저마늄, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 또는 텅스텐인 것이 바람직하다.
상술한 반도체 장치에서, 제 1 영역은 제 1 도전체와 중첩되는 제 4 영역과, 제 4 절연체와 중첩되는 제 5 영역을 갖고, 제 5 영역은 제 4 영역보다 헬륨, 네온, 아르곤, 크립톤, 제논, 붕소, 질소, 불소, 인, 염소, 및 비소 중 어느 하나의 농도가 높은 것이 바람직하다.
상술한 반도체 장치에서, 산화물 반도체는 산소 및 제 2 원소를 갖고, 제 1 절연체 또는/및 제 2 절연체는 산소 및 제 2 원소를 갖는 것이 바람직하다. 또한, 제 2 원소는 갈륨이라도 좋다.
상술한 반도체 장치에서, 제 6 절연체를 더 갖고, 제 6 절연체는 제 1 절연체 아래에 배치되고, 제 6 절연체는 볼록부를 갖고, 상면으로부터 봤을 때 제 6 절연체의 볼록부의 외주는 산화물 반도체의 외주보다 내측에 있는 구성으로 하여도 좋다.
상술한 반도체 장치에서, 제 6 절연체와 제 2 도전체를 더 갖고, 제 6 절연체는 제 1 절연체 아래에 배치되고, 제 2 도전체는 제 6 절연체 아래에 배치되고, 산화물 반도체는 제 1 절연체 및 제 6 절연체를 개재하여 제 2 도전체와 중첩되는 영역을 갖는 구성으로 하여도 좋다.
안정적인 전기 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, 비도통 시의 누설 전류가 작은 트랜지스터를 제공할 수 있다. 또는, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또는, 노멀리 오프의 전기 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, S값이 작은 트랜지스터를 제공할 수 있다. 또는, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
또는, 상기 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 상기 반도체 장치를 갖는 모듈을 제공할 수 있다. 또는, 상기 반도체 장치, 또는 상기 모듈을 갖는 전자 기기를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다. 또는, 신규 모듈을 제공할 수 있다. 또는, 신규 전자 기기를 제공할 수 있다.
또한, 상술한 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 상술한 모든 효과를 가질 필요는 없다. 또한, 상술한 것 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 것 외의 효과가 추출될 수 있다.
도 1은 본 발명의 일 형태에 따른 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 2는 본 발명의 일 형태에 따른 트랜지스터를 설명하기 위한 단면도.
도 3은 본 발명의 일 형태에 따른 트랜지스터를 설명하기 위한 단면도.
도 4는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 5는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 6은 본 발명의 일 형태에 따른 트랜지스터를 설명하기 위한 상면도 및 단면도.
도 7은 본 발명의 일 형태에 따른 트랜지스터를 설명하기 위한 단면도.
도 8은 본 발명의 일 형태에 따른 트랜지스터를 설명하기 위한 단면도.
도 9는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 10은 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 11은 CAAC-OS의 단면에 있어서의 Cs 보정 고분해능 TEM 이미지, 및 CAAC-OS의 단면 모식도.
도 12는 CAAC-OS의 평면에 있어서의 Cs 보정 고분해능 TEM 이미지.
도 13은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하기 위한 도면.
도 14는 CAAC-OS의 전자 회절 패턴을 나타낸 도면.
도 15는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 16은 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도.
도 17은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 19는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 20은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 21은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 22는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 23은 본 발명의 일 형태에 따른 기억 장치를 도시한 회로도.
도 24는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 25는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 26은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 27은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 28은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 29는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 30은 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도.
도 31은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 32는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 33은 본 발명의 일 형태에 따른 반도체 장치를 도시한 상면도.
도 34는 본 발명의 일 형태에 따른 반도체 장치를 도시한 블록도.
도 35는 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 36은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 37은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 38은 본 발명의 일 형태에 따른 반도체 장치를 도시한 사시도 및 단면도.
도 39는 본 발명의 일 형태에 따른 반도체 장치를 도시한 블록도.
도 40은 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도.
도 41은 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도, 상면도, 및 단면도.
도 42는 본 발명의 일 형태에 따른 반도체 장치를 도시한 회로도 및 단면도.
도 43은 본 발명의 일 형태에 따른 반도체 장치를 도시한 단면도.
도 44는 본 발명의 일 형태에 따른 전자 기기를 도시한 사시도.
본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명하기로 한다. 다만, 본 발명은 이하의 설명에 한정되지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명하는 데 있어서, 동일한 것을 가리키는 부호는 다른 도면 간에서도 공통되게 사용된다. 또한, 동일한 것을 가리킬 때에는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
이하에 기재되는 실시형태의 구성은, 실시형태에 기재되는 다른 구성에 대하여 적절히 적용, 조합, 또는 치환 등이 수행되어 본 발명의 일 형태로 할 수 있다.
또한, 도면에서, 크기, 막(층)의 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다.
또한, 본 명세서에서, "막"이라는 표기와 "층"이라는 표기를 서로 바꾸는 것이 가능하다.
또한, 전압이란, 어느 전위와 기준 전위(예를 들어, 접지 전위(GND) 또는 소스 전위)의 전위 차이를 말하는 경우가 많다. 따라서, 전압을 전위로 바꾸어 말하는 것이 가능하다. 일반적으로 전위(전압)는 상대적인 것이며, 기준의 전위에 대하여 상대적인 크기에 의하여 결정된다. 따라서, "접지 전위" 등에 기재되어 있는 경우에도 전위가 0V인 것에 한정되지 않는다. 예를 들어, 회로에서 가장 낮은 전위가 "접지 전위"가 되는 경우도 있다. 또는 회로에서 중간쯤인 전위가 "접지 전위"가 되는 경우도 있다. 그 경우에는 그 전위를 기준으로 하여 양의 전위와 음의 전위가 규정된다.
또한 제 1, 제 2로서 붙여지는 서수사(序數詞)는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 가리키는 것이 아니다. 따라서, 예를 들어, "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔서 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 이외를 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이다. 불순물이 포함됨으로써, 예를 들어, 반도체에 DOS(Density of State)가 형성되거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 14 족 원소, 제 15 족 원소, 주성분 이외의 전이 금속 등이 있고, 특히, 예를 들어 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 예를 들어 수소 등의 불순물의 혼입에 의하여 산소 결손을 형성하는 경우가 있다. 또한, 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 15 족 원소 등이 있다.
또한, 채널 길이란, 예를 들어, 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의, 소스와 드레인이 대향하는 부분의 길이를 말한다. 또한, 한 트랜지스터에 있어서, 채널 폭이 모든 영역에서 같은 값을 취한다고 할 수는 없다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)과, 트랜지스터의 상면도에서의 채널 폭(이하, 외견상의 채널 폭이라고 함)이 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에서의 외견상의 채널 폭보다도 커지고, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우에는, 상면도에서의 외견상의 채널 폭보다도, 실제로 채널이 형성되는 실효적인 채널 폭이 크다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 견적이 어려워지는 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 견적하기 위해서는, 반도체의 형상이 기지(旣知)라는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 모를 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것이 어렵다.
그래서, 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 서로 중첩되는 영역에 있어서의, 소스와 드레인이 대향하는 부분의 길이인 외견상의 채널 폭을, "Surrounded Channel Width(SCW)"라고 말하는 경우가 있다. 또한, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는, SCW 또는 외견상의 채널 폭을 말하는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 말하는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, SCW 등은, 단면 TEM 이미지 등을 취득하고, 그 화상을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 산출하는 경우, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
본 명세서에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 삼방정 또는 능면체정(rhombohedral crystal system)은 육방정계에 포함된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 구성에 대하여 도 1~도 3을 사용하여 설명하기로 한다.
<트랜지스터의 구성 1>
이하에서는, 본 발명의 일 형태에 따른 반도체 장치의 일례로서 트랜지스터의 구성에 대하여 설명하기로 한다.
도 1의 (A)~(C)를 사용하여 트랜지스터(10)의 구성에 대하여 설명한다. 도 1의 (A)는 트랜지스터(10)의 상면도이다. 또한, 도 1의 (B)는 도 1의 (A)의 일점쇄선 A1-A2에 대응하는 단면도이다. 또한, 도 1의 (C)는 도 1의 (A)의 일점쇄선 A3-A4에 대응하는 단면도이다. 또한 일점쇄선 A1-A2로 나타내는 영역은, 트랜지스터(10)의 채널 길이 방향에서의 구조를 나타낸 것이고, 일점쇄선 A3-A4로 나타내는 영역은, 트랜지스터(10)의 채널 폭 방향에서의 구조를 나타낸 것이다. 또한, 트랜지스터의 채널 길이 방향이란 소스(소스 영역 또는 소스 전극) 및 드레인(드레인 영역 또는 드레인 전극) 사이에서 캐리어가 이동하는 방향을 말하고, 채널 폭 방향이란 기판에 수평한 면 내에서 채널 길이 방향에 대하여 수직인 방향을 말한다. 또한, 도 1의 (A)에서, 복잡화를 피하기 위하여, 트랜지스터(10)의 구성 요소의 일부(보호 절연막으로서 기능하는 절연막 등)를 생략하였다. 또한, 트랜지스터의 상면도에서는, 이후의 도면도 도 1의 (A)와 마찬가지로, 구성 요소의 일부를 생략하는 경우가 있다.
트랜지스터(10)는, 반도체(106b)와, 도전체(114)와, 절연체(106a)와, 절연체(106c)와, 절연체(112)와, 절연체(116)를 갖는다. 반도체(106b)는, 절연체(106a) 위에 배치되고, 절연체(106c)는 반도체(106b) 위에 배치되고, 절연체(112)는 절연체(106c) 위에 배치되고, 도전체(114)는 절연체(112) 위에 배치된다. 절연체(116)는 도전체(114) 위에 배치되고, 절연체(116)는 절연체(106c)의 상면에 접촉하는 영역을 갖고, 반도체(106b)는 절연체(106c) 및 절연체(112)를 개재하여 도전체(114)와 중첩되는 영역을 갖는다. 도 1의 (A)와 같이 상면으로부터 봤을 때 절연체(106a)의 외주 및 절연체(106c)의 외주가 반도체(106b)의 외주보다 외측에 있다.
예를 들어, 도 1의 (A)~(C)에 도시된 바와 같이, 트랜지스터(10)는, 기판(100) 위에 형성된 절연체(101), 도전체(102), 절연체(103), 및 절연체(104)와, 절연체(104) 위에 형성된 절연체(106a), 반도체(106b), 및 절연체(106c)와, 절연체(106c) 위에 형성된 절연체(112) 및 도전체(114)와, 도전체(114) 위에 형성된 절연체(116), 절연체(118), 도전체(108a), 및 도전체(108b)를 갖는다.
여기서, 절연체(101), 절연체(103), 절연체(104), 절연체(106a), 절연체(106c), 절연체(112), 절연체(116), 및 절연체(118)는 절연막 또는 절연층이라고도 할 수 있다. 또한, 도전체(102), 도전체(108a), 도전체(108b), 및 도전체(114)는 도전막 또는 도전층이라고도 할 수 있다. 또한, 반도체(106b)는 반도체막 또는 반도체층이라고도 할 수 있다.
기판(100) 위에 형성된 절연체(101) 위에 절연체(103)가 형성되고, 절연체(103)에 매립되도록 도전체(102)가 형성된다. 절연체(103) 및 도전체(102) 위에 절연체(104)가 형성된다. 여기서, 절연체(101)에는 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 절연체를 사용하는 것이 바람직하다. 또한, 절연체(104)에는 산소를 포함하는 절연체를 사용하는 것이 바람직하다.
또한, 트랜지스터(10)에서 도전체(102) 및 절연체(103)가 형성되지만, 본 실시형태에 기재되는 반도체 장치의 구성은 이에 한정되지 않고, 예를 들어 도 1의 (D) 및 (E)에 도시된 바와 같이 도전체(102) 및 절연체(103)를 제공하지 않는 구성으로 하여도 좋다.
절연체(104) 위에 절연체(106a)가 형성되고, 절연체(106a) 상면에 접촉하도록 반도체(106b)가 형성되고, 절연체(106a)의 상면과 반도체(106b)의 상면에 접촉하도록 절연체(106c)가 형성된다. 여기서, 반도체(106b)는 적어도 일부가 도전체(102)와 중첩되도록 형성되는 것이 바람직하다. 반도체(106b)의 측면 단부, 특히 채널 폭 방향의 측면 단부가 절연체(106a) 및 절연체(106c)에 접촉하도록 제공된다. 또한 절연체(106a)의 측면 단부, 특히 채널 폭 방향의 측면 단부와, 절연체(106c)의 측면 단부, 특히 채널 폭 방향의 측면 단부가 실질적으로 일치하는 형상이다. 이와 같이, 본 실시형태에 기재되는 트랜지스터(10)는 반도체(106b)가 절연체(106a) 및 절연체(106c)에 의하여 둘러싸이도록 제공된다.
또한, 도 1의 (B) 및 (C)에 도시된 바와 같이, 반도체(106b)의 측면 단부가 절연체(106a)의 측면 단부보다 내측에 위치하도록 패턴 형성됨으로써, 절연체(104)가 절연체(106a) 또는 반도체(106b)의 에칭과 함께 에칭되는 횟수를 줄일 수 있다. 또한, 절연체(104)의 표면의 에칭 부분을 도전체(102)로부터 먼 데로 할 수 있으므로, 트랜지스터(10)의 내압성 향상과 연결된다.
또한, 도 1의 (B) 및 (C)에서는 절연체(106a)의 측면 단부와 절연체(106c)의 측면 단부가 실질적으로 일치하는 형상이지만, 본 실시형태에 기재되는 트랜지스터는 이에 한정되지 않는다. 예를 들어, 절연체(106a)의 외주가 절연체(106c)의 외주보다 외측에 위치하여도 좋고, 절연체(106c)의 외주가 절연체(106a)의 외주보다 외측에 위치하여도 좋다.
또한, 절연체(106a), 반도체(106b), 및 절연체(106c)의, 절연체(116)와의 계면 근방(도 1의 (B)에서는 점선 표시)에, 저저항 영역(107a) 및 저저항 영역(107b)이 형성된다. 저저항 영역(107a) 및 저저항 영역(107b)에는 절연체(116)에 포함되는 원소 중 적어도 하나가 포함된다. 저저항 영역(107a) 및 저저항 영역(107b)의 일부가 반도체(106b) 중 도전체(114)와 중첩되는 영역(채널 형성 영역)과 실질적으로 접촉하거나, 상기 영역의 일부와 중첩되는 것이 바람직하다.
또한, 절연체(106c)는 절연체(116)에 접촉하는 영역이 크기 때문에, 저저항 영역(107a) 및 저저항 영역(107b)은 절연체(106c)에 형성되기 쉽다. 절연체(106c)의 저저항 영역(107a) 및 저저항 영역(107b)은 절연체(106c)의 저저항 영역(107a) 및 저저항 영역(107b)이 아닌 영역(예를 들어, 절연체(106c) 중 도전체(114)와 중첩되는 영역)보다 절연체(116)에 포함되는 원소의 농도가 높다.
절연체(106c) 위에 절연체(112)가 형성되고, 절연체(112) 위에 도전체(114)가 형성된다. 절연체(112) 및 도전체(114)는 적어도 일부가 도전체(102) 및 반도체(106b)와 중첩된다. 도전체(114)의 채널 길이 방향의 측면 단부와 절연체(112)의 채널 길이 방향의 측면 단부는 실질적으로 일치하는 것이 바람직하다. 여기서, 절연체(112)는 트랜지스터(10)의 게이트 절연막으로서 기능하고, 도전체(114)는 트랜지스터(10)의 게이트 전극으로서 기능한다.
도전체(114), 절연체(106c), 및 절연체(104) 위에 절연체(116)가 형성된다. 절연체(116)는 절연체(106c) 중 절연체(112)와 중첩되지 않는 영역과 접촉하는 것이 바람직하다. 또한, 절연체(116)는 절연체(104)의 적어도 일부에 접촉하여도 좋다. 절연체(116) 위에 절연체(118)가 형성된다. 여기서, 절연체(116)는 트랜지스터(10)의 보호 절연막으로서 기능하고, 절연체(118)는 트랜지스터(10)의 층간 절연막으로서 기능한다. 절연체(116)에는 산소에 대하여 블로킹 효과를 갖는 절연체를 사용하는 것이 바람직하다.
절연체(118) 위에 도전체(108a) 및 도전체(108b)가 형성된다. 도전체(108a) 또는 도전체(108b)는 절연체(118), 절연체(116), 및 절연체(106c)에 제공된 개구를 통하여 저저항 영역(107a) 또는 저저항 영역(107b)에 접촉된다. 도전체(108a)와 도전체(108b)는 이격하여 형성되고, 도 1의 (B)에 도시된 바와 같이 도전체(114)를 끼우고 대향하여 형성되는 것이 바람직하다. 여기서, 도전체(108a)는 트랜지스터(10)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전체(108b)는 트랜지스터(10)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다. 또한, 도 1의 (B)에서는, 도전체(108a) 및 도전체(108b)는 반도체(106b)에 접촉하여 제공되지만, 본 실시형태는 이에 한정되지 않는다. 저저항 영역(107a) 및 저저항 영역(107b)의 접촉 저항이 충분히 낮은 경우에는, 도전체(108a) 및 도전체(108b)와 절연체(106c)가 접촉하는 구성으로 하여도 좋다.
<반도체>
이하에서, 반도체(106b)의 자세한 구성에 대하여 설명한다.
또한, 본 항목에서는 반도체(106b)와 함께 절연체(106a), 절연체(106c)의 자세한 구성에 대해서도 설명하기로 한다.
반도체(106b)는, 예를 들어 인듐을 포함하는 산화물 반도체이다. 반도체(106b)는 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 반도체(106b)는 원소 M을 포함하면 바람직하다. 원소 M은 바람직하게는 Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf으로 한다. 다만, 원소 M으로서, 상술한 원소를 복수 조합하여도 상관없는 경우가 있다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 예를 들어, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 또는, 원소 M은, 예를 들어, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 반도체(106b)는 아연을 포함하면 바람직하다. 산화물 반도체는, 아연을 포함하면 결정화하기 쉬워지는 경우가 있다.
다만, 반도체(106b)는, 인듐을 포함한 산화물 반도체에 한정되지 않는다. 반도체(106b)는 예를 들어 아연 주석 산화물, 갈륨 주석 산화물 등, 인듐을 포함하지 않고 아연을 포함하는 산화물 반도체, 인듐을 포함하지 않고 갈륨을 포함하는 산화물 반도체, 인듐을 포함하지 않고 주석을 포함하는 산화물 반도체 등이라도 좋다.
절연체(106a) 및 절연체(106c)는 반도체(106b)를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 구성된다. 반도체(106b)를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 절연체(106a) 및 절연체(106c)가 구성되기 때문에, 절연체(106a)와 반도체(106b)의 계면, 및 반도체(106b)와 절연체(106c)의 계면에 있어서, 결함 준위가 형성되기 어렵다.
절연체(106a), 반도체(106b), 및 절연체(106c)는 적어도 인듐을 포함하면 바람직하다. 또한, 절연체(106a)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높은 것으로 한다. 또한, 반도체(106b)가 In-M-Zn 산화물일 때, In과 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 25atomic%보다 높고 M이 75atomic% 미만, 더 바람직하게는 In이 34atomic%보다 높고 M이 66atomic% 미만이다. 또한, 절연체(106c)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높은 것으로 한다. 다만, 절연체(106a) 또는 절연체(106c)가 인듐을 포함하지 않아도 되는 경우가 있다. 예를 들어, 절연체(106a) 또는 절연체(106c)가 산화 갈륨 또는 Ga-Zn 산화물이라도 좋다. 또한, 절연체(106a), 반도체(106b), 및 절연체(106c)에 포함되는 각 원소의 원자수비가, 간단한 정수비로 되지 않아도 상관없다.
예를 들어, 스퍼터링법으로 성막하는 경우, 절연체(106a) 또는 절연체(106c)에 사용하는 타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=1:2:4, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:3, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:6:3, In:M:Zn=1:6:4, In:M:Zn=1:6:5, In:M:Zn=1:6:6, In:M:Zn=1:6:7, In:M:Zn=1:6:8, In:M:Zn=1:6:9 등이 있다. 또한, 절연체(106a)에 사용하는 타깃의 금속 원소의 원지수비를 M:Zn=10:1로 하여도 좋다.
또한, 예를 들어, 스퍼터링법으로 성막하는 경우, 반도체(106b)에 사용하는 타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1 등이 있다. 특히, 스퍼터링 타깃으로서는, 원자수비가 In:Ga:Zn=4:2:4.1을 사용하는 경우, 성막되는 반도체(106b)의 원자수비는, In:Ga:Zn=4:2:3 근방이 되는 경우가 있다.
또한, 인듐 갈륨 산화물은, 작은 전자 친화력과, 높은 산소 블록성을 갖는다. 따라서, 절연체(106c)는 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들어 70％ 이상, 바람직하게는 80％ 이상, 더 바람직하게는 90％ 이상으로 한다.
반도체(106b)에는 예를 들어 에너지 갭이 큰 산화물을 사용한다. 반도체(106b)의 에너지 갭은, 예를 들어 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다. 여기서, 절연체(106a)의 에너지 갭은 반도체(106b)의 에너지 갭보다 크다. 또한, 절연체(106c)의 에너지 갭은 반도체(106b)의 에너지 갭보다 크다.
반도체(106b)에는 절연체(106a) 또는 절연체(106c)보다 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 반도체(106b)로서 절연체(106a) 또는 절연체(106c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이이다. 바꿔 말하면, 절연체(106a) 또는 절연체(106c)의 전도대 하단의 에너지 준위는, 반도체(106b)의 전도대 하단의 에너지 준위보다 진공 준위에 가깝다.
이때, 게이트 전압을 인가하면, 절연체(106a) 또는 절연체(106c)가 아니라, 전자 친화력이 더 큰 반도체(106b)에 채널이 형성된다.
상술한 바와 같이, 절연체(106a) 및 절연체(106c)는 단독으로 사용되는 경우, 도전체, 반도체, 또는 절연체로서 기능시킬 수 있는 물질로 이루어진다. 그러나, 반도체(106b)와 적층시켜 트랜지스터를 형성하는 경우, 전자는 반도체(106b), 반도체(106b)와 절연체(106a)의 계면 근방, 및 반도체(106b)와 절연체(106c)의 계면 근방을 흐르고, 절연체(106a) 및 절연체(106c)는 상기 트랜지스터의 채널로서 기능하지 않는 영역을 갖는다. 그러므로, 본 명세서 등에서는, 절연체(106a) 및 절연체(106c)를 반도체라고 기재하지 않고, 절연체라고 기재하는 것으로 한다. 또한, 절연체(106a) 및 절연체(106c)를 절연체라고 기재하는 이유는 어디까지나 반도체(106b)와 비교하여 트랜지스터의 기능상 절연체에 가까운 기능을 갖기 때문이며, 절연체(106a) 또는 절연체(106c)로서 반도체(106b)에 사용할 수 있는 물질을 사용하는 경우도 있다.
여기서, 절연체(106a)와 반도체(106b) 사이에는, 절연체(106a)와 반도체(106b)의 혼합 영역을 갖는 경우가 있다. 또한, 절연체(106c)와 반도체(106b) 사이에는 절연체(106c)와 반도체(106b)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 결함 준위 밀도가 낮다. 그러므로 절연체(106a), 반도체(106b), 및 절연체(106c)의 적층체에서는 각 계면 근방에서 에너지가 연속적으로 변화(연속 접합이라고도 함)된 밴드도가 된다. 또한, 절연체(106a)와 반도체(106b), 또는 절연체(106c)와 반도체(106b)에서는 각각의 계면을 명확하게 판별할 수 없는 경우가 있다.
이 경우, 전자는 절연체(106a) 내 및 절연체(106c) 내가 아니라, 주로 반도체(106b) 내를 이동한다. 상술한 바와 같이, 절연체(106a)와 반도체(106b)의 계면에서의 결함 준위 밀도, 및 반도체(106b)와 절연체(106c)의 계면에서의 결함 준위 밀도를 낮게 함으로써, 반도체(106b) 내에서 전자의 이동이 저해되는 일이 적으며, 트랜지스터의 온 전류를 높게 할 수 있다.
또한, 트랜지스터의 온 전류는, 전자의 이동을 저해하는 요인을 저감할수록, 높게 할 수 있다. 예를 들어, 전자의 이동을 저해하는 요인이 없는 경우, 전자가 효율적으로 이동한다고 추정된다. 전자의 이동은, 예를 들어, 채널 형성 영역의 물리적인 요철이 큰 경우에도 저해된다.
트랜지스터의 온 전류를 높게 하기 위해서는, 예를 들어 반도체(106b)의 상면 또는 하면(피형성면, 여기서는 절연체(106a)의 상면)의, 1μm×1μm의 범위에서의 제곱 평균 제곱근(RMS: Root Mean Square) 거칠기를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1μm×1μm의 범위에서의 평균 면 거칠기(Ra라고도 함)가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1μm×1μm의 범위에서의 최대 고저차(P-V라고도 함)가 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만으로 하면 좋다. RMS 거칠기, Ra 및 P-V는, 주사형 프로브 현미경 시스템 SPA-500(SII Nano Technology Inc.제조) 등을 사용하여 측정될 수 있다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는, 절연체(106c)의 두께는 작을수록 바람직하다. 절연체(106c)의 두께는 절연체(106a)의 두께보다 작고, 반도체(106b)의 두께보다 작은 것이 바람직하다. 예를 들어, 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하의 영역을 갖는 절연체(106c)로 하면 좋다. 한편, 절연체(106c)는, 채널이 형성되는 반도체(106b)에, 인접하는 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 들어가지 않도록 블록하는 기능을 갖는다. 그러므로, 절연체(106c)는 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들어, 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상의 두께의 영역을 갖는 절연체(106c)로 하면 좋다.
또한, 신뢰성을 높게 하기 위해서는, 절연체(106a)는 두꺼운 것이 바람직하다. 예를 들어, 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상의 두께의 영역을 갖는 절연체(106a)로 하면 좋다. 절연체(106a)의 두께를 두껍게 함으로써, 인접하는 절연체와 절연체(106a)의 계면으로부터 채널이 형성되는 반도체(106b)까지의 거리를 멀어지게 할 수 있다. 다만, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들어, 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하의 두께의 영역을 갖는 절연체(106a)로 하면 좋다.
예를 들어, 산화물 반도체 내의 실리콘은, 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다. 따라서, 반도체(106b)의 실리콘 농도는 낮을수록 바람직하다. 예를 들어, 반도체(106b)와 절연체(106a) 사이에, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 있어서, 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 이하인 영역을 갖는다. 또한, 반도체(106b)와 절연체(106c) 사이에, SIMS에 있어서, 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 이하인 영역을 갖는다.
또한, 반도체(106b)의 수소 농도를 저감시키기 위하여 절연체(106a) 및 절연체(106c)의 수소 농도를 저감시키면 바람직하다. 절연체(106a) 및 절연체(106c)는, SIMS에 있어서, 수소 농도가 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하인 영역을 갖는다. 또한, 반도체(106b)의 질소 농도를 저감시키기 위하여 절연체(106a) 및 절연체(106c)의 질소 농도를 저감시키면 바람직하다. 절연체(106a) 및 절연체(106c)는, SIMS에 있어서, 질소 농도가 1×1015atoms/cm3 이상 5×1019atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1015atoms/cm3 이상 1×1018atoms/cm3 이하, 더욱 바람직하게는 1×1015atoms/cm3 이상 5×1017atoms/cm3 이하인 영역을 갖는다.
본 실시형태에 기재되는 절연체(106a), 반도체(106b), 및 절연체(106c), 특히 반도체(106b)는 불순물 농도가 낮으며 결함 준위 밀도가 낮은(산소 결손이 적은) 산화물 반도체이고, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 할 수 있다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 이 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 음이 되는 전기 특성(노멀리 온이라고도 함)을 갖는 일이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 오프 전류가 현저히 작고, 채널 폭 W가 1×106μm이고 채널 길이 L이 10μm인 소자의 경우에도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V의 범위에서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하란 특성을 얻을 수 있다.
따라서, 상기 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작으며 신뢰성이 높은 트랜지스터로 할 수 있다. 또한, 산화물 반도체의 트랩 준위에 포획된 전하는 소실할 때까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다. 불순물로서는, 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 있다.
절연체(106a), 반도체(106b), 및 절연체(106c)에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 됨과 함께, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 이 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성될 수 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 특히, 산소 결손에 트랩된 수소는, 반도체의 밴드 구조에 대하여 얇은 도너 준위를 형성하는 경우가 있다. 따라서 수소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서, 절연체(106a), 반도체(106b), 및 절연체(106c)는 수소가 가능한 한 저감되는 것이 바람직하다. 구체적으로는, 절연체(106a), 반도체(106b), 및 절연체(106c)에서, SIMS 분석에 의하여 얻어지는 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하, 더욱더 바람직하게는 1×1016atoms/cm3 이하로 한다.
절연체(106a), 반도체(106b), 및 절연체(106c)에 제 14 족 원소 중 하나인 실리콘이나 탄소가 포함되면, 절연체(106a), 반도체(106b), 및 절연체(106c)에서 산소 결손이 증가하여 n형화된다. 그러므로, 절연체(106a), 반도체(106b), 및 절연체(106c)에서의 실리콘이나 탄소의 농도와, 절연체(106a), 반도체(106b), 및 절연체(106c)의 계면 근방의 실리콘이나 탄소의 농도(SIMS 분석으로 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 절연체(106a), 반도체(106b), 및 절연체(106c)에서, SIMS 분석에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018 atoms/cm3 이하, 바람직하게는 2×1016 atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대될 수 있다. 따라서, 절연체(106a), 반도체(106b), 및 절연체(106c)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다.
또한, 절연체(106a), 반도체(106b), 및 절연체(106c)에 질소가 포함되면, 캐리어인 전자가 생기고, 캐리어 밀도가 증가되어, n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 이 산화물 반도체막에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어 SIMS 분석에 의하여 얻어지는 질소 농도는, 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
상술한 바와 같이, 본 실시형태에 기재되는 절연체(106a), 반도체(106b), 및 절연체(106c)는 불순물 농도가 낮으며 결함 준위 밀도가 낮은(산소 결손이 적은) 산화물이고 캐리어 밀도가 낮다. 그러므로, 소스 전극 또는 드레인 전극으로서 기능하는 도전체(108a) 및 도전체(108b) 사이에서 접촉 저항이 크게 되기 쉽다. 그래서, 본 실시형태에 기재되는 트랜지스터(10)에서는, 도전체(108a) 또는 도전체(108b)와, 절연체(106a), 반도체(106b), 또는 절연체(106c)가 저저항 영역(107a) 또는 저저항 영역(107b)을 통하여 접속됨으로써, 접촉 저항의 억제를 도모한다.
상술한 바와 같이, 도 1의 (B)에 도시된 절연체(106a), 반도체(106b), 및 절연체(106c)와 절연체(116)의 계면 근방에는, 저저항 영역(107a) 및 저저항 영역(107b)이 형성된다. 저저항 영역(107a) 및 저저항 영역(107b)에서는, 절연체(116)에 포함되는 원소가 첨가되고 상기 원소에 의하여 결함이 형성된다. 이런 결함은 예를 들어, 절연체(116)로부터 첨가된 원소에 의하여 산소가 빼앗겨 산소 결손이 형성되거나, 또는 절연체(116)로부터 첨가된 원소 자체가 캐리어 발생원이 되어 형성된다. 이런 결함에 의하여 도너 준위가 형성되고, 캐리어 밀도가 증가되므로, 절연체(116)에 포함되는 원소가 첨가된 영역이, 저저항 영역(107a) 및 저저항 영역(107b)으로서 기능하게 된다.
저저항 영역(107a) 및 저저항 영역(107b)은 산소 결손이 많이 형성되어 있으므로, 반도체(106b) 중 저저항 영역(107a) 및 저저항 영역(107b)을 제외하는 영역(예를 들어 반도체(106b) 중 도전체(114)와 중첩되는 영역)보다 SIMS 분석에 의하여 얻어지는 산소의 농도가 낮다.
또한, 저저항 영역(107a) 및 저저항 영역(107b)은 절연체(116)에 포함되는 원소가 첨가되므로, 반도체(106b) 중 저저항 영역(107a) 및 저저항 영역(107b)을 제외하는 영역(예를 들어 반도체(106b) 중 도전체(114)와 중첩되는 영역)보다 SIMS 분석에 의하여 얻어지는 상기 원소의 농도가 높게 된다.
저저항 영역(107a) 및 저저항 영역(107b)에 첨가되는 원소로서는, 예를 들어, 붕소, 마그네슘, 알루미늄, 실리콘, 타이타늄, 바나듐, 크로뮴, 니켈, 아연, 갈륨, 저마늄, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 또는 텅스텐 등이 바람직하다. 이들 원소는, 비교적으로 산화물을 형성하기 쉽고, 이 산화물은 반도체 또는 절연체로서 기능할 수 있기 때문에, 절연체(106a), 반도체(106b), 또는 절연체(106c)의 첨가 원소로서 바람직하다. 예를 들어, 저저항 영역(107a) 및 저저항 영역(107b)에 상기 원소가 1×1014/cm2 이상 2×1016/cm2 이하 포함되는 것이 바람직하다. 또한, 절연체(106c)에서의 저저항 영역(107a)과 저저항 영역(107b)은, 절연체(106c) 중 저저항 영역(107a) 및 저저항 영역(107b)이 아닌 영역(예를 들어 절연체(106c) 중 도전체(114)와 중첩되는 영역)보다 상술한 원소의 농도가 높다.
또한, 저저항 영역(107a) 및 저저항 영역(107b)은 질소가 포함됨으로써 n형화될 수 있기 때문에, 반도체(106b) 중 저저항 영역(107a) 및 저저항 영역(107b)을 제외하는 영역(예를 들어 반도체(106b) 중 도전체(114)와 중첩되는 영역)보다 SIMS 분석에 의하여 얻어지는 질소 농도가 높다.
이런 저저항 영역(107a) 및 저저항 영역(107b)이 형성됨으로써, 도전체(108a) 또는 도전체(108b)와 절연체(106a), 반도체(106b), 또는 절연체(106c)의 접촉 저항을 저감시킬 수 있으므로, 트랜지스터(10)의 온 전류를 증대시킬 수 있다.
또한, 도 1의 (B)에 도시된 바와 같이, 도전체(114)의 채널 길이 방향의 측면 단부와 절연체(112)의 채널 길이 방향의 측면 단부는 실질적으로 일치하는 것이 바람직하다. 이런 구성으로 함으로써, 저저항 영역(107a) 및 저저항 영역(107b)과, 반도체(106b) 중 도전체(114)와 중첩되는 영역(채널 형성 영역)이 실질적으로 접촉하기 때문에 온 전류의 향상을 도모할 수 있다.
또한, 트랜지스터(10)에서는, 반도체(106b)가 절연체(106a) 및 절연체(106c)에 의하여 둘러싸이도록 제공된다. 따라서, 반도체(106b)의 측면 단부, 특히 채널 폭 방향의 측면 단부 근방이 절연체(106a) 및 절연체(106c)에 접촉하여 제공된다. 이로써, 반도체(106b)의 측면 단부 근방에서, 절연체(106a) 또는 절연체(106c)와의 사이에 연속 접합이 형성되어, 결함 준위 밀도가 저감된다. 따라서, 저저항 영역(107a) 및 저저항 영역(107b)을 제공함으로써 온 전류가 흐르기 쉽게 되더라도, 반도체(106b)의 채널 폭 방향의 측면 단부가 기생 채널이 되지 않고 안정적인 전기 특성을 얻을 수 있다.
또한, 상술한 절연체(106a), 반도체(106b), 및 절연체(106c)의 3층 구조는 일례이다. 예를 들어, 절연체(106a) 및 절연체(106c) 중 어느 한쪽을 제공하지 않는 2층 구조로 하여도 좋다. 또한, 절연체(106a) 및 절연체(106c)의 양쪽을 제공하지 않는 단층 구조로 하여도 좋다. 또는, 절연체(106a), 반도체(106b), 또는 절연체(106c)로서 예시한 절연체, 반도체, 및 도전체 중 어느 것을 갖는 n층 구조(n은 4 이상의 정수)로 하여도 좋다.
또한, 절연체(106a), 반도체(106b), 및 절연체(106c)에 사용될 수 있는 산화물 반도체의 자세한 사항에 대해서는 실시형태 5에서 자세히 설명하기로 한다.
<기판, 절연체, 도전체>
이하에서 트랜지스터(10)의 반도체 이외의 각 구성 요소에 대하여 자세하게 설명한다.
기판(100)으로서는 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는 예를 들어, 실리콘이나 저마늄 등을 사용한 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등을 사용한 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 나아가, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판(100)으로서 트랜지스터 제작 시의 가열 처리에 견딜 수 있는 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(100)에 전치(轉置)하는 방법도 있다. 이 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다. 또한, 기판(100)으로서 섬유를 함유한 시트, 필름, 또는 박 등을 사용하여도 좋다. 또한, 기판(100)이 신축성을 가져도 좋다. 또한, 기판(100)은, 접거나 인장(引張)하는 동작을 멈췄을 때, 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(100)의 두께는 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하로 한다. 기판(100)을 얇게 하면, 반도체 장치를 경량화할 수 있다. 또한, 기판(100)을 얇게 함으로써 유리 등을 사용한 경우에도 신축성을 갖거나, 접거나 인장하는 동작을 멈췄을 때, 원래의 형상으로 되돌아가는 성질을 가질 수 있다. 그러므로, 낙하 등으로 인하여 기판(100) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(100)으로서는 예를 들어, 금속, 합금, 수지, 혹은 유리, 또는 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(100)은 선 팽창률이 낮을수록 환경에 기인한 변형이 억제되어 바람직하다. 가요성 기판인 기판(100)으로서는 예를 들어, 선 팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질의 기판을 사용하면 좋다. 수지로서는, 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히 아라미드는 선 팽창률이 낮기 때문에, 가요성 기판인 기판(100)으로서 바람직하다.
절연체(101)에는, 수소 또는 물을 블록하는 기능을 갖는 절연체를 사용한다. 절연체(106a), 반도체(106b), 및 절연체(106c) 근방에 제공되는 절연체 내의 수소나 물은 산화물 반도체를 포함하는 절연체(106a), 반도체(106b), 및 절연체(106c) 내에 캐리어를 생성하는 요인 중 하나가 된다. 이로써, 트랜지스터(10)의 신뢰성이 저하될 우려가 있다. 특히, 기판(100)으로서 스위칭 소자 등의 실리콘계 반도체 소자를 제공한 기판을 사용하는 경우, 상기 반도체 소자의 댕글링 본드를 종단시키기 위하여 수소가 사용되고, 이 수소가 트랜지스터(10)까지 확산될 우려가 있다. 한편, 수소 또는 물을 블록하는 기능을 갖는 절연체(101)를 제공함으로써 트랜지스터(10)의 아래 층으로부터 수소 또는 물이 확산되는 것을 억제하고 트랜지스터(10)의 신뢰성을 향상시킬 수 있다.
또한, 절연체(101)는 산소를 블록하는 기능을 갖는 것도 바람직하다. 절연체(101)가 절연체(104)로부터 확산되는 산소를 블록함으로써, 절연체(104)로부터 절연체(106a), 반도체(106b), 및 절연체(106c)에 효과적으로 산소를 공급할 수 있다.
절연체(101)로서는, 예를 들어, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등을 사용할 수 있다. 이들을 절연체(101)로서 사용함으로써, 산소, 수소, 또는 물의 확산을 블록하는 효과를 나타내는 절연막으로서 기능할 수 있다. 또한, 절연체(101)로서는, 예를 들어 질화 실리콘, 질화산화 실리콘 등을 사용할 수 있다. 이들을 절연체(101)로서 사용함으로써, 수소, 물의 확산을 블록하는 효과를 나타내는 절연막으로서 기능할 수 있다.
도전체(102)는, 적어도 일부가 도전체(108a)와 도전체(108b)에 끼워지는 영역에서 반도체(106b)와 중첩되는 것이 바람직하다. 도전체(102)는 트랜지스터(10)의 백 게이트로서 기능한다. 이런 도전체(102)를 제공함으로써, 트랜지스터(10)의 문턱 전압을 제어할 수 있다. 문턱 전압을 제어함으로써, 트랜지스터(10)의 게이트(도전체(114))에 인가된 전압이 낮을 때, 예를 들어 인가된 전압이 0V 이하일 때, 트랜지스터(10)가 도통 상태가 되는 것을 방지할 수 있다. 즉, 트랜지스터(10)의 전기 특성을 노멀리 오프 방향으로 더욱 시프트시키는 것이 용이하다.
또한, 도전체(102)는, 절연체(104) 및 절연체(116)에 제공된 개구를 통하여 트랜지스터(10)의 게이트로서 기능하는 도전체(114)에 접속되는 구성으로 하여도 좋다.
도전체(102)로서는, 예를 들어, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐을 1종 이상 포함하는 도전체를, 단층으로, 또는 적층으로 사용하면 좋다. 예를 들어, 합금이나 화합물이라도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
또한, 트랜지스터(10)에서 도전체(102) 및 절연체(103)가 형성되지만, 본 실시형태에 기재되는 반도체 장치의 구성은 이에 한정되는 것이 아니고, 예를 들어 도전체(102) 및 절연체(103)를 제공하지 않는 구성으로 하여도 좋다.
절연체(103)로서는, 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함하는 절연체를 단층으로, 또는 적층으로 사용하면 좋다. 예를 들어 산화 실리콘 또는 산화질화 실리콘을 갖는 것이 바람직하다.
도 1의 (B)에 도시된 바와 같이 절연체(103)와 도전체(102)의 상면에, 화학 기계 연마(CMP: Chemical Mechanical Polishing)법 등에 의하여 평탄화 처리를 수행하여 평탄성의 향상을 도모하는 것이 바람직하다. 따라서, 백 게이트로서 기능하는 도전체(102)를 제공하더라도 반도체(106b)를 형성하는 면의 평탄성이 손실되지 않기 때문에, 캐리어의 이동도를 향상시켜, 트랜지스터(10)의 온 전류를 증대시킬 수 있다.
또한, 도전체(102)는 절연체(103) 내에 매립되도록 제공되지만, 본 실시형태에 기재되는 반도체 장치의 구성은 이에 한정되지 않고, 예를 들어 도전체(102)를 덮도록 절연체(103)를 제공하는 구성으로 하여도 좋다. 이 경우, 절연체(103)는 산소를 블록하는 기능을 갖는 것이 바람직하다. 이런 절연체(103)를 제공함으로써 도전체(102)의 산화를 방지, 바꿔 말하면 절연체(104)로부터 도전체(102)가 산소를 뽑아내는 것을 방지할 수 있다. 이로써, 절연체(104)로부터 절연체(106a), 반도체(106b), 및 절연체(106c)에 효과적으로 산소를 공급할 수 있다.
절연체(104)는 산소를 포함하는 절연체이며, 과잉 산소를 갖는 것이 바람직하다. 또한, 절연체(104)는 절연체(101)보다 산소를 투과시키기 쉬운 것이 바람직하다. 이런 절연체(104)를 제공함으로써, 절연체(104)로부터 절연체(106a), 반도체(106b), 및 절연체(106c)에 산소를 공급할 수 있다. 이 산소에 의하여 산화물 반도체인 반도체(106b)의 결함이 되는 산소 결손을 저감할 수 있다. 이로써, 반도체(106b)의 결함 준위 밀도를 저감하여, 반도체(106b)를 안정적인 특성을 갖는 산화물 반도체로 할 수 있다.
또한, 본 명세서 등에서 과잉 산소란, 예를 들어 화학량론적 조성을 초과하여 포함되는 산소를 말한다. 또는, 과잉 산소란, 예를 들어 가열함으로써 상기 과잉 산소가 포함되는 막 또는 층으로부터 방출되는 산소를 말한다. 예를 들어, 과잉 산소는 막이나 층의 내부를 이동할 수 있다. 과잉 산소의 이동은 막이나 층의 원자간을 이동하는 경우나, 막이나 층을 구성하는 산소와 치환하면서 당구공처럼 이동하는 경우 등이 있다.
절연체(104)로서는, 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함하는 절연체를 단층으로, 또는 적층으로 사용하면 좋다. 예를 들어, 산화 실리콘 또는 산화질화 실리콘을 갖는 것이 바람직하다.
과잉 산소를 갖는 절연체(104)는, 승온 이탈 가스 분광법(TDS: Thermal Desorption Spectroscopy) 분석에서, 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 표면 온도의 범위에서, 산소 분자의 이탈량이 1.0×1014molecules/cm2 이상 1.0×1016molecules/cm2 이하, 더 바람직하게는 1.0×1015molecules/cm2 이상 5.0×1015molecules/cm2 이하가 되는 영역을 갖는 것이 바람직하다.
이하에서, TDS 분석을 이용한 산소의 방출량의 측정 방법에 대하여 설명한다.
측정 시료를 TDS 분석하였을 때의 가스의 총 방출량은 방출 가스의 이온 강도의 적분값에 비례한다. 그리고, 표준 시료와의 비교에 의하여 가스의 총 방출량을 계산할 수 있다.
예를 들어, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 기판의 TDS 분석 결과, 및 측정 시료의 TDS 분석 결과로부터, 측정 시료의 산소 분자의 방출량 (NO2)을 이하에 나타내는 식으로 구할 수 있다. 여기에서, TDS 분석으로 얻어지는 질량 전하비 32로 검출되는 가스 모두가 산소 분자 유래라고 가정한다. CH3OH의 질량 전하비는 32이지만, 존재할 가능성이 낮은 것으로 하여 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함하는 산소 분자에 대해서도 자연계에 있어서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
NO2=NH2/SH2×SO2×α
NH2는 표준 시료로부터 이탈된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석하였을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 측정 시료를 TDS 분석하였을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향되는 계수이다. 위에 나타내는 식의 자세한 사항에 대하여는, 특개평(平)6-275697호 공보를 참조하기 바란다. 또한, 상기 산소의 방출량은, 승온 이탈 분석 장치 EMD-WA1000S/W(ESCO Ltd.제조)를 사용하고, 표준 시료로서 일정량의 수소 원자를 포함하는 실리콘 기판을 사용하여 측정된다.
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량도 어림잡을 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산하였을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
또는, 과잉 산소를 갖는 절연체(104)는 과산화 라디칼을 포함하는 경우도 있다. 구체적으로는, 과산화 라디칼에 기인한 스핀 밀도가 5×1017spins/cm3 이상이다. 또한, 과산화 라디칼을 포함하는 절연체는, 전자 스핀 공명법(ESR: Electron Spin Resonance)으로, g값 2.01 근방의 비대칭 신호를 갖기도 한다.
또한, 절연체(104)는 기판(100)으로부터 불순물이 확산되는 것을 방지하는 기능을 가져도 좋다. 또한, 절연체(104)는, 수소 트랩을 갖는 절연체라도 좋다.
또한, 상술한 바와 같이 반도체(106b)의 상면 또는 하면은 평탄성이 높은 것이 바람직하다. 그러므로, 절연체(104)의 상면에 CMP법 등으로 병탄화 처리를 수행하여 평탄성의 향상을 도모하여도 좋다.
절연체(112)는, 트랜지스터(10)의 게이트 절연막으로서 기능한다. 절연체(112)는, 절연체(104)와 마찬가지로 과잉 산소를 갖는 절연체라도 좋다. 이런 절연체(112)를 제공함으로써, 절연체(112)로부터 절연체(106a), 반도체(106b), 및 절연체(106c)에 산소를 공급할 수 있다. 이로써, 반도체(106b)의 결함 준위 밀도를 저감하여, 반도체(106b)를 안정적인 특성을 갖는 산화물 반도체로 할 수 있다.
절연체(112)로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로, 또는 적층으로 사용하면 좋다. 예를 들어, 절연체(112)로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 사용하면 좋다.
도전체(114)는 트랜지스터(10)의 게이트 전극으로서 기능한다. 도전체(114)로서는, 예를 들어, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐을 1종 이상 포함하는 도전체를, 단층으로, 또는 적층으로 사용하면 좋다. 예를 들어, 합금이나 화합물이라도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
도전체(114)의 채널 길이 방향의 측면 단부와 절연체(112)의 채널 길이 방향의 측면 단부는 실질적으로 일치하는 것이 바람직하다. 이런 구조로 함으로써, 저저항 영역(107a) 및 저저항 영역(107b)과, 반도체(106b) 중 도전체(114)와 중첩되는 영역(채널 형성 영역)이 실질적으로 접촉하거나 또는 일부가 중첩되므로, 온 전류 향상을 도모할 수 있다.
절연체(116)는, 트랜지스터(10)의 보호 절연막으로서 기능하고, 또한 절연체(106a), 반도체(106b), 및 절연체(106c)에 원소를 첨가하는 기능을 갖는다. 상술한 바와 같이, 절연체(116)는 절연체(106a), 반도체(106b), 및 절연체(106c)의 계면 근방에 원소를 첨가하고, 저저항 영역(107a) 및 저저항 영역(107b)을 형성한다. 이로써, 도전체(108a) 또는 도전체(108b)와 절연체(106a), 반도체(106b), 또는 절연체(106c)와의 접촉 저항을 저감할 수 있으므로 트랜지스터(10)의 온 전류를 증대시킬 수 있다.
또한, 절연체(116)는 산소를 블록하는 기능을 갖는 것이 바람직하다. 이런 절연체(118)를 제공함으로써, 절연체(104)로부터 절연체(106a), 반도체(106b), 및 절연체(106c)에 산소를 공급할 때, 이 산소가 절연체(104) 위에 외부 방출되는 것을 방지할 수 있다. 이로써, 절연체(104)로부터 절연체(106a), 반도체(106b), 및 절연체(106c)에 산소를 효과적으로 공급할 수 있다. 여기서 절연체(116)의 막 두께로서는, 예를 들어 5nm 이상, 또는 20nm 이상으로 할 수 있다. 또한, 절연체(116)는 스퍼터링법 등을 이용하여 성막되는 것이 바람직하다.
절연체(116)로서는, 예를 들어 붕소, 마그네슘, 알루미늄, 실리콘, 타이타늄, 바나듐, 크로뮴, 니켈, 아연, 갈륨, 저마늄, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 또는 텅스텐 등의 원소 중 하나 또는 복수를 포함하는, 산화물, 산화질화물, 질화산화물 또는 질화물을 사용할 수 있다. 또한, 본 명세서 중에서, 산화질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 말하고, 질화산화물이란, 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 말한다.
이들 원소는 비교적 산화물을 형성하기 쉽고, 상기 산화물은 반도체 또는 절연체로서 기능할 수 있기 때문에, 절연체(106a), 반도체(106b), 및 절연체(106c)의 첨가 원소로서 바람직하다.
또한, 절연체(116)를 질화물 또는 질화산화물로 하는 경우, 알루미늄, 실리콘, 타이타늄, 니켈, 아연, 갈륨, 몰리브데넘, 인듐, 주석, 텅스텐 등은 질화물 또는 질화산화물이 물성 또는 구조가 안정화되기 쉽기 때문에 바람직하다.
또한, 절연체(116)에는, 산소와 알루미늄을 포함하는 절연체, 예를 들어 산화 알루미늄을 사용하는 것이 바람직하다. 산화 알루미늄은, 산소와, 수소나 수분 등의 불순물 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높으므로 절연체(116)로서 사용되기에 바람직하다.
또한, 절연체(116)는 산소, 수소, 물, 알칼리 금속, 알칼리 토금속, 구리 등을 블록하는 효과를 갖는 것이 바람직하다. 이런 절연체로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 이 질화물 절연막으로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 질화물 절연막 대신에 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산화물 절연막으로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
또한, 절연체(116)에는 상술한 절연체(106a) 또는 절연체(106c)로서 사용할 수 있는 산화물을 사용할 수도 있다. 이런 절연체(116)로서는, In을 포함하는 산화 절연물을 사용하는 것이 바람직하고, 예를 들어, In-Al 산화물, In-Ga 산화물, In-Ga-Zn 산화물을 사용하면 좋다. In을 포함하는 산화 절연물은 스퍼터링법으로 성막될 때에 발생하는 입자 수가 적기 때문에 절연체(116)로서 사용되기에 바람직하다.
절연체(118)는 층간 절연막으로서 기능한다. 절연체(118)로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층으로, 또는 적층으로 사용하면 좋다.
도전체(108a) 및 도전체(108b)는 각각 트랜지스터(10)의 소스 전극 또는 드레인 전극으로서 기능한다.
도전체(108a) 및 도전체(108b)로서는 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상을 포함하는 도전체를 단층으로, 또는 적층으로 사용하면 좋다. 예를 들어, 합금이나 화합물이라도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
또한, 도전체(108a) 및 도전체(108b)를, 절연체(118)에 매립하도록 형성하고, 절연체(118) 위의 배선에 접속시키는 구성으로 하여도 좋다. 이 경우, 절연체(118), 도전체(108a), 및 도전체(108b)의 상면을 CMP법 등으로 평탄화 처리하여 평탄성을 향상시키는 것이 바람직하다.
이런 구성으로 함으로써 안정적인 전기 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, 비도통 시의 누설 전류가 작은 트랜지스터를 제공할 수 있다. 또는, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또는, 노멀리 오프의 전기 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, S값이 작은 트랜지스터를 제공할 수 있다. 또는 신뢰성이 높은 트랜지스터를 제공할 수 있다.
<트랜지스터의 변형예 1>
트랜지스터(10)의 변형예에 대하여 도 2 및 도 3을 사용하여 설명한다. 또한, 도 2 및 도 3은 도 1의 (B) 및 (C)와 마찬가지로 트랜지스터의 채널 길이 방향의 단면도와 트랜지스터의 채널 폭 방향의 단면도이다. 또한, 이하에 기재되는 트랜지스터(10)의 변형예의 각 구성은 서로 적절히 조합하여 사용될 수 있다.
도 2의 (A) 및 (B)에 도시된 트랜지스터(12)는, 절연체(106a)의 측면 단부와 반도체(106b)의 측면 단부가 실질적으로 일치하여 형성되는 점에서 트랜지스터(10)와 다르다. 여기서, 절연체(106a)의 막 두께가 절연체(106c)와 절연체(112)의 막 두께의 합보다 큰 것이 바람직하다. 이런 구성으로 함으로써 반도체(106b)의 채널 폭 방향의 측면의 실질적 전체를 절연체(106c)와 절연체(112)를 개재하여 도전체(114)와 대향시킬 수 있다.
따라서, 도 2의 (B)에 도시된 바와 같이, 도전체(114)의 전계에 의하여 반도체(106b)를 전기적으로 둘러쌀 수 있다(도전체로부터 발생되는 전계에 의하여 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를 "surrounded channel(s-channel) 구조"라고 함). 따라서, 반도체(106b)의 전체에 채널이 형성되는 경우가 있다. s-channel 구조에서는, 트랜지스터의 소스-드레인 사이에 큰 전류를 흘릴 수 있으며, 온 전류를 높게 할 수 있다.
또한, 트랜지스터가 s-channel 구조를 갖는 경우, 반도체(106b)의 측면에도 채널이 형성된다. 따라서, 반도체(106b)가 두꺼울수록 채널 영역은 커진다. 즉, 반도체(106b)의 두께가 두꺼울수록 트랜지스터의 온 전류를 높일 수 있다. 또한, 반도체(106b)가 두꺼울수록 캐리어의 제어성이 높은 영역의 비율이 증가되기 때문에 S값을 작게 할 수 있다. 예를 들어, 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 30nm 이상, 더욱 바람직하게는 50nm 이상의 두께의 영역을 갖는 반도체(106b)로 하면 좋다. 다만, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들어 두께가 300nm 이하, 바람직하게는 200nm 이하, 더 바람직하게는 150nm 이하인 영역을 갖는 반도체(106b)로 하면 좋다. 또한, 채널 형성 영역을 축소하는 경우에는 반도체(106b)를 얇게 하는 것이 트랜지스터의 전기 특성을 더 향상시킬 수도 있다. 따라서, 반도체(106b)의 두께를 10nm 미만으로 하여도 좋다.
높은 온 전류를 얻을 수 있기 때문에, s-channel 구조는 미세화된 트랜지스터에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 이 트랜지스터를 갖는 반도체 장치를 집적도가 높은, 고밀도화된 반도체 장치로 하는 것이 가능하게 된다. 예를 들어, 트랜지스터는, 채널 길이가 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하의 영역을 갖고, 또한, 트랜지스터는, 채널 폭이 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하의 영역을 갖는다.
도 1의 (A) 및 (B)에 도시된 트랜지스터(10)에서는, 도전체(114)의 채널 길이 방향의 측면 단부와 절연체(112)의 채널 길이 방향의 측면 단부는 실질적으로 일치하지만, 본 실시형태에 기재되는 반도체 장치의 구성은 이에 한정되지 않는다. 예를 들어, 도 2의 (C) 및 (D)에 도시된 트랜지스터(13)와 같이, 도전체(114)의 채널 길이 방향의 폭이 절연체(112)의 채널 길이 방향의 폭보다 작은 구성으로 하여도 좋다.
도 3의 (A) 및 (B)에 도시된 트랜지스터(14)는, 절연체(104)의 일부에 막 두께가 큰 영역이 형성되는 점에서 트랜지스터(10)와 다르다. 절연체(104)의 막 두께가 큰 영역의 채널 폭 방향의 측면 단부는 반도체(106b)의 채널 폭 방향의 측면 단부보다 내측에 위치하는 것이 바람직하다. 바꿔 말하면, 절연체(104)는 볼록부를 갖고, 상면으로부터 봤을 때 이 볼록부의 외주는 반도체(106b)의 외주보다 내측에 위치한다. 또한, 절연체(104)의 막 두께가 큰 영역의 채널 폭 방향의 측면 단부는 절연체(106a)의 막 두께와 같은 정도, 반도체(106b)의 채널 폭 방향의 측면 단부보다 내측에 위치하는 것이 더 바람직하다. 여기서 절연체(104)의 막 두께가 큰 영역과 막 두께가 작은 영역의 막 두께의 차이가 절연체(106c)와 절연체(112)의 막 두께의 합보다 큰 것이 바람직하다. 이런 구성으로 함으로써, 반도체(106b)의 채널 폭 방향의 측면의 실질적 전체를 절연체(106c)와 절연체(112)를 개재하여 도전체(114)와 대향시킬 수 있다.
이런 구성으로 함으로써, 트랜지스터(14)를 상기 트랜지스터(12)와 마찬가지로 s-channel 구조로 할 수 있다. 따라서, 트랜지스터(14)에서 소스-드레인 사이에 큰 전류를 흘릴 수 있어, 온 전류를 높게 할 수 있다.
또한, 도 3의 (A)에 도시된 트랜지스터(14)에서는, 절연체(104)의 막 두께가 큰 영역은, 채널 길이 방향으로 연장되어 제공되지만, 본 실시형태에 기재되는 구성은 이에 한정되지 않는다. 예를 들어, 도 3의 (C)에 도시된 바와 같이 절연체(104)의 막 두께가 큰 영역의 채널 길이 방향의 측면 단부가 반도체(106b)의 채널 길이 방향의 측면 단부보다 내측에 위치하는 구성으로 하여도 좋다.
이상, 본 실시형태에 기재되는 구성, 방법은, 다른 실시형태에 기재되는 구성, 방법과 적절히 조합되어 이용될 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법에 대하여 도 4 및 도 5를 사용하여 설명하기로 한다.
<트랜지스터의 제작 방법 1>
이하에서, 도 1에 도시된 트랜지스터(10)의 제작 방법에 대하여 설명하기로 한다.
우선, 기판(100)을 준비한다. 기판(100)에 사용하는 기판으로서는 상술한 기판을 사용하면 좋다.
다음에, 절연체(101)를 성막한다. 절연체(101)로서는 상술한 절연체를 사용하면 좋다.
절연체(101)는, 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 이용하여 성막될 수 있다.
또한, CVD법은 플라즈마를 이용하는 플라즈마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류될 수 있다. 또한 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
PECVD법에 의하여 비교적 저온에서 고품질의 막을 얻을 수 있다. 또한, TCVD법은, 플라즈마를 사용하지 않기 때문에, 피처리물에 대한 플라즈마 대미지를 작게 하는 것이 가능한 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라즈마로부터 전하를 받음으로써 차지 업(charge up)하는 경우가 있다. 이때, 축적된 전하로 인하여, 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라즈마를 이용하지 않는 TCVD법의 경우, 이러한 플라즈마 대미지가 발생하지 않기 때문에, 반도체 장치의 수율을 높게 할 수 있다. 또한, TCVD법으로는, 성막 중의 플라즈마 대미지가 발생하지 않기 때문에, 결함이 적은 막이 얻어진다.
또한, ALD법도 피처리물에 대한 플라즈마 대미지를 작게 할 수 있는 성막 방법이다. 따라서, ALD법을 이용함으로써 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은, 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 갖는 성막 방법이다. 특히, ALD법은 우수한 단차 피복성 및 우수한 두께의 균일성을 갖기 때문에 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 바람직하다. 또한, 이로써, 성막된 막에 핀 홀 등이 형성되기 어려워진다. 다만, ALD법은 비교적 성막 속도가 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합되어 이용되는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은, 원료 가스의 유량비에 따라, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법으로는, 원료 가스의 유량비에 따라, 임의의 조성의 막을 성막할 수 있다. 또한, 예를 들어, CVD법 및 ALD법으로는, 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
종래의 CVD법을 이용한 성막 장치는, 성막 시에, 반응을 위한 원료 가스의 1종 또는 복수종이 체임버에 동시에 공급된다. ALD법을 이용한 성막 장치는 반응을 위한 원료 가스(프리커서(precursor)라고도 함)와 반응제로서 기능하는 가스(반응물(reactant)이라고도 함)를 교체로 체임버에 도입하고 이들 가스의 도입을 반복적으로 하여 성막한다. 또한, 도입 가스의 전환은, 예를 들어 각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 수행할 수 있다.
예를 들어 이하와 같은 순서를 거쳐 성막을 수행할 수 있다. 우선, 프리커서를 체임버에 도입하고 기판 표면에 프리커서를 흡착시킨다(제 1 스텝). 여기서 프리커서가 기판 표면에 흡착함으로써, 표면 화학 반응의 자기 정지 기구가 작용되어, 기판 위의 프리커서의 층 위에 프리커서가 더 흡착되는 일이 없다. 또한, 표면 화학 반응의 자기 정지 기구가 작용되는 기판의 온도의 적정 범위를 ALD Window라고도 한다. ALD Window는 프리커서의 온도 특성, 증기압, 분해 온도 등에 따라 결정된다. 다음에, 불활성 가스(아르곤 또는 질소 등) 등을 체임버에 도입하고, 여분 프리커서나 반응 생성물 등을 체임버로부터 배출한다(제 2 스텝). 또한, 불활성 가스를 도입하는 대신 진공 배기에 의하여 여분 프리커서나 반응 생성물 등을 체임버로부터 배기하여도 좋다. 다음에, 반응물(예를 들어 산화제(H2O, O3 등)) 등을 체임버에 도입하고 기판 표면 흡착된 프리커서와 반응시켜 막의 구성 분자를 기판에 흡착시킨 채 프리커서의 일부를 제거한다(제 3 스텝). 다음에, 불활성 가스의 도입 또는 진공 배기에 의하여 여분 반응물이나 반응 생성물 등을 체임버로부터 배출한다(제 4 스텝).
이로써, 기판 표면에 제 1 단일층을 성막할 수 있고, 제 1 스텝~제 4 스텝을 다시 수행함으로써 제 1 단일층 위에 제 2 단일층을 적층할 수 있다. 제 1 스텝~제 4 스텝을 가스 도입을 제어하면서 막이 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 반복하는 횟수에 따라 조절될 수 있기 때문에, 정밀한 막 두께 조절이 가능하고, 미세한 트랜지스터를 제작하는 경우에 적합하다.
ALD법은 열 에너지를 이용하여 프리커서를 반응시켜 수행하는 성막 방법이다. 또한 상기 반응물의 반응에서, 플라즈마를 이용하여 반응물을 라디칼 상태로 하여 처리하는 ALD법을 플라즈마 ALD법이라고 말하는 경우가 있다. 또한, 이에 대하여 프리커서 및 반응물의 반응을 열 에너지를 이용하여 수행하는 ALD법을 열 ALD법이라고 말하는 경우가 있다.
ALD법에 의하여, 매우 얇은 막을 균일한 막 두께로 성막할 수 있다. 또한, 요철을 갖는 면에 대해서도 표면 피복률이 높다.
또한, 플라즈마 ALD법을 이용하여 성막함으로써, 열 ALD법에 비하여 더 낮은 온도에서 성막이 가능해진다. 플라즈마 ALD법에 의하여, 예를 들어 100℃ 이하에서도 성막 속도를 저하시키지 않고 성막할 수 있다. 또한, 플라즈마 ALD법으로는, 산화제뿐만 아니라, 질소 가스 등 많은 반응물을 사용할 수 있으므로, 산화물뿐만 아니라 질화물, 불화물, 금속 등 많은 종류의 막을 성막할 수 있다.
또한, 플라즈마 ALD법을 수행하는 경우, ICP(Inductively Coupled Plasma) 등과 같이 기판으로부터 떨어진 상태에서 플라즈마를 발생시킬 수도 있다. 이런 플라즈마를 발생시킴으로써, 플라즈마 대미지를 억제할 수 있다.
다음에, 절연체(103)를 성막한다. 절연체(103)로서는 상술한 절연체를 사용하면 좋다. 절연체(103)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
다음에, 절연체(103) 위에 레지스트 등을 형성하고 절연체(103)에 개구를 형성한다. 또한, 단순히 레지스트를 형성한다고 하는 경우, 레지스트 아래에 반사 방지층을 형성하는 경우도 포함된다.
에칭 등에 의하여 대상물을 가공한 후에 레지스트 등을 제거한다. 레지스트 등의 제거에는, 플라즈마 처리 또는/및 습식 에칭을 이용한다. 또한, 플라즈마 처리로서는, 플라즈마 애싱이 바람직하다. 레지스트 등의 제거가 충분하지 않는 경우, 0.001weight％ 이상 1weight％ 이하의 농도의 불화수소산 또는/및 오존수 등에 의하여 남은 레지스트 등을 제거하여도 좋다.
다음에, 도전체(102)가 되는 도전체를 성막한다. 도전체(102)가 되는 도전체로서는, 상술한 도전체를 사용할 수 있다. 도전체(102)가 되는 도전체는, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 성막될 수 있다.
다음에, CMP 처리를 수행하여 절연체(103) 위의 도전체(102)가 되는 도전체를 제거한다. 이 결과, 절연체(103)에 형성된 개구 내에만 도전체(102)가 잔존한다.
다음에, 절연체(104)를 성막한다(도 4의 (A) 및 (B) 참조). 절연체(104)로서는 상술한 절연체를 사용하면 좋다. 절연체(104)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
또한, 나중에 형성하는 반도체(106b)의 상면 또는 하면은 평탄성이 높은 것이 바람직하다. 그러므로, 절연체(104)의 상면에 CMP법 등의 평탄화 처리를 수행하여 평탄성의 향상을 도모하여도 좋다.
다음에, 나중의 공정에서 절연체(106a)가 되는 절연체를 성막한다. 이 절연체로서는, 상술한 절연체(106a)로서 사용할 수 있는 절연체, 반도체, 또는 도전체를 사용하면 좋다. 상기 절연체의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
또한, 절연체(106a)가 되는 절연체의 성막은, 스퍼터링법을 이용하여 수행하는 것이 바람직하고, 산소를 포함하는 분위기하에서 스퍼터링법을 이용하여 수행하는 것이 더 바람직하다. 또한, 스퍼터링법을 이용할 때, 평행 평판형 스퍼터링 장치를 사용하여도 좋고, 대향 타깃식 스퍼터링 장치를 사용하여도 좋다. 후술하지만, 대향 타깃식 스퍼터링 장치를 사용한 성막에서는, 피형성면에 대한 대미지를 작게 할 수 있기 때문에, 결정성이 높은 막을 얻기 쉽다. 따라서, 후술하는 CAAC-OS의 성막에는, 대향 타깃식 스퍼터링 장치를 사용하는 것이 바람직하다.
평행 평판형 스퍼터링 장치를 사용한 성막법을, PESP(parallel electrode sputtering)라고 할 수도 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용한 성막법을 VDSP(vapor deposition sputtering)라고 할 수도 있다.
스퍼터링법으로 절연체(106a)가 되는 절연체의 성막을 수행함으로써, 성막과 동시에 절연체(104)의 표면(절연체(106a) 형성 후에는 절연체(106a)와 절연체(104)의 계면) 근방에 산소가 첨가되는 경우가 있다. 여기서, 산소는 예를 들어 산소 라디칼로서 절연체(104)에 첨가되지만, 산소가 첨가될 때의 상태는 이에 한정되지 않는다. 상기 산소는 산소 원자, 또는 산소 이온 등의 상태에서 절연체(104)에 첨가되어도 좋다. 이와 같이 산소를 절연체(104)에 첨가함으로써, 절연체(104)에 과잉 산소를 포함시킬 수 있다.
또한, 절연체(104)와 절연체(106a)가 되는 절연체의 계면 근방의 영역에 혼합 영역이 형성되는 경우가 있다. 혼합 영역에서는, 절연체(104)를 구성하는 성분과 절연체(106a)가 되는 절연체를 구성하는 성분이 포함된다.
다음에, 나중의 공정을 거쳐 반도체(106b)가 되는 반도체를 성막한다. 이 반도체로서는 상술한 반도체(106b)로서 사용할 수 있는 반도체를 사용하면 좋다. 이 반도체의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 또한, PESP법 또는 VDSP법으로 성막할 수도 있다. 또한, 절연체(106a)가 되는 절연체의 성막과, 반도체(106b)가 되는 반도체의 성막을 대기에 노출시키지 않고 연속적으로 수행함으로써, 막 내 및 계면에 대한 불순물 혼입을 저감할 수 있다.
또한, 성막 가스는 아르곤 등의 희가스(그 밖에 헬륨, 네온, 크립톤, 제논 등)와 산소의 혼합 가스를 사용하면 바람직하다. 예를 들어, 전체에 차지하는 산소의 비율을 50vol% 미만, 바람직하게는 33vol% 이하, 더 바람직하게는 20vol% 이하, 더욱 바람직하게는 15vol% 이하로 하면 좋다.
또한, 스퍼터링법으로 성막하는 경우, 기판 온도를 높게 하여도 좋다. 기판의 온도를 높게 함으로써, 기판의 상면에서의 스퍼터 입자의 마이그레이션을 촉진시킬 수 있다. 따라서, 밀도가 보다 높고, 결정성이 보다 높은 산화물을 성막할 수 있다. 또한, 기판의 온도는, 예를 들어, 100℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 400℃ 이하, 더 바람직하게는 170℃ 이상 350℃ 이하로 하면 좋다.
다음에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리를 수행함으로써, 나중의 공정에서 형성하는 절연체(106a) 및 반도체(106b)의 수소 농도를 저감시킬 수 있는 경우가 있다. 또한, 나중의 공정에서 형성하는 절연체(106a) 및 반도체(106b)의 산소 결손을 저감할 수 있는 경우가 있다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 더 바람직하게는 520℃ 이상 570℃ 이하에서 수행하면 좋다. 가열 처리는, 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 수행한다. 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 가열 처리는, 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다. 가열 처리에 의하여 나중의 공정에서 형성되는 절연체(106a) 및 반도체(106b)의 결정성을 높이거나 수소나 물 등 불순물을 제거하는 등을 할 수 있다. 가열 처리에는 램프 가열에 의한 RTA 장치를 사용할 수도 있다.
상기 가열 처리에 의하여 절연체(104)로부터 절연체(106a)가 되는 절연체, 및 반도체(106b)가 되는 반도체에 산소를 공급할 수 있다. 절연체(104)에 대하여 가열 처리를 수행함으로써 매우 용이하게 절연체(106a)가 되는 절연체, 및 반도체(106b)가 되는 반도체에 산소를 공급할 수 있다.
여기서 절연체(101)는 산소를 블록하는 배리어막으로서 기능한다. 절연체(101)가 절연체(104) 아래에 제공됨으로써, 절연체(104) 내로 확산된 산소가 절연체(104)보다 아래의 층으로 확산되는 것을 방지할 수 있다.
이와 같이 절연체(106a)가 되는 절연체, 및 반도체(106b)가 되는 반도체에 산소를 공급하고 산소 결손을 저감시킴으로써 결함 준위 밀도가 낮은 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체로 할 수 있다.
또한, 고밀도 플라즈마 처리 등을 수행하여도 좋다. 고밀도 플라즈마는 마이크로파를 사용하여 생성하면 좋다. 고밀도 플라즈마 처리에서는, 예를 들어 산소, 아산화 질소 등의 산화성 가스를 사용하면 좋다. 또는, 산화성 가스와, He, Ar, Kr, Xe 등의 희가스의 혼합 가스를 사용하여도 좋다. 고밀도 플라즈마 처리에서, 기판에 바이어스를 인가하여도 좋다. 이로써, 플라즈마 내의 산소 이온 등을 기판 측에 끌어들일 수 있다. 고밀도 플라즈마 처리는 기판을 가열하면서 수행되어도 좋다. 예를 들어, 상기 가열 처리 대신에 고밀도 플라즈마 처리를 수행하는 경우, 상기 가열 처리의 온도보다 저온에서 같은 효과를 얻을 수 있다. 고밀도 플라즈마 처리는 절연체(106a)가 되는 절연체의 성막 전에 수행되어도 좋고, 절연체(112)의 성막 후에 수행되어도 좋고, 절연체(116)의 성막 후 등에 수행되어도 좋다.
다음에, 반도체(106b)가 되는 반도체 위에 레지스트 등을 형성하고, 이 레지스트 등을 사용하여 가공하고, 반도체(106b)를 형성한다. 또한, 도 4의 (C) 및 (D)에 도시된 바와 같이, 반도체(106b)의 형성 시에 절연체(106a)의 노출된 표면이 제거되는 경우가 있다.
다음에, 나중의 공정에서 절연체(106c)가 되는 절연체를 성막한다. 이 절연체로서는 상술한 절연체, 반도체, 또는 도전체를 사용하면 좋다. 이 절연체의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 또한, PESP법 또는 VDSP법으로 성막할 수 있다.
다음에, 절연체(106c)가 되는 절연체 위에 레지스트 등을 형성하고, 상기 레지스트 등을 사용하여 가공하고, 절연체(106a) 및 절연체(106c)를 형성한다(도 4의 (C) 및 (D) 참조). 또한, 도 4의 (C) 및 (D)에 도시된 바와 같이, 절연체(106a) 및 절연체(106c) 형성 시에 절연체(104)의 노출된 표면이 제거되는 경우가 있다.
여기서 절연체(106a) 및 절연체(106c)에 대하여 측면 단부가 반도체(106b)의 측면 단부의 외측에 위치하도록 패턴 형성한다. 특히, 도 4의 (D)에 도시된 바와 같이, 절연체(106a) 및 절연체(106c)의 채널 폭 방향의 측면 단부가 반도체(106b)의 채널 폭 방향의 측면 단부의 외측에 위치하도록 패턴 형성하는 것이 바람직하다. 이와 같이, 절연체(106a) 및 절연체(106c)를 형성함으로써, 반도체(106b)가 절연체(106a) 및 절연체(106c)에 의하여 둘러싸이는 구조가 된다.
이런 구조로 함으로써 반도체(106b)의 측면 단부, 특히 채널 폭 방향의 측면 단부 근방이 절연체(106a) 및 절연체(106c)에 접촉하여 제공된다. 이로써, 반도체(106b)의 측면 단부 근방에서 절연체(106a) 또는 절연체(106c) 사이에 연속 접합이 형성되고, 결함 준위 밀도가 저감된다. 따라서, 저저항 영역(107a) 및 저저항 영역(107b)을 제공함으로써 온 전류가 흐르기 쉬워지더라도 반도체(106b)의 채널 폭 방향의 측면 단부가 기생 채널이 되지 않고 안정적인 전기 특성을 얻을 수 있다.
다음에, 나중의 공정에서 절연체(112)가 되는 절연체를 성막한다. 이 절연체로서는 상술한 절연체(112)로서 사용할 수 있는 절연체를 사용하면 좋다. 이 절연체의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
다음에, 나중의 공정에서 도전체(114)가 되는 도전체를 성막한다. 이 도전체로서는 상술한 도전체(114)로서 사용할 수 있는 도전체를 사용하면 좋다. 이 도전체의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
다음에, 도전체(114)가 되는 도전체 위에 레지스트 등을 형성하고, 이 레지스트 등을 사용하여 가공하여 절연체(112) 및 도전체(114)를 형성한다(도 4의 (E) 및 (F) 참조). 여기서 도전체(114)의 채널 길이 방향의 측면 단부와 절연체(112)의 채널 길이 방향의 측면 단부는 실질적으로 일치하도록 형성된 후, 같은 마스크를 사용하여 웨트 에칭 등에 의하여 도전체(114)만 선택적으로 에칭하여도 좋다. 이와 같이 에칭함으로써, 도 2의 (C) 및 (D)에 도시된 트랜지스터(13)와 같이, 도전체(114)의 채널 길이 방향의 폭이 절연체(112)의 채널 길이 방향의 폭보다 작은 구성으로 할 수 있다.
다음에, 절연체(116)를 성막한다(도 5의 (A) 및 (B) 참조). 절연체(116)로서는, 상술한 절연체를 사용하면 좋다. 절연체(116)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다. 절연체(116)를 성막함으로써 절연체(106a), 반도체(106b), 및 절연체(106c)와 절연체(116)의 계면 근방에 저저항 영역(107a) 및 저저항 영역(107b)이 형성된다.
스퍼터링법을 이용하여 성막하는 경우, 금속 타깃을 사용하여도 좋고, 산화물 타깃을 사용하여도 좋다. 금속 타깃을 사용하여 성막하는 경우, 산소의 유량을 금속 타깃에 포함되는 원소로 이루어지는 막이 성막되는 산소 유량과, 금속 타깃에 포함되는 원소를 포함하는 화학량론적 조성을 만족시킨 산화막이 성막되는 산소 유량 사이의 산소 유량이 되도록 하는 것이 바람직하다. 이런 산소 유량으로 성막함으로써, 절연체(116)를 아산화물로 이루어지는 산화막으로 할 수 있으므로, 절연체(106a), 반도체(106b), 및 절연체(106c) 내의 산소를 추출하여, 저저항 영역(107a) 및 저저항 영역(107b)을 용이하게 형성할 수 있다. 여기서, 아산화물은, 산화물이 생기는 반응 과정의 중간체이다. 따라서, 아산화물은, 산화물보다 산소가 결핍된다. 구체적으로는 산화물과 비교하여, 산소 농도가 1atomic% 이상, 2atomic% 이상, 5atomic% 이상, 또는 10atomic% 낮은 것을 아산화물로 한다.
또한, 산화물 타깃을 사용하여 스퍼터링법으로 성막하는 경우, 성막 분위기에 포함되는 산소 농도가 낮은 것이 바람직하다. 성막 분위기 내의 산소 농도를 낮게 함으로써 절연체(106a), 반도체(106b), 및 절연체(106c)에 산소 결손이 형성되기 쉽고, 저저항 영역(107a) 및 저저항 영역(107b)을 용이하게 형성할 수 있다. 예를 들어 반도체(106b)의 성막 분위기의 산소 농도보다 낮게 하면 좋고, 전체에 차지하는 산소의 비율을 5volume% 미만, 바람직하게는 2volume% 미만, 더 바람직하게는 1volume% 미만, 더욱 바람직하게는 0.5volume% 미만으로 하면 좋다. 또한, 산화물 타깃을 사용하여 성막하는 경우, 산소를 사용하지 않는 분위기에서 절연체(116)를 성막하여도 좋다. 이 경우, 예를 들어 희가스(아르곤, 크립톤, 제논 등)를 성막 가스로서 사용하여 성막하면 좋다.
또한, 스퍼터링법으로 성막하는 경우, 기판 온도를 높게 하여도 좋다. 기판 온도를 높게 하는 것은, 절연체(106a), 반도체(106b), 및 절연체(106c)에 대한, 절연체(116)에 포함되는 원소의 첨가를 돕는다. 또한, 기판의 온도는 예를 들어 100℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 400℃ 이하, 더 바람직하게는 170℃ 이상 350℃ 이하로 하면 좋다.
또한, 스퍼터링법 등으로 성막하는 경우, 질소를 포함하는 분위기에서 성막함으로써, 절연체(106a), 반도체(106b), 및 절연체(106c)에 질소가 첨가되어, n형화시킬 수 있기 때문에 바람직하다.
또한, 절연체(116)로서 상술한 붕소, 마그네슘, 알루미늄, 실리콘, 타이타늄, 바나듐, 크로뮴, 니켈, 아연, 갈륨, 저마늄, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 또는 텅스텐 등을 포함하는 산화물, 산화질화물, 질화산화물 또는 질화물을 반응성 스퍼터링법 등으로 직접 성막하여도 좋고, 상술한 원소를 포함하는 막을 성막한 후에 가열 처리를 수행하여 상술한 원소를 포함하는 산화물 또는 산화질화물로 하여도 좋다. 가열 처리 온도는 예를 들어 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 450℃ 이하로 하면 좋다.
절연체(116)로서는 산소와 알루미늄을 포함하는 절연체, 예를 들어 산화 알루미늄(AlOx)을 사용하는 것이 바람직하다. 산화 알루미늄은 산소, 수소, 물 등에 대한 블로킹 효과를 갖는다.
또한, 절연체(116)에는 상술한 절연체(106a) 또는 절연체(106c)로서 사용할 수 있는 산화물을 사용할 수도 있다. 이런 절연체(116)로서는, In을 포함하는 산화 절연물을 사용하는 것이 바람직하고, 예를 들어 In-Al 산화물, In-Ga 산화물, In-Ga-Zn 산화물을 사용하면 좋다. In을 포함하는 산화 절연물은 스퍼터링법으로 성막할 때 발생되는 입자 수가 적기 때문에 절연체(116)로서 사용되기에 바람직하다.
또한, 절연체(116)를 성막한 후에, 상술한 원소, 또는 희가스(헬륨, 네온, 아르곤, 크립톤, 또는 제논)를 첨가하여, 저저항 영역(107a) 및 저저항 영역(107b)을 더 저저항화하여도 좋다. 또한 이와 같이 첨가함으로써 절연체(116)에 포함되는 원소를 절연체(106a), 반도체(106b), 및 절연체(106c)에 녹온(knock on)할 수 있다. 첨가 방법으로서는, 예를 들어 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용할 수 있다.
다음에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리를 수행함으로써 절연체(104) 등으로부터 절연체(106a), 반도체(106b), 및 절연체(106c)에 산소를 공급할 수 있다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 450℃ 이하에서 수행하면 좋다. 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 수행한다. 가열 처리는 감압 상태에서 수행하여도 좋다. 가열 처리는 램프 가열에 의한 RTA 장치를 사용할 수도 있다.
또한, 상기 가열 처리는 반도체(106b)가 되는 반도체의 성막 후의 가열 처리보다 낮은 온도가 바람직하다. 반도체(106b)가 되는 반도체의 성막 후의 가열 처리와의 온도 차이는 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이로써, 절연체(104) 등으로부터 필요 이상인 과잉 산소(산소)가 방출되는 것을 방지할 수 있다. 또한, 절연체(116)의 성막 후의 가열 처리는, 동등한 가열 처리를 각 층의 성막 시의 가열에 의하여 겸할 수 있는 경우(예를 들어 절연체(116)의 성막에서 동등한 가열이 수행되는 경우), 수행하지 않아도 되는 경우가 있다.
이때, 절연체(106a), 반도체(106b), 및 절연체(106c)는 산소를 블록하는 기능을 갖는 절연체(101) 및 절연체(116)에 의하여 둘러싸이기 때문에, 산소가 외방 확산되는 것을 방지할 수 있다. 이로써, 절연체(106a), 반도체(106b), 및 절연체(106c), 특히 반도체(106b)에서 채널이 형성되는 영역에 산소를 효과적으로 공급할 수 있다. 이와 같이 절연체(106a), 반도체(106b), 및 절연체(106c)에 산소를 공급하고 산소 결손을 저감시킴으로써, 결함 준위 밀도가 낮은, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체로 할 수 있다.
다음에, 절연체(118)를 성막한다. 절연체(118)로서는 상술한 절연체를 사용하면 좋다. 절연체(118)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행될 수 있다.
다음에, 절연체(118) 위에 레지스트 등을 형성하고, 절연체(118), 절연체(116), 절연체(106c)에 개구를 형성한다. 그리고, 도전체(108a) 및 도전체(108b)가 되는 도전체를 성막한다. 도전체(108a) 및 도전체(108b)가 되는 도전체로서는, 상술한 도전체를 사용할 수 있다. 이 도전체의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행될 수 있다.
다음에 도전체(108a) 및 도전체(108b)가 되는 도전체 위에 레지스트 등을 형성하고, 상기 레지스트 등을 사용하여 가공하여, 도전체(108a) 및 도전체(108b)를 형성한다(도 5의 (C) 및 (D) 참조).
상술한 공정을 거쳐, 본 발명의 일 형태에 따른 트랜지스터(10)를 제작할 수 있다.
상술한 제작 방법을 이용함으로써, LTPS(Low Temperature Poly Silicon)를 사용하여 gate first방식으로 제작되는 톱 게이트 구조의 트랜지스터의 라인에서, LTPS를 산화물 반도체로 용이하게 바꿀 수 있다. 여기서 gate first방식이란, 트랜지스터 제작 공정에서 소스 영역 및 드레인 영역을 형성하기 전에 게이트를 제작하는 방식을 말한다.
상술한 구성으로 함으로써, 안정적인 전기 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, 비도통 시의 누설 전류가 작은 트랜지스터를 제공할 수 있다. 또는, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또는, 노멀리 오프의 전기 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, S값이 작은 트랜지스터를 제공할 수 있다. 또는, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
이상으로 본 실시형태에 기재되는 구성, 방법은 다른 실시형태에 기재되는 구성, 방법과 적절히 조합하여 사용될 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 구성에 대하여 도 6~도 8을 사용하여 설명한다.
<트랜지스터의 구성 2>
이하에서는, 본 발명의 일 형태에 따른 반도체 장치의 일례로서 트랜지스터의 구성에 대하여 설명하기로 한다.
도 6의 (A)~(C)를 사용하여 트랜지스터(20)의 구성에 대하여 설명한다. 도 6의 (A)는 트랜지스터(20)의 상면도이다. 또한, 도 6의 (B)는 도 6의 (A)의 일점쇄선 A1-A2에 대응하는 단면도이다. 도 6의 (C)는 도 6의 (A)의 일점쇄선 A3-A4에 대응하는 단면도이다. 또한, 일점쇄선 A1-A2로 나타내는 영역은, 트랜지스터(20)의 채널 길이 방향에서의 구조를 나타낸 것이고, 일점쇄선 A3-A4로 나타내는 영역은, 트랜지스터(20)의 채널 폭 방향에서의 구조를 나타낸 것이다.
트랜지스터(20)는, 반도체(106b)와, 도전체(114)와, 절연체(106a)와, 절연체(106c)와, 절연체(112)와, 절연체(115)와, 절연체(116)를 갖는다. 반도체(106b)는, 절연체(106a) 위에 배치되고, 절연체(106c)는 반도체(106b) 위에 배치되고, 절연체(112)는 절연체(106c) 위에 배치되고, 도전체(114)는 절연체(112) 위에 배치되고, 절연체(115)는 도전체(114)의 측면과 접촉하여 배치된다. 절연체(116)는 도전체(114) 및 절연체(115) 위에 배치되고, 절연체(115) 및 절연체(116)는 절연체(106c) 상면에 접촉하는 영역을 갖고, 반도체(106b)는 절연체(106c) 및 절연체(112)를 개재하여 도전체(114)와 중첩되는 영역을 갖는다. 도 6의 (A)와 같이 상면으로부터 봤을 때 절연체(106a)의 외주 및 절연체(106c)의 외주가 반도체(106b)의 외주보다 외측에 있다. 여기서, 트랜지스터(20)는 절연체(115)가 제공되는 점에서 앞의 실시형태에 기재되는 트랜지스터(10)와 다르다.
예를 들어, 도 6의 (A)~(C)에 도시된 바와 같이, 트랜지스터(20)는, 기판(100) 위에 형성된 절연체(101), 도전체(102), 절연체(103), 및 절연체(104)와, 절연체(104) 위에 형성된 절연체(106a), 반도체(106b), 및 절연체(106c)와, 절연체(106c) 위에 형성된 절연체(112), 절연체(115), 및 도전체(114)와, 도전체(114) 및 절연체(115) 위에 형성된 절연체(116), 절연체(118), 도전체(108a), 및 도전체(108b)를 갖는다.
여기서, 기판(100), 절연체(101), 절연체(103), 절연체(104), 절연체(106a), 절연체(106c), 절연체(112), 절연체(116), 절연체(118), 도전체(102), 도전체(108a), 도전체(108b), 도전체(114), 및 반도체(106b)로서는 앞의 실시형태에 기재되는 것과 같은 것을 사용할 수 있다. 따라서, 자세하게는 앞의 실시형태의 기재를 참작할 수 있다.
또한, 절연체(115)로서는 절연체(112)와 같은 절연체를 사용할 수 있다.
기판(100) 위에 형성된 절연체(101) 위에 절연체(103)가 형성되고, 절연체(103)에 매립되도록 도전체(102)가 형성된다. 절연체(103) 및 도전체(102) 위에 절연체(104)가 형성된다. 여기서, 절연체(101)는 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 절연체를 사용하는 것이 바람직하다. 또한, 절연체(104)에는 산소를 포함하는 절연체를 사용하는 것이 바람직하다.
또한, 트랜지스터(20)에서 도전체(102) 및 절연체(103)가 형성되지만, 본 실시형태에 기재되는 반도체 장치의 구성은 이에 한정되는 것이 아니고, 예를 들어 도 6의 (D) 및 (E)에 도시된 바와 같이 도전체(102) 및 절연체(103)를 제공하지 않는 구성으로 하여도 좋다.
절연체(104) 위에 절연체(106a)가 형성되고, 절연체(106a) 상면에 접촉하도록 반도체(106b)가 형성되고, 절연체(106a)의 상면과 반도체(106b)의 상면에 접촉하도록 절연체(106c)가 형성된다. 여기서, 반도체(106b)는 적어도 일부가 도전체(102)와 중첩되도록 형성되는 것이 바람직하다. 반도체(106b)의 측면 단부, 특히 채널 폭 방향의 측면 단부가 절연체(106a) 및 절연체(106c)에 접촉하도록 제공된다. 또한 절연체(106a)의 측면 단부, 특히 채널 폭 방향의 측면 단부와, 절연체(106c)의 측면 단부, 특히 채널 폭 방향의 측면 단부가 실질적으로 일치하는 형상이다. 이와 같이 트랜지스터(20)는 반도체(106b)가 절연체(106a) 및 절연체(106c)에 의하여 둘러싸이도록 제공된다.
또한, 도 6의 (B) 및 (C)에 도시된 바와 같이, 반도체(106b)의 측면 단부가 절연체(106a)의 측면 단부보다 내측에 위치하도록 패턴 형성함으로써, 절연체(104)가 절연체(106a) 또는 반도체(106b)의 에칭과 함께 에칭되는 횟수를 줄일 수 있다. 또한, 절연체(104) 표면의 에칭 부분을 도전체(102)로부터 먼 데로 할 수 있으므로, 트랜지스터(20)의 내압성 향상과 연결된다.
또한, 도 6의 (B) 및 (C)에서는, 절연체(106a)의 측면 단부와 절연체(106c)의 측면 단부는 실질적으로 일치하지만, 본 실시형태에 기재되는 트랜지스터는 이에 한정되지 않는다. 예를 들어, 절연체(106a)의 외주가 절연체(106c)의 외주보다 외측에 위치하여도 좋고, 절연체(106c)의 외주가 절연체(106a)의 외주보다 외측에 위치하여도 좋다.
본 실시형태에 기재되는 트랜지스터(20)의, 절연체(106a), 반도체(106b), 및 절연체(106c)는 영역(126a), 영역(126b), 및 영역(126c)이 형성되고, 영역(126b) 및 영역(126c)은 영역(126a)과 비교하여 도펀트의 농도가 높고, 저저항화되어 있다. 여기서, 절연체(106a), 반도체(106b), 및 절연체(106c)에서, 영역(126a)은 도전체(114)와 실질적으로 중첩되는 영역이고, 영역(126b) 및 영역(126c)은 영역(126a)을 제외한 영역이다. 다만, 예를 들어, 영역(126a)과 영역(126b)의 경계 및 영역(126a)과 영역(126c)의 경계는 영역(126a), 영역(126b), 및 영역(126c)을 형성할 때의 도펀트의 첨가 상태 등에 따라 변화될 수 있다. 또한, 영역(126b) 및 영역(126c)의 일부가, 반도체(106b) 중 도전체(114)와 중첩되는 영역(채널 형성 영역)에 실질적으로 접촉하거나, 또는 이 영역의 일부와 중첩되는 것이 바람직하다.
또한, 절연체(106a), 반도체(106b), 및 절연체(106c)와 절연체(116)의 계면 근방(도 6의 (B)에서는 점선 표시)에 저저항 영역(107a) 및 저저항 영역(107b)이 형성된다. 저저항 영역(107a) 및 저저항 영역(107b)은 절연체(116)에 포함되는 원소 중 적어도 하나가 포함된다.
또한, 절연체(106c)는 절연체(116)에 접촉하는 영역이 크기 때문에, 저저항 영역(107a) 및 저저항 영역(107b)은 절연체(106c)에 형성되기 쉽다. 절연체(106c)의 저저항 영역(107a) 및 저저항 영역(107b)은 절연체(106c)의 저저항 영역(107a) 및 저저항 영역(107b)이 아닌 영역(예를 들어, 절연체(106c) 중 도전체(114)와 중첩되는 영역)보다 절연체(116)에 포함되는 원소의 농도가 높다. 저저항 영역(107a) 및 저저항 영역(107b)의 일부가 절연체(106c) 중 절연체(115)와 중첩되는 영역과 실질적으로 접촉하거나, 또는 이 영역의 일부와 중첩되는 것이 바람직하다.
영역(126b) 내에 저저항 영역(107a)이 형성되고, 영역(126c) 내에 저저항 영역(107b)이 형성된다. 여기서, 이상적으로는, 저저항 영역(107a) 및 저저항 영역(107b)이 첨가 원소 농도가 가장 높다. 영역(126b) 및 영역(126c) 중 저저항 영역(107a) 및 저저항 영역(107b)을 제외하는 영역이 첨가 원소 농도가 다음으로 높다. 영역(126a)은 첨가 원소 농도가 가장 낮다. 여기서, 첨가 원소란, 영역(126b) 및 영역(126c)을 형성하는 도펀트와, 저저항 영역(107a) 및 저저항 영역(107b)에 절연체(116)로부터 첨가되는 원소를 합친 것이다.
절연체(106c) 위에 절연체(112)가 형성되고, 절연체(112) 위에 도전체(114)가 형성된다. 도전체(114)의 측면에 접촉하여 절연체(115)가 형성된다. 절연체(112) 및 도전체(114)는 적어도 일부가 도전체(102) 및 반도체(106b)와 중첩된다. 도전체(114)의 채널 길이 방향의 측면 단부와 절연체(112)의 채널 길이 방향의 측면 단부는 실질적으로 일치하는 것이 바람직하다. 여기서, 절연체(112)는 트랜지스터(20)의 게이트 절연막으로서 기능하고, 도전체(114)는 트랜지스터(20)의 게이트 전극으로서 기능하고, 절연체(115)는 트랜지스터(20)의 측벽 절연막으로서 기능한다.
또한, 도전체(114)의 채널 길이 방향의 측면 단부와 절연체(112)의 채널 길이 방향의 측면 단부는 실질적으로 일치하는 것이 바람직하다. 이런 구조로 함으로써, 영역(126b) 및 영역(126c)과, 반도체(106b) 중 도전체(114)와 중첩되는 영역(채널 형성 영역)이 실질적으로 접촉하거나, 또는 일부가 중첩되므로, 온 전류 향상을 도모할 수 있다.
도전체(114), 절연체(115), 절연체(106c), 및 절연체(104) 위에 절연체(116)가 형성된다. 절연체(116)는 절연체(106c) 중 절연체(112) 및 절연체(115)와 중첩되지 않는 영역과 접촉하는 것이 바람직하다. 또한, 절연체(116)는 절연체(104) 중 적어도 일부에 접촉하여도 좋다. 절연체(116) 위에 절연체(118)가 형성된다. 여기서, 절연체(116)는 트랜지스터(20)의 보호 절연막으로서 기능하고, 절연체(118)는 트랜지스터(20)의 층간 절연막으로서 기능한다. 절연체(116)에는 산소에 대하여 블로킹 효과를 갖는 절연체를 사용하는 것이 바람직하다.
절연체(118) 위에 도전체(108a) 및 도전체(108b)가 형성된다. 도전체(108a) 또는 도전체(108b)는 절연체(118), 절연체(116), 및 절연체(106c)에 제공된 개구를 개재하여 저저항 영역(107a) 또는 저저항 영역(107b)에 접촉한다. 도전체(108a)와 도전체(108b)는 이격하여 형성되고, 도 6의 (B)에 도시된 바와 같이 도전체(114)를 사이에 두고 대향하도록 형성되는 것이 바람직하다. 여기서, 도전체(108a)는 트랜지스터(20)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전체(108b)는 트랜지스터(20)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다. 또한, 도 6의 (B)에서는, 도전체(108a) 및 도전체(108b)는 반도체(106b)에 접촉하여 제공되지만, 본 실시형태는 이에 한정되지는 않는다. 저저항 영역(107a) 및 저저항 영역(107b)과의 접촉 저항이 충분히 낮은 경우 도전체(108a) 및 도전체(108b)와 절연체(106c)가 접촉하는 구성으로 하여도 좋다.
또한, 절연체(106a), 반도체(106b), 및 절연체(106c)는 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 산화물이고 캐리어 밀도가 낮다. 그러므로, 소스 전극 또는 드레인 전극으로서 기능하는 도전체(108a) 및 도전체(108b)와의 사이에서 접촉 저항이 크게 되기 쉽다. 그래서, 본 실시형태에 기재되는 트랜지스터(20)에서는, 도전체(108a) 또는 도전체(108b)와, 절연체(106a), 반도체(106b), 또는 절연체(106c)가 영역(126b) 내의 저저항 영역(107a) 또는 영역(126c) 내의 저저항 영역(107b)을 통하여 접속됨으로써, 접촉 저항의 억제를 도모한다.
상술한 바와 같이, 절연체(106a), 반도체(106b), 및 절연체(106c)에는, 영역(126a), 영역(126b), 및 영역(126c)이 형성되고, 영역(126b) 및 영역(126c)은 영역(126a)과 비교하여 도펀트의 농도가 높고, 저저항화되어 있다. 여기서, 절연체(106a), 반도체(106b), 및 절연체(106c)에서, 영역(126a)은 도전체(114)와 실질적으로 중첩되는 영역이고, 영역(126b) 및 영역(126c)은 영역(126a)을 제외한 영역이다. 또한 절연체(106a), 반도체(106b), 및 절연체(106c)와 절연체(116)의 계면 근방에는, 저저항 영역(107a) 및 저저항 영역(107b)이 형성된다. 영역(126b), 영역(126c), 저저항 영역(107a), 및 저저항 영역(107b)에서는 도펀트나 절연체(116)에 포함되는 원소가 첨가되고 이 원소에 의하여 결함이 형성된다. 이런 결함은 예를 들어, 첨가된 도펀트나 절연체(116)로부터 첨가된 원소에 의하여 산소가 빼앗겨 산소 결손이 형성되거나, 또는 도펀트나 절연체(116)로부터 첨가된 원소 자체가 캐리어 발생원이 되어 형성된다. 이런 결함에 의하여 도너 준위가 형성되고, 캐리어 밀도가 증가되므로, 도펀트나 절연체(116)에 포함되는 원소가 첨가된 영역이, 영역(126b), 영역(126c), 저저항 영역(107a), 및 저저항 영역(107b)으로서 기능하게 된다.
영역(126b), 영역(126c), 저저항 영역(107a), 및 저저항 영역(107b)은 산소 결손이 많이 형성되므로, 영역(126a)(예를 들어 반도체(106b) 중 도전체(114)와 중첩되는 영역)보다 SIMS 분석에 의하여 얻어지는 산소 농도가 낮게 된다.
또한, 자세하게는 후술하지만, 영역(126b) 및 영역(126c)은 도펀트를 첨가하여 형성된다. 그러므로, 영역(126b) 및 영역(126c)은 영역(126a)보다 SIMS 분석에 의하여 얻어지는 이 도펀트의 농도가 높게 된다. 이것은 영역(126b) 및 영역(126c)의 저저항 영역(107a) 및 저저항 영역(107b) 외의 영역도 마찬가지이므로, 절연체(106a), 반도체(106b), 및 절연체(106c) 중 절연체(115)와 중첩되는 영역은, 절연체(106a), 반도체(106b), 및 절연체(106c) 중 도전체(114)와 중첩되는 영역보다 SIMS 분석에 의하여 얻어지는 상기 도펀트의 농도가 높게 된다.
영역(126b) 및 영역(126c)에 첨가되는 도펀트로서는, 예를 들어, 헬륨, 네온, 아르곤, 크립톤, 제논, 질소, 불소, 인, 염소, 비소, 붕소, 마그네슘, 알루미늄, 실리콘, 타이타늄, 바나듐, 크로뮴, 니켈, 아연, 갈륨, 저마늄, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 또는 텅스텐 등을 들 수 있다. 이들 원소 중에서도, 헬륨, 네온, 아르곤, 크립톤, 제논, 질소, 불소, 인, 염소, 비소, 또는 붕소는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용하여 비교적 용이하게 첨가될 수 있으므로 바람직하다.
또한, 저저항 영역(107a) 및 저저항 영역(107b)은 절연체(116)에 포함되는 원소가 첨가되므로, 반도체(106b) 중 저저항 영역(107a) 및 저저항 영역(107b)을 제외하는 영역(예를 들어 반도체(106b) 중 도전체(114) 및 절연체(115)와 중첩되는 영역)보다 SIMS 분석에 의하여 얻어지는 상기 원소의 농도가 높게 된다.
저저항 영역(107a) 및 저저항 영역(107b)에 첨가되는 원소로서는, 예를 들어, 붕소, 마그네슘, 알루미늄, 실리콘, 타이타늄, 바나듐, 크로뮴, 니켈, 아연, 갈륨, 저마늄, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 또는 텅스텐 등이 바람직하다. 이들 원소는, 비교적으로 산화물을 형성하기 쉽고, 이 산화물은 반도체 또는 절연체로서 기능할 수 있기 때문에, 절연체(106a), 반도체(106b), 또는 절연체(106c)의 첨가 원소로서 바람직하다. 예를 들어, 저저항 영역(107a) 및 저저항 영역(107b)에 상기 원소가 1×1014/cm2 이상 2×1016/cm2 이하 포함되는 것이 바람직하다. 또한, 절연체(106c)에서의 저저항 영역(107a)과 저저항 영역(107b)은, 절연체(106c) 중 저저항 영역(107a) 및 저저항 영역(107b)이 아닌 영역(예를 들어 절연체(106c) 중 도전체(114) 및 절연체(115)와 중첩되는 영역)보다 상술한 원소의 농도가 높다.
또한, 저저항 영역(107a) 및 저저항 영역(107b)은 질소를 포함시킴으로써 n형화시킬 수 있기 때문에, 반도체(106b) 중 저저항 영역(107a) 및 저저항 영역(107b)을 제외하는 영역(예를 들어 반도체(106b) 중 도전체(114)와 중첩되는 영역)보다 SIMS 분석에 의하여 얻어지는 질소 농도가 높게 된다.
이런 영역(126b), 영역(126c), 저저항 영역(107a), 및 저저항 영역(107b)이 형성됨으로써, 도전체(108a) 또는 도전체(108b)와 절연체(106a), 반도체(106b), 또는 절연체(106c)의 접촉 저항을 저감시킬 수 있으므로, 트랜지스터(20)의 온 전류를 증대시킬 수 있다.
또한, 도 6의 (B)에 도시된 바와 같이, 도전체(114)의 채널 길이 방향의 측면 단부와 절연체(112)의 채널 길이 방향의 측면 단부는 실질적으로 일치하는 것이 바람직하다. 이런 구성으로 함으로써, 영역(126b) 및 영역(126c)과, 반도체(106b) 중 도전체(114)와 중첩되는 영역(채널 형성 영역)이 실질적으로 접촉하기 때문에 온 전류의 향상을 도모할 수 있다.
또한, 트랜지스터(20)에서는, 반도체(106b)가 절연체(106a) 및 절연체(106c)에 의하여 둘러싸이도록 제공된다. 따라서, 반도체(106b)의 측면 단부, 특히 채널 폭 방향의 측면 단부 근방이 절연체(106a) 및 절연체(106c)에 접촉하여 제공된다. 이로써, 반도체(106b)의 측면 단부 근방에서, 절연체(106a) 또는 절연체(106c) 사이에 연속 접합이 형성되고, 결함 준위 밀도가 저감된다. 따라서, 저저항 영역(107a) 및 저저항 영역(107b)을 제공함으로써 온 전류가 흐르기 쉽게 되더라도, 반도체(106b)의 채널 폭 방향의 측면 단부가 기생 채널이 되지 않고 안정적인 전기 특성을 얻을 수 있다.
또한, 도전체(108a)(도전체(108b))와, 채널 형성 영역으로서 기능하는 반도체(106b)의 영역(126a) 사이에 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(107a)(저저항 영역(107b))과, 그보다 저항이 높은 LDD(Lightly Doped Drain) 영역과 같이 기능하는 영역(126b)(영역(126c))이 제공된다. 따라서, 트랜지스터(20)의 드레인 근방의 전계 집중을 완화할 수 있고, 이 전계 집중에 의하여 드레인 근방이 손상되는 것을 방지할 수 있다. 또한, 트랜지스터(20)를 짧은 채널 효과에 대하여 더 강하게 할 수 있다. 또한 비도통 시의 누설 전류의 저감을 도모할 수 있다.
상술한 구성으로 함으로써, 안정적인 전기 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, 비도통 시의 누설 전류가 작은 트랜지스터를 제공할 수 있다. 또는, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또는, 노멀리 오프의 전기 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, S값이 작은 트랜지스터를 제공할 수 있다. 또는, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
<트랜지스터의 변형예 2>
트랜지스터(20)의 변형예에 대하여 도 7 및 도 8을 사용하여 이하에 설명한다. 또한, 도 7 및 도 8은 도 6의 (B) 및 (C)와 마찬가지로 트랜지스터의 채널 길이 방향의 단면도와 트랜지스터의 채널 폭 방향의 단면도이다. 또한, 이하에 기재되는 트랜지스터(20)의 변형예의 각 구성은 서로 적절히 조합하여 사용될 수 있다.
도 7의 (A) 및 (B)에 도시된 트랜지스터(22)는, 절연체(106a)의 측면 단부와 반도체(106b)의 측면 단부가 실질적으로 일치하여 형성되는 점에서 트랜지스터(20)와 다르다. 여기서, 절연체(106a)의 막 두께가 절연체(106c)와 절연체(112)의 막 두께의 합보다 큰 것이 바람직하다. 이런 구성으로 함으로써 반도체(106b)의 채널 폭 방향의 측면의 실질적 전체를 절연체(106c)와 절연체(112)를 개재하여 도전체(114)와 대향시킬 수 있다.
따라서, 도 7의 (B)에 도시된 바와 같이, 도전체(114)의 전계에 의하여 반도체(106b)를 전기적으로 둘러쌀 수 있다. 따라서, 반도체(106b)의 전체에 채널이 형성되는 경우가 있다. 이런 s-channel 구조에서는, 트랜지스터의 소스-드레인 사이에 큰 전류를 흘릴 수 있으며, 온 전류를 높게 할 수 있다.
또한, 트랜지스터가 s-channel 구조를 갖는 경우, 반도체(106b)의 측면에도 채널이 형성된다. 따라서, 반도체(106b)가 두꺼울수록 채널 영역은 커진다. 즉, 반도체(106b)의 두께가 두꺼울수록 트랜지스터의 온 전류를 높일 수 있다. 또한, 반도체(106b)가 두꺼울수록 캐리어의 제어성이 높은 영역의 비율이 증가되기 때문에 S값을 작게 할 수 있다. 예를 들어, 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 30nm 이상, 더욱 바람직하게는 50nm 이상의 두께의 영역을 갖는 반도체(106b)로 하면 좋다. 다만, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들어 두께가 300nm 이하, 바람직하게는 200nm 이하, 더 바람직하게는 150nm 이하인 영역을 포함하는 반도체(106b)로 하면 좋다.
높은 온 전류를 얻을 수 있기 때문에, s-channel 구조는 미세화된 트랜지스터에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 이 트랜지스터를 갖는 반도체 장치는 집적도가 높은, 고밀도화된 반도체 장치로 하는 것이 가능하게 된다. 예를 들어, 트랜지스터는, 채널 길이가 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하의 영역을 갖고, 또한 트랜지스터는 채널 폭이 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더욱 바람직하게는 20nm 이하의 영역을 갖는다.
도 6의 (A) 및 (B)에 도시된 트랜지스터(20)에서는, 도전체(114)의 채널 길이 방향의 측면 단부와 절연체(112)의 채널 길이 방향의 측면 단부는 실질적으로 일치하지만, 본 실시형태에 기재되는 구성은 이에 한정되지 않는다. 예를 들어, 도 7의 (C) 및 (D)에 도시된 트랜지스터(23)와 같이, 도전체(114)의 채널 길이 방향의 폭이 절연체(112)의 채널 길이 방향의 폭보다 작은 구성으로 하여도 좋다.
도 8의 (A) 및 (B)에 도시된 트랜지스터(24)는, 절연체(104)의 일부에 막 두께가 큰 영역이 형성되는 점에서 트랜지스터(20)와 다르다. 절연체(104)의 막 두께가 큰 영역의 채널 폭 방향의 측면 단부는 반도체(106b)의 채널 폭 방향의 측면 단부보다 내측에 위치하는 것이 바람직하다. 바꿔 말하면, 절연체(104)는 볼록부를 갖고, 상면으로부터 봤을 때 이 볼록부의 외주는 반도체(106b)의 외주보다 내측에 위치한다. 또한, 절연체(104)의 막 두께가 큰 영역의 채널 폭 방향의 측면 단부는 절연체(106a)의 막 두께와 같은 정도, 반도체(106b)의 채널 폭 방향의 측면 단부보다 내측에 위치하는 것이 더 바람직하다. 여기서 절연체(104) 중 막 두께가 큰 영역과 막 두께가 작은 영역의 막 두께의 차이가 절연체(106c)와 절연체(112)의 막 두께의 합보다 큰 것이 바람직하다. 이런 구성으로 함으로써, 반도체(106b)의 채널 폭 방향의 측면의 실질적 전체를 절연체(106c)와 절연체(112)를 개재하여 도전체(114)와 대향시킬 수 있다.
이런 구성으로 함으로써, 트랜지스터(24)를 상기 트랜지스터(22)와 마찬가지로 s-channel 구조로 할 수 있다. 따라서, 트랜지스터(24)에서 소스-드레인 사이에 큰 전류를 흘릴 수 있어, 온 전류를 높게 할 수 있다.
또한, 도 8의 (A)에 도시된 트랜지스터(24)에서는, 절연체(104)의 막 두께가 큰 영역은, 채널 길이 방향으로 연장되어 제공되지만, 본 실시형태에 기재되는 구성은 이에 한정되지 않는다. 예를 들어, 도 8의 (C)에 도시된 바와 같이 절연체(104)의 막 두께가 큰 영역의 채널 길이 방향의 측면 단부가 반도체(106b)의 채널 길이 방향의 측면 단부보다 내측에 위치하는 구성으로 하여도 좋다.
이상, 본 실시형태에 기재되는 구성, 방법은, 다른 실시형태에 기재되는 구성, 방법과 적절히 조합하여 이용될 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법에 대하여 도 9 및 도 10을 사용하여 설명하기로 한다.
<트랜지스터의 제작 방법 2>
이하에서, 도 6에 도시된 트랜지스터(20)의 제작 방법에 대하여 설명하기로 한다.
우선, 기판(100)을 준비한다. 기판(100)에 사용하는 기판으로서는 상술한 기판을 사용하면 좋다.
다음에, 절연체(101)를 성막한다. 절연체(101)의 성막은 앞의 실시형태의 기재를 참작할 수 있다.
그 다음에, 절연체(103)를 성막한다. 절연체(103)의 성막은 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 절연체(103) 위에 레지스트 등을 형성하고, 절연체(103)에 개구를 형성한다. 레지스트 등의 형성은 앞의 실시형태의 기재를 참작할 수 있다.
그 다음에, 도전체(102)가 되는 도전체를 성막한다. 도전체(102)가 되는 도전체의 성막은, 앞의 실시형태의 기재를 참작할 수 있다.
다음에, CMP 처리를 수행하여 절연체(103) 위의 도전체(102)가 되는 도전체를 제거한다. 이 결과, 절연체(103)에 형성된 개구 내에만 도전체(102)가 존재한다.
다음에, 절연체(104)를 성막한다(도 9의 (A) 및 (B) 참조). 절연체(104)의 성막은, 앞의 실시형태의 기재를 참작할 수 있다.
그 다음에, 나중의 공정에서 절연체(106a)가 되는 절연체를 성막한다. 상기 절연체의 성막은, 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 나중의 공정에서 반도체(106b)가 되는 반도체를 성막한다. 상기 반도체의 성막은, 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리를 수행함으로써, 나중의 공정에서 형성하는 절연체(106a) 및 반도체(106b)의 수소 농도를 저감시킬 수 있는 경우가 있다. 또한, 나중의 공정에서 형성하는 절연체(106a) 및 반도체(106b)의 산소 결손을 저감할 수 있는 경우가 있다. 가열 처리는, 앞의 실시형태의 기재를 참작할 수 있다.
또한, 고밀도 플라즈마 처리 등을 수행하여도 좋다. 고밀도 플라즈마는, 마이크로파를 사용하여 생성하면 좋다. 고밀도 플라즈마 처리는, 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 반도체(106b)가 되는 반도체 위에 레지스트 등을 형성하고, 이 레지스트 등을 사용하여 가공하고, 반도체(106b)를 형성한다. 또한, 도 9의 (C) 및 (D)에 도시된 바와 같이, 반도체(106b)의 형성 시에 절연체(106a)의 노출된 표면이 제거되는 경우가 있다.
다음에, 나중의 공정에서 절연체(106c)가 되는 절연체를 성막한다. 이 절연체의 성막은, 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 절연체(106c)가 되는 절연체 위에 레지스트 등을 형성하고, 이 레지스트 등을 사용하여 가공하고, 절연체(106a) 및 절연체(106c)를 형성한다(도 9의 (C) 및 (D) 참조). 또한, 도 9의 (C) 및 (D)에 도시된 바와 같이, 절연체(106a) 및 절연체(106c)의 형성 시에 절연체(104)의 노출된 표면이 제거되는 경우가 있다. 절연체(106a) 및 절연체(106c)의 패턴 형성은, 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 나중의 공정에서 절연체(112)가 되는 절연체를 성막한다. 상기 절연체의 성막은, 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 나중의 공정에서 도전체(114)가 되는 도전체를 성막한다. 상기 도전체의 성막은, 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 도전체(114)가 되는 도전체 위에 레지스트 등을 형성하고, 이 레지스트 등을 사용하여 가공하고, 절연체(112) 및 도전체(114)를 형성한다. 절연체(112) 및 도전체(114)의 패턴 형성은, 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 도전체(114) 및 절연체(112)를 마스크로 하여 절연체(106a), 반도체(106b), 및 절연체(106c)에 도펀트(119)를 첨가한다(도 9의 (E) 및 (F) 참조). 이로써, 절연체(106a), 반도체(106b), 및 절연체(106c)에 영역(126a), 영역(126b), 및 영역(126c)이 형성된다. 그러므로, 영역(126b) 및 영역(126c)은 영역(126a)보다, SIMS 분석에 의하여 얻어지는 도펀트(119)의 농도가 높게 된다. 도펀트(119)의 첨가 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용할 수 있다.
도펀트(119)의 첨가 공정은, 가속 전압, 도즈량 등 주입 조건을 적절히 설정하여 제어하면 좋다. 도펀트(119)의 도즈량은, 예를 들어 1×1012ions/cm2 이상 1×1016ions/cm2 이하, 바람직하게는 1×1013ions/cm2 이상 1×1015ions/cm2 이하로 하면 좋다. 도펀트(119) 도입 시의 가속 전압은 2kV 이상 50kV 이하, 바람직하게는 5kV 이상 30kV 이하로 하면 좋다.
도펀트(119)로서는, 예를 들어, 헬륨, 네온, 아르곤, 크립톤, 제논, 질소, 불소, 인, 염소, 비소, 붕소, 마그네슘, 알루미늄, 실리콘, 타이타늄, 바나듐, 크로뮴, 니켈, 아연, 갈륨, 저마늄, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 또는 텅스텐 등을 들 수 있다. 이들 원소 중에서도, 헬륨, 네온, 아르곤, 크립톤, 제논, 질소, 불소, 인, 염소, 비소, 또는 붕소는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용하여 비교적 용이하게 첨가될 수 있으므로 바람직하다.
또한, 도펀트(119) 첨가 처리 후, 가열 처리를 수행하여도 좋다. 가열 처리는, 예를 들어 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 450℃ 이하로 하고, 질소 분위기하, 감압하, 대기(초건조 에어)하에서 가열 처리를 수행하여도 좋다.
다음에, 나중의 공정에서 절연체(115)가 되는 절연체를 성막한다. 이 절연체로서는 상술한 절연체를 사용하면 좋다. 절연체(115)의 성막은, 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 이용하여 수행할 수 있다.
다음에, 절연체(115)가 되는 절연체에 이방성 에칭을 수행하여, 도전체(114)의 측면에 접촉하여 절연체(115)를 자기 정합적으로 형성한다(도 10의 (A) 및 (B) 참조). 여기서 절연체(115)가 되는 절연체의 에칭은, 예를 들어 RIE(Reactive ion etching: 반응성 이온 에칭)법을 이용하여 수행할 수 있다.
다음에, 절연체(116)를 성막한다(도 10의 (C) 및 (D) 참조). 절연체(116)의 성막은, 앞의 실시형태의 기재를 참작할 수 있다. 절연체(116)를 성막함으로써 절연체(106a), 반도체(106b), 및 절연체(106c)와 절연체(116)의 계면 근방에 저저항 영역(107a) 및 저저항 영역(107b)이 형성된다.
또한, 절연체(116)를 성막한 후에, 상술한 원소, 또는 희가스(헬륨, 네온, 아르곤, 크립톤, 또는 제논)를 첨가하여, 저저항 영역(107a) 및 저저항 영역(107b)을 더 저저항화하여도 좋다. 또한 이와 같이 첨가함으로써 절연체(116)에 포함되는 원소를 절연체(106a), 반도체(106b), 및 절연체(106c)에 녹온할 수 있다. 첨가 방법은, 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리를 수행함으로써 절연체(104) 등으로부터 절연체(106a), 반도체(106b), 및 절연체(106c)에 산소를 공급할 수 있다. 가열 처리는, 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 절연체(118)를 성막한다. 절연체(118)의 성막은 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 절연체(118) 위에 레지스트 등을 형성하고, 절연체(118), 절연체(116), 절연체(106c)에 개구를 형성한다. 그리고, 도전체(108a) 및 도전체(108b)가 되는 도전체를 성막한다. 도전체(108a) 및 도전체(108b)가 되는 도전체의 성막은, 앞의 실시형태의 기재를 참작할 수 있다.
다음에, 도전체(108a) 및 도전체(108b)가 되는 도전체 위에 레지스트 등을 형성하고, 상기 레지스트 등을 사용하여 가공하고, 도전체(108a) 및 도전체(108b)를 형성한다(도 10의 (C) 및 (D) 참조).
상술한 공정을 거쳐 본 발명의 일 형태에 따른 트랜지스터(20)를 제작할 수 있다.
상술한 제작 방법을 이용함으로써, LTPS를 사용하여 gate first 방식으로 제작되는 톱 게이트 구조의 트랜지스터의 라인에서, LTPS를 산화물 반도체로 용이하게 바꿀 수 있다.
상술한 구성으로 함으로써, 안정적인 전기 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, 비도통 시의 누설 전류가 작은 트랜지스터를 제공할 수 있다. 또는, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또는, 노멀리 오프의 전기 특성을 갖는 트랜지스터를 제공할 수 있다. 또는, S값이 작은 트랜지스터를 제공할 수 있다. 또는, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
이상으로 본 실시형태에 기재되는 구성, 방법은 다른 실시형태에 기재되는 구성, 방법과 적절히 조합하여 사용될 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치에 포함되는 산화물 반도체의 자세한 사항에 대하여 이하에서 설명한다.
<산화물 반도체의 구조>
이하에서는 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나뉜다. 비단결정 산화물 반도체로서는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), a-like OS(amorphous like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나뉜다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로 준안정 상태로 고정화되어 있지 않은 것, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한, 결합 각도가 유연하고, 단거리 질서성은 갖지만, 장거리 질서성을 갖지 않은 구조라고 바꾸어 말할 수도 있다.
반대의 견해로 보면, 본질적으로 안정적인 산화물 반도체의 경우, 완전한 비정질(completely amorphous) 산화물 반도체라고 말할 수는 없다. 또한, 등방적이 아닌(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를, 완전한 비정질 산화물 반도체라고 말할 수는 없다. 다만, a-like OS는, 미소한 영역에서 주기 구조를 갖지만, 공극(보이드라고도 함)을 갖고, 불안정한 구조이다. 그러므로, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는, c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 하나이다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM 이미지에서는 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없다. 그러므로, CAAC-OS는, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는, TEM에 의하여 관찰한 CAAC-OS에 대하여 설명한다. 도 11의 (A)에, 시료면과 실질적으로 평행한 방향에서 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타내었다. 고분해능 TEM 이미지의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 말한다. Cs 보정 고분해능 TEM 이미지의 취득은, 예를 들어, 원자 분해능 분석 전자 현미경 JEM-ARM200F(JEOL Ltd.제조) 등에 의하여 수행될 수 있다.
도 11의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM 이미지를 도 11의 (B)에 나타내었다. 도 11의 (B)로부터, 펠릿에 있어서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층의 배열은, CAAC-OS의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행하게 된다.
도 11의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 11의 (C)는, 특징적인 원자 배열을, 보조선으로 나타낸 것이다. 도 11의 (B) 및 도 11의 (C)로부터, 펠릿 하나의 크기는 1nm 이상의 것이나, 3nm 이상의 것이 있고, 펠릿과 펠릿의 기울기에 의하여 생기는 틈의 크기는 0.8nm 정도인 것을 알 수 있다. 따라서, 펠릿을, 나노 결정(nc: nanocrystal)이라고 말할 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 말할 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지를 바탕으로, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 나타내면, 벽돌 또는 블록이 중첩된 것 같은 구조가 된다(도 11의 (D) 참조). 도 11의 (C)에서 관찰된 펠릿과 펠릿 사이에서 기울기가 생긴 개소는, 도 11의 (D)에 도시된 영역(5161)에 상당한다.
또한, 도 12의 (A)에, 시료면과 실질적으로 수직인 방향에서 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 도 12의 (A)의 영역(1), 영역(2), 및 영역(3)을 확대한 Cs 보정 고분해능 TEM 이미지를, 각각 도 12의 (B), (C), 및 (D)에 나타내었다. 도 12의 (B), (C), 및 (D)에서, 펠릿은, 금속 원자가 삼각형상, 사각형상 또는 육각형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 펠릿간에, 금속 원자의 배열에 규칙성이 나타나지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, out-of-plane법에 의한 구조 해석을 수행하면, 도 13의 (A)에 나타낸 바와 같이 회절각(2θ)이 31°근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 가지며, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것을 확인할 수 있다.
또한, CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31°근방일 때 나타나는 피크 이외에, 2θ가 36°근방일 때에도 피크가 나타나는 경우가 있다. 2θ가 36°근방일 때 나타나는 피크는, CAAC-OS 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. 더 바람직한 CAAC-OS는, out-of-plane법에 의한 구조 해석에서는, 2θ가 31°근방일 때 피크를 나타내고, 2θ가 36°근방일 때 피크를 나타내지 않는다.
한편, CAAC-OS에 대하여, c축에 실질적으로 수직인 방향에서 X선을 입사시키는 in-plane법에 의한 구조 해석을 수행하면, 2θ가 56°근방일 때 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ을 56°근방에 고정시키고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하여도, 도 13의 (B)에 나타낸 바와 같이 명료한 피크는 나타나지 않는다. 이에 대하여, InGaZnO4의 단결정 산화물 반도체이면, 2θ을 56°근방에 고정시키고 φ 스캔을 수행한 경우, 도 13의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는, a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자 빔을 시료면에 평행하게 입사시키면, 도 14의 (A)에 나타낸 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 가지며, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 같은 시료에 대하여, 프로브 직경이 300nm인 전자 빔을 시료면에 수직으로 입사시켰을 때의 회절 패턴을 도 14의 (B)에 나타내었다. 도 14의 (B)로부터, 고리 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 14의 (B)에 있어서의 제 1 고리는, InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 14의 (B)에 있어서의 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, 반대 견해를 보면, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하고, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의하여 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 내의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 캐리어 밀도가 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만이고, 1×10-9개/cm3 이상인 산화물 반도체로 할 수 있다. 이런 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라고 말한다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS는, 고분해능 TEM 이미지에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라고 말하는 경우가 있다. nc-OS는, 예를 들어, 고분해능 TEM 이미지에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은, CAAC-OS에 있어서의 펠릿과 기원을 같게 할 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 말하는 경우가 있다.
nc-OS는, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에 있어서 원자 배열에 주기성을 갖는다. 또한, nc-OS는, 상이한 펠릿간에서 결정 방위에 규칙성이 나타나지 않는다. 그러므로, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다. 예를 들어, nc-OS에 대하여, 펠릿보다 큰 직경의 X선을 사용한 경우, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크는 검출되지 않는다. 또한, nc-OS에 대하여, 펠릿보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자 빔을 사용하는 전자 회절을 수행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자 빔을 사용하는 나노 빔 전자 회절을 수행하면, 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 수행하면, 원을 그리듯이(고리 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한 고리 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정)간에서는 결정 방위가 규칙성을 갖지 않기 때문에, nc-OS를, RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 말할 수도 있다.
nc-OS는, 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는, a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는, 상이한 펠릿간에서 결정 방위에 규칙성이 나타나지 않는다. 그러므로, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
a-like OS는, 고분해능 TEM 이미지에 있어서 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 갖는다.
공동을 갖기 때문에, a-like OS는, 불안정한 구조이다. 이하에서는, a-like OS가, CAAC-OS 및 nc-OS와 비교하여 불안정한 구조인 것을 나타내기 때문에, 전자 조사에 의한 구조의 변화를 나타낸다.
전자 조사를 수행하는 시료로서, a-like OS(시료 A라고 표기함), nc-OS(시료 B라고 표기함), 및 CAAC-OS(시료 C라고 표기함)를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지에 의하여, 각 시료는, 모두 결정부를 갖는 것을 알 수 있다.
또한, 어느 부분을 하나의 결정부라고 간주할지의 판정은, 이하와 같이 수행하면 좋다. 예를 들어, InGaZnO4의 결정의 단위 격자는, In-O층을 3층 갖고, 또한 Ga-Zn-O층을 6층 갖는, 합계 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이고, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 따라서, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분을, InGaZnO4의 결정부라고 간주할 수 있다. 또한, 격자 줄무늬는, InGaZnO4의 결정의 a-b면에 대응한다.
도 15는, 각 시료의 결정부(22군데~45군데)의 평균 크기를 조사한 예이다. 다만, 상술한 격자 줄무늬의 길이는 결정부의 크기이다. 도 15로부터, a-like OS는, 전자의 누적 조사량에 따라 결정부가 커져 가는 것을 알 수 있다. 구체적으로는, 도 15 중에 (1)로 나타낸 바와 같이, TEM에 의한 관찰 초기에 있어서는 1.2nm 정도의 크기였던 결정부(초기 핵이라고도 함)가, 누적 조사량이 4.2×108e-/nm2에 있어서는 2.6nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 개시 시부터 전자의 누적 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서, 결정부의 크기에 변화가 나타나지 않는 것을 알 수 있다. 구체적으로는, 도 15 중의 (2) 및 (3)으로 나타낸 바와 같이, 전자의 누적 조사량에 의하지 않고, nc-OS 및 CAAC-OS의 결정부의 크기는, 각각 1.4nm 정도 및 2.1nm 정도인 것을 알 수 있다.
이와 같이, a-like OS는, 전자 조사에 의하여 결정부의 성장이 나타나는 경우가 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사에 의한 결정부의 성장이 거의 나타나지 않는 것을 알 수 있다. 즉, a-like OS는, nc-OS 및 CAAC-OS와 비교하여, 불안정한 구조인 것을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는, nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 같은 조성의 단결정의 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 같은 조성의 단결정의 밀도의 92.3% 이상 100% 미만이 된다. 단결정의 밀도의 78% 미만이 되는 산화물 반도체는, 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이 된다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성의 단결정이 존재하지 않는 경우가 있다. 이 경우, 임의의 비율로 조성이 상이한 단결정을 조합함으로써, 원하는 조성에 있어서의 단결정에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대하여, 가중 평균을 이용하여 어림잡으면 좋다. 다만, 밀도는, 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
이상과 같이, 산화물 반도체는, 다양한 구조를 가질 수 있고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종 이상을 갖는 적층막이라도 좋다.
이상으로 본 실시형태에 기재되는 구성, 방법은 다른 실시형태에 기재되는 구성, 방법과 적절히 조합하여 사용될 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터 등을 사용한 반도체 장치의 회로의 일례에 대하여 설명한다.
<CMOS 인버터>
도 16의 (A)의 회로도는 p채널형 트랜지스터(2200)와 n채널형 트랜지스터(2100)를 직렬로 접속하고 각각의 게이트를 접속한, 소위 CMOS 인버터의 구성을 도시한 것이다.
<반도체 장치의 구조>
도 17은 도 16의 (A)에 대응하는 반도체 장치의 단면도이다. 도 17에 도시된 반도체 장치는 트랜지스터(2200) 및 트랜지스터(2100)를 갖는다. 또한, 트랜지스터(2100)는 트랜지스터(2200) 위에 배치된다. 또한, 트랜지스터(2100)로서 상술한 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용할 수 있다. 또한, 도 18에 도시된 바와 같이 트랜지스터(2100)로서 상술한 실시형태 3 또는 실시형태 4에 기재된 트랜지스터를 사용할 수도 있다. 따라서, 트랜지스터(2100)에 대해서는 상술한 트랜지스터에 대한 설명을 적절히 참작할 수 있다.
도 17에 도시된 트랜지스터(2200)는 반도체 기판(450)을 사용한 트랜지스터이다. 트랜지스터(2200)는 반도체 기판(450) 내의 영역(472a), 반도체 기판(450) 내의 영역(472b), 절연체(462), 및 도전체(454)를 갖는다.
트랜지스터(2200)에서 영역(472a) 및 영역(472b)은 소스 영역 및 드레인 영역으로서의 기능을 갖는다. 또한, 절연체(462)는 게이트 절연체로서의 기능을 갖는다. 또한, 도전체(454)는 게이트 전극으로서의 기능을 갖는다. 따라서, 도전체(454)에 인가하는 전위에 의하여 채널 형성 영역의 저항을 제어할 수 있다. 즉, 도전체(454)에 인가하는 전위에 의하여 영역(472a)과 영역(472b) 사이의 도통·비도통을 제어할 수 있다.
반도체 기판(450)으로서는, 예를 들어 실리콘, 저마늄 등으로 이루어진 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등으로 이루어진 반도체 기판 등을 사용하면 좋다. 바람직하게는 반도체 기판(450)으로서 단결정 실리콘 기판을 사용한다.
반도체 기판(450)으로서는 n형 도전형을 부여하는 불순물을 갖는 반도체 기판을 사용한다. 다만, 반도체 기판(450)으로서 p형 도전형을 부여하는 불순물을 갖는 반도체 기판을 사용하여도 좋다. 이 경우 트랜지스터(2200)가 되는 영역에는 n형 도전형을 부여하는 불순물을 갖는 웰(well)을 배치하면 좋다. 또는, 반도체 기판(450)이 i형이어도 좋다.
반도체 기판(450)의 상면은 (110)면을 갖는 것이 바람직하다. 이로써, 트랜지스터(2200)의 온 특성을 향상시킬 수 있다.
영역(472a) 및 영역(472b)은 p형 도전형을 부여하는 불순물을 갖는 영역이다. 이와 같이 하여 트랜지스터(2200)는 p채널형 트랜지스터를 구성한다.
또한, 트랜지스터(2200)는 영역(460) 등에 의하여, 인접한 트랜지스터와 분리된다. 영역(460)은 절연성을 갖는 영역이다.
도 17에 도시된 반도체 장치는 절연체(464), 절연체(466), 절연체(468), 도전체(480a), 도전체(480b), 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(474a), 도전체(474b), 도전체(474c), 도전체(496a), 도전체(496b), 도전체(496c), 도전체(496d), 도전체(498a), 도전체(498b), 도전체(498c), 절연체(489), 절연체(490), 절연체(491), 절연체(492), 절연체(493), 절연체(494), 및 절연체(495)를 갖는다.
절연체(464)는 트랜지스터(2200) 위에 배치된다. 또한, 절연체(466)는 절연체(464) 위에 배치된다. 또한, 절연체(468)는 절연체(466) 위에 배치된다. 또한, 절연체(489)는 절연체(468) 위에 배치된다. 또한, 트랜지스터(2100)는 절연체(489) 위에 배치된다. 또한, 절연체(493)는 트랜지스터(2100) 위에 배치된다. 또한, 절연체(494)는 절연체(493) 위에 배치된다.
절연체(464)는 영역(472a)에 도달되는 개구부와, 영역(472b)에 도달되는 개구부와, 도전체(454)에 도달되는 개구부를 갖는다. 또한, 개구부에는 각각 도전체(480a), 도전체(480b), 및 도전체(480c)가 매립된다.
또한, 절연체(466)는 도전체(480a)에 도달되는 개구부와, 도전체(480b)에 도달되는 개구부와, 도전체(480c)에 도달되는 개구부를 갖는다. 또한, 개구부에는 각각 도전체(478a), 도전체(478b), 및 도전체(478c)가 매립된다.
또한, 절연체(468)는 도전체(478b)에 도달되는 개구부와, 도전체(478c)에 도달되는 개구부를 갖는다. 또한, 개구부에는 각각 도전체(476a) 및 도전체(476b)가 매립된다.
또한, 절연체(489)는 트랜지스터(2100)의 채널 형성 영역과 중첩되는 개구부와, 도전체(476a)에 도달되는 개구부와, 도전체(476b)에 도달되는 개구부를 갖는다. 또한, 개구부에는 각각 도전체(474a), 도전체(474b), 또는 도전체(474c)가 매립된다.
도전체(474a)는 트랜지스터(2100)의 게이트 전극으로서의 기능을 가져도 좋다. 또는, 예를 들어, 도전체(474a)에 일정한 전위를 인가함으로써 트랜지스터(2100)의 문턱 전압 등의 전기 특성을 제어하여도 좋다. 또는, 예를 들어, 도전체(474a)와 트랜지스터(2100)의 게이트 전극으로서의 기능을 갖는 도전체(504)를 전기적으로 접속시켜도 좋다. 이로써, 트랜지스터(2100)의 온 전류를 크게 할 수 있다. 또한, 펀치 스루(punch-through) 현상을 억제할 수 있기 때문에 트랜지스터(2100)의 포화 영역에서의 전기 특성을 안정하게 할 수 있다. 또한, 도전체(474a)는 상기 실시형태의 도전체(102)에 상당하기 때문에 자세하게는 도전체(102)의 기재를 참작할 수 있다.
또한, 절연체(490)는 도전체(474b)에 도달되는 개구부와, 도전체(474c)에 도달되는 개구부를 갖는다. 또한, 절연체(490)에는, 상기 실시형태에 기재되는 절연체(101)에 사용한 절연체를 사용하면 좋다. 개구부를 제외하여 도전체(474a)~도전체(474c) 위를 덮도록 절연체(490)를 제공함으로써, 도전체(474a)~도전체(474c)가 절연체(491)로부터 산소를 뽑아내는 것을 방지할 수 있다. 이로써, 절연체(491)로부터 트랜지스터(2100)의 산화물 반도체로 산소를 효과적으로 공급할 수 있다.
또한, 절연체(491)는 도전체(474b)에 도달되는 개구부와, 도전체(474c)에 도달되는 개구부를 갖는다. 또한, 절연체(491)는 상기 실시형태의 절연체(104)에 상당하기 때문에 자세하게는 절연체(104)의 기재를 참작할 수 있다.
또한, 절연체(495)는 트랜지스터(2100)의 소스 및 드레인 중 한쪽인 영역(507b)을 통하여 도전체(474b)에 도달되는 개구부와, 트랜지스터(2100)의 소스 및 드레인 중 다른 쪽인 영역(507a)에 도달되는 개구부와, 트랜지스터(2100)의 게이트 전극인 도전체(504)에 도달되는 개구부와, 도전체(474c)에 도달되는 개구부를 갖는다. 또한, 절연체(495)는 상기 실시형태의 절연체(116)에 상당하기 때문에 자세하게는 절연체(116)의 기재를 참작할 수 있다.
또한, 절연체(493)는 트랜지스터(2100)의 소스 및 드레인 중 한쪽인 영역(507b)을 통하여 도전체(474b)에 도달되는 개구부와, 트랜지스터(2100)의 소스 및 드레인 중 다른 쪽인 영역(507a)에 도달되는 개구부와, 트랜지스터(2100)의 게이트 전극인 도전체(504)에 도달되는 개구부와, 도전체(474c)에 도달되는 개구부를 갖는다. 또한, 개구부에는, 각각 도전체(496a), 도전체(496b), 도전체(496c), 또는 도전체(496d)가 매립된다. 다만, 각 개구부는 트랜지스터(2100) 등의 구성 요소 중 어느 것이 갖는 개구부를 통하는 경우가 있다. 또한, 절연체(493)는 상기 실시형태의 절연체(118)에 상당하기 때문에 자세하게는 절연체(118)의 기재를 참작할 수 있다.
또한, 절연체(494)는, 도전체(496a)에 도달되는 개구부와, 도전체(496b) 및 도전체(496d)에 도달되는 개구부와, 도전체(496c)에 도달되는 개구부를 갖는다. 또한, 개구부에는 각각 도전체(498a), 도전체(498b), 및 도전체(498c)가 매립된다.
절연체(464), 절연체(466), 절연체(468), 절연체(489), 절연체(493), 및 절연체(494)로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층 또는 적층으로 사용하면 좋다.
절연체(464), 절연체(466), 절연체(468), 절연체(489), 절연체(493), 및 절연체(494) 중 하나 이상은 수소 등 불순물 및 산소를 블록하는 기능을 갖는 절연체를 갖는 것이 바람직하다. 트랜지스터(2100) 근방에 수소 등 불순물 및 산소를 블록하는 기능을 갖는 절연체를 배치함으로써 트랜지스터(2100)의 전기 특성을 안정하게 할 수 있다.
수소 등 불순물 및 산소를 블록하는 기능을 갖는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층 또는 적층으로 사용하면 좋다.
도전체(480a), 도전체(480b), 도전체(480c), 도전체(478a), 도전체(478b), 도전체(478c), 도전체(476a), 도전체(476b), 도전체(474a), 도전체(474b), 도전체(474c), 도전체(496a), 도전체(496b), 도전체(496c), 도전체(496d), 도전체(498a), 도전체(498b), 및 도전체(498c)로서는 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종류 이상을 포함하는 도전체를 단층 또는 적층으로 사용하면 좋다. 예를 들어, 합금이나 화합물이어도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
또한, 도 19에 도시된 반도체 장치는 도 17에 도시된 반도체 장치의 트랜지스터(2200)의 구조만 다르다. 또한, 도 20에 도시된 반도체 장치는 도 18에 도시된 반도체 장치의 트랜지스터(2200)의 구조만 다르다. 따라서, 도 19 및 도 20에 도시된 반도체 장치에 대해서는 도 17에 도시된 반도체 장치의 기재를 참작할 수 있다. 구체적으로 도 19 및 도 20에 도시된 반도체 장치는, 트랜지스터(2200)가 Fin형 트랜지스터인 경우이다. 트랜지스터(2200)를 Fin형 트랜지스터로 함으로써 실효상의 채널 폭이 증대되고, 이로써 트랜지스터(2200)의 온 특성을 향상시킬 수 있다. 또한, 게이트 전극의 전계의 기여를 크게 할 수 있기 때문에 트랜지스터(2200)의 오프 특성을 향상시킬 수 있다.
또한, 도 21에 도시된 반도체 장치는 도 17에 도시된 반도체 장치의 트랜지스터(2200)의 구조만이 다르다. 또한, 도 22에 도시된 반도체 장치는 도 18에 도시된 반도체 장치의 트랜지스터(2200)의 구조만이 다르다. 따라서, 도 21 및 도 22에 도시된 반도체 장치에 대해서는 도 17에 도시된 반도체 장치에 관한 기재를 참작한다. 구체적으로는 도 21 및 도 22에 도시된 반도체 장치는, 트랜지스터(2200)가 SOI 기판인 반도체 기판(450)에 제공된 경우이다. 도 21 및 도 22에는 절연체(452)에 의하여 영역(456)이 반도체 기판(450)과 분리되어 있는 구조를 도시하였다. 반도체 기판(450)으로서 SOI 기판을 사용함으로써 펀치 스루 현상 등을 억제할 수 있기 때문에 트랜지스터(2200)의 오프 특성을 향상시킬 수 있다. 또한, 절연체(452)는 반도체 기판(450)을 절연체화시킴으로써 형성될 수 있다. 예를 들어, 절연체(452)로서는 산화 실리콘을 사용할 수 있다.
도 17~도 22에 도시된 반도체 장치는, 반도체 기판을 사용하여 p채널형 트랜지스터를 제작하고 그 위에 n채널형 트랜지스터를 제작하기 때문에, 소자의 점유 면적을 축소할 수 있다. 즉, 반도체 장치의 집적도를 높게 할 수 있다. 또한, n채널형 트랜지스터와 p채널형 트랜지스터를 동일한 반도체 기판을 사용하여 제작하는 경우에 비하여 공정을 간략화할 수 있기 때문에, 반도체 장치의 생산성을 높일 수 있다. 또한, 반도체 장치의 수율을 높게 할 수 있다. 또한, p채널형 트랜지스터는 LDD 영역, shallow trench 구조, 변형 디자인(distortion design) 등의 복잡한 공정을 생략 가능한 경우가 있다. 그러므로, n채널형 트랜지스터를 반도체 기판을 사용하여 제작하는 경우에 비하여 생산성 및 수율을 높일 수 있는 경우가 있다.
<CMOS 아날로그 스위치>
또한, 도 16의 (B)에 도시된 회로도는, 트랜지스터(2100)와 트랜지스터(2200) 각각의 소스와 드레인을 접속한 구성을 도시한 것이다. 이런 구성으로 함으로써, 소위 CMOS 아날로그 스위치로서 기능시킬 수 있다.
<기억 장치 1>
본 발명의 일 형태에 따른 트랜지스터를 사용한, 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 23에 도시하였다.
도 23의 (A)에 도시된 반도체 장치는 제 1 반도체를 사용한 트랜지스터(3200), 제 2 반도체를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 갖는다. 또한, 트랜지스터(3300)로서는 상술한 트랜지스터(2100)와 같은 트랜지스터를 사용할 수 있다.
트랜지스터(3300)는 오프 전류가 작은 트랜지스터인 것이 바람직하다. 트랜지스터(3300)에는, 예를 들어 산화물 반도체를 사용한 트랜지스터를 사용할 수 있다. 트랜지스터(3300)의 오프 전류가 작은 것에 의하여, 반도체 장치의 특정한 노드에 기억 내용을 오랫동안 유지할 수 있다. 즉, 리프레시 동작을 할 필요가 없어지거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에, 소비 전력이 낮은 반도체 장치가 된다.
도 23의 (A)에서 제 1 배선(3001)은 트랜지스터(3200)의 소스와 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인과 전기적으로 접속된다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트와 전기적으로 접속된다. 그리고, 트랜지스터(3200)의 게이트와 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽은 용량 소자(3400)의 한쪽 전극에 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 다른 쪽 전극에 전기적으로 접속된다.
도 23의 (A)에 도시된 반도체 장치는 트랜지스터(3200)의 게이트의 전위를 유지할 수 있다는 특성을 갖기 때문에 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 도통 상태가 되는 전위로 하여 트랜지스터(3300)를 도통 상태로 한다. 이로써, 제 3 배선(3003)의 전위가, 트랜지스터(3200)의 게이트 및 용량 소자(3400)의 한쪽 전극에 전기적으로 접속되는 노드(FG)에 공급된다. 즉, 트랜지스터(3200)의 게이트에는, 소정의 전하가 공급된다(기록). 여기서는, 두 가지의 다른 전위 레벨을 부여하는 전하(이하, Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 비도통 상태가 되는 전위로 하여 트랜지스터(3300)를 비도통 상태로 함으로써, 노드(FG)에 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 작기 때문에, 노드(FG)의 전하는 오랫동안 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정(定)전위)를 공급한 상태에서 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급하면, 제 2 배선(3002)의 전위는 노드(FG)에 유지된 전하량에 따른 전위가 된다. 이 이유는, 트랜지스터(3200)를 n채널형 트랜지스터로 하면, 트랜지스터(3200)의 게이트에 High 레벨 전하가 공급되는 경우의 외견상 문턱 전압(Vth _H)이 트랜지스터(3200)의 게이트에 Low 레벨 전하가 공급되는 경우의 외견상 문턱 전압(Vth _L)보다 낮게 되기 때문이다. 여기서 외견상 문턱 전압이란, 트랜지스터(3200)를 "도통 상태"로 하는 데 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 Vth _H와 Vth _L 사이의 전위(V0)로 함으로써 노드(FG)에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에 있어서 노드(FG)에 High 레벨 전하가 공급된 경우에는 제 5 배선(3005)의 전위가 V0(>Vth _H)이 되면 트랜지스터(3200)는 "도통 상태"가 된다. 한편, 노드(FG)에 Low 레벨 전하가 공급된 경우에는 제 5 배선(3005)의 전위가 V0(<Vth _L)이 되더라도 트랜지스터(3200)는 "비도통 상태"가 유지된다. 따라서, 제 2 배선(3002)의 전위를 판별함으로써, 노드(FG)에 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형태로 배치하는 경우, 판독 시에 원하는 메모리 셀의 정보를 판독할 필요가 있다. 예를 들어, 정보를 판독하지 않는 메모리 셀에서는, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(3200)가 "비도통 상태"가 되는 전위, 즉 Vth _H보다 낮은 전위를 제 5 배선(3005)에 공급함으로써, 원하는 메모리 셀의 정보만 판독시키는 구성으로 하면 좋다. 또는, 예를 들어 정보를 판독시키지 않는 메모리 셀에서는, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(3200)가 "도통 상태"가 되는 전위, 즉 Vth _L보다 높은 전위를 제 5 배선(3005)에 공급함으로써 원하는 메모리 셀의 정보만을 판독시키는 구성으로 하면 좋다.
또한, 상기에서는, 2종류의 전하를 노드(FG)에 유지하는 예에 대하여 제시하였으나, 본 발명에 따른 반도체 장치는 이에 한정되지 않는다. 예를 들어, 반도체 장치의 노드(FG)에 3종류 이상의 전하를 유지할 수 있는 구성으로 하여도 좋다. 이런 구성으로 함으로써, 상기 반도체 장치를 다치(多値)화하여 기억 용량의 증대를 도모할 수 있다.
<기억 장치 1의 구조>
도 24는 도 23의 (A)에 대응하는 반도체 장치의 단면도이다. 도 24에 도시된 반도체 장치는 트랜지스터(3200), 트랜지스터(3300), 및 용량 소자(3400)를 갖는다. 또한, 트랜지스터(3300) 및 용량 소자(3400)는 트랜지스터(3200) 위에 배치된다. 또한, 트랜지스터(3300)로서는 상술한 트랜지스터(2100)에 대한 기재를 참작한다. 여기서, 트랜지스터(2100)는, 도 24에 도시된 바와 같이, 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용하여도 좋고, 도 25에 도시된 바와 같이 실시형태 3 또는 실시형태 4에 기재된 트랜지스터를 사용하여도 좋다. 또한, 트랜지스터(3200)로서는, 도 17에 도시된 트랜지스터(2200)에 대한 기재를 참작한다. 또한, 도 17에서는 트랜지스터(2200)가 p채널형 트랜지스터인 경우를 설명하였지만 트랜지스터(3200)가 n채널형 트랜지스터이어도 좋다.
도 24에 도시된 트랜지스터(3200)는, 반도체 기판(450)을 사용한 트랜지스터이다. 트랜지스터(3200)는 반도체 기판(450) 내의 영역(472a)과, 반도체 기판(450) 내의 영역(472b)과, 절연체(462)와, 도전체(454)를 갖는다.
도 24에 도시된 반도체 장치는 절연체(464)와, 절연체(466)와, 절연체(468)와, 도전체(480a)와, 도전체(480b)와, 도전체(480c)와, 도전체(478a)와, 도전체(478b)와, 도전체(478c)와, 도전체(476a)와, 도전체(476b)와, 도전체(474a)와, 도전체(474b)와, 도전체(474c)와, 도전체(496a)와, 도전체(496b)와, 도전체(496c)와, 도전체(496d)와, 도전체(498a)와, 도전체(498b)와, 도전체(498c)와, 절연체(489)와, 절연체(490)와, 절연체(491)와, 절연체(492)와, 절연체(493)와, 절연체(494)와, 절연체(495)를 갖는다.
절연체(464)는 트랜지스터(3200) 위에 배치된다. 또한, 절연체(466)는 절연체(464) 위에 배치된다. 또한, 절연체(468)는 절연체(466) 위에 배치된다. 또한, 절연체(489)는, 절연체(468) 위에 배치된다. 또한, 트랜지스터(3300)는 절연체(489) 위에 배치된다. 또한, 절연체(493)는 트랜지스터(3300) 위에 배치된다. 또한, 절연체(494)는, 절연체(493) 위에 배치된다.
절연체(464)는 영역(472a)에 도달되는 개구부와, 영역(472b)에 도달되는 개구부와, 도전체(454)에 도달되는 개구부를 갖는다. 또한, 개구부에는 각각 도전체(480a), 도전체(480b), 또는 도전체(480c)가 매립되어 있다.
또한, 절연체(466)는 도전체(480a)에 도달되는 개구부와, 도전체(480b)에 도달되는 개구부와, 도전체(480c)에 도달되는 개구부를 갖는다. 또한, 개구부에는 각각 도전체(478a), 도전체(478b), 또는 도전체(478c)가 매립되어 있다.
또한, 절연체(468)는 도전체(478b)에 도달되는 개구부와, 도전체(478c)에 도달되는 개구부를 갖는다. 또한, 개구부에는 각각 도전체(476a) 또는 도전체(476b)가 매립되어 있다.
또한, 절연체(489)는 트랜지스터(3300)의 채널 형성 영역과 중첩되는 개구부와, 도전체(476a)에 도달되는 개구부와, 도전체(476b)에 도달되는 개구부를 갖는다. 또한, 개구부에는 각각 도전체(474a), 도전체(474b), 또는 도전체(474c)가 매립되어 있다.
도전체(474a)는 트랜지스터(3300)의 보텀 게이트 전극으로서의 기능을 가져도 상관없다. 또는, 예를 들어, 도전체(474a)에 일정한 전위를 인가함으로써, 트랜지스터(3300)의 문턱 전압 등의 전기 특성을 제어하여도 좋다. 또는, 예를 들어, 도전체(474a)와 트랜지스터(3300)의 톱 게이트 전극인 도전체(504)를 전기적으로 접속하여도 좋다. 이로써, 트랜지스터(3300)의 온 전류를 크게 할 수 있다. 또한, 펀치 스루 현상을 억제할 수 있기 때문에, 트랜지스터(3300)의 포화 영역에서의 전기 특성을 안정적으로 할 수 있다.
또한, 절연체(490)는 도전체(474b)에 도달되는 개구부와, 도전체(474c)에 도달되는 개구부를 갖는다. 또한, 절연체(490)에는, 상기 실시형태에 기재되는 절연체(101)에 사용한 절연체를 사용하면 좋다. 개구부를 제외하여 도전체(474a)~도전체(474c) 위를 덮도록 절연체(490)를 제공함으로써, 도전체(474a)~도전체(474c)가 절연체(491)로부터 산소를 뽑아내는 것을 방지할 수 있다. 이로써, 절연체(491)로부터 트랜지스터(3300)의 산화물 반도체로 산소를 효과적으로 공급할 수 있다.
또한, 절연체(491)는 도전체(474b)에 도달되는 개구부와, 도전체(474c)에 도달되는 개구부를 갖는다. 또한, 절연체(491)는 상기 실시형태의 절연체(104)에 상당하기 때문에 자세하게는 절연체(104)의 기재를 참작할 수 있다.
또한, 절연체(495)는 트랜지스터(3300)의 소스 및 드레인 중 한쪽인 영역(507b)을 통하여 도전체(474b)에 도달되는 개구부와, 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽인 영역(507a)과 절연체(511)를 개재하여 중첩되는 도전체(514)에 도달되는 개구부와, 트랜지스터(3300)의 게이트 전극인 도전체(504)에 도달되는 개구부와, 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽인 영역(507a)을 통하여 도전체(474c)에 도달되는 개구부를 갖는다. 또한, 절연체(495)는 상기 실시형태의 절연체(116)에 상당하기 때문에, 자세하게는 절연체(116)의 기재를 참작할 수 있다.
또한, 절연체(493)는 트랜지스터(3300)의 소스 및 드레인 중 한쪽인 영역(507b)을 통하여 도전체(474b)에 도달되는 개구부와, 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽인 영역(507a)과 절연체(511)를 개재하여 중첩되는 도전체(514)에 도달되는 개구부와, 트랜지스터(3300)의 게이트 전극인 도전체(504)에 도달되는 개구부와, 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽인 영역(507a)을 통하여 도전체(474c)에 도달되는 개구부를 갖는다. 또한, 개구부에는, 각각 도전체(496a), 도전체(496b), 도전체(496c), 또는 도전체(496d)가 매립된다. 다만, 각 개구부는 트랜지스터(3300) 등의 구성 요소 중 어느 것이 갖는 개구부를 통하는 경우가 있다. 또한, 절연체(493)는 상기 실시형태의 절연체(118)에 상당하기 때문에 자세하게는 절연체(118)의 기재를 참작할 수 있다.
또한, 절연체(494)는 도전체(496a)에 도달되는 개구부와, 도전체(496b)에 도달되는 개구부와, 도전체(496c)에 도달되는 개구부를 갖는다. 또한, 개구부에는 각각 도전체(498a), 도전체(498b), 또는 도전체(498c)가 매립된다.
절연체(464), 절연체(466), 절연체(468), 절연체(489), 절연체(493), 및 절연체(494) 중 하나 이상은 수소 등 불순물 및 산소를 블록하는 기능을 갖는 절연체를 갖는 것이 바람직하다. 트랜지스터(3300) 근방에 수소 등 불순물 및 산소를 블록하는 기능을 갖는 절연체를 배치함으로써 트랜지스터(3300)의 전기 특성을 안정하게 할 수 있다.
트랜지스터(3200)의 소스 또는 드레인은 도전체(480b), 도전체(478b), 도전체(476a), 도전체(474b), 및 도전체(496c)를 통하여 트랜지스터(3300)의 소스 및 드레인 중 한쪽인 영역(507b)에 전기적으로 접속된다. 또한, 트랜지스터(3200)의 게이트 전극인 도전체(454)는, 도전체(480c)와, 도전체(478c)와, 도전체(476b)와, 도전체(474c)와, 도전체(496d)를 통하여 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽인 영역(507a)에 전기적으로 접속된다.
용량 소자(3400)는, 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽인 영역(507a)과, 도전체(514)와, 절연체(511)를 갖는다. 또한, 절연체(511)는 트랜지스터(3300)의 게이트 절연체로서 기능하는 절연체와 동일한 공정을 거쳐 형성될 수 있기 때문에 생산성을 높일 수 있으므로 바람직한 경우가 있다. 또한, 도전체(514)로서 트랜지스터(3300)의 게이트 전극으로서 기능하는 도전체(504)와 동일한 공정을 거쳐 형성된 층을 사용하면 생산성을 높일 수 있으므로 바람직한 경우가 있다.
기타 구조에 대해서는 도 17 등에 대한 기재를 적절히 참작할 수 있다.
또한, 도 26에 도시된 반도체 장치는 도 24에 도시된 반도체 장치의 트랜지스터(3200)의 구조만 다르다. 또한, 도 27에 도시된 반도체 장치는 도 25에 도시된 반도체 장치의 트랜지스터(3200)의 구조만 다르다. 따라서, 도 26 및 도 27에 도시된 반도체 장치에 대해서는 도 24에 도시된 반도체 장치의 기재를 참작한다. 구체적으로 도 26 및 도 27에 도시된 반도체 장치는, 트랜지스터(3200)가 Fin형 트랜지스터인 경우이다. Fin형 트랜지스터인 트랜지스터(3200)에 대해서는 도 19에 도시된 트랜지스터(2200)의 기재를 참작한다. 또한, 도 19에서는, 트랜지스터(2200)가 p채널형 트랜지스터인 경우에 대하여 설명하였으나, 트랜지스터(3200)가 n채널형 트랜지스터라도 좋다.
또한, 도 28에 도시된 반도체 장치는 도 24에 도시된 반도체 장치의 트랜지스터(3200)의 구조만 다르다. 또한, 도 29에 도시된 반도체 장치는 도 25에 도시된 반도체 장치의 트랜지스터(3200)의 구조만 다르다. 따라서, 도 28 및 도 29에 도시된 반도체 장치에 대해서는 도 24에 도시된 반도체 장치의 기재를 참작한다. 구체적으로는, 도 28 및 도 29에 도시된 반도체 장치는 트랜지스터(3200)가 SOI 기판인 반도체 기판(450)에 제공된 경우이다. SOI 기판인 반도체 기판(450)에 제공된 트랜지스터(3200)에 대해서는 도 21에 도시된 트랜지스터(2200)의 기재를 참조한다. 또한, 도 21에서는, 트랜지스터(2200)가 p채널형 트랜지스터인 경우에 대하여 설명하였으나, 트랜지스터(3200)가 n채널형 트랜지스터라도 좋다.
<기억 장치 2>
도 23의 (B)에 도시된 반도체 장치는 트랜지스터(3200)를 갖지 않는 점에서 도 23의 (A)에 도시된 반도체 장치와 다르다. 이 경우도 도 23의 (A)에 도시된 반도체 장치와 마찬가지의 동작에 의하여 정보의 기록 및 유지 동작이 가능하다.
도 23의 (B)에 도시된 반도체 장치에서의 정보의 판독에 대하여 설명한다. 트랜지스터(3300)가 도통 상태가 되면, 부유 상태인 제 3 배선(3003)과 용량 소자(3400)가 도통되어 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 그 결과, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 한쪽 전극의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 변동된다.
예를 들어, 용량 소자(3400)의 한쪽 전극의 전위를 V, 용량 소자(3400)의 용량을 C, 제 3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제 3 배선(3003)의 전위를 VB0로 하면, 전하가 재분배된 후의 제 3 배선(3003)의 전위는 (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리 셀의 상태로서 용량 소자(3400)의 한쪽 전극의 전위가 V1과 V0(V1>V0)의 두 가지 상태를 취하는 것으로 가정하면, 전위(V1)를 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위(V0)를 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높게 되는 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제 1 반도체가 적용된 트랜지스터를 사용하고, 트랜지스터(3300)로서 상기 제 2 반도체가 적용된 트랜지스터를 구동 회로 위에 적층하여 배치하는 구성으로 하면 좋다.
이상에 설명한 반도체 장치는 산화물 반도체를 사용한 오프 전류가 작은 트랜지스터를 적용함으로써, 장기에 걸쳐 기억 내용을 유지할 수 있게 된다. 즉, 리프레시 동작의 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에, 소비 전력이 낮은 반도체 장치를 실현할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)에도 기억 내용을 오랫동안 유지할 수 있다.
또한, 상기 반도체 장치는 정보의 기록에 높은 전압이 불필요하기 때문에 소자가 열화되기 어렵다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에 전자를 주입하거나, 플로팅 게이트로부터 전자를 뽑아낼 필요가 없기 때문에, 절연체의 열화 등의 문제가 생기지 않는다. 즉, 본 발명의 일 형태에 따른 반도체 장치는, 종래의 불휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한이 없어, 신뢰성이 비약적으로 향상된 반도체 장치이다. 또한 트랜지스터의 도통 상태, 비도통 상태에 따라 정보의 기록이 수행되기 때문에 고속 동작이 가능하다.
<기억 장치 3>
도 23의 (A)에 도시된 반도체 장치(기억 장치)의 변형예에 대하여 도 30에 도시된 회로도를 사용하여 설명한다.
도 30에 도시된 반도체 장치는 트랜지스터(4100)~트랜지스터(4400)와, 용량 소자(4500)와, 용량 소자(4600)를 갖는다. 여기서 트랜지스터(4100)에는 상술한 트랜지스터(3200)와 같은 트랜지스터를 사용할 수 있고, 트랜지스터(4200)~트랜지스터(4400)에는 상술한 트랜지스터(3300)와 같은 트랜지스터를 사용할 수 있다. 또한, 도 30에 도시된 반도체 장치는 도 30에서는 도시를 생략하였으나 매트릭스 형태로 복수로 제공된다. 도 30에 도시된 반도체 장치는, 배선(4001), 배선(4003), 배선(4005)~배선(4009)에 공급하는 신호 또는 전위에 따라 데이터 전압의 기록, 판독을 제어할 수 있다.
트랜지스터(4100)의 소스 및 드레인 중 하나는 배선(4003)에 접속된다. 트랜지스터(4100)의 소스 및 드레인 중 다른 하나는 배선(4001)에 접속된다. 또한, 도 30에는 트랜지스터(4100)의 도전형을 p채널형으로 하여 도시하였지만, n채널형이어도 좋다.
도 30에 도시된 반도체 장치는 두 개의 데이터 유지부를 갖는다. 예를 들어, 제 1 데이터 유지부는 노드(FG1)에 접속되는, 트랜지스터(4400)의 소스 및 드레인 중 한쪽, 용량 소자(4600)의 한쪽 전극, 및 트랜지스터(4200)의 소스 및 드레인 중 한쪽 사이에서 전하를 유지한다. 또한, 제 2 데이터 유지부는, 노드(FG2)에 접속되는 트랜지스터(4100)의 게이트, 트랜지스터(4200)의 소스 및 드레인 중 다른 쪽, 트랜지스터(4300)의 소스 및 드레인 중 한쪽, 및 용량 소자(4500)의 한쪽 전극 사이에서 전하를 유지한다.
트랜지스터(4300)의 소스 및 드레인 중 다른 쪽은 배선(4003)에 접속된다. 트랜지스터(4400)의 소스 및 드레인 중 다른 쪽은 배선(4001)에 접속된다. 트랜지스터(4400)의 게이트는 배선(4005)에 접속된다. 트랜지스터(4200)의 게이트는 배선(4006)에 접속된다. 트랜지스터(4300)의 게이트는 배선(4007)에 접속된다. 용량 소자(4600)의 다른 쪽 전극은 배선(4008)에 접속된다. 용량 소자(4500)의 다른 쪽 전극은 배선(4009)에 접속된다.
트랜지스터(4200)~트랜지스터(4400)는, 데이터 전압의 기록과 전하의 유지를 제어하는 스위치로서의 기능을 갖는다. 또한, 트랜지스터(4200)~트랜지스터(4400)는, 비도통 상태에 있어서 소스와 드레인 사이를 흐르는 전류(오프 전류)가 낮은 트랜지스터가 사용되는 것이 바람직하다. 오프 전류가 낮은 트랜지스터로서는, 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터(OS 트랜지스터)인 것이 바람직하다. OS 트랜지스터는, 오프 전류가 낮으며, 실리콘을 갖는 트랜지스터와 중첩하여 제작될 수 있는 등의 이점이 있다. 또한, 도 30에서는, 트랜지스터(4200)~트랜지스터(4400)의 도전형을 n채널형으로 도시하였지만, p채널형이어도 좋다.
트랜지스터(4200) 및 트랜지스터(4300)와 트랜지스터(4400)는 산화물 반도체를 사용한 트랜지스터이더라도 다른 층에 제공하는 것이 바람직하다. 즉, 도 30에 도시된 반도체 장치는, 도 30에 도시된 바와 같이 트랜지스터(4100)를 갖는 제 1 층(4021)과, 트랜지스터(4200) 및 트랜지스터(4300)를 갖는 제 2 층(4022)과, 트랜지스터(4400)를 갖는 제 3 층(4023)으로 구성되는 것이 바람직하다. 트랜지스터를 갖는 층을 적층하여 제공함으로써 회로 면적을 축소할 수 있고, 반도체 장치의 소형화를 도모할 수 있다.
다음에, 도 30에 도시된 반도체 장치에 대한 정보의 기록 동작에 대하여 설명한다.
처음에, 노드(FG1)에 접속된 데이터 유지부에 대한 데이터 전압의 기록 동작(이하에서 기록 동작 1이라고 함)에 대하여 설명하기로 한다. 또한, 이하에서, 노드(FG1)에 접속되는 데이터 유지부에 기록하는 데이터 전압을 VD1로 하고, 트랜지스터(4100)의 문턱 전압을 Vth로 한다.
기록 동작 1에서는, 배선(4003)을 VD1로 하고, 배선(4001)을 접지 전위로 한 후에, 전기적으로 부유 상태로 한다. 또한, 배선(4005), 배선(4006)을 하이 레벨로 한다. 또한, 배선(4007)~배선(4009)을 로 레벨로 한다. 그러면, 전기적으로 부유 상태에 있는 노드(FG2)의 전위가 상승하여, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 배선(4001)의 전위가 상승한다. 또한, 트랜지스터(4400), 트랜지스터(4200)가 도통 상태가 된다. 그러므로, 배선(4001)의 전위 상승에 따라, 노드(FG1), 노드(FG2)의 전위가 상승된다. 노드(FG2)의 전위가 상승하여, 트랜지스터(4100)에서 게이트와 소스 사이의 전압(Vgs)이 트랜지스터(4100)의 문턱 전압(Vth)이 되면, 트랜지스터(4100)를 흐르는 전류가 작게 된다. 그러므로, 배선(4001), 노드(FG1), 노드(FG2)의 전위 상승은 정지되고, VD1로부터 Vth만큼 저감된 "VD1-Vth"에서 일정하게 된다.
즉, 배선(4003)에 공급된 VD1은 트랜지스터(4100)에 전류가 흘러, 배선(4001)에 공급되어, 노드(FG1), 노드(FG2)의 전위가 상승된다. 전위 상승에 따라, 노드(FG2)의 전위가 "VD1-Vth"가 되면, 트랜지스터(4100)의 Vgs가 Vth가 되므로 전류가 정지된다.
다음에, 노드(FG2)에 접속되는 데이터 유지부에 대한 데이터 전압의 기록 동작(이하에서 기록 동작 2라고 함)에 대하여 설명한다. 또한, 노드(FG2)에 접속된 데이터 유지부에 기록하는 데이터 전압을 VD2로 하여 설명한다.
기록 동작 2에서는 배선(4001)을 VD2로 하고, 배선(4003)을 접지 전위로 한 후에 전기적으로 부유 상태로 한다. 또한, 배선(4007)을 하이 레벨로 한다. 또한, 배선(4005), 배선(4006), 배선(4008), 배선(4009)을 로 레벨로 한다. 트랜지스터(4300)를 도통 상태로 하여 배선(4003)을 로 레벨로 한다. 그러므로, 노드(FG2)의 전위도 로 레벨까지 저하되고, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 배선(4003)의 전위가 상승된다. 또한, 트랜지스터(4300)가 도통 상태가 된다. 그러므로, 배선(4003)의 전위 상승에 따라, 노드(FG2)의 전위가 상승된다. 노드(FG2)의 전위가 상승되고, 트랜지스터(4100)에서 Vgs가 트랜지스터(4100)의 Vth가 되면, 트랜지스터(4100)를 흐르는 전류가 작게 된다. 그러므로, 배선(4003), 노드(FG2)의 전위 상승은 정지되고, VD2로부터 Vth만큼 저감된 "VD2-Vth"에서 일정하게 된다.
즉, 배선(4001)에 공급된 VD2는 트랜지스터(4100)에 전류가 흐름으로써 배선(4003)에 공급되고, 노드(FG2)의 전위가 상승된다. 전위 상승에 따라 노드(FG2)의 전위가 "VD2-Vth"가 되면, 트랜지스터(4100)의 Vgs가 Vth가 되기 때문에, 전류가 정지된다. 이때, 노드(FG1)의 전위는 트랜지스터(4200) 및 트랜지스터(4400) 모두 비도통 상태이고, 기록 동작 1에 기록된 "VD1-Vth"가 유지된다.
도 30에 도시된 반도체 장치에서는, 복수 데이터 유지부에 데이터 전압을 기록한 후, 배선(4009)을 하이 레벨로 하고, 노드(FG1), 노드(FG2)의 전위를 상승시킨다. 그리고, 각 트랜지스터를 비도통 상태로 하여 전하의 이동을 없애고, 기록한 데이터 전압을 유지한다.
상술한 노드(FG1) 및 노드(FG2)에 대한 데이터 전압의 기록 동작에 의하여, 복수의 데이터 유지부에 데이터 전압을 유지시킬 수 있다. 또한, 기록되는 전위로서 "VD1-Vth"나 "VD2-Vth"를 일례로 들어 설명하였지만, 이들은 다치 데이터에 대응하는 데이터 전압이다. 따라서, 각 데이터 유지부에서 4비트의 데이터를 유지하는 경우, 16치의 "VD1-Vth"나 "VD2-Vth"를 취할 수 있다.
다음에, 도 30에 도시된 반도체 장치로부터의 정보의 판독 동작에 대하여 설명한다.
처음에, 노드(FG2)에 접속되는 데이터 유지부에 대한 데이터 전압의 판독 동작(이하 판독 동작 1이라고 함)에 대하여 설명한다.
판독 동작 1에서는, 프리차지를 수행하고 나서 전기적으로 부유 상태로 한 배선(4003)을 방전시킨다. 배선(4005)~배선(4008)을 로 레벨로 한다. 또한, 배선(4009)을 로 레벨로 하여, 전기적으로 부유 상태인 노드(FG2)의 전위를 "VD2-Vth"로 한다. 노드(FG2)의 전위가 저하됨으로써, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 전기적으로 부유 상태인 배선(4003)의 전위가 저하된다. 배선(4003)의 전위 저하에 따라, 트랜지스터(4100)의 Vgs가 작게 된다. 트랜지스터(4100)의 Vgs가 트랜지스터(4100)의 Vth가 되면, 트랜지스터(4100)를 흐르는 전류가 작게 된다. 즉, 배선(4003)의 전위가 노드(FG2)의 전위 "VD2-Vth"보다 Vth만큼 큰 값인 "VD2"가 된다. 이 배선(4003)의 전위는 노드(FG2)에 접속되는 데이터 유지부의 데이터 전압에 대응한다. 판독된 아날로그값의 데이터 전압은 A/D 변환하여, 노드(FG2)에 접속되는 데이터 유지부의 데이터를 취득한다.
즉, 프리차지 후의 배선(4003)을 부유 상태로 하고, 배선(4009)의 전위를 하이 레벨로부터 로 레벨로 전환함으로써 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 부유 상태에 있는 배선(4003)의 전위는 저하되어 "VD2"가 된다. 트랜지스터(4100)에서는, 노드(FG2)의 "VD2-Vth" 사이의 Vgs가 Vth가 되므로 전류가 정지된다. 그리고, 배선(4003)에는 기록 동작 2에서 기록된 "VD2"가 판독된다.
노드(FG2)에 접속되는 데이터 유지부의 데이터를 취득하면, 트랜지스터(4300)를 도통 상태로 하여 노드(FG2)의 "VD2-Vth"를 방전시킨다.
다음에, 노드(FG1)에 유지되는 전하를 노드(FG2)에 분배하고, 노드(FG1)에 접속되는 데이터 유지부의 데이터 전압을 노드(FG2)에 접속되는 데이터 유지부로 옮긴다. 여기서 배선(4001) 및 배선(4003)을 로 레벨로 한다. 배선(4006)을 하이 레벨로 한다. 또한, 배선(4005), 배선(4007)~배선(4009)을 로 레벨로 한다. 트랜지스터(4200)가 도통 상태가 됨으로써, 노드(FG1)의 전하가 노드(FG2)와의 사이에서 분배된다.
여기서, 전하가 분배된 후의 전위는 기록된 전위 "VD1-Vth"로부터 저하된다. 따라서, 용량 소자(4600)의 용량값은 용량 소자(4500)의 용량값보다 크게 해두는 것이 바람직하다. 또는, 노드(FG1)에 기록되는 전위 "VD1-Vth"는, 같은 데이터를 나타내는 전위 "VD2-Vth"보다 크게 하는 것이 바람직하다. 이와 같이, 용량값의 비율을 바꾸거나, 기록되는 전위를 미리 크게 해둠으로써, 전하가 분배된 후에 전위가 저하되는 것을 억제할 수 있다. 전하의 분배에 의한 전위의 변동에 대해서는 후술한다.
다음에, 노드(FG1)에 접속되는 데이터 유지부에 대한 데이터 전압의 판독 동작(이하 판독 동작 2라고 함)에 대하여 설명한다.
판독 동작 2에서는, 프리차지를 수행하고 나서 전기적으로 부유 상태로 한 배선(4003)을 방전시킨다. 배선(4005)~배선(4008)을 로 레벨로 한다. 또한, 배선(4009)은 프리차지 시에 하이 레벨로 하고, 그 후에 로 레벨로 한다. 배선(4009)을 로 레벨로 하여, 전기적으로 부유 상태인 노드(FG2)의 전위를 "VD1-Vth"로 한다. 노드(FG2)의 전위가 저하됨으로써, 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 전기적으로 부유 상태의 배선(4003)의 전위가 저하된다. 배선(4003)의 전위 저하에 따라, 트랜지스터(4100)의 Vgs가 작게 된다. 트랜지스터(4100)의 Vgs가 트랜지스터(4100)의 Vth가 되면, 트랜지스터(4100)를 흐르는 전류가 작게 된다. 즉, 배선(4003)의 전위가 노드(FG2)의 전위 "VD1-Vth"보다 Vth만큼 큰 값인 "VD1"이 된다. 이 배선(4003)의 전위는 노드(FG1)에 접속되는 데이터 유지부의 데이터 전압에 대응한다. 판독된 아날로그값의 데이터 전압은 A/D 변환하여, 노드(FG1)에 접속되는 데이터 유지부의 데이터를 취득한다. 이상이, 노드(FG1)에 접속되는 데이터 유지부에 대한 데이터 전압의 판독 동작이다.
즉, 프리차지 후의 배선(4003)을 부유 상태로 하고, 배선(4009)의 전위를 하이 레벨로부터 로 레벨로 전환함으로써 트랜지스터(4100)에 전류가 흐른다. 전류가 흐름으로써, 부유 상태에 있는 배선(4003)의 전위는 저하되어 "VD1"이 된다. 트랜지스터(4100)에서는, 노드(FG2)의 "VD1-Vth" 사이의 Vgs가 Vth가 되므로 전류가 정지된다. 그리고, 배선(4003)에는 기록 동작 1에서 기록된 "VD1"이 판독된다.
상술한 노드(FG1) 및 노드(FG2)로부터의 데이터 전압의 판독 동작에 의하여, 복수의 데이터 유지부로부터 데이터 전압을 판독할 수 있다. 예를 들어 노드(FG1) 및 노드(FG2)에 각각 4비트(16값)의 데이터를 유지함으로써 총 8비트(256값)의 데이터를 유지할 수 있다. 또한, 도 30에서는 제 1 층(4021)~제 3 층(4023)으로 이루어진 구성으로 하였으나, 층을 더 형성함으로써, 반도체 장치의 면적을 증대시키지 않고 기억 용량의 증가를 도모할 수 있다.
또한, 판독되는 전위를, 기록된 데이터 전압보다 Vth만큼 큰 전압으로서 판독할 수 있다. 따라서, 기록 동작에 기록된 "VD1-Vth"나 "VD2-Vth"의 Vth를 상쇄하여 판독하는 구성으로 할 수 있다. 이 결과, 메모리 셀당 기억 용량을 향상시킴과 함께, 판독되는 데이터를 정확한 데이터에 가깝게 할 수 있기 때문에, 데이터의 신뢰성을 우수하게 할 수 있다.
또한, 도 31은 도 30에 대응하는 반도체 장치의 단면도이다. 도 31에 도시된 반도체 장치는 트랜지스터(4100)~트랜지스터(4400)와, 용량 소자(4500)와, 용량 소자(4600)를 갖는다. 여기서 트랜지스터(4100)는 제 1 층(4021)에 형성되고, 트랜지스터(4200), 트랜지스터(4300), 및 용량 소자(4500)는 제 2 층(4022)에 형성되고, 트랜지스터(4400) 및 용량 소자(4600)는 제 3 층(4023)에 형성된다. 도 31에 도시된 반도체 장치에서는, 트랜지스터(4200)~트랜지스터(4400)로서, 상술한 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용한다. 또한, 도 32에 도시된 바와 같이, 트랜지스터(4200)~트랜지스터(4400)로서, 상술한 실시형태 3 또는 실시형태 4에 기재된 트랜지스터를 사용하여도 좋다.
여기서 트랜지스터(4200)~트랜지스터(4400)로서는 트랜지스터(3300)의 기재를, 트랜지스터(4100)로서는 트랜지스터(3200)의 기재를 참작할 수 있다. 또한, 이 외의 배선이나 절연체 등에 대해서도 도 24의 기재를 적절히 참작할 수 있다.
또한, 도 24에 도시된 반도체 장치의 용량 소자(3400)에서는 기판에 대하여 평행하게 도전층을 제공하여 용량 소자를 형성하는 구성으로 하였으나, 용량 소자(4500) 및 용량 소자(4600)에서는 트렌치 형상으로 도전층을 제공하여 용량 소자를 형성하는 구성으로 한다. 이런 구성으로 함으로써, 점유 면적이 같아도 큰 용량값을 확보할 수 있다.
본 실시형태에 기재되는 구성은, 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용될 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터 등을 사용한 촬상 장치의 일례에 대하여 설명한다.
<촬상 장치의 구성>
도 33의 (A)는 본 발명의 일 형태에 따른 촬상 장치(200)의 예를 도시한 평면도이다. 촬상 장치(200)는 화소부(210)와, 화소부(210)를 구동하기 위한 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)를 포함한다. 화소부(210)는 p행 q열(p 및 q는 2 이상의 정수)의 매트릭스 형태로 배치된 복수의 화소(211)를 갖는다. 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)는 각각 복수의 화소(211)에 접속되고, 복수의 화소(211)를 구동하기 위한 신호를 공급하는 기능을 갖는다. 또한, 본 명세서 등에 있어서, 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290) 모두 합쳐서 "주변 회로" 또는 "구동 회로"라고 하는 경우가 있다. 예를 들어, 주변 회로(260)는 주변 회로의 일부라고 할 수 있다.
또한, 촬상 장치(200)는 광원(291)을 갖는 것이 바람직하다. 광원(291)은 검출 광(P1)을 방사할 수 있다.
또한, 주변 회로는 논리 회로, 스위치, 버퍼, 증폭 회로, 및 변환 회로 중 적어도 하나를 갖는다. 또한, 주변 회로는, 화소부(210)를 형성하는 기판 위에 형성되어도 좋다. 또한, 주변 회로의 일부 또는 모두에 IC 칩 등 반도체 장치를 사용하여도 좋다. 또한, 주변 회로는 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290) 중 어느 하나 이상을 생략하여도 좋다.
또한, 도 33의 (B)에 도시된 바와 같이, 촬상 장치(200)가 갖는 화소부(210)에서, 화소(211)를 기울여 배치하여도 좋다. 화소(211)를 기울여 배치함으로써, 행 방향 및 열 방향의 화소 간격(피치)을 짧게 할 수 있다. 이로써, 촬상 장치(200)에 의한 촬상의 품질을 더 높일 수 있다.
<화소의 구성예 1>
촬상 장치(200)가 갖는 하나의 화소(211)를 복수의 부화소(212)로 구성하고, 각 부화소(212)에 특정한 파장역의 광을 투과시키는 필터(컬러 필터)를 조합함으로써, 컬러 화상 표시를 실현하기 위한 정보를 취득할 수 있다.
도 34의 (A)는 컬러 화상을 취득하기 위한 화소(211)의 일례를 도시한 평면도이다. 도 34의 (A)에 도시된 화소(211)는 적색(R) 파장역의 광이 투과되는 컬러 필터가 제공된 부화소(212)(아래에서 "부화소(212R)"라고도 함), 녹색(G) 파장역의 광이 투과되는 컬러 필터가 제공된 부화소(212)(아래에서 "부화소(212G)"라고도 함), 및 청색(B) 파장역의 광이 투과되는 컬러 필터가 제공된 부화소(212)(아래에서 "부화소(212B)"라고도 함)를 갖는다. 부화소(212)는 포토센서로서 기능할 수 있다.
부화소(212)(부화소(212R), 부화소(212G), 및 부화소(212B))는 배선(231), 배선(247), 배선(248), 배선(249), 배선(250)과 전기적으로 접속된다. 또한, 부화소(212R), 부화소(212G), 및 부화소(212B)는 각각 독립된 배선(253)에 접속된다. 또한, 본 명세서 등에서, 예를 들어 n번째 행의 화소(211)에 접속된 배선(248) 및 배선(249)을 각각 배선(248[n]) 및 배선(249[n])이라고 기재한다. 또한, 예를 들어 m번째 열의 화소(211)에 접속된 배선(253)을 배선(253[m])이라고 기재한다. 또한, 도 34의 (A)에 있어서, m번째 열의 화소(211)가 갖는 부화소(212R)에 접속되는 배선(253)을 배선(253[m]R), 부화소(212G)에 접속되는 배선(253)을 배선(253[m]G), 및 부화소(212B)에 접속되는 배선(253)을 배선(253[m]B)이라고 기재한다. 부화소(212)는 상술한 배선을 통하여 주변 회로와 전기적으로 접속된다.
또한, 촬상 장치(200)는, 인접한 화소(211)에 있어서의, 같은 파장역의 광을 투과시키는 컬러 필터가 제공된 부화소(212)끼리가 스위치를 통하여 서로 전기적으로 접속되는 구성을 갖는다. 도 34의 (B)에, n번째 행(n은 1 이상 p 이하의 정수) m번째 열(m은 1 이상 q 이하의 정수)에 배치된 화소(211)가 갖는 부화소(212)와, 상기 화소(211)에 인접되는 n+1번째 행 m번째 열에 배치된 화소(211)가 갖는 부화소(212)의 접속 예를 도시하였다. 도 34의 (B)에 있어서, n번째 행 m번째 열에 배치된 부화소(212R)와, n+1번째 행 m번째 열에 배치된 부화소(212R)가 스위치(201)를 통하여 전기적으로 접속된다. 또한, n번째 행 m번째 열에 배치된 부화소(212G)와, n+1번째 행 m번째 열에 배치된 부화소(212G)가 스위치(202)를 통하여 접속된다. 또한, n번째 행 m번째 열에 배치된 부화소(212B)와, n+1번째 행 m번째 열에 배치된 부화소(212B)가 스위치(203)를 통하여 전기적으로 접속된다.
또한, 부화소(212)에 사용하는 컬러 필터는 적색(R), 녹색(G), 청색(B)에 한정되지 않고, 각각 시안(C), 황색(Y), 마젠타(M)의 광을 투과시키는 컬러 필터가 사용되어도 좋다. 하나의 화소(211)에 3종류의 다른 파장역의 광을 검출하는 부화소(212)를 제공함으로써 풀 컬러 화상을 취득할 수 있다.
또는, 각각 적색(R), 녹색(G), 및 청색(B)의 광을 투과시키는 컬러 필터가 제공된 부화소(212)에 더하여, 황색(Y)의 광을 투과시키는 컬러 필터가 제공된 부화소(212)를 갖는 화소(211)를 사용하여도 좋다. 또는, 각각 시안(C), 황색(Y), 및 마젠타(M)의 광을 투과시키는 컬러 필터가 제공된 부화소(212)에 더하여, 청색(B)의 광을 투과시키는 컬러 필터가 제공된 부화소(212)를 갖는 화소(211)를 사용하여도 좋다. 하나의 화소(211)에 4종류의 다른 파장역의 광을 검출하는 부화소(212)를 제공함으로써, 취득한 화상의 색 재현성을 더 높일 수 있다.
또한, 예를 들어 도 34의 (A)에 있어서 적색의 파장역의 광을 검출하는 부화소(212), 녹색의 파장역의 광을 검출하는 부화소(212), 및 청색의 파장역의 광을 검출하는 부화소(212)의 화소수비(또는 수광 면적비)는 1:1:1이 아니라도 좋다. 예를 들어, 화소수비(수광 면적비)를 적색:녹색:청색=1:2:1로 하는 베이어(Bayer) 배열로 하여도 좋다. 또는, 화소수비(수광 면적비)를 적색:녹색:청색=1:6:1로 하여도 좋다.
또한, 화소(211)에 제공하는 부화소(212)는 하나라도 좋지만, 2개 이상이면 바람직하다. 예를 들어, 같은 파장역의 광을 검출하는 부화소(212)를 2개 이상 제공함으로써, 용장성을 높여 촬상 장치(200)의 신뢰성을 높일 수 있다.
또한, 가시광을 흡수 또는 반사하고 적외광을 투과시키는 IR(Infrared) 필터를 사용함으로써, 적외광을 검출하는 촬상 장치(200)를 구현할 수 있다.
또한, ND(ND: Neutral Density) 필터(감광 필터)를 사용하면, 광전 변환 소자(수광 소자)에 대량의 광이 입사되었을 때 발생되는 출력 포화를 방지할 수 있다. 감광(減光)량이 다른 ND 필터를 조합하여 사용함으로써 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
또한, 화소(211)에, 상술한 필터 이외에는 렌즈를 제공하여도 좋다. 여기서, 도 35의 단면도를 사용하여 화소(211), 필터(254), 및 렌즈(255)의 배치예를 설명한다. 렌즈(255)를 제공함으로써, 광전 변환 소자가 입사광을 효율적으로 수광할 수 있다. 구체적으로는, 도 35의 (A)에 도시된 바와 같이, 화소(211)에 형성된 렌즈(255), 필터(254)(필터(254R), 필터(254G), 및 필터(254B)), 및 화소 회로(230) 등을 통과시켜 광(256)을 광전 변환 소자(220)에 입사시키는 구조로 할 수 있다.
다만, 이점 쇄선으로 둘러싼 영역과 같이, 화살표로 나타낸 광(256)의 일부가 배선(257)의 일부에 의하여 차광되는 경우가 있다. 따라서, 도 35의 (B)에 도시된 바와 같이 광전 변환 소자(220) 측에 렌즈(255) 및 필터(254)를 배치함으로써 광전 변환 소자(220)에서 광(256)을 효율적으로 수광하는 구조로 하는 것이 바람직하다. 광전 변환 소자(220) 측으로부터 광(256)을 광전 변환 소자(220)에 입사시킴으로써, 검출 감도가 높은 촬상 장치(200)를 제공할 수 있다.
도 35에 도시된 광전 변환 소자(220)로서, pn형 접합 또는 pin형 접합이 형성된 광전 변환 소자를 사용하여도 좋다.
또한, 방사선을 흡수하여 전하를 발생시키는 기능을 갖는 물질을 사용하여 광전 변환 소자(220)를 형성하여도 좋다. 방사선을 흡수하여 전하를 발생시키는 기능을 갖는 물질로서는 셀레늄, 요오드화 납, 요오드화 수은, 비소화 갈륨, 텔루륨화 카드뮴, 카드뮴 아연 합금 등이 있다.
예를 들어, 광전 변환 소자(220)에 셀레늄을 사용하면 가시광이나 자외광, 적외광에 더하여 X선이나 감마선 등 폭넓은 파장역에 걸쳐 광 흡수 계수를 갖는 광전 변환 소자(220)를 구현할 수 있다.
여기서 촬상 장치(200)가 갖는 하나의 화소(211)는, 도 34에 도시된 부화소(212)에 더하여, 제 1 필터를 갖는 부화소(212)를 가져도 좋다.
<화소의 구성예 2>
아래에서는 실리콘을 사용한 트랜지스터와, 산화물 반도체를 사용한 트랜지스터를 사용하여 화소를 구성하는 일례에 대하여 설명한다.
도 36의 (A) 및 (B)는 촬상 장치를 구성하는 소자의 단면도이다. 도 36의 (A)에 도시된 촬상 장치는 실리콘 기판(300)에 제공된 실리콘을 사용한 트랜지스터(351), 트랜지스터(351) 위에 적층하여 배치된 산화물 반도체를 사용한 트랜지스터(352) 및 트랜지스터(353), 그리고 실리콘 기판(300)에 제공된 포토다이오드(360)를 포함한다. 각 트랜지스터 및 포토다이오드(360)는 다양한 플러그(370) 및 배선(371)과 전기적 접속을 갖는다. 또한, 포토다이오드(360)의 애노드(361)는 저저항 영역(363)을 통하여 플러그(370)와 전기적으로 접속된다. 또한, 산화물 반도체를 사용한 트랜지스터(352) 및 트랜지스터(353)에는, 도 36의 (A)에 도시된 바와 같이, 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용하여도 좋고, 도 37에 도시된 바와 같이 실시형태 3 또는 실시형태 4에 기재된 트랜지스터를 사용하여도 좋다.
또한, 촬상 장치는, 실리콘 기판(300)에 제공된 트랜지스터(351) 및 포토다이오드(360)를 갖는 층(310)과, 층(310)과 접촉하여 제공되고 배선(371)을 갖는 층(320)과, 층(320)과 접촉하여 제공되고 트랜지스터(352) 및 트랜지스터(353)를 갖는 층(330)과, 층(330)과 접촉하여 제공되고 배선(372) 및 배선(373)을 갖는 층(340)을 구비한다.
또한, 도 36의 (A)의 단면도의 일례는, 실리콘 기판(300)에서, 트랜지스터(351)가 형성된 면과 반대 측 면에 포토다이오드(360)의 수광면을 갖는 구성이다. 이러한 구성으로 함으로써, 각종 트랜지스터나 배선 등의 영향을 받지 않고 광로를 확보할 수 있다. 따라서, 개구율이 높은 화소를 형성할 수 있다. 또한, 포토다이오드(360)의 수광면을 트랜지스터(351)가 형성된 면과 같게 할 수도 있다.
또한, 산화물 반도체를 사용한 트랜지스터만 사용하여 화소를 구성하는 경우에는, 층(310)을, 산화물 반도체를 사용한 트랜지스터를 갖는 층으로 하면 좋다. 또는, 층(310)을 생략하고, 산화물 반도체를 사용한 트랜지스터만으로 화소를 구성하여도 좋다.
또한, 실리콘을 사용한 트랜지스터만을 사용하여 화소를 구성하는 경우에는 층(330)을 생략하면 좋다. 층(330)을 생략한 단면도의 일례를 도 36의 (B)에 도시하였다.
또한, 실리콘 기판(300)은 SOI 기판이어도 좋다. 또한, 실리콘 기판(300) 대신 저마늄, 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨, 비소화 알루미늄 갈륨, 인화 인듐, 질화 갈륨, 또는 유기 반도체를 갖는 기판을 사용할 수도 있다.
여기서, 트랜지스터(351) 및 포토다이오드(360)를 갖는 층(310)과, 트랜지스터(352) 및 트랜지스터(353)를 갖는 층(330) 사이에는 절연체(380)가 제공된다. 다만, 절연체(380)의 위치는 한정되지 않는다.
트랜지스터(351)의 채널 형성 영역 근방에 제공되는 절연체 내의 수소는 실리콘의 댕글링 본드를 종단하여, 트랜지스터(351)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(352) 및 트랜지스터(353) 등의 근방에 제공되는 절연체 내의 수소는 산화물 반도체 내에 캐리어를 생성하는 요인 중 하나가 되는 경우가 있다. 그러므로, 트랜지스터(352) 및 트랜지스터(353) 등의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체를 사용한 트랜지스터의 상층에 산화물 반도체를 사용한 트랜지스터를 적층하여 제공하는 경우, 이들 트랜지스터 사이에 수소를 블록하는 기능을 갖는 절연체(380)를 제공하는 것이 바람직하다. 절연체(380)보다 아래의 층에 수소를 가둠으로써, 트랜지스터(351)의 신뢰성을 향상시킬 수 있다. 또한, 절연체(380)보다 아래의 층으로부터 절연체(380)보다 위의 층으로 수소가 확산되는 것을 억제할 수 있기 때문에, 트랜지스터(352) 및 트랜지스터(353) 등의 신뢰성을 향상시킬 수 있다.
절연체(380)로서는, 예를 들어, 산소 또는 수소를 블록하는 기능을 갖는 절연체를 사용한다.
또한, 도 36의 (A)의 단면도에서, 층(310)에 제공되는 포토다이오드(360)와, 층(330)에 제공하는 트랜지스터를 중첩시키도록 형성할 수 있다. 이렇게 하면, 화소의 집적도를 높일 수 있다. 즉, 촬상 장치의 해상도를 높일 수 있다.
또한, 도 38의 (A1) 및 (B1)에 도시된 바와 같이, 촬상 장치의 일부 또는 전부를 만곡시켜도 좋다. 도 38의 (A1)은 촬상 장치를 도 38의 (A1) 중의 일점쇄선 X1-X2 방향으로 만곡시킨 상태를 도시한 것이다. 도 38의 (A2)는 도 38의 (A1) 중 일점쇄선 X1-X2를 따라 자른 부위의 단면도이다. 도 38의 (A3)은 도 38의 (A1) 중 일점쇄선 Y1-Y2를 따라 자른 부위의 단면도이다.
도 38의 (B1)은 촬상 장치를 도 38의 (B1) 중 일점쇄선 X3-X4 방향 및 일점쇄선 Y3-Y4 방향으로 만곡시킨 상태를 도시한 것이다. 도 38의 (B2)는 도 38의 (B1) 중 일점쇄선 X3-X4를 따라 자른 부위의 단면도이다. 도 38의 (B3)은, 도 38의 (B1) 중의 일점쇄선 Y3-Y4를 따라 자른 부위의 단면도이다.
촬상 장치를 만곡시킴으로써, 상(像)면 만곡이나 비점수차를 저감할 수 있다. 따라서, 촬상 장치와 조합하여 사용하는 렌즈 등의 광학 설계를 용이하게 할 수 있다. 예를 들어, 수차 보정을 위한 렌즈 수를 저감할 수 있으므로, 촬상 장치를 사용한 전자 기기 등의 소형화나 경량화를 구현할 수 있다. 또한, 촬상된 화상의 품질을 향상시킬 수 있다.
본 실시형태에 기재되는 구성은, 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용될 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터나 상술한 기억 장치 등의 반도체 장치를 포함하는 CPU의 일례에 대하여 설명한다.
<CPU의 구성>
도 39는, 상술한 트랜지스터를 일부에 사용한 CPU의 일례의 구성을 도시한 블록도이다.
도 39에 도시된 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록이 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 갖는다. 기판(1190)에는, 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공되어도 좋다. 물론, 도 39에 도시된 CPU는 상술한 구성이 간략화된 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다. 예를 들어, 도 39에 도시된 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수 포함하고, 각 코어가 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트 수는 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코딩된 명령을 바탕으로 각종 제어를 수행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU가 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호를 바탕으로 내부 클럭 신호를 생성하는 내부 클럭 생성부를 구비하고, 내부 클럭 신호를 상기 각종 회로에 공급한다.
도 39에 도시된 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서, 상술한 트랜지스터나 기억 장치 등을 사용할 수 있다.
도 39에 도시된 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)의 유지 동작의 선택을 수행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서, 플립플롭에 의한 데이터 유지를 수행할지 또는 용량 소자에 의한 데이터 유지를 수행할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 용량 소자에서의 데이터 유지가 선택되어 있는 경우, 용량 소자에 대한 데이터 재기록이 수행되고, 레지스터(1196) 내의 메모리 셀로의 전원 전압 공급을 정지할 수 있다.
도 40은 레지스터(1196)로서 사용할 수 있는 기억 소자(1200)의 회로도의 일례이다. 기억 소자(1200)는, 전원 차단에 의하여 기억 데이터가 휘발하는 회로(1201), 전원이 차단되어도 기억 데이터가 휘발하지 않는 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 용량 소자(1207), 및 선택 기능을 갖는 회로(1220)를 갖는다. 회로(1202)는 용량 소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 갖는다. 또한, 기억 소자(1200)는 필요에 따라, 다이오드, 저항 소자, 인덕터 등 기타 소자를 더 가져도 좋다.
여기서, 회로(1202)에는 상술한 기억 장치를 사용할 수 있다. 기억 소자(1200)로의 전원 전압 공급이 정지되었을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 GND(0V), 또는 트랜지스터(1209)가 오프 상태가 되는 전위가 계속 입력되는 구성으로 한다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다.
스위치(1203)가 하나의 도전형(예를 들어 n채널형)을 갖는 트랜지스터(1213)를 사용하여 구성되고 스위치(1204)가 상기 하나의 도전형과 반대의 도전형(예를 들어 p채널형)을 갖는 트랜지스터(1214)를 사용하여 구성된 예를 나타낸다. 여기서, 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태(즉 트랜지스터(1213)의 도통 상태 또는 비도통 상태)가 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1204)는 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태(즉 트랜지스터(1214)의 도통 상태 또는 비도통 상태)가 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 용량 소자(1208)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)로 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위(VDD)를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)와, 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 한 쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)로 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다.
또한, 용량 소자(1207) 및 용량 소자(1208)는, 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써 생략될 수도 있다.
트랜지스터(1209)의 게이트에는 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204)는, 제어 신호(WE)와 다른 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽 스위치의 제 1 단자와 제 2 단자 사이가 도통 상태일 때 다른 쪽 스위치의 제 1 단자와 제 2 단자 사이는 비도통 상태가 된다.
트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에는 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 40에서는, 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력되는 예를 도시하였다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리 소자(1206)에 의하여 그 논리값이 반전된 반전 신호가 되고 회로(1220)를 통하여 회로(1201)에 입력된다.
또한, 도 40에서는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되는 예를 도시하였지만, 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어, 회로(1201) 내에, 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
또한, 도 40에 있어서, 기억 소자(1200)에 사용되는 트랜지스터 중 트랜지스터(1209) 이외의 트랜지스터는, 산화물 반도체 이외의 반도체로 이루어지는 막 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실리콘막 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(1200)에 사용되는 모든 트랜지스터를, 채널이 산화물 반도체를 사용하여 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(1200)는 트랜지스터(1209) 외에도, 채널이 산화물 반도체를 사용하여 형성되는 트랜지스터를 포함하여도 좋고, 나머지 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 40에 있어서 회로(1201)에는, 예를 들어 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(1206)로서는, 예를 들어 인버터나 클럭드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서는 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에는, 회로(1201)에 기억된 데이터를, 회로(1202)에 제공된 용량 소자(1208)에 의하여 유지할 수 있다.
또한, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 매우 낮다. 그러므로, 상기 트랜지스터를 트랜지스터(1209)로서 사용함으로써, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호가 오랫동안 유지된다. 이로써, 기억 소자(1200)는 전원 전압의 공급이 정지된 동안에도 기억 내용(데이터)을 유지할 수 있다.
또한, 기억 회로는 스위치(1203) 및 스위치(1204)가 제공됨으로써 프리차지 동작을 수행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압 공급을 재개한 후에 회로(1201)가 이전의 데이터를 다시 유지할 때까지의 시간을 단축할 수 있다.
또한, 회로(1202)에 있어서, 용량 소자(1208)에 의하여 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 그러므로, 기억 소자(1200)로의 전원 전압 공급이 재개된 후, 용량 소자(1208)에 의하여 유지된 신호를 트랜지스터(1210)의 상태(도통 상태 또는 비도통 상태)로 변환하여 회로(1202)로부터 판독할 수 있다. 따라서, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 약간 변동되어도, 이전의 신호를 정확하게 판독할 수 있다.
프로세서가 갖는 레지스터나 캐시 메모리 등 기억 장치에 상술한 바와 같은 기억 소자(1200)를 사용함으로써, 전원 전압의 공급 정지로 인한 기억 장치 내의 데이터 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 짧은 시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에서 짧은 시간에도 전원을 정지할 수 있으므로 소비 전력을 억제할 수 있다.
기억 소자(1200)를 CPU에 사용하는 예를 설명하였지만, 기억 소자(1200)는 DSP(Digital Signal Processor), 커스텀 LSI 등의 LSI, RF(Radio Frequency) 디바이스에도 응용할 수 있다. 또한, FPGA(Field Programmable Gate Array)나 CPLD(Complex PLD) 등의 프로그래머블 논리 회로(PLD: Programmable Logic Device) 등의 LSI에도 응용될 수 있다.
본 실시형태에 기재되는 구성은, 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용될 수 있다.
(실시형태 9)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터 등을 사용한 표시 장치에 대하여 도 41~도 43을 사용하여 설명한다.
<표시 장치의 구성>
표시 장치에 사용할 수 있는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함) 등을 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(Electroluminescence), 유기 EL 등을 포함한다. 아래에서는, 표시 장치의 일례로서 EL 소자를 사용한 표시 장치(EL 표시 장치) 및 액정 소자를 사용한 표시 장치(액정 표시 장치)에 대하여 설명한다.
이하에 기재된 표시 장치는, 표시 소자가 밀봉 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등이 실장된 상태에 있는 모듈을 그 범주에 포함한다.
또한, 이하에 기재된 표시 장치는 화상 표시 디바이스 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC, TCP가 장착된 모듈, TCP 끝에 프린트 배선판을 갖는 모듈 또는 표시 소자에 COG 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치의 범주에 포함된다.
도 41은 본 발명의 일 형태에 따른 EL 표시 장치의 일례이다. 도 41의 (A)에, EL 표시 장치의 화소의 회로도를 도시하였다. 도 41의 (B)는 EL 표시 장치 전체를 도시한 상면도이다. 또한, 도 41의 (C)는 도 41의 (B)의 일점쇄선 M-N의 일부에 대응하는 M-N 단면이다.
도 41의 (A)는 EL 표시 장치에 사용되는 화소의 회로도의 일례이다.
또한, 본 명세서 등에 있어서는, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 대하여, 그 접속 대상을 특정하지 않아도, 당업자라면 발명의 일 형태를 구성하는 것은 가능한 경우가 있다. 즉, 접속 대상을 특정하지 않아도, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 접속 대상이 특정된 내용이, 본 명세서 등에 기재되어 있는 경우, 접속 대상을 특정하지 않는 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 특히 단자의 접속 대상으로서 복수의 개소가 상정될 경우에는, 그 단자의 접속 대상을 특정한 개소에 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 대해서만, 그 접속 대상을 특정함으로써, 발명의 일 형태를 구성하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에 있어서는, 어떤 회로에 대하여, 적어도 접속 대상을 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 또는, 어떤 회로에 대하여, 적어도 기능을 특정하면, 당업자라면 발명을 특정할 수 있는 경우가 있다. 즉, 기능을 특정하면, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 따라서, 어떤 회로에 대하여 기능이 특정되지 않더라도, 접속 대상이 특정된다면 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 또는, 어떤 회로에 대하여 접속 대상을 특정하지 않아도 기능을 특정하기만 하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다.
도 41의 (A)에 도시된 EL 표시 장치는 스위칭 소자(743), 트랜지스터(741), 용량 소자(742), 발광 소자(719)를 갖는다.
또한, 도 41의 (A) 등은 회로 구성의 일례이므로, 트랜지스터를 더 추가할 수 있다. 반대로, 도 41의 (A)의 각 노드에서 트랜지스터, 스위치, 수동 소자 등을 추가하지 않게 하는 것도 가능하다.
트랜지스터(741)의 게이트는 스위칭 소자(743)의 한쪽 단자 및 용량 소자(742)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(741)의 소스는 용량 소자(742)의 다른 쪽 전극과 전기적으로 접속되고, 발광 소자(719)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(741)의 드레인에는 전원 전위(VDD)가 공급된다. 스위칭 소자(743)의 다른 쪽 단자는 신호선(744)과 전기적으로 접속된다. 발광 소자(719)의 다른 쪽 전극에는 정전위가 공급된다. 또한, 정전위는 접지 전위(GND) 또는 그것보다 작은 전위로 한다.
스위칭 소자(743)로서는 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터를 사용함으로써, 화소의 면적을 작게 할 수 있고, 해상도가 높은 EL 표시 장치로 할 수 있다. 또한, 스위칭 소자(743)로서, 트랜지스터(741)와 동일 공정을 거쳐 제작된 트랜지스터를 사용하면, EL 표시 장치의 생산성을 높일 수 있다. 또한, 트랜지스터(741) 또는/및 스위칭 소자(743)로서는, 예를 들어 상술한 트랜지스터를 적용할 수 있다.
도 41의 (B)는 EL 표시 장치의 상면도이다. EL 표시 장치는 기판(700), 기판(750), 실재(734), 구동 회로(735), 구동 회로(736), 화소(737), 및 FPC(732)를 갖는다. 실재(734)는 화소(737), 구동 회로(735), 및 구동 회로(736)를 둘러싸도록 기판(700)과 기판(750) 사이에 배치된다. 또한, 구동 회로(735) 또는/및 구동 회로(736)를 실재(734) 외측에 배치하여도 좋다.
도 41의 (C)는 도 41의 (B)의 일점쇄선 M-N의 일부에 대응하는 EL 표시 장치의 단면도이다.
도 41의 (C)에는, 트랜지스터(741)로서, 기판(700) 위의 절연체(701)와, 절연체(701) 위의 도전체(702a)와, 도전체(702a) 위의 절연체(704)와, 절연체(704) 위에 있으며 도전체(702a)와 중첩되는 절연체(706a)와, 절연체(706a) 위의 반도체(706b)와, 반도체(706b) 위의 절연체(706c)와, 절연체(706c) 및 반도체(706b)에 제공된 영역(707a) 및 영역(707b)과, 절연체(706c) 위의 절연체(712)와, 절연체(712) 위의 도전체(714a)와, 절연체(706c) 위 및 도전체(714a) 위의 절연체(716)를 갖는 구조를 도시하였다. 또한, 트랜지스터(741)의 구조는 일례이고, 도 41의 (C)에 도시된 구조와 달라도 좋다. 예를 들어, 트랜지스터(741)는 도 41의 (C)에 도시된 바와 같이, 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용하여도 좋고, 도 43의 (A)에 도시된 바와 같이 실시형태 3 또는 실시형태 4에 기재된 트랜지스터를 사용하여도 좋다.
따라서, 도 41의 (C)에 도시된 트랜지스터(741)에서, 도전체(702a)는 게이트 전극으로서의 기능을 갖고, 절연체(712)는 게이트 절연체로서의 기능을 갖고, 영역(707a)은 소스로서의 기능을 갖고, 영역(707b)은 드레인으로서의 기능을 갖고, 절연체(712)는 게이트 절연체로서의 기능을 갖고, 도전체(714a)는 게이트 전극으로서의 기능을 갖는다. 또한, 반도체(706b)는 광의 조사에 의하여 전기 특성이 변동되는 경우가 있다. 따라서, 도전체(702a) 및 도전체(714a) 중 어느 하나 이상이 차광성을 가지면 바람직하다.
도 41의 (C)에는, 용량 소자(742)로서, 절연체(701) 위의 도전체(702b)와, 도전체(702b) 위의 절연체(704)와, 절연체(704) 위에 있으며 도전체(702b)와 중첩되는 영역(707a)과, 영역(707a) 위의 절연체(711)와, 절연체(711) 위에 있으며 영역(707a)과 중첩되는 도전체(714b)를 갖는 구조를 도시하였다.
용량 소자(742)에서, 도전체(702b) 및 도전체(714b)는 한쪽 전극으로서 기능하고, 영역(707a)은 다른 쪽 전극으로서 기능한다.
따라서, 용량 소자(742)는 트랜지스터(741)와 공통의 막을 사용하여 제작될 수 있다. 또한, 도전체(702a) 및 도전체(702b)를 동종의 도전체로 하는 것이 바람직하다. 이 경우, 도전체(702a) 및 도전체(702b)는 동일 공정을 거쳐 형성될 수 있다. 또한, 도전체(714a) 및 도전체(714b)를 동종의 도전체로 하는 것이 바람직하다. 이 경우, 도전체(714a) 및 도전체(714b)는 동일 공정을 거쳐 형성될 수 있다. 또한, 절연체(712) 및 절연체(711)를 동종의 절연체로 하는 것이 바람직하다. 이 경우, 절연체(712) 및 절연체(711)는 동일 공정을 거쳐 형성될 수 있다.
도 41의 (C)에 도시된 용량 소자(742)는 점유 면적당 용량이 큰 용량 소자이다. 따라서, 도 41의 (C)는 표시 품위가 높은 EL 표시 장치이다.
트랜지스터(741) 및 용량 소자(742) 위에는 절연체(720)가 배치된다. 여기서, 절연체(716) 및 절연체(720)는 트랜지스터(741)의 소스로서 기능하는 영역(707a)에 도달되는 개구부를 가져도 좋다. 절연체(720) 위에는 도전체(781)가 배치된다. 도전체(781)는 절연체(720)의 개구부를 통하여 트랜지스터(741)와 전기적으로 접속된다.
도전체(781) 위에는 도전체(781)에 도달되는 개구부를 갖는 격벽(784)이 배치된다. 격벽(784) 위에는 격벽(784)의 개구부에서 도전체(781)와 접촉하는 발광층(782)이 배치된다. 발광층(782) 위에는 도전체(783)가 배치된다. 도전체(781), 발광층(782), 및 도전체(783)와 중첩되는 영역이 발광 소자(719)가 된다.
여기까지는 EL 표시 장치의 예에 대하여 설명하였다. 다음에, 액정 표시 장치의 예에 대하여 설명한다.
도 42의 (A)는 액정 표시 장치의 화소의 구성예를 도시한 회로도이다. 도 42에 도시된 화소는 트랜지스터(751)와, 용량 소자(752)와, 한 쌍의 전극 사이에 액정이 충전된 소자(액정 소자)(753)를 갖는다.
트랜지스터(751)에서는, 소스 및 드레인 중 한쪽이 신호선(755)에 전기적으로 접속되고, 게이트가 주사선(754)에 전기적으로 접속된다.
용량 소자(752)에서는 한쪽 전극이 트랜지스터(751)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 다른 쪽 전극이 공통 전위를 공급하는 배선에 전기적으로 접속된다.
액정 소자(753)에서는 한쪽 전극이 트랜지스터(751)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 다른 쪽 전극이 공통 전위를 공급하는 배선에 전기적으로 접속된다. 또한, 상술한 용량 소자(752)의 다른 쪽 전극이 전기적으로 접속되는 배선에 공급되는 공통 전위와, 액정 소자(753)의 다른 쪽 전극에 공급되는 공통 전위가 달라도 좋다.
또한, 액정 표시 장치에 대해서도, 상면도는 EL 표시 장치와 마찬가지로 하여 설명한다. 도 41의 (B)의 일점 쇄선 M-N에 대응하는 액정 표시 장치의 단면도를 도 42의 (B)에 도시하였다. 도 42의 (B)에서, FPC(732)는 단자(731)를 통하여 배선(733a)과 접속된다. 또한, 배선(733a)에는 트랜지스터(751)를 구성하는 도전체 및 반도체 중 어느 하나와 동종의 도전체 또는 반도체를 사용하여도 좋다.
트랜지스터(751)에 대해서는 트랜지스터(741)에 대한 기재를 참조하기 바란다. 트랜지스터(751)도 트랜지스터(741)와 마찬가지로, 도 42의 (B)에 도시된 바와 같이, 실시형태 1 또는 실시형태 2에 기재된 트랜지스터를 사용하여도 좋고, 도 43의 (B)에 도시된 바와 같이 실시형태 3 또는 실시형태 4에 기재된 트랜지스터를 사용하여도 좋다. 또한, 용량 소자(752)에 대해서는 용량 소자(742)에 대한 기재를 참조하기 바란다. 또한, 도 42의 (B)에는 도 41의 (C)의 용량 소자(742)에 대응하는 용량 소자(752)의 구조를 도시하였지만, 이에 한정되지 않는다.
또한, 트랜지스터(751)의 반도체에 산화물 반도체를 사용한 경우, 오프 전류가 매우 작은 트랜지스터로 할 수 있다. 따라서, 용량 소자(752)에 유지된 전하가 누설되기 어렵고, 액정 소자(753)에 인가되는 전압을 오랫동안 유지할 수 있다. 그러므로, 움직임이 적은 동영상이나 정지 화상을 표시할 때 트랜지스터(751)를 오프 상태로 함으로써, 트랜지스터(751)의 동작을 위한 전력이 불필요하게 되어, 소비 전력이 작은 액정 표시 장치로 할 수 있다. 또한, 용량 소자(752)의 점유 면적을 작게 할 수 있으므로, 개구율이 높은 액정 표시 장치, 또는 고정세(高精細) 액정 표시 장치를 제공할 수 있다.
트랜지스터(751) 및 용량 소자(752) 위에는 절연체(721)가 배치된다. 여기서, 절연체(721)는 트랜지스터(751)에 도달되는 개구부를 갖는다. 절연체(721) 위에는 도전체(791)가 배치된다. 도전체(791)는 절연체(721)의 개구부를 통하여 트랜지스터(751)와 전기적으로 접속된다.
도전체(791) 위에는 배향막으로서 기능하는 절연체(792)가 배치된다. 절연체(792) 위에는 액정층(793)이 배치된다. 액정층(793) 위에는 배향막으로서 기능하는 절연체(794)가 배치된다. 절연체(794) 위에는 스페이서(795)가 배치된다. 스페이서(795) 및 절연체(794) 위에는 도전체(796)가 배치된다. 도전체(796) 위에는 기판(797)이 배치된다.
또한, 액정의 구동 방식으로서는 TN(Twisted Nematic) 모드, STN(Super Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, 게스트 호스트 모드, 블루상(Blue Phase) 모드 등이 있다. 다만, 이에 한정되지 않고, 구동 방법으로서 다양한 것을 이용할 수 있다.
상술한 구조로 함으로써 점유 면적이 작은 용량 소자를 갖는 표시 장치를 제공할 수 있거나, 또는 표시 품위가 높은 표시 장치를 제공할 수 있다. 또는, 고정세 표시 장치를 제공할 수 있다.
예를 들어, 본 명세서 등에서 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는 다양한 형태를 가질 수 있고, 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 예를 들어, 백색, 적색, 녹색, 또는 청색 등의 발광 다이오드(LED: Light Emitting Diode), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical systems)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), IMOD(간섭 변조) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등의 적어도 하나를 갖는다. 이들 외에도, 전기적 또는 자기적 작용에 의하여 명암비, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 가져도 좋다.
EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, FED(field emission display) 또는 SED 방식 평면형 디스플레이(SED: surface-conduction electron-emitter display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하는 경우에는, 화소 전극의 일부 또는 전부가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전부가 알루미늄, 은 등을 갖도록 하면 좋다. 또한, 이 경우에는 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비 전력을 더 저감할 수 있다.
또한, LED를 사용하는 경우, LED의 전극이나 질화물 반도체 아래에 그래핀이나 그래파이트를 배치하여도 좋다. 그래핀이나 그래파이트는 복수의 층을 중첩시켜 다층막으로 하여도 좋다. 이와 같이 그래핀이나 그래파이트를 제공하면 그 위에 질화물 반도체(예를 들어 결정을 갖는 n형 GaN 반도체) 등을 용이하게 성막할 수 있다. 또한 그 위에 결정을 갖는 p형 GaN 반도체 등을 제공하여 LED를 구성할 수 있다. 또한, 그래핀이나 그래파이트와, 결정을 갖는 n형 GaN 반도체 사이에 AlN층을 제공하여도 좋다. 또한, LED가 갖는 GaN 반도체는 MOCVD로 성막되어도 좋다. 다만, 그래핀을 제공함으로써, LED가 갖는 GaN 반도체는 스퍼터링법으로 성막될 수도 있다.
본 실시형태에 기재되는 구성은, 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용될 수 있다.
(실시형태 10)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터 등을 사용한 전자 기기에 대하여 설명한다.
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하여 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용될 수 있다. 이 외에도 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서 휴대 전화, 게임기(휴대용 게임기를 포함함), 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 44에 도시하였다.
도 44의 (A)에 도시된 휴대용 게임기는 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 44의 (A)에 도시된 휴대용 게임기는 2개의 표시부(903) 및 표시부(904)를 갖지만, 휴대용 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 44의 (B)에 도시된 휴대 정보 단말은 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 갖는다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공되어 있다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은 접속부(915)에 의하여 연결되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 접속부(915)로 조절이 가능하다. 제 1 표시부(913)에 표시되는 영상을 접속부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 한쪽에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은 포토센서라고도 하는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수도 있다.
도 44의 (C)에 도시된 노트북 퍼스널 컴퓨터는 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 44의 (D)에 도시된 전기 냉동 냉장고는 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 갖는다.
도 44의 (E)에 도시된 비디오 카메라는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공되어 있다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의하여 연결되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)로 조절이 가능하다. 표시부(943)에 표시되는 영상을 접속부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
도 44의 (F)에 도시된 자동차는 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 갖는다.
본 실시형태에 기재되는 구성은, 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용될 수 있다.
또한, 이상의 실시형태에 있어서, 본 발명의 일 형태에 대하여 설명하였다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다. 즉, 본 실시형태 및 다른 실시형태에서는 다양한 발명의 형태가 기재되어 있는데, 본 발명의 일 형태는 특정한 형태에 한정되지 않는다. 예를 들어 본 발명의 일 형태로서 트랜지스터의 채널 형성 영역, 소스 영역, 드레인 영역 등이 산화물 반도체를 갖는 경우를 예시하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 영역이나 드레인 영역 등은 다양한 반도체를 가져도 좋다. 경우 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 영역이나 드레인 영역 등은 예를 들어, 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등 중 적어도 하나를 가져도 좋다. 또는 예를 들어, 경우 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 영역이나 드레인 영역 등은 산화물 반도체를 갖지 않아도 된다.
10: 트랜지스터
12: 트랜지스터
13: 트랜지스터
14: 트랜지스터
20: 트랜지스터
22: 트랜지스터
23: 트랜지스터
24: 트랜지스터
100: 기판
101: 절연체
102: 도전체
103: 절연체
104: 절연체
106a: 절연체
106b: 반도체
106c: 절연체
107a: 저저항 영역
107b: 저저항 영역
108a: 도전체
108b: 도전체
112: 절연체
114: 도전체
115: 절연체
116: 절연체
118: 절연체
126a: 영역
126b: 영역
126c: 영역
200: 촬상 장치
201: 스위치
202: 스위치
203: 스위치
210: 화소부
211: 화소
212: 부화소
212B: 부화소
212G: 부화소
212R: 부화소
220: 광전 변환 소자
230: 화소 회로
231: 배선
247: 배선
248: 배선
249: 배선
250: 배선
253: 배선
254: 필터
254B: 필터
254G: 필터
254R: 필터
255: 렌즈
256: 광
257: 배선
260: 주변 회로
270: 주변 회로
280: 주변 회로
290: 주변 회로
291: 광원
300: 실리콘 기판
310: 층
320: 층
330: 층
340: 층
351: 트랜지스터
352: 트랜지스터
353: 트랜지스터
360: 포토다이오드
361: 애노드
363: 저저항 영역
370: 플러그
371: 배선
372: 배선
373: 배선
380: 절연체
450: 반도체 기판
452: 절연체
454: 도전체
456: 영역
460: 영역
462: 절연체
464: 절연체
466: 절연체
468: 절연체
472a: 영역
472b: 영역
474a: 도전체
474b: 도전체
474c: 도전체
476a: 도전체
476b: 도전체
478a: 도전체
478b: 도전체
478c: 도전체
480a: 도전체
480b: 도전체
480c: 도전체
489: 절연체
490: 절연체
491: 절연체
492: 절연체
493: 절연체
494: 절연체
495: 절연체
496a: 도전체
496b: 도전체
496c: 도전체
496d: 도전체
498a: 도전체
498b: 도전체
498c: 도전체
504: 도전체
507a: 영역
507b: 영역
511: 절연체
514: 도전체
700: 기판
701: 절연체
702a: 도전체
702b: 도전체
704: 절연체
706a: 절연체
706b: 반도체
706c: 절연체
707a: 영역
707b: 영역
711: 절연체
712: 절연체
714a: 도전체
714b: 도전체
716: 절연체
719: 발광 소자
720: 절연체
721: 절연체
731: 단자
732: FPC
733a: 배선
734: 실재
735: 구동 회로
736: 구동 회로
737: 화소
741: 트랜지스터
742: 용량 소자
743: 스위칭 소자
744: 신호선
750: 기판
751: 트랜지스터
752: 용량 소자
753: 액정 소자
754: 주사선
755: 신호선
781: 도전체
782: 발광층
783: 도전체
784: 격벽
791: 도전체
792: 절연체
793: 액정층
794: 절연체
795: 스페이서
796: 도전체
797: 기판
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
931: 하우징
932: 냉장실용 도어
933: 냉동실용 도어
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 차체
952: 차륜
953: 대시보드
954: 라이트
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
1200: 기억 소자
1201: 회로
1202: 회로
1203: 스위치
1204: 스위치
1206: 논리 소자
1207: 용량 소자
1208: 용량 소자
1209: 트랜지스터
1210: 트랜지스터
1213: 트랜지스터
1214: 트랜지스터
1220: 회로
2100: 트랜지스터
2200: 트랜지스터
3001: 배선
3002: 배선
3003: 배선
3004: 배선
3005: 배선
3200: 트랜지스터
3300: 트랜지스터
3400: 용량 소자
4001: 배선
4003: 배선
4005: 배선
4006: 배선
4007: 배선
4008: 배선
4009: 배선
4021: 층
4022: 층
4023: 층
4100: 트랜지스터
4200: 트랜지스터
4300: 트랜지스터
4400: 트랜지스터
4500: 용량 소자
4600: 용량 소자
5100: 펠릿
5120: 기판
5161: 영역

Claims (15)

  1. 반도체 장치에 있어서,
    제 1 절연체;
    상기 제 1 절연체 위의 산화물 반도체;
    상기 산화물 반도체 위의 제 2 절연체;
    상기 제 2 절연체 위의 제 3 절연체;
    상기 제 3 절연체 위의 제 1 도전체;
    상기 제 1 도전체 위에 있고, 상기 제 2 절연체의 상면에 접촉하는 제 4 절연체; 및
    상기 제 4 절연체 위의 제 5 절연체를 포함하고,
    상기 제 1 도전체는 상기 제 2 절연체 및 상기 제 3 절연체를 개재하여 상기 산화물 반도체와 중첩되고,
    상면으로부터 봤을 때, 상기 제 1 절연체의 외주 및 상기 제 2 절연체의 외주가 상기 산화물 반도체의 외주보다 외측에 있고,
    상기 제 4 절연체는 제 1 원소를 포함하고,
    상기 제 2 절연체는 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하고,
    상기 제 1 영역과 상기 제 1 도전체는 서로 중첩되고,
    상기 제 2 영역과 상기 제 1 도전체의 제 1 단부는 서로 중첩되고,
    상기 제 3 영역과 상기 제 1 도전체의 제 2 단부는 서로 중첩되고,
    상기 제 2 영역 및 상기 제 3 영역 각각은 상기 제 1 영역보다 상기 제 1 원소의 농도가 높은, 반도체 장치.
  2. 삭제
  3. 반도체 장치에 있어서,
    제 1 절연체;
    상기 제 1 절연체 위의 산화물 반도체;
    상기 산화물 반도체 위의 제 2 절연체;
    상기 제 2 절연체 위의 제 3 절연체;
    상기 제 3 절연체 위의 제 1 도전체;
    상기 제 1 도전체의 측면 및 상기 제 2 절연체의 상면 각각에 접촉하는 제 4 절연체; 및
    상기 제 1 도전체 및 상기 제 4 절연체 위에 있고, 상기 제 2 절연체의 상면에 접촉하는 제 5 절연체를 포함하고,
    상기 제 1 도전체는 상기 제 2 절연체 및 상기 제 3 절연체를 개재하여 상기 산화물 반도체와 중첩되고,
    상면으로부터 봤을 때, 상기 제 1 절연체의 외주 및 상기 제 2 절연체의 외주 각각이 상기 산화물 반도체의 외주보다 외측에 있고,
    상기 제 5 절연체는 제 1 원소를 포함하고,
    상기 제 2 절연체는 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하고,
    상기 제 1 도전체 또는 상기 제 4 절연체는 상기 제 1 영역과 중첩되고,
    상기 제 2 영역과 상기 제 1 도전체의 제 1 단부는 서로 중첩되고,
    상기 제 3 영역과 상기 제 1 도전체의 제 2 단부는 서로 중첩되고,
    상기 제 2 영역 및 상기 제 3 영역 각각은 상기 제 1 영역보다 상기 제 1 원소의 농도가 높은, 반도체 장치.
  4. 삭제
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1 원소는 알루미늄, 붕소, 마그네슘, 실리콘, 타이타늄, 바나듐, 크로뮴, 니켈, 아연, 갈륨, 저마늄, 이트륨, 지르코늄, 나이오븀, 몰리브데넘, 인듐, 주석, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 및 텅스텐으로 이루어지는 그룹 중에서 선택되는 하나인, 반도체 장치.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 산화물 반도체는 산소 및 제 2 원소를 포함하고,
    상기 제 1 절연체 및 상기 제 2 절연체 중 하나는 산소 및 상기 제 2 원소를 포함하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 원소는 갈륨인, 반도체 장치.
  8. 제 3 항에 있어서,
    상기 제 1 영역은 제 1 부분 및 제 2 부분을 포함하고,
    상기 제 1 부분과 상기 제 1 도전체는 서로 중첩되고,
    상기 제 2 부분과 상기 제 4 절연체는 서로 중첩되고,
    상기 제 2 부분은 상기 제 1 부분보다 제 3 원소의 농도가 높고,
    상기 제 3 원소는 헬륨, 네온, 아르곤, 크립톤, 제논, 붕소, 질소, 불소, 인, 염소, 및 비소로 이루어지는 그룹 중에서 선택되는 하나인, 반도체 장치.
  9. 제 1 항 또는 제 3 항에 있어서,
    기판과 상기 제 1 절연체 사이의 제 6 절연체를 더 포함하고,
    상기 제 6 절연체는 볼록부를 포함하고,
    상면으로부터 봤을 때, 상기 제 6 절연체의 상기 볼록부의 외주는 상기 산화물 반도체의 상기 외주보다 내측에 있는, 반도체 장치.
  10. 제 1 항 또는 제 3 항에 있어서,
    기판과 상기 제 1 절연체 사이의 제 6 절연체; 및
    상기 기판과 상기 제 6 절연체 사이의 제 2 도전체를 더 포함하고,
    상기 산화물 반도체는 상기 제 6 절연체 및 상기 제 1 절연체를 개재하여 상기 제 2 도전체와 중첩되는, 반도체 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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