JP2019016681A

JP2019016681A - 記憶装置

Info

Publication number: JP2019016681A
Application number: JP2017132566A
Authority: JP
Inventors: 達也大貫; tatsuya Onuki
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2017-07-06
Filing date: 2017-07-06
Publication date: 2019-01-31

Abstract

【課題】メモリセルの面積を縮小化し、単位面積あたりの記憶容量を高めることができる記憶装置を提供する。或いは、データの読み出しの精度を高めることができる記憶装置を提供する。【解決手段】第１のトランジスタと、第２のトランジスタと、容量素子と、をセルに有し、第１のトランジスタは、容量素子の第１の電極への第１の信号の供給を制御する機能を有し、第２のトランジスタは、容量素子の第２の電極への第２の信号の供給を制御する機能を有し、第１のトランジスタの第１のゲート電極は、ワード線に電気的に接続され、第２のトランジスタの第２のゲート電極は、ワード線に電気的に接続される。また、第１のトランジスタは、第１の酸化物半導体膜にチャネル形成領域を有し、第２のトランジスタは、第２の酸化物半導体膜にチャネル形成領域を有していても良い。【選択図】図１

Description

本発明の一態様は、記憶装置と当該記憶装置を用いた半導体装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）では、ビット線の電位の変化をセンスアンプで増幅することでメモリセルからデータを読み出す。そのため、センスアンプの感度を考慮して駆動電圧、容量素子の容量値、ビット線の寄生容量を調整することが肝要である。一対のメモリセルで１ビットの情報を記憶するツインセル方式のＤＲＡＭは、シングルセル方式に比べて、データの書き込みと読み出しに必要な電荷量を少なくすることができるため、データの保持時間を長くすることができ、低い駆動電圧でデータの書き込みと読み出しを高速で行うことができる。

下記の特許文献１では、１ビットのデータを２メモリセルで記憶するツインセルモードＤＲＡＭのレイアウトについて、開示されている。

特開２００４−１９３４８３号公報

本発明の一態様は、メモリセルの面積を縮小化し、単位面積あたりの記憶容量を高めることができる記憶装置の提供を課題の一つとする。或いは、本発明の一態様は、データの読み出しの精度を高めることができる記憶装置の提供を課題の一つとする。或いは、本発明の一態様は、メモリセルの面積を縮小化し、データの読み出しの精度を高めることができる記憶装置の提供を課題の一つとする。或いは、本発明の一態様は、高い信頼性を有する半導体装置の提供を課題の一つとする。或いは、本発明の一態様は、集積度の高い半導体装置の提供を課題の一つとする。或いは、本発明の一態様は、小型化を実現することができる半導体装置の提供を、課題の一つとする。

なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様にかかる記憶装置は、第１のトランジスタと、第２のトランジスタと、容量素子と、をセルに有し、第１のトランジスタは、容量素子の第１の電極への第１の信号の供給を制御する機能を有し、第２のトランジスタは、容量素子の第２の電極への第２の信号の供給を制御する機能を有し、第１のトランジスタの第１のゲート電極は、ワード線に電気的に接続され、第２のトランジスタの第２のゲート電極は、ワード線に電気的に接続される。また、第１のトランジスタは、第１の酸化物半導体膜にチャネル形成領域を有し、第２のトランジスタは、第２の酸化物半導体膜にチャネル形成領域を有していても良い。

さらに、本発明の一態様にかかる記憶装置では、第１の信号の電位と第２の信号の電位とは、互いに極性が反転していても良い。

さらに、本発明の一態様にかかる記憶装置では、第１のトランジスタの第３のゲート電極は、第１の酸化物半導体膜を介して第１のゲート電極と重なる領域を有し、第２のトランジスタの第４のゲート電極は、第２の酸化物半導体膜を介して第２のゲート電極と重なる領域を有していても良い。

さらに、本発明の一態様にかかる記憶装置では、第１の酸化物半導体膜は、第１のゲート電極と重ならず、かつ、第１の酸化物半導体膜の表面及び側面を含む第１の領域を有し、第１の領域は、容量素子の第１の電極としての機能を有し、第１の領域は、第１の酸化物半導体膜の主成分とは異なる金属を含み、金属は、アルミニウム、ルテニウム、チタン、タンタル、タングステン、又はクロムであっても良い。

本発明の一態様により、レイアウト面積を小さく抑え、単位面積あたりの記憶容量を高めることができる記憶装置を、実現することができる。或いは、本発明の一態様により、データの読み出しの精度を高めることができる記憶装置、実現することができる。或いは、本発明の一態様により、メモリセルの面積を縮小化し、データの読み出しの精度を高めることができる記憶装置を、実現することができる。或いは、本発明の一態様により、高い信頼性を有する半導体装置を実現することができる。或いは、本発明の一態様は、集積度の高い半導体装置を実現することができる。或いは、本発明の一態様により、小型化を実現することができる半導体装置を、実現することができる。

なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

セルの構成を示す図。記憶装置の構成を示す図。セルアレイのタイミングチャートを示す図。セルの構成を示す図。記憶装置の構成を示す図。トランジスタの構成を示す図。トランジスタの構成を示す図。トランジスタの構成を示す図。トランジスタの構成を示す図。セルの構成を示す図。セルの構成を示す図。セルの構成を示す図。セルの構成を示す図。セルの構成を示す図。セルの構成を示す図。セルの構成を示す図。セルの構成を示す図。セルの構成を示す図。セルアレイの構成を示す図。リムーバブル記憶装置の構成例を示す模式図。情報処理システムの構成例を示す機能ブロック図。電子機器の構成例を示す模式図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明の一態様の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、マイクロコントローラ、２次電池などのバッテリーの制御回路または保護回路などの、記憶装置を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）等や、記憶装置を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。

なお、本発明の一態様に係る記憶装置には、データを記憶することができるセルと、複数のセルが設けられたセルアレイと、セルアレイの駆動を制御する駆動回路がセルアレイに電気的に接続された記憶装置と、当該記憶装置がパッケージングされたＩＣチップなどの電子部品と、プリント基板等の電子回路基板に当該電子部品が実装されたメモリモジュールと、をその範疇に含める。

図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。

また、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。

（実施の形態１）
図１に、本発明の一態様に係る記憶装置の、セル１０の構成を一例として示す。図１（Ａ）に示すセル１０は、トランジスタ１１ａ、トランジスタ１１ｂ、及び容量素子１２を有する。また、セル１０には、ビット線としての機能を有する配線ＢＬａと、ビット線としての機能を有する配線ＢＬｂとが、電気的に接続されている。セル１０には、配線ＢＬａを介してデータを含む第１の信号が入力され、セル１０に保持されているデータは配線ＢＬａを介して出力される。同様に、セル１０には、配線ＢＬｂを介してデータを含む第２の信号が入力され、セル１０に保持されているデータは配線ＢＬｂを介して出力される。

トランジスタ１１ａは、セル１０への第１の信号の入力を制御する機能を有する。具体的には、トランジスタ１１ａは、容量素子１２が有する第１の電極への第１の信号の供給を制御する機能を有する。また、トランジスタ１１ｂは、セル１０への第２の信号の入力を制御する機能を有する。具体的には、トランジスタ１１ｂは、容量素子１２が有する第２の電極への第２の信号の供給を制御する機能を有する。

具体的に、図１（Ａ）に示すセル１０では、トランジスタ１１ａのソース又はドレインの一方が配線ＢＬａに電気的に接続されている。また、トランジスタ１１ａのソース又はドレインの他方が容量素子１２の第１の電極に電気的に接続されている。トランジスタ１１ｂのソース又はドレインの一方が配線ＢＬｂに電気的に接続されている。トランジスタ１１ｂのソース又はドレインの他方が容量素子１２の第２の電極に電気的に接続されている。

また、図１（Ａ）に示すセル１０では、トランジスタ１１ａのゲートが、ワード線としての機能を有する配線ＷＬに電気的に接続されている。また、トランジスタ１１ｂのゲートも配線ＷＬに電気的に接続されている。なお、図１（Ａ）に示すセル１０では、トランジスタ１１ａのゲートとトランジスタ１１ｂのゲートとが、互いに電気的に接続されている場合を例示しているが、トランジスタ１１ａのゲートとトランジスタ１１ｂのゲートとが、互いに異なる配線ＷＬに電気的に接続されていても良い。

セル１０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。

そして、図１（Ａ）に示すセル１０では、第１の信号が有するデータの真理値と、第２の信号が有するデータの真理値とが、互いに異なるものとする。例えば、第１の信号と第２の信号のいずれか一方が有するデータの真理値が’０’の場合、他方のデータの真理値は’１’であるものとする。具体的には、第１の信号の電位の極性と、第２の信号の電位の極性とは、互いに反転している。

図１（Ａ）に示すセル１０にデータを書き込む際、トランジスタ１１ａ及びトランジスタ１１ｂがオンになる（導通状態になる）ような電位を配線ＷＬに供給する。そして、トランジスタ１１ａ及びトランジスタ１１ｂがオンの状態において配線ＢＬａに第１の信号を入力し、配線ＢＬｂに第２の信号を入力することにより、第１の信号の電位を容量素子１２の第１の電極に供給し、第２の信号の電位を容量素子１２の第２の電極に供給することができる。

例えば、第１の信号の真理値が’１’でその電位がハイレベルであり、第２の信号の真理値が’０’でその電位がローレベルであるとき、容量素子１２には、第１の信号と第２の信号の電位差に対応する電荷が蓄積される。次いで、トランジスタ１１ａ及びトランジスタ１１ｂがオフになる（非導通状態になる）ような電位を配線ＷＬに供給する。そして、トランジスタ１１ａ及びトランジスタ１１ｂがオフの状態になることで、容量素子１２に蓄積された電荷が保持される。

図１（Ａ）に示すセル１０からデータを読み出す際、配線ＢＬａ及び配線ＢＬｂをプリチャージする。具体的には、配線ＢＬａ及び配線ＢＬｂに所定の電位ＶＲを供給することで、プリチャージを行う。電位ＶＲは、電位ＶＳＳよりも高く、電位ＶＤＤよりも低いことが望ましい。プリチャージ終了した後、トランジスタ１１ａ及びトランジスタ１１ｂがオンになるような電位を配線ＷＬに供給することで、トランジスタ１１ａ及びトランジスタ１１ｂをオンにする。上記動作により、容量素子１２と配線ＢＬａ及び配線ＢＬｂとの間で電荷の移動が起こり、容量素子１２に保持されていた電荷量に従って配線ＢＬａ及び配線ＢＬｂの電位が変動する。

そして、配線ＢＬａ及び配線ＢＬｂの電位差には、第１の信号が有するデータの真理値と、第２の信号が有するデータの真理値とが反映されているので、当該電位差を用いることで第１の信号のデータ及び第２の信号のデータに相当する１ビット分のデータを読み取ることができる。

なお、一対のセルで１ビットの情報を記憶するツインセル方式の記憶装置に比べて、図１（Ａ）のセル１０で例示するような本発明の一態様に係る記憶装置では、面積あたりの静電容量を高めることができる。或いは、当該ツインセル方式の記憶装置に比べて、図１（Ａ）のセル１０で例示するような本発明の一態様に係る記憶装置では、面積あたりの静電容量が同じであっても、一対のセルが有する２つの容量素子のトータルの占有面積よりも、容量素子１２の占有面積を小さく抑えることができる。

なお、本発明の一態様に係る記憶装置では、バックゲートを有するトランジスタをセル１０に用いていても良い。図１（Ｂ）に示すセル１０は、図１（Ａ）に示すセル１０において、トランジスタ１１ａ及びトランジスタ１１ｂにそれぞれバックゲートを設けた構成に相当する。具体的に、図１（Ｂ）に示すセル１０では、トランジスタ１１ａのバックゲートが配線ＢＧＬａに電気的に接続されており、トランジスタ１１ｂのバックゲートが配線ＢＧＬｂに電気的に接続されている。

トランジスタ１１ａ及びトランジスタ１１ｂは、バックゲートの電位を変化させることでその閾値電圧制御することができる。例えば、配線ＢＧＬａ及び配線ＢＧＬｂの電位をマイナス方向にシフトさせることで閾値電圧Ｖｔｈをプラス方向にシフトさせることができ、配線ＢＧＬａ及び配線ＢＧＬｂの電位をプラス方向にシフトさせることで閾値電圧Ｖｔｈをマイナス方向にシフトさせることができる。

例えば、トランジスタ１１ａ及びトランジスタ１１ｂがｎチャネル型である場合、セル１０にデータを書き込む際に、配線ＢＧＬａ及び配線ＢＧＬｂの電位をプラス方向にシフトさせることで閾値電圧Ｖｔｈをマイナス方向にシフトさせ、トランジスタ１１ａ及びトランジスタ１１ｂのオン電流を高めるようにしても良い。上記構成により、セル１０へのデータの書き込みを高速で行うことができる。トランジスタ１１ａ及びトランジスタ１１ｂがｐチャネル型である場合は、セル１０にデータを書き込む際に、配線ＢＧＬａ及び配線ＢＧＬｂの電位をマイナス方向にシフトさせることで閾値電圧Ｖｔｈをプラス方向にシフトさせれば、同様の効果を得ることができる。

また、セル１０からデータを読み出す際にも、セル１０にデータを書き込む際と同様に配線ＢＧＬａ及び配線ＢＧＬｂの電位を制御することで、セル１０からのデータの読み出しを高速で行うことができる。

また、トランジスタ１１ａ及びトランジスタ１１ｂがｎチャネル型である場合、セル１０にデータを保持する際に、配線ＢＧＬａ及び配線ＢＧＬｂの電位をマイナス方向にシフトさせることで閾値電圧Ｖｔｈをプラス方向にシフトさせ、トランジスタ１１ａ及びトランジスタ１１ｂのオフ電流を低くするようにしても良い。上記構成により、セル１０におけるデータの保持時間を長く確保することができる。トランジスタ１１ａ及びトランジスタ１１ｂがｐチャネル型である場合は、セル１０にデータを保持する際に、配線ＢＧＬａ及び配線ＢＧＬｂの電位をプラス方向にシフトさせることで閾値電圧Ｖｔｈをマイナス方向にシフトさせれば、同様の効果を得ることができる。

また、本発明の一態様に係る記憶装置では、フロントゲートとバックゲートとが電気的に接続された構成を有するトランジスタを、セル１０に用いていても良い。図１（Ｃ）に示すセル１０は、図１（Ａ）に示すセル１０において、トランジスタ１１ａ及びトランジスタ１１ｂがそれぞれバックゲートを有し、当該バックゲートがゲート（フロントゲート）に電気的に接続された構成に相当する。具体的に、図１（Ｃ）に示すセル１０では、トランジスタ１１ａのバックゲートが配線ＷＬに電気的に接続されており、トランジスタ１１ｂのバックゲートが配線ＷＬに電気的に接続されている。

バックゲートをフロントゲートに電気的に接続することで、チャネル形成領域が増え、ドレイン電流の増加を実現することができる。また、バックゲートをフロントゲートに電気的に接続することで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。

次いで、図２に、本発明の一態様に係る記憶装置２０の構成を一例として示す。図２に示す記憶装置２０は、複数のセル１０がマトリクス状に設けられたセルアレイ１３と、セルアレイ１３の動作を制御する機能を有する駆動回路２１と、を有する。図２では、駆動回路２１が、ワードライン用デコーダ（ＷＤ１４）と、プリチャージ回路（ＰＣＣ１５）と、センスアンプ（ＳＡ１６）と、スイッチ回路（ＳＷＣ１７）と、ビットライン用デコーダ（ＢＤ１８）と、メインアンプ１９とを有する場合を例示している。

図２は、図１（Ａ）に示すセル１０を用いたセルアレイ１３の構成を例示している。図２に示すセルアレイ１３は、配線ＷＬ１乃至配線ＷＬｙ（ｙは２以上の自然数）で示す複数の配線ＷＬと、配線ＢＬａ１乃至配線ＢＬａｘ（ｘは２以上の自然数）で示す複数の配線ＢＬａと、配線ＢＬｂ１乃至配線ＢＬｂｘで示す複数の配線ＢＬｂと、電気的に接続されている。

そして、図２に示すセルアレイ１３では、ｘ×ｙ個のセル１０のそれぞれが、複数の配線ＷＬのいずれかと、複数の配線ＢＬａのいずれかと、複数の配線ＢＬｂのいずれかと、それぞれ電気的に接続されている。具体的に、図２に示すセルアレイ１３では、ｊ行ｉ列目（ｊはｙ以下の自然数、ｉはｘ以下の自然数）のセル１０が、配線ＷＬｊ、配線ＢＬａｉ、及び配線ＢＬｂｉに電気的に接続されている。

ＰＣＣ１５は、配線ＢＬａ及び配線ＢＬｂの電位をプリチャージする機能を有する。ＳＡ１６は、配線ＢＬａと配線ＢＬｂの電位差を増幅し、増幅された電位差を保持する機能を有する。ＳＷＣ１７は、配線ＢＬａ及び配線ＢＬｂと、メインアンプ１９との間の導通状態を各列のセル１０ごとに制御する機能を有する。メインアンプ１９は、ＳＡ１６から出力された電位差を用いて、出力信号を生成する機能を有する。

次いで、図２に示すセルアレイ１３の動作について、図３に示すタイミングチャートを用いて説明する。なお、図３では、１行１列目のセル１０と、１行ｘ列目のセル１０と、ｙ行１列目のセル１０と、ｙ行ｘ列目のセル１０とにおいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。また、図３に示すタイミングチャートでは、各セル１０が有するトランジスタ１１ａ及びトランジスタ１１ｂが共にｎチャネル型である場合の動作を例示している。

まず、セル１０へのデータの書き込みについて説明する。セルアレイ１３へのデータの書き込みは、行ごとに行われる。図３では、１行１列目のセル１０及び１行ｘ列目のセル１０へのデータの書き込みを先に行い、その後で、ｙ行１列目のセル１０及びｙ行ｘ列目のセル１０へのデータの書き込みを行う場合を例示している。

まず、時刻Ｔ１において、書き込みを行う１行目のセル１０に接続された配線ＷＬ１に、ハイレベルの電位ＶＨが供給され、配線ＷＬ１以外の全ての配線ＷＬに、ローレベルの電位ＶＬが供給される。すなわち、配線ＷＬ１が選択の状態になり、配線ＷＬ１以外の全ての配線ＷＬが非選択状態となる。よって、配線ＷＬ１に電気的に接続されている１行目のセル１０において、トランジスタ１１ａ及びトランジスタ１１ｂが選択的にオンの状態となる。

上記状態において、配線ＢＬａ１及び配線ＢＬｂ１と、配線ＢＬａｘ及び配線ＢＬｂｘとに、データを含む第１の信号及び第２の信号の電位が供給される。各セル１０に入力される第１の信号及び第２の信号の電位のレベルは、データの内容によって異なるが、１つのセル１０に着目すると、第１の信号の電位と第２の信号の電位はその極性が互いに反転している。

図３では、１行目のセル１０へのデータの書き込み時に、配線ＢＬａ１にハイレベルの電位ＶＤＤが供給され、配線ＢＬｂ１にローレベルの電位ＶＳＳが供給される場合を例示する。また、配線ＢＬａｘにローレベルの電位ＶＳＳが供給され、配線ＢＬｂｘにハイレベルの電位ＶＤＤが供給される場合を例示する。

配線ＢＬａ１に供給された電位ＶＤＤは、１行１列目のセル１０が有するトランジスタ１１ａを介して、当該セル１０の容量素子１２の第１の電極に供給される。また、配線ＢＬｂ１に供給された電位ＶＳＳは、１行１列目のセル１０が有するトランジスタ１１ｂを介して、当該セル１０の容量素子１２の第２の電極に供給される。よって、１行１列目のセル１０において、容量素子１２に電位ＶＤＤと電位ＶＳＳの電位差に対応する電荷が蓄積されることで、データが当該セル１０に書き込まれる。

また、配線ＢＬａｘに供給された電位ＶＳＳは、１行ｘ列目のセル１０が有するトランジスタ１１ａを介して、当該セル１０の容量素子１２の第１の電極に供給される。また、配線ＢＬｂｘに供給された電位ＶＤＤは、１行ｘ列目のセル１０が有するトランジスタ１１ｂを介して、当該セル１０の容量素子１２の第２の電極に供給される。よって、１行ｘ列目のセル１０において、容量素子１２に電位ＶＳＳと電位ＶＤＤの電位差に対応する電荷が蓄積されることで、データが当該セル１０に書き込まれる。

なお、電位ＶＨは電位ＶＤＤと同じか、それより高いものとする。具体的に、電位ＶＨと電位ＶＤＤの電位差は、トランジスタ１１ａまたはトランジスタ１１ｂの閾値電圧と同じか、それより大きいものとする。

次いで、時刻Ｔ２において、配線ＷＬ１に電位ＶＬが供給されることで、全ての配線ＷＬが非選択の状態になる。よって、配線ＷＬ１に電気的に接続されている１行目のセル１０において、トランジスタ１１ａ及びトランジスタ１１ｂがオフの状態となる。上記動作により、容量素子１２において電荷が保持され、セル１０に書き込まれたデータが保持される。

なお、トランジスタ１１ａ及びトランジスタ１１ｂの半導体膜に酸化物半導体を用いた場合、トランジスタ１１ａ及びトランジスタ１１ｂのオフ電流を極めて小さくすることができる。よって、容量素子１２に保持されている電荷のリークが妨げられ、トランジスタ１１ａ及びトランジスタ１１ｂにシリコンなどの半導体を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。

次いで、時刻Ｔ３において、書き込みを行うｙ行目のセル１０に接続された配線ＷＬｙに、ハイレベルの電位ＶＨが供給され、配線ＷＬｙ以外の全ての配線ＷＬに、ローレベルの電位ＶＬが供給される。すなわち、配線ＷＬｙが選択の状態になり、配線ＷＬｙ以外の全ての配線ＷＬが非選択状態となる。よって、配線ＷＬｙに電気的に接続されているｙ行目のセル１０において、トランジスタ１１ａ及びトランジスタ１１ｂが選択的にオンの状態となる。

上記状態において、配線ＢＬａ１及び配線ＢＬｂ１と、配線ＢＬａｘ及び配線ＢＬｂｘとに、データを含む第１の信号及び第２の信号の電位が供給される。

図３では、ｙ行目のセル１０へのデータの書き込み時に、配線ＢＬａ１に電位ＶＳＳが供給され、配線ＢＬｂ１に電位ＶＤＤが供給される場合を例示する。また、配線ＢＬａｘに電位ＶＤＤが供給され、配線ＢＬｂｘに電位ＶＳＳが供給される場合を例示する。

配線ＢＬａ１に供給された電位ＶＳＳは、ｙ行１列目のセル１０が有するトランジスタ１１ａを介して、当該セル１０の容量素子１２の第１の電極に供給される。また、配線ＢＬｂ１に供給された電位ＶＤＤは、ｙ行１列目のセル１０が有するトランジスタ１１ｂを介して、当該セル１０の容量素子１２の第２の電極に供給される。よって、ｙ行１列目のセル１０において、容量素子１２に電位ＶＳＳと電位ＶＤＤの電位差に対応する電荷が蓄積されることで、データが当該セル１０に書き込まれる。

また、配線ＢＬａｘに供給された電位ＶＤＤは、ｙ行ｘ列目のセル１０が有するトランジスタ１１ａを介して、当該セル１０の容量素子１２の第１の電極に供給される。また、配線ＢＬｂｘに供給された電位ＶＳＳは、ｙ行ｘ列目のセル１０が有するトランジスタ１１ｂを介して、当該セル１０の容量素子１２の第２の電極に供給される。よって、ｙ行ｘ列目のセル１０において、容量素子１２に電位ＶＤＤと電位ＶＳＳの電位差に対応する電荷が蓄積されることで、データが当該セル１０に書き込まれる。

次いで、時刻Ｔ４において、配線ＷＬｙに電位ＶＬが供給されることで、全ての配線ＷＬが非選択の状態になる。よって、配線ＷＬｙに電気的に接続されているｙ行目のセル１０において、トランジスタ１１ａ及びトランジスタ１１ｂがオフの状態となる。上記動作により、容量素子１２において電荷が保持され、セル１０に書き込まれたデータが保持される。

なお、セル１０に誤ったデータが書き込まれるのを防ぐために、各配線ＷＬの選択が終了した後に、配線ＢＬへのデータを含む電位の供給を停止させることが望ましい。

次いで、セルアレイ１３からのデータの読み出しについて説明する。セルアレイ１３からのデータの読み出しは、行ごとに行う。図３では、１行１列目のセル１０及び１行ｘ列目のセル１０からのデータの読み出しを先に行い、その後で、ｙ行１列目のセル１０及びｙ行ｘ列目のセル１０からのデータの読み出しを行う場合を例示している。

まず、時刻Ｔ５において、配線ＢＬａ１、配線ＢＬｂ１、配線ＢＬａｘ、及び配線ＢＬｂｘをプリチャージする。具体的には、ＰＣＣ１５から配線ＢＬａ１、配線ＢＬｂ１、配線ＢＬａｘ、及び配線ＢＬｂｘに、読み出しの基準となる電位ＶＲを供給する。なお、電位ＶＲは、電位ＶＤＤと同じか、もしくは電位ＶＤＤより低く電位ＶＳＳよりも高い電位であるものとする。そして、電位ＶＲが供給された後は、配線ＢＬａ１、配線ＢＬｂ１、配線ＢＬａｘ、及び配線ＢＬｂｘをフローティングの状態とする。

なお、１列目とｘ列目以外の列のセル１０からもデータの読み出しを行う場合、当該セル１０に対応する配線ＢＬａ及び配線ＢＬｂにも、このタイミングで電位ＶＲを供給すれば良い。そして、電位ＶＲが供給された後は、当該セル１０に対応する配線ＢＬａ及び配線ＢＬｂをフローティングの状態とすると良い。

次いで、時刻Ｔ６において、読み出しを行う１行目のセル１０に接続された配線ＷＬ１に電位ＶＨが供給され、配線ＷＬ１以外の全ての配線ＷＬに電位ＶＬが供給される。すなわち、配線ＷＬ１が選択の状態になり、配線ＷＬ１以外の全ての配線ＷＬが非選択状態となる。よって、配線ＷＬ１に電気的に接続されている１行目のセル１０において、トランジスタ１１ａ及びトランジスタ１１ｂが選択的にオンの状態となる。

トランジスタ１１ａ及びトランジスタ１１ｂがオンになると、容量素子１２に保持されている電荷が読み出しを行う配線ＢＬａまたは配線ＢＬｂに放出されるか、或いは、読み出しを行う配線ＢＬａまたは配線ＢＬｂから電荷が容量素子１２に供給される。上記動作は、容量素子１２に蓄積されている電荷量により決まる。

具体的に、図３に示すタイミングチャートの場合、時刻Ｔ１乃至時刻Ｔ２のデータの書き込み期間において、１行１列目のセル１０では、容量素子１２の第１の電極に電位ＶＤＤが供給され、第２の電極に電位ＶＳＳが供給されている。よって、読み出し時においてトランジスタ１１ａ及びトランジスタ１１ｂがオンになると、１行１列目のセル１０における容量素子１２と配線ＢＬａ１及び配線ＢＬｂ１との間における電荷の移動により、配線ＢＬａ１の電位は高くなり電位ＶＲ＋αとなり、配線ＢＬａ１の電位は低くなり電位ＶＲ−βとなる。また、時刻Ｔ１乃至時刻Ｔ２のデータの書き込み期間において、１行ｘ列目のセル１０では、容量素子１２の第１の電極に電位ＶＳＳが供給され、第２の電極に電位ＶＤＤが供給されている。よって、読み出し時においてトランジスタ１１ａ及びトランジスタ１１ｂがオンになると、１行ｘ列目のセル１０における容量素子１２と配線ＢＬａｘ及び配線ＢＬｂｘとの間における電荷の移動により、配線ＢＬａｘの電位は低くなり電位ＶＲ−βとなり、配線ＢＬａｘの電位は高くなり電位ＶＲ＋αとなる。

すなわち、配線ＢＬａ１、配線ＢＬｂ１、配線ＢＬａｘ、及び配線ＢＬｂｘの電位は、１行１列目のセル１０の容量素子１２に保持されている電荷量と、１行ｘ列目のセル１０の容量素子１２に保持されている電荷量に応じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、１行１列目のセル１０と、１行ｘ列目のセル１０から、データを読み出すことができる。

次いで、時刻Ｔ７において、配線ＷＬ１に電位ＶＬが供給されることで、全ての配線ＷＬが非選択の状態になる。よって、配線ＷＬ１に電気的に接続されている１行目のセル１０において、トランジスタ１１ａ及びトランジスタ１１ｂがオフの状態となる。

次いで、時刻Ｔ８において、配線ＢＬａ１、配線ＢＬｂ１、配線ＢＬａｘ、及び配線ＢＬｂｘを再度プリチャージする。具体的には、ＰＣＣ１５から配線ＢＬａ１、配線ＢＬｂ１、配線ＢＬａｘ、及び配線ＢＬｂｘに、読み出しの基準となる電位ＶＲを供給する。そして、電位ＶＲが供給された後は、配線ＢＬａ１、配線ＢＬｂ１、配線ＢＬａｘ、及び配線ＢＬｂｘをフローティングの状態とする。

次いで、時刻Ｔ９において、読み出しを行うｙ行目のセル１０に接続された配線ＷＬｙに電位ＶＨが供給され、配線ＷＬｙ以外の全ての配線ＷＬに電位ＶＬが供給される。すなわち、配線ＷＬｙが選択の状態になり、配線ＷＬｙ以外の全ての配線ＷＬが非選択状態となる。よって、配線ＷＬｙに電気的に接続されているｙ行目のセル１０において、トランジスタ１１ａ及びトランジスタ１１ｂが選択的にオンの状態となる。

具体的に、図３に示すタイミングチャートの場合、時刻Ｔ３乃至時刻Ｔ４のデータの書き込み期間において、ｙ行１列目のセル１０では、容量素子１２の第１の電極に電位ＶＳＳが供給され、第２の電極に電位ＶＤＤが供給されている。よって、読み出し時においてトランジスタ１１ａ及びトランジスタ１１ｂがオンになると、ｙ行１列目のセル１０における容量素子１２と配線ＢＬａ１及び配線ＢＬｂ１との間における電荷の移動により、配線ＢＬａ１の電位は低くなり電位ＶＲ−βとなり、配線ＢＬａ１の電位は高くなり電位ＶＲ＋αとなる。また、時刻Ｔ３乃至時刻Ｔ４のデータの書き込み期間において、ｙ行ｘ列目のセル１０では、容量素子１２の第１の電極に電位ＶＤＤが供給され、第２の電極に電位ＶＳＳが供給されている。よって、読み出し時においてトランジスタ１１ａ及びトランジスタ１１ｂがオンになると、ｙ行ｘ列目のセル１０における容量素子１２と配線ＢＬａｘ及び配線ＢＬｂｘとの間における電荷の移動により、配線ＢＬａｘの電位は高くなり電位ＶＲ＋αとなり、配線ＢＬａｘの電位は低くなり電位ＶＲ−βとなる。

すなわち、配線ＢＬａ１、配線ＢＬｂ１、配線ＢＬａｘ、及び配線ＢＬｂｘの電位は、ｙ行１列目のセル１０の容量素子１２に保持されている電荷量と、ｙ行ｘ列目のセル１０の容量素子１２に保持されている電荷量に応じた高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、ｙ行１列目のセル１０と、ｙ行ｘ列目のセル１０から、データを読み出すことができる。

次いで、時刻Ｔ１０において、配線ＷＬｙに電位ＶＬが供給されることで、全ての配線ＷＬが非選択の状態になる。よって、配線ＷＬｙに電気的に接続されているｙ行目のセル１０において、トランジスタ１１ａ及びトランジスタ１１ｂがオフの状態となる。

なお、図３に示すタイミングチャートでは、時刻Ｔ１と時刻Ｔ２の間において、配線ＷＬ１に電気的に接続された１行目のセル１０のうち、１列目とｘ列目のセル１０にのみデータを書き込む場合を例示しているが、配線ＷＬ１が選択の状態となることにより、１行目のセル１０のうち、データを書き込む必要のない１列目とｘ列目以外のセル１０においても、トランジスタ１１ａ及びトランジスタ１１ｂはオンの状態となる。新たなデータを書き込む必要がないセル１０に保持されているデータは、時刻Ｔ１の前に一旦読み出してＳＡ１６に保持しておき、時刻Ｔ１と時刻Ｔ２の間において、ＳＡ１６から再び当該セル１０に書き戻せば良い。配線ＷＬｙに電気的に接続されたｙ行目のセル１０についても、同様である。

本発明の一態様に係る記憶装置では、データが読み出される際の容量素子の電位変化を、対となる配線ＢＬａ及び配線ＢＬｂの電位の増幅に利用することができるため、一般的なツインセル方式の記憶装置比べて、読み出し時における配線ＢＬａと配線ＢＬｂの電位差をよりも大きくすることができる。上記構成により、ＳＡ１６の感度が低くても、データの読み出しを正確に行うことができる。また、ＳＡ１６を構成するトランジスタの電気的特性にばらつきに起因してオフセット電圧が生じていても、データの読み出しを正確に行うことができる。

次いで、図１９に、図２とは異なるセルアレイ１３の構成例を示す。図１９に示すセルアレイ１３は、図１（Ｂ）に示すセル１０がマトリクス状に複数設けられている。図１９に示すセルアレイ１３は、配線ＷＬ１乃至配線ＷＬｙで示す複数の配線ＷＬと、配線ＢＬａ１乃至配線ＢＬａｘで示す複数の配線ＢＬａと、配線ＢＬｂ１乃至配線ＢＬｂｘで示す複数の配線ＢＬｂと、配線ＢＧＬ１乃至配線ＢＧＬｙで示す複数の配線ＢＧＬと電気的に接続されている。

そして、図１９では、セルアレイ１３が有するｘ×ｙ個のセル１０のそれぞれが、複数の配線ＷＬのいずれかと、複数の配線ＢＬａのいずれかと、複数の配線ＢＬｂのいずれかと、複数の配線ＢＧＬのいずれかと、それぞれ電気的に接続されている。具体的に、図１９に示すセルアレイ１３では、ｊ行ｉ列目のセル１０は、配線ＷＬｊ、配線ＢＬａｉ、配線ＢＬｂｉ、及び配線ＢＧＬｊに電気的に接続されている。そして、配線ＢＧＬｊは、トランジスタ１１ａのバックゲートと、トランジスタ１１ｂのバックゲートとに、電気的に接続されている。

上記構成を有するセルアレイ１３を有する記憶装置２０では、配線ＢＧＬの電位を制御することにより、データの書き込みが行われる行のセル１０と、データの読み出しが行われる行のセル１０とにおいて、閾値電圧をシフトさせ、トランジスタ１１ａ及びトランジスタ１１ｂのオン電流を高めて、データの書き込みと読み出しを高速で行うことができる。また、配線ＢＧＬの電位を制御することにより、データの保持を行う行のセル１０において、閾値電圧をシフトさせ、トランジスタ１１ａ及びトランジスタ１１ｂのオフ電流を低く抑え、データの保持時間を長く確保することができる。

次いで、本発明の一態様に係る記憶装置の、セル１０のレイアウトの一例について説明する。

図４（Ａ１）は、１ビットのデータを記憶することができるセル１０の、容量素子１２を含む層の上面図に相当し、図４（Ａ２）は、当該セル１０の、トランジスタ１１ａ及びトランジスタ１１ｂを含む層の上面図に相当する。図４（Ａ１）に示す層は、図４（Ａ２）に示す層の上層に位置するものとする。なお、図４（Ａ１）及び図４（Ａ２）では、各種絶縁層のレイアウトを省略している。

具体的に、図４（Ａ１）に示す層には、導電層３０と導電層３１とが設けられており、導電層３０と導電層３１とは絶縁層（図示せず）を介して重なる領域を有する。当該領域において、導電層３０と導電層３１と絶縁層とは、容量素子１２としての機能を有する。なお、導電層３０及び導電層３１は、一方が容量素子１２の第１の電極としての機能を有し、他方が容量素子１２の第１の電極としての機能を有する。また、図４（Ａ１）では、導電層３０の上方に導電層３１が位置するものとするが、導電層３１の上方に導電層３０が位置していても良い。

また、図４（Ａ１）に示す層には、導電層３２が設けられている。導電層３２は絶縁層（図示せず）を介して導電層３１の上方に位置しており、コンタクトホール３３ａを介して導電層３１と電気的に接続されている。

図４（Ａ２）に示す層には、半導体層３４と半導体層３５と導電層３６とが設けられている。また、半導体層３４と半導体層３５とは、それぞれお絶縁層（図示せず）を介して導電層３６と重なる領域を有する。そして、トランジスタ１１ａ及びトランジスタ１１ｂのいずれか一方が、半導体層３４及び導電層３６を有しており、他方が半導体層３５及び導電層３６を有している。

そして、半導体層３５は、半導体層３５上方の絶縁層（図示せず）に設けられたコンタクトホール３３ｂを介して、図４（Ａ１）に示す導電層３２と電気的に接続されている。また、半導体層３４は、半導体層３４上方の絶縁層（図示せず）に設けられたコンタクトホール３３ｃを介して、図４（Ａ１）に示す導電層３０と電気的に接続されている。

次いで、比較例として、２つの容量素子（容量素子４１及び容量素子４２）と２つのトランジスタ（トランジスタ４３ａ及びトランジスタ４３ｂ）を用いて１ビットのデータを記憶するセル４０の、レイアウトの一例について説明する。

図４（Ｂ１）は、セル４０の、容量素子４１及び容量素子４２を含む層の上面図に相当し、図４（Ｂ２）は、当該セル４０の、トランジスタ４３ａ及びトランジスタ４３ｂを含む層の上面図に相当する。図４（Ｂ１）に示す層は、図４（Ｂ２）に示す層の上層に位置するものとする。なお、図４（Ｂ１）及び図４（Ｂ２）では、各種絶縁層のレイアウトを省略して示している。

具体的に、図４（Ｂ１）に示す層には、導電層４４と導電層４５とが設けられており、導電層４４と導電層４５とは絶縁層（図示せず）を介して重なる領域を有する。当該領域にいて、導電層４４と導電層４５と絶縁層とは、容量素子４１としての機能を有する。なお、導電層４４及び導電層４５は、一方が容量素子４１の第１の電極としての機能を有し、他方が容量素子４１の第１の電極としての機能を有する。また、図４（Ｂ１）では、導電層４４の上方に導電層４５が位置するものとするが、導電層４５の上方に導電層４４が位置していても良い。

また、図４（Ｂ１）に示す層には、導電層４６と導電層４７とが設けられており、導電層４６と導電層４７とは絶縁層（図示せず）を介して重なる領域を有する。当該領域にいて、導電層４６と導電層４７と絶縁層とは、容量素子４２としての機能を有する。なお、導電層４６及び導電層４７は、一方が容量素子４２の第１の電極としての機能を有し、他方が容量素子４２の第１の電極としての機能を有する。また、図４（Ｂ１）では、導電層４６の上方に導電層４７が位置するものとするが、導電層４７の上方に導電層４６が位置していても良い。

また、図４（Ｂ１）に示す層には、導電層４８が設けられている。導電層４８は絶縁層（図示せず）を介して導電層４５及び導電層４７の上方に位置しており、コンタクトホール５３ａ及びコンタクトホール５３ｂを介して導電層４５及び導電層４７とそれぞれ電気的に接続されている。導電層４８は、容量素子４１の一方の電極として機能する導電層４５と、容量素子４２の一方の電極として機能する導電層４７とに、電位を供給する機能を有している。

図４（Ｂ２）に示す層には、半導体層４９と半導体層５０と導電層５１とが設けられている。また、半導体層４９と半導体層５０とは、それぞれお絶縁層（図示せず）を介して導電層５１と重なる領域を有する。そして、トランジスタ４３ａが、半導体層４９及び導電層５１を有しており、トランジスタ４３ｂが、他方が半導体層５０及び導電層５１を有している。

そして、半導体層４９、半導体層４９上方の絶縁層（図示せず）に設けられたコンタクトホール５２ａを介して、図４（Ｂ１）に示す導電層４４と電気的に接続されている。また、半導体層５０は、半導体層５０上方の絶縁層（図示せず）に設けられたコンタクトホール５２ｂを介して、図４（Ｂ１）に示す導電層４６と電気的に接続されている。

図４（Ａ１）及び図４（Ａ２）に示すセル１０と、図４（Ｂ１）及び図４（Ｂ２）に示すセル４０とを比較すると、セル１０とセル４０のレイアウトの占有面積が同じである場合、容量素子１２の占有面積は、容量素子４１及び容量素子４２の占有面積の和とほぼ同程度にできることが分かる。よって、本発明の一態様に係る記憶装置では、セル１０に含まれる容量素子１２の占有面積を増やすことなく、データの読み出しを正確に行えると言える。或いは、本発明の一態様に係る記憶装置では、セル１０に含まれる容量素子１２の占有面積を抑えつつ、データの読み出しを正確に行えると言える。

次いで、図５に、本発明の一態様にかかる記憶装置２０において、駆動回路２１の上方にセルアレイ１３を配置した構成に一例を、図５に模式的に示す。図５に示す記憶装置２０では、第１の層に駆動回路２１が設けられ、第１の層の上方に位置する第２の層に、セルアレイ１３が設けられており、駆動回路２１とセルアレイ１３の電気的に接続な接続は、セルアレイ１３の内部に位置するコンタクトホールを介して行われている。

具体的に、図５では、配線ＷＬｋに接続されたセル１０と、配線ＷＬ（ｋ＋１）に接続されたセル１０との間において（ただし、ｋ−１、ｋ、ｋ＋１、ｋ＋２は、１乃至ｙのいずれかに相当する）、配線ＢＬａ及び配線ＢＬｂが駆動回路２１と電気的に接続されている場合を例示している。また、図５では、配線ＢＬａｍ及び配線ＢＬｂｍに接続されたセル１０と、配線ＢＬａ（ｍ＋１）及び配線ＢＬｂ（ｍ＋１）に接続されたセル１０との間において（ただし、ｍ−１、ｍ、ｍ＋１、ｍ＋２は、１乃至ｘのいずれかに相当する）、配線ＷＬが駆動回路２１と電気的に接続されている場合を例示している。

図５に示す記憶装置２０の場合、配線ＷＬ或いは配線ＢＬａ及び配線ＢＬｂへの電位の供給は、セルアレイ１３の内部、或いはセル１０とセル１０の間において行われる。よって、セルアレイ１３の端部において配線ＷＬ、または配線ＢＬａ及び配線ＢＬｂとセルアレイ１３とが電気的に接続されている記憶装置に比べて、図５に示す記憶装置２０では、配線抵抗に起因する配線ＷＬ、または配線ＢＬａ及び配線ＢＬｂの電位の降下を小さく抑えることができる。

また、セルアレイ１３と駆動回路２１とを積層することにより、セルアレイ１３と駆動回路２１との電気的な接続を行う各種配線の長さを抑えることができる。よって、上記配線の配線抵抗を小さく抑えることができるので、記憶装置２０の消費電力の低減、高速駆動を実現することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、図６乃至図８を参照して、記憶装置２０のトランジスタ１１ａ及びトランジスタ１１ｂに用いることができる、トランジスタ２００の構造の一例について説明する。なお、図６乃至図８では、トランジスタ２００がバックゲートを有する場合を例示している。

図６（Ａ）は、トランジスタ２００の構成例を示す上面図である。なお、図６（Ａ）の上面図では、各種絶縁層のレイアウトを省略している。図６（Ｂ）は、切断線Ａ１―Ａ２における図６（Ａ）の断面図であり、トランジスタ２００のチャネル長方向の断面図である。図７（Ａ）は、切断線Ａ３―Ａ４における図６（Ａ）の断面図であり、トランジスタ２００のチャネル幅方向の断面図である。図７（Ｂ）は、切断線Ａ５―Ａ６における図６（Ａ）の断面図である。

絶縁層２１０、絶縁層２１２、絶縁層２７３、絶縁層２７４、絶縁層２８０は、トランジスタ２００を保護する層間絶縁層として機能する。

また、トランジスタ２００は、配線として機能する導電層２０３、及びプラグとして機能する導電層２４０（導電層２４０ａ、導電層２４０ｂ）に電気的に接続されている。

導電層２０３は、絶縁層２１２の開口の内壁に接している第１の導電層と、絶縁層２１２の開口において導電層２０３のさらに内側に位置する第２の導電層と、を有する。導電層２０３の上面の高さと、絶縁層２１２の上面の高さは同程度にできる。なお、本実施の形態では、導電層２０３が、積層された第１の導電層及び第２の導電層を有する例について示しているが、例えば、導電層２０３を単層構造、または３層以上の積層構造としてもよい。なお、構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。

絶縁層２７３は、トランジスタ２００上に配置される。絶縁層２７４は絶縁層２７３上に配置される。絶縁層２８０は絶縁層２７４上に配置される。

また、導電層２４０は、絶縁層２７３、絶縁層２７４、及び絶縁層２８０の開口の内壁に接して形成されている。導電層２４０の上面の高さと、絶縁層２８０の上面の高さは同程度にできる。なお、図６（Ａ）等では、導電層２４０が２層の積層構造である構成例について示しているが、例えば、導電層２４０は、単層構造、又は３層以上の積層構造でもよい。

図８（Ｂ）に示すように、トランジスタ２００は、基板（図示せず。）の上に配置された絶縁層２１４及び絶縁層２１６と、絶縁層２１４及び絶縁層２１６に埋め込まれるように配置された導電層２０５と、絶縁層２１６と導電層２０５の上に配置された絶縁層２２０と、絶縁層２２０の上に配置された絶縁層２２２と、絶縁層２２２の上に配置された絶縁層２２４と、絶縁層２２４の上に配置された酸化物半導体層２３０（酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、及び酸化物半導体層２３０ｃ）と、酸化物半導体層２３０の上に配置された絶縁層２５０と、絶縁層２５０上に配置された金属酸化物層２５２と、金属酸化物層２５２の上に配置された導電層２６０（導電層２６０ａ、及び導電層２６０ｂ）と、導電層２６０の上に配置された絶縁層２７０と、絶縁層２７０上に配置された絶縁層２７１と、少なくとも酸化物半導体層２３０ｃ、絶縁層２５０、金属酸化物層２５２、及び導電層２６０の側面と接して配置された絶縁層２７５と、酸化物半導体層２３０上に形成された一対の層２４２とを有する。また、層２４２の一方に接して導電層２４０ａが配置され、層２４２の他方に接して導電層２４０ｂが配置される。

トランジスタ２００において、層２４２の一方がソース及びドレインの一方として機能し、層２４２の他方がソース及びドレインの他方として機能し、導電層２６０がフロントゲートとして機能し、導電層２０５がバックゲートとして機能する。

なお、図６（Ａ）等では、酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、及び酸化物半導体層２３０ｃの３層を積層する構成について示しているが、例えば、酸化物半導体層２３０ｂの単層構造、酸化物半導体層２３０ｂと酸化物半導体層２３０ａの２層構造、酸化物半導体層２３０ｂと酸化物半導体層２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、図６（Ａ）等では、導電層２６０が、積層された導電層２６０ａ及び導電層２６０ｂを有する構成例について示しているが、３層以上の積層構造を有していても良い。

次に、トランジスタ２００に用いる酸化物半導体層２３０について説明する。トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む酸化物半導体層２３０（酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、及び酸化物半導体層２３０ｃ）に、半導体として機能する金属酸化物を用いることが好ましい。

チャネル形成領域に酸化物半導体層を用いたトランジスタ２００は、非導通状態におけるリーク電流を極めて小さくすることができるため、低消費電力の記憶装置を提供できる。また、酸化物半導体層は、スパッタリング法などを用いて成膜できるため、高集積型の記憶装置を構成するトランジスタ２００に用いることができる。

例えば、酸化物半導体層２３０として、Ｉｎ‐Ｍ‐Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体層２３０として、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物を用いてもよい。

酸化物半導体層は、酸化物半導体層を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素が添加されることで、金属化合物を形成し、低抵抗化する。なお、酸化物半導体層の低抵抗化には、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。

酸化物半導体層に、金属元素を添加するには、例えば、酸化物半導体層上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体層との界面、または当該界面近傍に位置する酸化物半導体層中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、当該界面近傍が低抵抗化する場合がある。

また、酸化物半導体層上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で加熱処理を行うとよい。窒素を含む雰囲気下での加熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から、当該膜の成分である金属元素が酸化物半導体層へ、または酸化物半導体層の成分である金属元素が当該膜へと、拡散し、酸化物半導体層と、当該膜とが金属化合物を形成し、酸化物半導体層のうち当該膜と接する表面を含む領域を、低抵抗化することができる。酸化物半導体層に添加された金属元素は、酸化物半導体層と金属元素と、金属化合物を形成することで、比較的安定な状態となるため、信頼性の高い記憶装置を提供することができる。

また、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜と、酸化物半導体層との界面に、化合物層（以下、異層ともいう。）が形成されていてもよい。なお、化合物層（異層）とは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜の成分と、酸化物半導体層の成分とを含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体層の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。当該合金化した層は、比較的安定な状態であり、信頼性の高い記憶装置を提供することができる。

また、酸化物半導体層に存在する水素は、酸化物半導体層の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体層に存在する酸素欠損中の水素は、２５０℃以上の加熱処理によって、酸素欠損から抜け出し、酸化物半導体層の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、加熱処理によって、酸化物半導体層の低抵抗化した領域、または金属化合物が形成された領域は、より低抵抗化し、低抵抗化していない酸化物半導体層は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。

また、酸化物半導体層は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体層中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ると、キャリア密度は増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体層は、低抵抗化される。

従って、酸化物半導体層に、水素または窒素などの不純物元素、金属元素を、選択的に添加することで、酸化物半導体層に高抵抗領域、及び低抵抗領域を設けることができる。つまり、酸化物半導体層２３０を選択的に低抵抗化することで、島状に加工した酸化物半導体層２３０に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。

図８（Ｂ）の破線で囲む領域を拡大した図を図９に示す。図９に示すように、酸化物半導体層２３０は、トランジスタのチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、及び領域２３１ｂ）と、領域２３４と領域２３１との間に設けられる領域２３２（領域２３２ａ、及び領域２３２ｂ）と、を有する。

ソース領域またはドレイン領域として機能する領域２３１は、酸素濃度が低く、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。また、領域２３２は、ソース領域またはドレイン領域として機能する領域２３１よりも酸素濃度が高く、キャリア密度が低い領域である。なおかつ、領域２３２は、チャネル形成領域として機能する領域２３４よりも酸素濃度が低く、キャリア密度が高い領域である。

なお、領域２３１は、水素または窒素などの不純物元素、金属元素の少なくとも一の濃度が領域２３２、及び領域２３４よりも高いことが好ましい。例えば、領域２３１は、酸化物半導体層２３０の他に、アルミニウム、チタン、タンタル、タングステン、クロムなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。

領域２３１を形成するために、例えば、酸化物半導体層２３０の領域２３１に接して、金属元素を有する膜を設ければよい。当該金属元素を有する膜は、領域２３１の形成後にエッチングにより除去することが好ましい。なお、当該金属元素を有する膜として、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を用いることができる。その際、当該金属元素を有する膜と、酸化物半導体層２３０との界面に、層２４２が形成されていてもよい。例えば層２４２は、酸化物半導体層２３０の上面及び側面に形成される場合がある。なお、層２４２は、当該金属元素を有する膜の成分と、酸化物半導体層２３０の成分とを含む金属化合物を有する層とし、化合物層と呼ぶこともできる。例えば、層２４２として、酸化物半導体層２３０中の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。

酸化物半導体層２３０に、金属元素が添加されることで、酸化物半導体層２３０中に、金属化合物が形成され、領域２３１を低抵抗化することができる。

領域２３１は、層２４２の低抵抗化領域も含む場合がある。よって、層２４２の少なくとも一部がトランジスタ２００のソース領域またはドレイン領域として機能する場合がある。

領域２３２は、絶縁層２７５と重なる領域を有する。領域２３２は、水素または窒素などの不純物元素、アルミニウム、チタン、タンタル、タングステン、クロムなどの金属元素の、少なくとも一の濃度が領域２３４よりも高いことが好ましい。例えば、酸化物半導体層２３０の領域２３１に接して、上記金属元素を有する膜を設けることで、上記金属元素を有する膜中の成分と、酸化物半導体層の成分とが、金属化合物を形成する場合がある。当該金属化合物は、酸化物半導体層２３０に含まれる水素を引き寄せる場合がある。従って、領域２３１の近傍である領域２３２の水素の濃度が高くなる場合がある。

なお、領域２３２ａ、及び領域２３２ｂのいずれか一方または双方は、導電層２６０と重なる領域を有する構成としてもよい。当該構成とすることで、導電層２６０と、領域２３２ａ及び領域２３２ｂとを、オーバーラップさせることが可能となる。

また、図８では、領域２３４、領域２３１、及び領域２３２が、酸化物半導体層２３０ｂに形成されているが、これに限られない。例えば、これらの領域は層２４２、層２４２と酸化物半導体層２３０との間に形成された化合物層、酸化物半導体層２３０ａ、及び酸化物半導体層２３０ｃにも、形成されていてもよい。また、図８では、各領域の境界を、酸化物半導体層２３０の上面に対して略垂直に表示している場合を例示している。例えば、領域２３２が酸化物半導体層２３０ｂの表面近傍では導電層２６０側に張り出し、酸化物半導体層２３０ａの下面近傍では、導電層２４０ａ側または導電層２４０ｂ側に後退する形状になっていても良い。

また、酸化物半導体層２３０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される水素または窒素などの不純物元素、金属元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、水素または窒素などの不純物元素、金属元素の濃度が減少していればよい。

酸化物半導体層２３０を、選択的に低抵抗化するには、例えば、アルミニウム、チタン、タンタル、タングステン、クロムなどの導電性を高める金属元素、及び不純物の少なくとも一を、所望の領域に添加すればよい。なお、不純物としては、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。

領域２３１は、上述の導電性を高める金属元素、酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。

領域２３１を低抵抗化するために、例えば、酸化物半導体層２３０の領域２３１に接して、上記金属元素を有する膜を成膜するとよい。当該金属元素を有する膜としては、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜などを用いることができる。当該金属元素を有する膜は、少なくとも、絶縁層２５０、金属酸化物層２５２、導電層２６０、絶縁層２７０、絶縁層２７１、及び絶縁層２７５を介して、酸化物半導体層２３０上に設けることが好ましい。なお、上記金属元素を有する膜は、１０ｎｍ以上２００ｎｍ以下の膜厚にするとよい。上記金属元素を有する膜は、例えば、アルミニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含む膜とする。なお、上記金属元素を有する膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。

酸化物半導体層２３０と上記金属元素を有する膜とが接することにより、当該金属元素を有する膜の成分と、酸化物半導体層２３０の成分とが金属化合物を形成することにより、低抵抗化した領域２３１が形成される。また、酸化物半導体層２３０と当該金属元素を有する膜との界面、または当該界面近傍に位置する酸化物半導体層２３０中の酸素の一部が層２４２に吸収され、酸化物半導体層２３０に酸素欠損を形成し、低抵抗化し、領域２３１を形成する場合がある。

また、酸化物半導体層２３０と、上記金属元素を有する膜とが、接した状態で、窒素を含む雰囲気下において加熱処理を行うとよい。当該加熱処理により、当該金属元素を有する膜から、当該金属元素を有する膜の成分である金属元素が酸化物半導体層２３０へと拡散し、または酸化物半導体層２３０の成分である金属元素が当該金属元素を有する膜へと拡散し、酸化物半導体層２３０と、当該金属元素を有する膜とが金属化合物を形成し、酸化物半導体層のうち当該膜と接する表面を含む領域を、低抵抗化することができる。このようにして、酸化物半導体層２３０と当該金属元素を有する膜との間に層２４２が形成される。なお、その際、酸化物半導体層２３０の金属元素と、当該金属元素を有する膜の金属元素とが、合金化してもよい。従って、層２４２は合金を含む場合がある。当該合金は、比較的安定な状態であり、信頼性の高い記憶装置を提供することができる。

上記加熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを含む雰囲気で加熱処理を行ってもよい。

また、酸化物半導体層２３０中の水素は、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、領域２３４に存在する酸素欠損中の水素は、２５０℃以上の加熱処理によって、酸素欠損から抜け出し、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、加熱処理によって、領域２３１は、より低抵抗化し、領域２３４は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する。

一方、酸化物半導体層２３０の導電層２６０、及び絶縁層２７５と重なる領域（領域２３４、及び領域２３２）は、導電層２６０、及び絶縁層２７５と重なっているため、金属元素の添加が抑制される。また、酸化物半導体層２３０の領域２３４、及び領域２３２において、酸化物半導体層２３０中の酸素原子が、上述した上記金属元素を有する膜へ吸収されることが抑制される。

また、上記金属元素を有する膜に、酸化物半導体層２３０の領域２３１、及び領域２３１に近接する領域２３２の酸素が吸収されることで、領域２３１、及び領域２３２に酸素欠損が生じる場合がある。酸化物半導体層２３０中の水素が、当該酸素欠損に入ることで、領域２３１、及び領域２３２のキャリア密度は増加する。従って、酸化物半導体層２３０の領域２３１、及び領域２３２は、低抵抗化される。

上記金属元素を有する膜が、水素を吸収する特性を有する場合、酸化物半導体層２３０中の水素は、当該膜へと吸収される。従って、酸化物半導体層２３０中の不純物である水素を低減することができる。上記金属元素を有する膜は、後にエッチングにより除去されるので、酸化物半導体層２３０から吸収した水素の大部分は除去される。

酸化物半導体層を用いたトランジスタは、酸化物半導体層中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気的特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体層中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。従って、チャネルが形成される領域２３４中の酸素欠損はできる限り低減されていることが好ましい。

そこで、図９に示すように、絶縁層２５０、酸化物半導体層２３０ｂの領域２３２、及び酸化物半導体層２３０ｃに接して、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう。）を含む絶縁層２７５を設けることが好ましい。つまり、絶縁層２７５が有する過剰酸素が、酸化物半導体層２３０の領域２３４へと拡散することで、酸化物半導体層２３０の領域２３４における酸素欠損を低減することができる。

また、絶縁層２７５に過剰酸素領域を設けるには、絶縁層２７５に接する絶縁層２７３として、酸化物を、スパッタリング法により成膜するとよい。酸化物の成膜にスパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁層を成膜することができる。

なお、絶縁層２７５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを用いることが好ましい。酸化窒化シリコンなどの材料は、過剰酸素領域が形成されやすい傾向がある。一方、上述の酸化窒化シリコンなどの材料と比較して、酸化物半導体層２３０は、スパッタリング法を用いた酸化膜を、酸化物半導体層２３０上に形成したとしても、過剰酸素領域が形成されにくい傾向がある。従って、過剰酸素領域を有する絶縁層２７５を、酸化物半導体層２３０の領域２３４の周辺に設けることで、酸化物半導体層２３０の領域２３４へ、絶縁層２７５の過剰酸素を効果的に供給することができる。

また、絶縁層２７３は、酸化アルミニウムを用いることが好ましい。酸化アルミニウムは、酸化物半導体層２３０と近接した状態で、加熱処理を行うことで、酸化物半導体層２３０中の水素を引き抜く場合がある。なお、酸化物半導体層２３０と、酸化アルミニウムとの間に層２４２が設けられている場合、層２４２中の水素を酸化アルミニウムが吸収し、水素が低減された層２４２は、酸化物半導体層２３０中の水素を吸収する場合がある。従って、酸化物半導体層２３０中の水素濃度を低減することができる。また、絶縁層２７３と、酸化物半導体層２３０とを近接した状態で加熱処理を行うことで、絶縁層２７３から酸化物半導体層２３０、絶縁層２２４、または絶縁層２２２に酸素を供給できる場合がある。

上記構成、または上記工程を組み合わせることで、酸化物半導体層２３０の選択的な低抵抗化を行うことができる。

つまり、酸化物半導体層２３０に低抵抗領域を形成する際に、ゲート電極として機能する導電層２６０、及び絶縁層２７５をマスクとすることで、自己整合的に酸化物半導体層２３０は低抵抗化する。そのため、複数のトランジスタ２００を同時に形成する場合、トランジスタ間の電気的特性バラつきを小さくすることができる。また、導電層２６０の幅を最小加工寸法とすることにより、トランジスタ２００の微細化が可能となる。

以上より、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気的特性を有するトランジスタを容易に提供することができる。

以下では、トランジスタ２００とその周辺に配置されている、各構成要素の詳細について説明を行う。

導電層２０３は、図７（Ａ）に示すように、導電層２０５に電気的に接続されており、導電層２０５に電位を印加する配線として機能する。なお、導電層２０３は、絶縁層２１２に埋め込まれた状態で設けられることが好ましい。導電層２０３は、トランジスタ２００のチャネル幅方向に沿って延伸されていても良いし、トランジスタ２００のチャネル長方向に沿って延伸されていてもよい。

導電層２０５は、酸化物半導体層２３０、及び導電層２６０と、重なるように配置されている。また、導電層２０５は、導電層２０３の上に接して設けるとよい。また、導電層２０５は、絶縁層２１４及び絶縁層２１６に埋め込まれた状態で設けられることが好ましい。

導電層２６０は、第１のゲート（フロントゲートともいう。）電極として機能し、導電層２０５は、第２のゲート（バックゲートともいう。）電極として機能する。

導電層２０５は、図６（Ａ）に示すように、酸化物半導体層２３０、及び導電層２６０と重なるように配置されている。また、導電層２０５は、酸化物半導体層２３０における領域２３４よりも、大きく設けるとよい。特に、図７（Ａ）に示すように、導電層２０５は、酸化物半導体層２３０の領域２３４のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物半導体層２３０のチャネル幅方向における側面において、導電層２０５と、導電層２６０とは、絶縁層を介して重なっていることが好ましい。

上記構成を有することで、導電層２６０、及び導電層２０５に電位を印加した場合、導電層２６０から生じる電界と、導電層２０５から生じる電界とがつながり、酸化物半導体層２３０に形成されるチャネル形成領域を覆うことができる。つまり、第１のゲート電極としての機能を有する導電層２６０の電界と、第２のゲート電極としての機能を有する導電層２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。

また、導電層２０５は、絶縁層２１４及び絶縁層２１６の開口の内壁に接している第１の導電層と、上記開口において導電層２０５のさらに内側に位置する第２の導電層と、を有する。第１の導電層及び第２の導電層の上面の高さと、絶縁層２１６の上面の高さは同程度にできる。なお、図６（Ａ）等では、導電層２０５が積層された第１の導電層及び第２の導電層を有する構成例について示しているが、例えば、導電層２０５は、単層構造、または３層以上の積層構造としてもよい。

導電層２０５の第１の導電層、または導電層２０３の第１の導電層は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。

導電層２０５の第１の導電層、または導電層２０３の第１の導電層が酸素の拡散を抑制する機能を持つことにより、導電層２０５の第２の導電層、または導電層２０３の第２の導電層が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって、上記導電性材料を主成分とする膜を単層で、または積層して、導電層２０５の第１の導電層、または導電層２０３の第１の導電層として用いればよい。上記構成により、絶縁層２１０より基板側から、水素、水などの不純物が、導電層２０３、及び導電層２０５を通じて、トランジスタ２００側に拡散するのを抑制することができる。

また、導電層２０５の第２の導電層は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電層２０５の第２の導電層を単層構造で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンを主成分とする膜と、上記導電性材料で構成される膜との積層構造としてもよい。

また、導電層２０３は配線として機能するため、導電層２０３の第２の導電層には、導電層２０５の第２の導電層より導電性の高い導電性材料を用いることが好ましい。例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層２０３の第２の導電層は積層構造としてもよく、例えば、チタン、窒化チタンを主成分とする膜と上記導電性材料で構成される膜との積層構造としてもよい。

特に、導電層２０３には銅を用いることが好ましい。銅は抵抗が小さいため配線等に用いるのに適している。一方、銅は拡散しやすく、酸化物半導体層２３０中に銅が拡散することで、トランジスタ２００の電気的特性を低下させる場合がある。そこで、銅の拡散を抑えるために、絶縁層２１４に、例えば、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用いることが好ましい。

なお、導電層２０５、絶縁層２１４、及び絶縁層２１６は必ずしも設けなくともよい。その場合、導電層２０３の一部が第２のゲート電極として機能することができる。

絶縁層２１０、及び絶縁層２１４は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁層として機能することが好ましい。したがって、絶縁層２１０、及び絶縁層２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、絶縁層２８０の上に、絶縁層２１０または絶縁層２１４と同様のバリア絶縁層として機能する絶縁層を設けてもよい。これにより、絶縁層２８０の上から、水または水素などの不純物が、トランジスタ２００に混入するのを抑制することができる。

例えば、絶縁層２１０として酸化アルミニウムなどを用い、絶縁層２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁層２１０及び絶縁層２１４よりも基板側からトランジスタ２００側に拡散することを抑制することができる。または、絶縁層２２４などに含まれる酸素が、絶縁層２１０及び絶縁層２１４よりも基板側に、拡散することを抑制することができる。

また、導電層２０３の上に導電層２０５を積層して設ける構成にすることにより、導電層２０３と導電層２０５の間に絶縁層２１４を設けることができる。ここで、導電層２０３の第２の導電層に銅など拡散しやすい金属を用いても、絶縁層２１４として窒化シリコンなどを設けることにより、当該金属が絶縁層２１４より上の層に拡散するのを抑制することができる。

また、層間膜として機能する絶縁層２１２、絶縁層２１６、及び絶縁層２８０は、絶縁層２１０、または絶縁層２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

例えば、絶縁層２１２、絶縁層２１６、及び絶縁層２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などの絶縁層を単層または積層で用いることができる。またはこれらの絶縁層に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁層を窒化処理してもよい。上記の絶縁層に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。

絶縁層２２０、絶縁層２２２、及び絶縁層２２４は、ゲート絶縁層としての機能を有する。

ここで、酸化物半導体層２３０と接する絶縁層２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層を用いることが好ましい。つまり、絶縁層２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁層を酸化物半導体層２３０に接して設けることにより、酸化物半導体層２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。

過剰酸素領域を有する絶縁層として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３、または３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。

また、絶縁層２２４が、過剰酸素領域を有する場合、絶縁層２２２は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。

絶縁層２２２が、酸素の拡散を抑制する機能を有することで、絶縁層２２４が有する過剰酸素領域の酸素は、絶縁層２２０側へ拡散することなく、効率よく酸化物半導体層２３０へ供給することができる。また、導電層２０５が、絶縁層２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。

絶縁層２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などのいわゆるｈｉｇｈ‐ｋ材料を含む絶縁層を単層または積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁層にｈｉｇｈ‐ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。

特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料であるアルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁層を用いるとよい。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁層として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁層２２２を形成した場合、絶縁層２２２は、酸化物半導体層２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物半導体層２３０への水素等の不純物の混入を抑制する層として機能する。

または、これらの絶縁層に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁層を窒化処理してもよい。上記の絶縁層に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。

また、絶縁層２２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ‐ｋ材料の絶縁層と絶縁層２２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。

なお、絶縁層２２０、絶縁層２２２、及び絶縁層２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。

酸化物半導体層２３０は、酸化物半導体層２３０ａと、酸化物半導体層２３０ａ上の酸化物半導体層２３０ｂと、酸化物半導体層２３０ｂ上の酸化物半導体層２３０ｃとを有する。酸化物半導体層２３０ｂ下に酸化物半導体層２３０ａを有することで、酸化物半導体層２３０ａよりも下方に形成された構造物から、酸化物半導体層２３０ｂへの不純物の拡散を抑制することができる。また、酸化物半導体層２３０ｂ上に酸化物半導体層２３０ｃを有することで、酸化物半導体層２３０ｃよりも上方に形成された構造物から、酸化物半導体層２３０ｂへの不純物の拡散を抑制することができる。

なお、酸化物半導体層２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物半導体層２３０ａに用いる金属酸化物層において、構成元素中の元素Ｍの原子数比が、酸化物半導体層２３０ｂに用いる金属酸化物層における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物半導体層２３０ａに用いる金属酸化物層において、Ｉｎに対する元素Ｍの原子数比が、酸化物半導体層２３０ｂに用いる金属酸化物層における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物半導体層２３０ｂに用いる金属酸化物層において、元素Ｍに対するＩｎの原子数比が、酸化物半導体層２３０ａに用いる金属酸化物層における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物半導体層２３０ｃは、酸化物半導体層２３０ａまたは酸化物半導体層２３０ｂに用いることができる金属酸化物層を、用いることができる。

また、酸化物半導体層２３０ａ及び酸化物半導体層２３０ｃの伝導帯下端のエネルギーが、酸化物半導体層２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物半導体層２３０ａ及び酸化物半導体層２３０ｃの電子親和力が、酸化物半導体層２３０ｂの電子親和力より小さいことが好ましい。

酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、及び酸化物半導体層２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物半導体層２３０ａ、酸化物半導体層２３０ｂ、及び酸化物半導体層２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物半導体層２３０ａと酸化物半導体層２３０ｂとの界面、及び酸化物半導体層２３０ｂと酸化物半導体層２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。

具体的には、酸化物半導体層２３０ａと酸化物半導体層２３０ｂ、酸化物半導体層２３０ｂと酸化物半導体層２３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体層２３０ｂがＩｎ‐Ｇａ‐Ｚｎ酸化物の場合、酸化物半導体層２３０ａ及び酸化物半導体層２３０ｃとして、Ｉｎ‐Ｇａ‐Ｚｎ酸化物、Ｇａ‐Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

このとき、キャリアの主たる経路は酸化物半導体層２３０ｂとなる。酸化物半導体層２３０ａ、酸化物半導体層２３０ｃを上述の構成とすることで、酸化物半導体層２３０ａと酸化物半導体層２３０ｂとの界面、及び酸化物半導体層２３０ｂと酸化物半導体層２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流を得られる。

また、酸化物半導体層２３０は、領域２３１、領域２３２、及び領域２３４を有する。なお、領域２３１の少なくとも一部は、絶縁層２７３と近接する領域を有する。また、領域２３２は、少なくとも、絶縁層２７５と重なる領域を有する。

なお、トランジスタ２００をオンさせると、領域２３１ａ、または領域２３１ｂは、ソース領域、またはドレイン領域として機能する。一方、領域２３４の少なくとも一部は、チャネルが形成される領域として機能する。領域２３１と、領域２３４の間に領域２３２を有することで、トランジスタ２００において、オン電流を大きくし、かつ、非導通状態におけるリーク電流（オフ電流）を小さくすることができる。

トランジスタ２００において、領域２３２を設けることで、ソース領域及びドレイン領域として機能する領域２３１と、チャネルが形成される領域２３４との間に高抵抗領域が形成されないため、トランジスタのオン電流、及び移動度を大きくすることができる。また、領域２３２を有することで、チャネル長方向において、ソース領域及びドレイン領域と、第１のゲート電極（導電層２６０）とが重ならないため、両者の間で不要な容量が形成されることを抑制できる。また、領域２３２を有することで、非導通状態におけるリーク電流を小さくすることができる。

例えば、領域２３４となる酸化物半導体層としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい酸化物半導体層を用いることで、トランジスタのオフ電流を低減することができる。

絶縁層２５０は、ゲート絶縁層として機能する。絶縁層２５０は、酸化物半導体層２３０ｃの上面に接して配置されていることが好ましい。絶縁層２５０は、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３、または３．０×１０^２０ａｔｏｍｓ／ｃｍ^３である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。

具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。

加熱により酸素が放出される絶縁層を、絶縁層２５０として、酸化物半導体層２３０ｃの上面に接して設けることにより、絶縁層２５０から、酸化物半導体層２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁層２２４と同様に、絶縁層２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁層２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。

また、絶縁層２５０が有する過剰酸素を、効率的に酸化物半導体層２３０へ供給するために、金属酸化物層２５２を設けてもよい。従って、金属酸化物層２５２は、絶縁層２５０からの酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物層２５２を設けることで、絶縁層２５０から導電層２６０への過剰酸素の拡散が抑制される。つまり、酸化物半導体層２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電層２６０の酸化を抑制することができる。

なお、金属酸化物層２５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物半導体層２３０として用いることができる酸化物半導体層を、金属酸化物層２５２として用いることができる。その場合、導電層２６０をスパッタリング法で成膜することで、金属酸化物層２５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（ＯｘｉｄｅＣｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。

また、金属酸化物層２５２は、ゲート絶縁層の一部としての機能を有する場合がある。したがって、絶縁層２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物層２５２は、比誘電率が高いｈｉｇｈ‐ｋ材料である金属酸化物層を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁層として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。

トランジスタ２００において、金属酸化物層２５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物層と、ゲート絶縁層の一部として機能する金属酸化物層とを積層して設けてもよい。

金属酸化物層２５２を有することで、ゲート電極として機能する場合は、導電層２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。または、ゲート絶縁層として機能する場合は、絶縁層２５０と、金属酸化物層２５２との物理的な厚みにより、導電層２６０と、酸化物半導体層２３０との間の距離を保つことで、導電層２６０と酸化物半導体層２３０との間のリーク電流を抑制することができる。従って、絶縁層２５０、及び金属酸化物層２５２との積層構造を設けることで、導電層２６０と酸化物半導体層２３０との間の物理的な距離、及び導電層２６０から酸化物半導体層２３０へかかる電界強度を、容易に適宜調整することができる。

具体的には、金属酸化物層２５２として、酸化物半導体層２３０に用いることができる酸化物半導体層を低抵抗化することで、金属酸化物層２５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物層を用いることができる。

特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、金属酸化物層２５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。

第１のゲート電極として機能する導電層２６０は、導電層２６０ａ、及び導電層２６０ａ上の導電層２６０ｂを有する。導電層２６０ａは、導電層２０５の第１の導電層と同様に、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。

導電層２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁層２５０、及び金属酸化物層２５２が有する過剰酸素により、導電層２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。

また、導電層２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層２６０は、配線として機能するため、導電性が高い導電層を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

また、図７（Ａ）に示すように、導電層２０５が、酸化物半導体層２３０のチャネル幅方向と交わる端部よりも外側の領域において、延伸している場合、導電層２６０は、当該領域において、絶縁層２５０を介して、重なっていることが好ましい。つまり、酸化物半導体層２３０の側面の外側において、導電層２０５と、絶縁層２５０と、導電層２６０とは、積層構造を形成することが好ましい。

上記構成を有することで、導電層２６０、及び導電層２０５に電位を印加した場合、導電層２６０から生じる電界と、導電層２０５から生じる電界とがつながり、酸化物半導体層２３０に形成されるチャネル形成領域を覆うことができる。

つまり、第１のゲート電極としての機能を有する導電層２６０の電界と、第２のゲート電極としての機能を有する導電層２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。

また、導電層２６０ｂの上に、バリア膜として機能する絶縁層２７０を配置してもよい。絶縁層２７０は、水または水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁層２７０よりも上方からの酸素で導電層２６０が酸化するのを抑制することができる。また、絶縁層２７０よりも上方からの水または水素などの不純物が、導電層２６０及び絶縁層２５０を介して、酸化物半導体層２３０に混入することを抑制することができる。

また、絶縁層２７０上に、ハードマスクとして機能する絶縁層２７１を配置することが好ましい。絶縁層２７１を設けることで、導電層２６０の加工の際、導電層２６０の側面が概略垂直、具体的には、導電層２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。導電層２６０をこのような形状に加工することで、次に形成する絶縁層２７５を所望の形状に形成することができる。

なお、絶縁層２７１に、水または水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア膜としての機能を兼ねさせてもよい。その場合、絶縁層２７０は設けなくともよい。

バッファ層として機能する絶縁層２７５は、酸化物半導体層２３０ｃの側面、絶縁層２５０の側面、金属酸化物層２５２の側面、導電層２６０の側面、及び絶縁層２７０の側面に接して設ける。

例えば、絶縁層２７５として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。

また、絶縁層２７５は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁層を、絶縁層２７５として、酸化物半導体層２３０ｃ、及び絶縁層２５０と接して設けることで、絶縁層２５０から、酸化物半導体層２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁層２７５中の水または水素などの不純物濃度が低減されていることが好ましい。

絶縁層２７３は、少なくとも層２４２及び絶縁層２７５に設けられる。絶縁層２７３をスパッタリング法で成膜することで、絶縁層２７５へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物半導体層２３０に酸素を供給することができる。また、絶縁層２７３を、酸化物半導体層２３０の層２４２上に設けることで、酸化物半導体層２３０中の水素を、絶縁層２７３へと引き抜くことができる。

例えば、絶縁層２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物層を用いることができる。

特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。

また、絶縁層２７３の上に、絶縁層２７４を設ける。絶縁層２７４は、バリア性を有し、水素濃度が低減された膜を用いることが好ましい。例えば、絶縁層２７４としては、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコンなどを用いるとよい。バリア性を有する絶縁層２７３と、バリア性を有する絶縁層２７４を設けることで、層間膜など、他の構造体から不純物がトランジスタ２００へ拡散することを抑制することができる。

また、絶縁層２７４の上に、層間膜として機能する絶縁層２８０を設けることが好ましい。絶縁層２８０は、絶縁層２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁層２８０の上に絶縁層２１０と同様の絶縁層を設けてもよい。当該絶縁層をスパッタリング法で成膜することで、絶縁層２８０の不純物を低減することができる。

絶縁層２８０、絶縁層２７４、及び絶縁層２７３の開口の内壁に接して導電層２４０ａが形成されている。ここで、図７（Ｂ）に示すように、導電層２４０ａは、酸化物半導体層２３０の側面と重なることが好ましい。特に、導電層２４０ａは、酸化物半導体層２３０のチャネル幅方向と交わる側面において、Ａ５側の側面、及びＡ６側の側面の双方または一方と重なることが好ましい。また、導電層２４０ａが、酸化物半導体層２３０のチャネル長方向と交わる側面において、Ａ１側（Ａ２側）の側面と重なる構成にしてもよい。このように、導電層２４０ａが、ソース領域またはドレイン領域となる領域２３１、及び酸化物半導体層２３０の側面と重なる構成とすることで、導電層２４０ａとトランジスタ２００のコンタクト部の投影面積を増やすことなく、コンタクト部の接触面積を増加させ、導電層２４０ａとトランジスタ２００の接触抵抗を低減することができる。これにより、トランジスタのオン電流を大きくすることができる。また、導電層２４０ｂについても同様である。

導電層２４０ａ及び導電層２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層２４０ａ及び導電層２４０ｂは積層構造としてもよい。

ここで、例えば、絶縁層２８０、絶縁層２７４、及び絶縁層２７３に開口を形成する際に、酸化物半導体層２３０において、領域２３１の低抵抗化した領域が除去され、低抵抗化していない酸化物半導体層２３０が露出する場合がある。その場合、導電層２４０の酸化物半導体層２３０と接する導電層（以下、導電層２４０の第１の導電層ともいう。）に用いる導電層として、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いるとよい。つまり、低抵抗化していない酸化物半導体層２３０と導電層２４０の第１の導電層とが接することで、金属化合物、または酸化物半導体層２３０に酸素欠損が形成され、酸化物半導体層２３０の領域２３１が、低抵抗化する。従って、導電層２４０の第１の導電層と接する酸化物半導体層２３０を低抵抗化することで、酸化物半導体層２３０と導電層２４０とのコンタクト抵抗を低減することができる。従って、導電層２４０の第１の導電層は、例えば、アルミニウム、チタン、タンタル、タングステン、などの金属元素を含むことが好ましい。

また、導電層２４０を積層構造とする場合、絶縁層２８０、絶縁層２７４、及び絶縁層２７３と接する導電層には、導電層２０５の第１の導電層などと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁層２８０より上層から水素、水などの不純物が、導電層２４０を通じて酸化物半導体層２３０に混入するのを抑制することができる。

トランジスタ２００を形成する基板としては、例えば、絶縁層基板、半導体基板または導電層基板を用いればよい。絶縁層基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁層領域を有する半導体基板、例えばＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板などがある。導電層基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁層基板に導電層または半導体が設けられた基板、半導体基板に導電層または絶縁層が設けられた基板、導電層基板に半導体または絶縁層が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する記憶装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の記憶装置に加わる衝撃などを緩和することができる。すなわち、丈夫な記憶装置を提供することができる。

可撓性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。

（トランジスタの他の構成例）
図９にトランジスタ２０２のチャネル長方向の部分拡大図を示す。図９に示すトランジスタ２０２は、トランジスタ２００の変形例であり、絶縁層２７５に代えて絶縁層２７２が設けられている。なお、その他の構成の記載については、トランジスタ２００についての説明を援用する。

絶縁層２７２は、酸化物半導体層２３０ｃの側面、絶縁層２５０の側面、金属酸化物層２５２の側面、導電層２６０の側面、及び絶縁層２７０の側面に接して設けられている。トランジスタ２０２において、絶縁層２７２は、バッファ層としての機能を有する。絶縁層２７２には、不純物（水または水素など）、及び酸素の透過を抑制する機能を有する絶縁性材料を用いてもよい。その場合、絶縁層２７２はバリア層としての機能も有する。

例えば、絶縁層２７２として、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法を用いることで、緻密な薄膜を成膜することができる。絶縁層２７２は、例えば、酸化アルミニウム、または酸化ハフニウムなどを用いることが好ましい。絶縁層２７２として、ＡＬＤ法を用いて酸化アルミニウムを設ける場合、絶縁層２７２の膜厚は、０．５ｎｍ以上３．０ｎｍ以下とすることが好ましい。

絶縁層２７２を設けることで、水または水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁層で、絶縁層２５０、金属酸化物層２５２、及び導電層２６０の側面を覆うことができる。従って、絶縁層２５０、及び金属酸化物層２５２の端部などから酸化物半導体層２３０に水素、水などの不純物が混入するのを抑制することができる。そのため、酸化物半導体層２３０と、絶縁層２５０との界面における酸素欠損の形成が抑制され、トランジスタ２００の信頼性を向上させることができる。つまり、絶縁層２７２は、ゲート電極及びゲート絶縁層の側面を保護するサイドバリアとしての機能を有する。

（実施の形態３）
本実施の形態では、図１０乃至図１２を参照して、図１（Ｂ）のセル１０が有するトランジスタ１１ａ、トランジスタ１１ｂ、及び容量素子１２のレイアウトの一例について説明する。なお、図１０乃至図１２では、トランジスタ１１ａ及びトランジスタ１１ｂがバックゲートを有する場合を例示している。また、図１０乃至図１２に示すトランジスタ１１ａ及びトランジスタ１１ｂの具体的な構成については、実施の形態２のトランジスタ２００についての説明を参酌することができる。

図１０は、セル１０の上面図の一例に相当する。図１１は、切断線Ａ１―Ａ２における図１０の断面図であり、トランジスタ１１ａのチャネル長方向における断面図である。図１２は、切断線Ｂ１―Ｂ２における図１０の断面図であり、トランジスタ１１ｂのチャネル長方向における断面図である。

導電層２０５ａは、図６乃至図８に示す導電層２０５に相当し、トランジスタ１１ａのバックゲート電極としての機能を有する。また、導電層２０５ｂは、図６乃至図８に示す導電層２０５に相当し、トランジスタ１１ｂのバックゲート電極としての機能を有する。そして、導電層２０５ａ及び導電層２０５ｂは、導電層２０３の上層に位置し、導電層２０３に電気的に接続されている。

また、トランジスタ１１ａは、図６乃至図８に示す酸化物半導体層２３０ａ及び酸化物半導体層２３０ｂにそれぞれ相当する酸化物半導体層２３０ｄ及び酸化物半導体層２３０ｅを有する。また、トランジスタ１１ｂは、図６乃至図８に示す酸化物半導体層２３０ａ及び酸化物半導体層２３０ｂにそれぞれ相当する酸化物半導体層２３０ｆ及び酸化物半導体層２３０ｇを有する。

そして、導電層２０５ａ及び導電層２０５ｂと、酸化物半導体層２３０ｄ及び酸化物半導体層２３０ｅと、酸化物半導体層２３０ｆ及び酸化物半導体層２３０ｇとは、共に、酸化物半導体層２３０ｃ、絶縁層２５０、金属酸化物層２５２、導電層２６０、絶縁層２７０、絶縁層２７１、及び絶縁層２７５と重なるように配置されている。導電層２６０は、配線ＷＬとしての機能を有する。

また、導電層２４０ｃ及び導電層２４０ｄは、図６乃至図８に示す導電層２４０ａ及び２４０ｂにそれぞれ相当し、酸化物半導体層２３０ｄ、２３０ｅ上の一対の層２４２を介して酸化物半導体層２３０ｃ、２３０ｄ、２３０ｅに電気的に接続されている。また、導電層２４０ｅ及び導電層２４０ｆは、図６乃至図８に示す導電層２４０ａ及び２４０ｂにそれぞれ相当し、酸化物半導体層２３０ｅ、２３０ｆ上の一対の層２４２を介して酸化物半導体層２３０ｃ、２３０ｅ、２３０ｆに電気的に接続されている。

また、導電層２４０ｃ、２４０ｄ、２４０ｅ、２４０ｆ、及び絶縁層２８０上には導電層３００及び絶縁層３０１が設けられている。導電層３００は、容量素子１２の第２の電極としての機能を有し、導電層２４０ｆと電気的に接続されている。導電層３００及び絶縁層３０１上には絶縁層３０２が設けられており、絶縁層３０２上には導電層３０３及び絶縁層３０４が設けられている。導電層３０３は、絶縁層３０２を介して導電層３００と重なる領域を有し、容量素子１２の第１の電極としての機能を有する。そして、当該領域において導電層３００、絶縁層３０２、及び導電層３０３は容量素子１２としての機能を有する。

また、導電層３０３及び絶縁層３０４上には絶縁層３０６が設けられている。そして、絶縁層３０１、３０２、３０４、３０６に設けられたコンタクトホールに、導電層２４０ｃ、２４０ｄ、２４０ｅにそれぞれ電気的に接続された導電層３０５ａ、３０５ｂ、３０５ｄが設けられている。また、絶縁層３０６に設けられたコンタクトホールに、導電層３０３に電気的に接続された導電層３０５ｃが設けられている。

また、導電層３０５ａ、３０５ｂ、３０５ｃ、３０５ｄ、及び絶縁層３０６上には、導電層３０７及び絶縁層３０８が設けられている。導電層３０７は、導電層３０５ｂ、３０５ｃと、電気的に接続されている。

導電層３０７及び絶縁層３０８上には、絶縁層３１０が設けられている。そして、絶縁層３０８、３１０に設けられたコンタクトホールに、導電層３０５ａ、３０５ｄにそれぞれ電気的に接続された導電層３０９ａ、３０９ｂが設けられている。

導電層３０９ａ、３０９ｂ、及び絶縁層３１０上には、配線ＢＬａとしての機能を有する導電層３１１ａと、配線ＢＬｂとしての機能を有する導電層３１１ｂとが設けられている。そして、導電層３１１ａは導電層３０９ａと電気的に接続されており、導電層３１１ｂは導電層３０９ｂと電気的に接続されている。

絶縁層３１０上には、図示していないが導電層３０９ａと、導電層３０９ｂとの間を埋める絶縁層が設けられていても良い。そして、当該絶縁層と、導電層３０９ａ、３０９ｂ上には絶縁層３１２が設けられている。

（実施の形態４）
本実施の形態では、容量素子１２の構成が図１０乃至図１２と異なるセル１０のレイアウトについて、図１３乃至図１５を参照して説明する。なお、図１３乃至図１５では、トランジスタ１１ａ及びトランジスタ１１ｂがバックゲートを有する場合を例示している。また、図１３乃至図１５に示すトランジスタ１１ａ及びトランジスタ１１ｂの具体的な構成については、実施の形態２のトランジスタ２００についての説明と、実施の形態３のトランジスタ１１ａ及びトランジスタ１１ｂについての説明とを参酌することができる。

図１３は、セル１０の上面図の一例に相当する。図１４は、切断線Ａ１―Ａ２における図１３の断面図であり、トランジスタ１１ａのチャネル長方向における断面図である。図１５は、切断線Ｂ１―Ｂ２における図１３の断面図であり、トランジスタ１１ｂのチャネル長方向を含む断面図である。

図１３乃至図１５に示すセル１０では、トランジスタ１１ｂの酸化物半導体層２３０ｆ、２３０ｇ上に設けられた、一対の層２４２の一方を、容量素子１２の第２の電極として機能させる。具体的に、容量素子１２は、層２４２と、層２４２上の絶縁層３１４と、絶縁層３１４上の導電層３１５とを有する。導電層３１５は、容量素子１２の第１の電極としての機能を有し、層２４２、絶縁層３１４、導電層３１５とが重なる領域が、容量素子１２としての機能を有する。

なお、本実施の形態では、絶縁層３１４及び導電層３１５が絶縁層２７５を介して導電層２６０と重なる領域を有する場合を例示している。上記構成により、容量素子１２の単位面積当たりの電気容量を大きくすることができる。

また、本実施の形態では、絶縁層３１４及び導電層３１５が、酸化物半導体層２３０ｆ、２３０ｇとは重ならず、かつ、絶縁層２２２上に位置する領域まで延伸されている場合を例示している。

絶縁層３１４は、比誘電率の大きい絶縁体材料を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体材料を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体材料として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。また、絶縁層３１４は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いた絶縁層を、２層以上用いて積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウムを主成分とする絶縁層、酸化アルミニウムを主成分とする絶縁層、及び酸化ハフニウムを主成分とする絶縁層を順に成膜し、積層構造とすることが好ましい。酸化ハフニウムを主成分とする絶縁層、及び酸化アルミニウムを主成分とする絶縁層の膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。絶縁層３１４をこのような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子１２とすることができる。

また、図１３乃至図１５では、導電層２４０ｆを用いる代わりに、絶縁層２７３、２７４、及び２８０のコンタクトホールに設けられた導電層２４０ｇが、導電層３１５に電気的に接続されている。そして、導電層２４０ｃ、２４０ｄ、２４０ｅ、２４０ｇ、及び絶縁層２８０上に絶縁層３０６が設けられており、絶縁層３０６のコンタクトホールには、導電層３０５ａ、３０５ｂ、３０５ｄ、３０５ｅが設けられている。そして、導電層３０５ａは導電層２４０ｃに電気的に接続され、導電層３０５ｂは導電層２４０ｄに電気的に接続され、導電層３０５ｄは導電層２４０ｅに電気的に接続され、導電層３０５ｅは導電層２４０ｇに電気的に接続されている。

導電層３０５ａ、３０５ｂ、３０５ｄ、３０５ｅ、及び上には、導電層３１３及び絶縁層３０８が設けられており、導電層３１３は導電層３０５ｂ及び３０５ｅと電気的に接続されている。

本実施の形態に示すセル１０では、一対の層２４２の一方を、容量素子１２の第２の電極として機能させることができるので、作製工程を簡略化させることができる。

（実施の形態５）
本実施の形態では、セル１０の図１とは異なる構成の一例について説明する。

図１６に、本発明の一態様に係る記憶装置の、セル１０の構成を一例として示す。図１６（Ａ）に示すセル１０は、容量素子１２ａ及び容量素子１２ｂを有する点において、図１に示すセル１０と構成が異なっている。

そして、トランジスタ１１ａは、容量素子１２ａが有する第１の電極への第１の信号の供給を制御する機能を有する。また、トランジスタ１１ｂは、容量素子１２ｂが有する第１の電極への第２の信号の供給を制御する機能を有する。また、容量素子１２ａの第２電極と容量素子１２ｂの第２電極とは、電気的に接続されている。

具体的に、図１６（Ａ）に示すセル１０では、トランジスタ１１ａのソース又はドレインの一方が配線ＢＬａに電気的に接続されている。また、トランジスタ１１ａのソース又はドレインの他方が容量素子１２ａの第１の電極に電気的に接続されている。トランジスタ１１ｂのソース又はドレインの一方が配線ＢＬｂに電気的に接続されている。トランジスタ１１ｂのソース又はドレインの他方が容量素子１２ｂの第１の電極に電気的に接続されている。

なお、一対のセルで１ビットの情報を記憶するツインセル方式の記憶装置に比べて、図１６（Ａ）のセル１０で例示するような本発明の一態様に係る記憶装置では、面積あたりの静電容量を高めることができる。或いは、当該ツインセル方式の記憶装置に比べて、図１６（Ａ）のセル１０で例示するような本発明の一態様に係る記憶装置では、面積あたりの静電容量が同じであっても、一対のセルが有する２つの容量素子のトータルの占有面積よりも、容量素子１２の占有面積を小さく抑えることができる。

なお、本発明の一態様に係る記憶装置では、バックゲートを有するトランジスタをセル１０に用いていても良い。図１６（Ｂ）に示すセル１０は、図１６（Ａ）に示すセル１０において、トランジスタ１１ａ及びトランジスタ１１ｂにそれぞれバックゲートを設けた構成に相当する。具体的に、図１６（Ｂ）に示すセル１０では、トランジスタ１１ａのバックゲートが配線ＢＧＬａに電気的に接続されており、トランジスタ１１ｂのバックゲートが配線ＢＧＬｂに電気的に接続されている。

また、本発明の一態様に係る記憶装置では、フロントゲートとバックゲートとが電気的に接続された構成を有するトランジスタを、セル１０に用いていても良い。図１６（Ｃ）に示すセル１０は、図１６（Ａ）に示すセル１０において、トランジスタ１１ａ及びトランジスタ１１ｂがそれぞれバックゲートを有し、当該バックゲートがゲート（フロントゲート）に電気的に接続された構成に相当する。具体的に、図１６（Ｃ）に示すセル１０では、トランジスタ１１ａのバックゲートが配線ＷＬに電気的に接続されており、トランジスタ１１ｂのバックゲートが配線ＷＬに電気的に接続されている。

次いで、図１７及び図１８を参照して、図１６（Ｂ）のセル１０が有するトランジスタ１１ａ、トランジスタ１１ｂ、容量素子１２ａ、及び容量素子１２ｂのレイアウトの一例について説明する。なお、図１７及び図１８では、トランジスタ１１ａ及びトランジスタ１１ｂがバックゲートを有する場合を例示している。また、図１７及び図１８に示すトランジスタ１１ａ及びトランジスタ１１ｂの具体的な構成については、実施の形態２のトランジスタ２００についての説明と、実施の形態３のトランジスタ１１ａ及びトランジスタ１１ｂについての説明と、実施の形態４のトランジスタ１１ａ及びトランジスタ１１ｂについての説明とを参酌することができる。

図１７は、セル１０の上面図の一例に相当する。図１８は、切断線Ａ１―Ａ２における図１７の断面図である。

図１７及び図１８に示すセル１０では、トランジスタ１１ａの酸化物半導体層２３０ｄ、２３０ｅ上に設けられた一対の層２４２の一方を、容量素子１２ａの第１の電極として機能させる。具体的に、容量素子１２ａは、層２４２と、層２４２上の絶縁層３１４と、絶縁層３１４上の導電層３１５とを有する。導電層３１５は、容量素子１２ａの第２の電極としての機能を有し、層２４２、絶縁層３１４、導電層３１５とが重なる領域が、容量素子１２ａとしての機能を有する。

また、図１７及び図１８に示すセル１０では、トランジスタ１１ｂの酸化物半導体層２３０ｆ、２３０ｇ上に設けられた一対の層２４２の一方を、容量素子１２ｂの第１の電極として機能させる。具体的に、容量素子１２ｂは、層２４２と、層２４２上の絶縁層３１４と、絶縁層３１４上の導電層３１５とを有する。導電層３１５は、容量素子１２ｂの第２の電極としての機能を有し、層２４２、絶縁層３１４、導電層３１５とが重なる領域が、容量素子１２ｂとしての機能を有する。

なお、本実施の形態では、絶縁層３１４及び導電層３１５が絶縁層２７５を介して導電層２６０と重なる領域を有する場合を例示している。上記構成により、容量素子１２ａと容量素子１２ｂの単位面積当たりの電気容量を大きくすることができる。

また、本実施の形態では、絶縁層３１４及び導電層３１５が、酸化物半導体層２３０ｄ、２３０ｅ、２３０ｆ、２３０ｇとは重ならず、かつ、絶縁層２２２上に位置する領域まで延伸されている場合を例示している。

絶縁層３１４に用いる絶縁体材料については、実施の形態４における記載を参酌することができる。

本実施の形態に示すセル１０では、一対の層２４２の一方を、容量素子１２ａの第１の電極、容量素子１２ｂの第１の電極として機能させることができるので、作製工程を簡略化させることができる。

（実施の形態６）
本発明の一態様に係る記憶装置は、パッケージングされたＩＣチップ等の電子部品に用いることができる。そして、当該電子部品は、例えば、各種電子機器（例えば、情報端末、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）のストレージ装置に適用できる。または、記憶装置２０は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２０に、リムーバブル記憶装置の幾つかの構成例を示す。

図２０（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３及び基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６などの電子部品が取り付けられている。メモリチップ１１０５には、記憶装置２０が組み込まれている。コントローラチップ１１０６には、プロセッサ、ワークメモリ、ＥＣＣ（誤り検出訂正）回路等が組み込まれている。

図２０（Ｂ）はＳＤカード１１１０の外観の模式図であり、図２０（Ｃ）はＳＤカード１１１０の内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２及び基板１１１３を有する。コネクタ１１１２がＩ／Ｆを構成する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５などの電子部品が取り付けられている。メモリチップ１１１４には、記憶装置２０が組み込まれている。コントローラチップ１１１５には、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。

基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。

図２０（Ｄ）はＳＳＤ１１５０の外観の模式図であり、図２０（Ｅ）は、ＳＳＤ１１５０の内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２、及び基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６などの電子部品が取り付けられている。メモリチップ１１５４には、記憶装置２０が組み込まれている。基板１１５３の裏面側にもメモリチップ１１５５を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５５にはワークメモリが組み込まれている。例えば、メモリチップ１１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ１１５６には、プロセッサ、ＥＣＣ回路等が組み込まれている。コントローラチップ１１５６にも、ワークメモリとして機能する記憶装置を設けてもよい。

例えば、ＳＳＤ１１５０は、各種のコンピューティングシステム（パーソナルコンピュータ、ワークステーション、サーバー、スーパーコンピュータ等）のストレージ装置に適用される。

次に、図２１を参照して、記憶装置２０が組み込まれた情報処理システムについて説明する。図２１に示す情報処理システム１５００は、ホスト装置１５１０、記憶装置１５２０、出力装置１５３１、入力装置１５３２を有する。

記憶装置１５２０は、記憶装置２０を適用することができる。記憶装置１５２０は、例えば、ホスト装置１５１０のストレージ装置として用いられており、各種データ（例えば、プログラム、映像データ、音響データ等）を記憶する。

ホスト装置１５１０は、情報処理システム１５００全体を制御する機能を有する。ホスト装置１５１０は、プロセッサ１５１１、メモリ部１５１２、Ｉ／Ｆ（インターフェース）１５１３、及びバス１５１４を有する。バス１５１４により、プロセッサ１５１１、メモリ部１５１２及びＩ／Ｆ１５１３が相互に接続されている。プロセッサ１５１１は、演算装置及び制御装置として機能し、ファームウエア等のプログラムに従って、情報処理システム１５００内の各種装置を制御する。プロセッサ１５１１には、ＣＰＵ、マイクロプロセッサ（ＭＰＵ）、ＦＰＧＡ等を用いることができる。メモリ部１５１２は、プロセッサ１５１１が実行するプログラムや、プロセッサ１５１１で処理したデータ等を記憶する。メモリ部１５１２は、記憶装置２０を有していてもよい。また、プロセッサ１５１１が、記憶装置２０を有していてもよい。

ホスト装置１５１０は、Ｉ／Ｆ１５１３を介して、出力装置１５３１、入力装置１５３２、及び記憶装置１５２０との通信を行う。例えば、入力装置１５３２からの入力信号は、Ｉ／Ｆ１５１３及びバス１５１４を経てプロセッサ１５１１に伝送される。

複数の出力装置１５３１を情報処理システム１５００に設けることができる。出力装置１５３１として、表示装置、スピーカ、振動装置、発光装置（例えば、ＬＥＤランプ）等がある。複数の入力装置１５３２を情報処理システム１５００に設けることができる。入力装置１５３２としては、タッチセンサ、キーボード、マウス、操作ボタン、マイクロフォン（音声入力装置）、カメラ（撮像装置）、各種のセンサ（照度センサ、色温度センサ、赤外線センサ、紫外線センサ、加速度センサ、温度センサ、圧力センサなど）等がある。

情報処理システム１５００は、記憶装置１５２０及びホスト装置１５１０が１つの筐体に収められている態様であってもよいし、有線または無線で接続されている複数の装置で構成されている態様でもよい。例えば、前者の態様として、ノート型ＰＣ（パーソナルコンピュータ）、タブレット型情報端末、電子書籍端末、スマートフォン、携帯電話、オーディオ端末、録画再生装置等がある。後者の形態として、デスクトップ型ＰＣ、キーボード、マウス及びモニタのセットがある。また、録画再生装置、音響機器（スピーカ、アンプ等）、及びテレビジョン装置を備えるＡＶ（音響映像）システムや、監視カメラ、表示装置、及び録画用記憶装置を備える監視システム等が或る。

図２２に、情報処理システム１５００の具体例として、いくつかの電子機器を模式的に示す。

図２２（Ａ）にタブレット型情報端末の構成例を示す。図２２（Ａ）に示す情報端末２０１０は、筐体２０１１、表示部２０１２、照度センサ２０１３、カメラ２０１５、操作ボタン２０１６を有する。筐体２０１１には、メモリモジュール、プロセッサ等が組み込まれている。少なくとも当該メモリモジュールに、記憶装置２０を適用することができる。

表示部２０１２はタッチセンサが組み込まれた表示システムで構成される。表示部２０１２をスタイラスペン２０１７（または電子ペン）、指などでタッチ操作することで、情報端末２０１０を操作することが可能である。情報端末２０１０の機能には、音声通話、カメラ２０１５を利用したビデオ通話、電子メール、手帳、インターネット接続、音楽再生などがある。

図２２（Ｂ）にＰＣ（パーソナルコンピュータ）の構成例を示す。図２２（Ｂ）に示すＰＣ２０３０は、筐体２０３１、表示部２０３２、照度センサ２０３４、カメラ２０３５、キーボード２０３６を有する。キーボード２０３６は、筐体２０３１から着脱可能な構成であってもよい。筐体２０３１にキーボード２０３６を装着した状態では、ＰＣ２０３０はノード型ＰＣとして使用できる。筐体２０３１からキーボード２０３６を脱着した状態では、ＰＣ２０３０はタブレット型ＰＣとして使用できる。

筐体２０３１には、表示部２０３２のコントローラ、メモリモジュール、プロセッサ等が組み込まれている。少なくとも当該メモリモジュールに、記憶装置２０を適用することができる。

図２２（Ｃ）に示すロボット２１００は、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、表示部２１０５、下部カメラ２１０６、障害物センサ２１０７、移動機構２１０８、プロセッサ２１１０、記憶装置２１１１を備える。少なくとも記憶装置２１１１に記憶装置２０を適応することができる。

表示部２１０５は種々の情報を表示する。ロボット２１００は、使用者の望みの情報を表示部２１０５に表示することが可能である。表示部２１０５は、タッチパネルを搭載していてもよい。

マイクロフォン２１０２、スピーカ２１０４を用いて、使用者はロボット２１００と音声によるコミュニケーションが可能である。

上部カメラ２１０３及び下部カメラ２１０６は、ロボット２１００の周囲を撮像する。例えば、上部カメラ２１０３で撮影した使用者の情報をもとに、ロボット２１００がスピーカ２１０４から発する音声が選択される。

ロボット２１００は、移動機構２１０８によって移動することが可能である。障害物センサ２１０７によって、ロボット２１００の移動方向の障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６及び障害物センサ２１０７を用いて、周囲の環境を認識し、安全にかつ自立して移動することが可能である。

図２２（Ｄ）に示す飛行体２１２０は、プロセッサ２１２１、記憶装置２１２２、カメラ２１２３、プロペラ２１２４を有する。少なくとも記憶装置２１２２に記憶装置２０を適用することができる。

図２２（Ｄ）に示す自動車２１４０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２１４０は、カメラ２１４１が撮影した画像を解析し、ガードレール２１５０や歩行者の有無など、周囲の状況を判断し、自動運転を行うことができる。また、自動車２１４０には、記憶装置など、各種の電子部品が組み込まれている。

１０セル
１１ａトランジスタ
１１ｂトランジスタ
１２容量素子
１２ａ容量素子
１２ｂ容量素子
１３セルアレイ
１４ＷＤ
１５ＰＣＣ
１６ＳＡ
１７ＳＷＣ
１８ＢＤ
１９メインアンプ
２０記憶装置
２１駆動回路
３０導電層
３１導電層
３２導電層
３３ａコンタクトホール
３３ｂコンタクトホール
３３ｃコンタクトホール
３４半導体層
３５半導体層
３６導電層
４０セル
４１容量素子
４２容量素子
４３ａトランジスタ
４３ｂトランジスタ
４４導電層
４５導電層
４６導電層
４７導電層
４８導電層
４９半導体層
５３ａコンタクトホール
５３ｂコンタクトホール
５０半導体層
５１導電層
５２ａコンタクトホール
５２ｂコンタクトホール
２００トランジスタ
２０２トランジスタ
２０３導電層
２０５導電層
２０５ａ導電層
２０５ｂ導電層
２１０絶縁層
２１２絶縁層
２１４絶縁層
２１６絶縁層
２２０絶縁層
２２２絶縁層
２２４絶縁層
２３０酸化物半導体層
２３０ａ酸化物半導体層
２３０ｂ酸化物半導体層
２３０ｃ酸化物半導体層
２３０ｄ酸化物半導体層
２３０ｅ酸化物半導体層
２３０ｆ酸化物半導体層
２３０ｇ酸化物半導体層
２３１領域
２３１ａ領域
２３１ｂ領域
２３２領域
２３２ａ領域
２３２ｂ領域
２３４領域
２４０導電層
２４０ａ導電層
２４０ｂ導電層
２４０ｃ導電層
２４０ｄ導電層
２４０ｅ導電層
２４０ｆ導電層
２４０ｇ導電層
２４２層
２５０絶縁層
２５２金属酸化物層
２６０導電層
２６０ａ導電層
２６０ｂ導電層
２７０絶縁層
２７１絶縁層
２７２絶縁層
２７３絶縁層
２７４絶縁層
２７５絶縁層
２８０絶縁層
３００導電層
３０１絶縁層
３０２絶縁層
３０３導電層
３０４絶縁層
３０５ａ導電層
３０５ｂ導電層
３０５ｃ導電層
３０５ｄ導電層
３０５ｅ導電層
３０６絶縁層
３０７導電層
３０８絶縁層
３０９ａ導電層
３０９ｂ導電層
３１０絶縁層
３１１ａ導電層
３１１ｂ導電層
３１２絶縁層
３１３導電層
３１４絶縁層
３１５導電層
１１００ＵＳＢメモリ
１１０１筐体
１１０２キャップ
１１０３ＵＳＢコネクタ
１１０４基板
１１０５メモリチップ
１１０６コントローラチップ
１１１０ＳＤカード
１１１１筐体
１１１２コネクタ
１１１３基板
１１１４メモリチップ
１１１５コントローラチップ
１１５０ＳＳＤ
１１５１筐体
１１５２コネクタ
１１５３基板
１１５４メモリチップ
１１５５メモリチップ
１１５６コントローラチップ
１５００情報処理システム
１５１０ホスト装置
１５１１プロセッサ
１５１２メモリ部
１５１４バス
１５２０記憶装置
１５３１出力装置
１５３２入力装置
２０１０情報端末
２０１１筐体
２０１２表示部
２０１３照度センサ
２０１５カメラ
２０１６操作ボタン
２０１７スタイラスペン
２０３０ＰＣ
２０３１筐体
２０３２表示部
２０３４照度センサ
２０３５カメラ
２０３６キーボード
２１００ロボット
２１０１照度センサ
２１０２マイクロフォン
２１０３上部カメラ
２１０４スピーカ
２１０５表示部
２１０６下部カメラ
２１０７障害物センサ
２１０８移動機構
２１１０プロセッサ
２１１１記憶装置
２１２０飛行体
２１２１プロセッサ
２１２２記憶装置
２１２３カメラ
２１２４プロペラ
２１４０自動車
２１４１カメラ
２１５０ガードレール

Claims

第１のトランジスタと、第２のトランジスタと、容量素子と、をセルに有し、
前記第１のトランジスタは、前記容量素子の第１の電極への第１の信号の供給を制御する機能を有し、
前記第２のトランジスタは、前記容量素子の第２の電極への第２の信号の供給を制御する機能を有し、
前記第１のトランジスタの第１のゲート電極は、ワード線に電気的に接続され、
前記第２のトランジスタの第２のゲート電極は、前記ワード線に電気的に接続され、
前記第１のトランジスタは、第１の酸化物半導体膜にチャネル形成領域を有し、
前記第２のトランジスタは、第２の酸化物半導体膜にチャネル形成領域を有する記憶装置。
請求項１において、
前記第１の信号の電位と前記第２の信号の電位とは、互いに極性が反転している記憶装置。
請求項１または請求項２において、
前記第１のトランジスタの第３のゲート電極は、前記第１の酸化物半導体膜を介して前記第１のゲート電極と重なる領域を有し、
前記第２のトランジスタの第４のゲート電極は、前記第２の酸化物半導体膜を介して前記第２のゲート電極と重なる領域を有する記憶装置。
請求項１乃至請求項３のずれか一において、
前記第１の酸化物半導体膜は、前記第１のゲート電極と重ならず、かつ、前記第１の酸化物半導体膜の表面及び側面を含む第１の領域を有し、
前記第１の領域は、前記容量素子の第１の電極としての機能を有し、
前記第１の領域は、前記第１の酸化物半導体膜の主成分とは異なる金属を含み、
前記金属は、アルミニウム、ルテニウム、チタン、タンタル、タングステン、又はクロムである記憶装置。