CN100505310C

CN100505310C - 半导体装置和图像显示装置

Info

Publication number: CN100505310C
Application number: CNB200510065700XA
Authority: CN
Inventors: 丰田吉彦; 坂本孝雄; 須贺原和之; 中川直纪
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-04-21
Filing date: 2005-04-21
Publication date: 2009-06-24
Anticipated expiration: 2025-04-21
Also published as: CN1691354A

Abstract

提供一种半导体装置和图像显示装置，可以提高源漏耐压和AC应力耐性，且获得所希望的电流特性。为此，在玻璃基板(1)上形成硅氮化膜(2)和硅氧化膜(3)。在该硅氧化膜(3)上形成包含源区(45)、漏区(46)、具有规定沟道长度方向上的长度的沟道区(40)、杂质浓度都比源区低的GOLD区(41)和LDD区(43)、杂质浓度都比漏区低的GOLD区(42)和LDD区(44)、栅绝缘膜(5)和栅电极(6a)的薄膜晶体管(T)。栅电极(6a)与沟道区(40)和GOLD区(41、42)相对置地重叠。

Description

半导体装置和图像显示装置

技术领域

本发明涉及半导体装置和图像显示装置，尤其涉及在液晶显示器和有机EL(电致发光)显示器等的显示器中使用的半导体装置、和具有图像显示电路部的图像显示装置。

背景技术

在显示器中使用薄膜晶体管。作为这样的薄膜晶体管的一例，说明在专利文献日本特开2002-076351中记载的GOLD(栅重叠轻掺杂漏)结构的薄膜晶体管。GOLD结构的n型薄膜晶体管具有源区、漏区、沟道区、GOLD区、栅绝缘膜和栅电极，在玻璃基板上形成。

GOLD区，在沟道区和漏区之间的区域上，尤其是位于栅电极正下方的区域上形成，与栅电极在平面上相重叠。该GOLD区的杂质浓度设定成比沟道区中的杂质浓度高，比漏区中的杂质浓度低。

下面，说明该GOLD结构的例如n型薄膜晶体管的动作。如果在栅上施加规定的正电压，则在沟道区上形成沟道，源区和漏区之间的电阻减小，成为在源区和漏区之间可流过电流的状态。

另一方面，如果在栅上施加负电压，则在沟道区上不形成沟道，源区和漏区之间的电阻增大，成为在源区和漏区之间实质上没有电流流动，只有微小的泄露电流流过的状态。

该泄露电流，是由于在沟道中形成的空穴和在源区和漏区之间大量存在的电子在接合部处再结合而形成的。如果接合部的电场增大，则再结合的概率也增大，泄露电流增大。

在显示器中，在改写画面之前的一帧期间中必须保持在液晶上施加的电压。此时，在为了该电压保持所使用的象素晶体管中泄露电流多时，在液晶上施加的电压随时间下降，显示特性劣化。因此，在象素晶体管中要求泄露电流极低。

下面，作为在显示器使用的薄膜晶体管的另一例，说明在专利文献日本特开2001-3554448中记载的LDD(轻掺杂漏)结构的薄膜晶体管。LDD结构的n型薄膜晶体管具有源区、漏区、沟道区、LDD区、栅绝缘膜和栅电极等在玻璃基板上形成。

在源区和漏区之间的区域上形成LDD区。另外，LDD区的杂质浓度设定成比沟道区的杂质浓度高且比漏区的杂质浓度低。

在LDD结构的薄膜晶体管中，如果作为栅电压施加负电压，则在沟道区上形成蓄积层，但由于LDD区缓和了源漏附近电场，可以抑制泄露电流。

但是，现有的薄膜晶体管具有以下的问题。如上所述，在作为象素晶体管使用的薄膜晶体管中要求泄露电流极小。在作为薄膜晶体管的一例的GOLD结构的薄膜晶体管中，如果作为栅电压施加负电压则在GOLD区上形成蓄积层，在杂质浓度比GOLD区高的源区和漏区附近产生高电场。因此，不能抑制泄露电流，对薄膜晶体管中的OFF电流的特性有影响。

另外，通过在漏上施加比栅上更高的电压，在漏侧的接合部上产生比较大的电场。由该电场加速的电子产生冲撞离子现象，生成电子和空穴的对。该现象反复出现，电子和空穴的对增大，漏电流增加，直至烧蚀破坏。此时的漏电压叫做源漏耐压。

在上述的GOLD结构的薄膜晶体管中，由于漏区附近的电场在沟道区和GOLD区的接合部处被缓和，可以在一定程度上抑制冲撞离子现象。但是，存在在实用水平的GOLD区的长度(GOLD长度)下不能得到充分的源漏耐压的问题。

另外，如果在栅上施加正负的AC(交流电流)脉冲，观察到了薄膜晶体管的特性劣化。这样的针对AC应力的可靠性是使用多晶体的薄膜晶体管中特有的现象。下面说明该现象。如果在栅上施加负电压，在栅和源漏之间的接合部上产生大的电场，且在多晶体的晶界等处被捕获的载流子被缓缓放出。被放出的电子被接合部处的强电场加速，引起冲撞离子化现象。

由于由冲撞离子化生成的电子空穴对具有极高的能量，超过栅氧化膜和半导体之间的势垒而进入氧化膜中。这样的具有高能量的电子空穴对叫做热载流子，进入氧化膜中形成固定电荷，在界面等处生成缺陷，使迁移度劣化，使薄膜晶体管的特性劣化。

由于在现有的GOLD结构的薄膜晶体管中漏区附近的电场被沟道区和GOLD区的接合部缓和，可以在一定程度上抑制热载流子的产生。但是，存在在实用水平的GOLD长度下针对AC应力的可靠性低，不能获得充分的热载流子耐性的问题。

另一方面，在另一例的薄膜晶体管中也有同样的问题。即，由于漏区附近的电场被沟道区和LDD区的接合部缓和，可以在一定程度上抑制热载流子的产生。但是，存在在实用水平的LDD长度(LDD区的长度)下不能获得充分的源漏耐压和针对AC应力的可靠性的问题。

另外，如果作为栅电压施加正电压在沟道区上形成沟道，则LDD区的电阻与沟道电阻串联连接。由于LDD区的杂质浓度比源区和漏区低，存在LDD区的电阻值增大，ON电流低的问题。

这样，在现有的薄膜晶体管中，存在着不能得到充分的源漏耐压、AC应力耐性，且得不到所希望的OFF电流特性或ON电流特性(电流特性)的问题。

发明内容

本发明正是为了解决上述问题点而提出的，一个目的在于提供可提高源漏耐压和AC应力耐性、获得所希望的电流特性的半导体装置，另一个目的在于提供具有包含这样的半导体装置的图像显示电路部的图像显示装置。

根据本发明的半导体装置，包含具有半导体层、绝缘膜和电极且在规定的基板上形成的半导体元件，其中：

上述半导体元件具有第1元件，该第1元件具有：

在上述半导体层上形成的第1杂质区；

与上述第1杂质区隔有距离而在上述半导体层上形成的第2杂质区；

在上述半导体层的位于上述第1杂质区和上述第2杂质区之间的部分上，与上述第1杂质区和上述第2杂质区分别隔有距离形成的作为具有规定的沟道长度的沟道的沟道区；

在上述半导体层的位于上述第1杂质区和上述沟道区之间的部分上，与上述沟道区相接地形成的第3杂质区；

在上述半导体层的位于上述第2杂质区和上述沟道区之间的部分上，与上述沟道区相接地形成的第4杂质区；

在上述半导体层的位于上述第1杂质区和上述第3杂质区之间的部分上形成的第5杂质区；以及

在上述半导体层的位于上述第2杂质区和上述第4杂质区之间的部分上形成的第6杂质区；

在上述第1元件中，

上述电极具有相互对置的一个侧部和另一个侧部，

上述第3杂质区和上述第5杂质区的接合部与上述一个侧部位于大致同一平面上，且上述第4杂质区和上述第6杂质区的接合部与上述另一个侧部位于同一平面上，

上述电极形成为，与上述沟道区、上述第3杂质区和上述第4杂质区各自的整体相对置且层叠，

上述绝缘膜在上述半导体层和上述电极之间形成为分别与上述半导体层和上述电极相接，

上述第3杂质区至上述第6杂质区各自的杂质浓度设定成比上述第1杂质区和上述第2杂质区各自的杂质浓度低、比上述沟道区的杂质浓度高，且

上述第3杂质区和上述第4杂质区的杂质浓度设定成与上述第5杂质区和上述第6杂质区的杂质浓度不同。

根据该结构，在位于沟道区和第1杂质区之间的区域与位于沟道区和第2杂质区之间的区域上，与电极相对置地形成第3杂质区和第4杂质区(GOLD区)，该第3杂质区和第4杂质区的杂质浓度比沟道区的杂质浓度高、比第1杂质区(源)和第2杂质区(漏)的杂质浓度低；而且，在位于第1杂质区和第2杂质区之间的区域与位于第2杂质区和第4杂质区之间的区域上，形成第5杂质区和第6杂质区(LDD结构)，该第5杂质区和第6杂质区的杂质浓度比第1杂质区和第2杂质区的杂质浓度低、比沟道区的杂质浓度高，由此，与现有的LDD结构的元件相比，可以获得更高的源漏耐压和AC应力耐性，且获得了低的OFF电流特性。

根据本发明的图像显示装置，具有用来显示图像的图像显示电路部，其中：

上述图像显示电路部具有第1元件和第2元件，

该第1元件具有：

在上述半导体层上形成的第1杂质区；

该第2元件包括：

在上述半导体层上形成的第7杂质区；

与上述第7杂质区隔有距离而在上述半导体层上形成的第8杂质区；

在上述半导体层的位于上述第7杂质区和上述第8杂质区之间的部分上，与上述第7杂质区和上述第8杂质区分别隔有距离形成的作为具有规定的沟道长度的沟道的沟道区；

在上述半导体层的位于上述第7杂质区和上述沟道区之间的部分上，与上述沟道区相接地形成的第9杂质区；

在上述半导体层的位于上述第8杂质区和上述沟道区之间的部分上，与上述沟道区相接地形成的第10杂质区；

在上述第1元件中，

上述电极具有相互对置的一个侧部和另一个侧部，

上述第3杂质区和上述第4杂质区的杂质浓度设定成与上述第5杂质区和上述第6杂质区的杂质浓度不同；

在上述第2元件中，

上述电极具有相互对置的一个侧部和另一个侧部，

上述沟道区和上述第9杂质区的接合部与上述一个侧部位于大致同一平面上，且上述沟道区和上述第10杂质区的接合部与上述另一个侧部位于同一平面上，

上述电极形成为，与上述沟道区的整体相对置且层叠，

上述第9杂质区和上述第10杂质区各自的杂质浓度设定成比上述第7杂质区和上述第8杂质区各自的杂质浓度低、比上述沟道区的杂质浓度高。

根据该结构，可以获得比第1元件高的源漏耐压和AC应力耐性，且可以获得低的OFF电流特性，而且，通过使用比第1元件占有面积小的第2元件，与只使用第1元件时相比可以抑制图像显示电路部的占有面积的增大。

根据本发明的半导体装置的制造方法，包括以下工序：

在具有主表面的基板上形成第1电极；

在基板上形成规定的第1半导体层；

在形成第1电极的工序和形成第1半导体层的工序之间，在基板上形成绝缘膜；

以横切第1半导体层的方式在第1半导体层上形成包含第1部分的第1掩模部件，

通过以该第1掩模部件作为掩模向第1半导体层注入规定导电类型的杂质离子，以位于第1掩模部件正下方的第1半导体层的部分作为沟道区，在夹着第1掩模部件位于一侧和另一侧的第1半导体层的部分上以与沟道区相接的方式形成具有规定杂质浓度的一对第1杂质区(第1注入工序)；

覆盖整个沟道区和一对第1杂质区的各部分，在第1半导体层上形成包含第1部分的第2掩模部件；

通过以该第2掩模部件作为掩模，向第1半导体层注入规定导电类型的杂质离子，在夹着沟道区位于一侧和另一侧的第1半导体层的部分上，与沟道区分辊隔有规定的距离地形成其它比第1杂质区的杂质浓度高的一对第2杂质区(第2注入工序)；

在形成第1电极的工序和形成第1杂质区的工序中，形成为沟道区和一对第1杂质区的每一个的整体与第1电极重叠且对置。

根据该制造方法，由于以第1掩模部件作为掩模用第1注入工序形成作为GOLD区的一对第1杂质区，通过只增加一个掩模部件就可以容易地形成具有GOLD区的半导体装置。而且，通过调整第1掩模部件的尺寸，可以容易地适应第1杂质区的沟道长度方向上的长度的变化等。

本发明的上述和其它的目的、特征、方面和优点可以通过以下的结合附图进行的详述更清楚地理解。

附图说明

图1是根据本发明的实施方式1的半导体装置的剖面图；

图2是展示该实施方式中图1所示半导体装置的制造方法的一个工序的剖面图；

图3是展示该实施方式中接着图2所示工序的工序的剖面图；

图4是展示该实施方式中接着图3所示工序的工序的剖面图；

图5是展示该实施方式中接着图4所示工序的工序的剖面图；

图6是展示该实施方式中接着图5所示工序的工序的剖面图；

图7是展示该实施方式中接着图6所示工序的工序的剖面图；

图8是展示该实施方式中接着图7所示工序的工序的剖面图；

图9是展示该实施方式中接着图8所示工序的工序的剖面图；

图10是展示该实施方式中薄膜晶体管的源漏耐压的结果的图；

图11是展示该实施方式中薄膜晶体管的ON电流的结果的图；

图12是展示该实施方式中薄膜晶体管的OFF电流的结果的图；

图13是展示该实施方式中薄膜晶体管的AC应力耐性的结果的图；

图14是展示该实施方式中对根据本发明的GOLD结构的薄膜晶体管和现有的GOLD结构的薄膜晶体管中的蚀刻工序进行比较的图；

图15是是展示根据本发明的实施方式2的半导体装置的制造方法的一工序的剖面图；

图16是展示该图中接着图15所示工序的工序的剖面图；

图17是展示该图中接着图16所示工序的工序的剖面图；

图18是展示该图中接着图17所示工序的工序的剖面图；

图19是展示该图中接着图18所示工序的工序的剖面图；

图20是展示该图中接着图19所示工序的工序的剖面图；

图21是展示该实施方式中薄膜晶体管的源漏耐压的结果的图；

图22是展示该实施方式中薄膜晶体管的ON电流的结果的图；

图23是展示该实施方式中薄膜晶体管的OFF电流的结果的图；

图24是展示该实施方式中薄膜晶体管的AC应力耐性的结果的图；

图25是是展示根据本发明的实施方式3的半导体装置的制造方法的一工序的剖面图；

图26是展示该实施方式中接着图25所示工序的工序的剖面图；

图27是展示该实施方式中接着图26所示工序的工序的剖面图；

图28是展示该实施方式中接着图27所示工序的工序的剖面图；

图29是展示该实施方式中接着图28所示工序的工序的剖面图；

图30是展示根据本发明的实施方式4中饱和劣化率与GOLD区的杂质浓度的依赖关系的曲线；

图31是展示根据本发明的实施方式5中饱和劣化率与GOLD长度的依赖关系的曲线；

图32是展示根据本发明的实施方式6中AC应力寿命和LDD长度的依赖关系的曲线；

图33是展示根据本发明的实施方式7中ON电流与源侧的LDD长度和漏侧的LDD长度的差的依赖关系的曲线；

图34是展示根据本发明的实施方式8的半导体装置的制造方法的一工序的剖面图；

图35是展示该实施方式中接着图34所示工序的工序的剖面图；

图36是展示该实施方式中接着图35所示工序的工序的剖面图；

图137是展示该实施方式中接着图36所示工序的工序的剖面图；

图38是展示该实施方式中接着图37所示工序的工序的剖面图；

图39是展示该实施方式中薄膜晶体管的源漏耐压的结果的图；

图40是展示该实施方式中薄膜晶体管的ON电流的结果的图；

图41是展示该实施方式中薄膜晶体管的OFF电流的结果的图；

图42是展示根据本发明的实施方式9中源漏耐压和GOLD区的杂质浓度的依赖关系的曲线；

图43是展示该实施方式中AC应力寿命和GOLD区的杂质浓度的依赖关系的曲线；

图44是展示根据本发明的实施方式10中源漏耐压和LDD区的杂质浓度的依赖关系的曲线；

图45是展示该实施方式中AC应力寿命和LDD区的杂质浓度的依赖关系的曲线；

图46是展示该实施方式中OFF电流和LDD区的杂质浓度的依赖关系的曲线；

图47是展示根据本发明的实施方式11中源漏耐压和GOLD长度的依赖关系的曲线；

图48是展示该实施方式中AC应力寿命和GOLD长度的依赖关系的曲线；

图49展示根据本发明的实施方式12中源漏耐压和LDD长度的依赖关系的曲线；

图50是展示该实施方式中AC应力寿命和LDD长度的依赖关系的曲线；

图51是展示该实施方式中OFF电流和LDD长度的依赖关系的曲线；

图52是展示该实施方式中ON电流和LDD长度的依赖关系的曲线；

图53是展示根据本发明的实施方式13中评价用半导体装置的制造方法的一工序的剖面图；

图54是展示该实施方式中接着图53所示工序的工序的剖面图；

图55是展示该实施方式中接着图54所示工序的工序的剖面图；

图56是展示该实施方式中ON电流与源侧的LDD长度和漏侧的LDD长度的差的依赖关系的曲线；

图57是展示该实施方式中OFF电流和LDD长度的差的依赖关系的曲线；

图58是根据本发明的实施方式14的半导体装置的平面图；

图59是该实施方式中沿图58所示剖面线LIX-LIX的剖面图；

图60是展示该实施方式中OFF电流的测定结果的图；

图61是展示根据本发明的实施方式15的半导体装置的制造方法的一个工序的剖面图；

图62是展示该实施方式中接着图61所示工序的工序的剖面图；

图63是展示该实施方式中接着图62所示工序的工序的剖面图；

图64是展示该实施方式中接着图63所示工序的工序的剖面图；

图65是展示该实施方式中接着图64所示工序的工序的剖面图；

图66是展示该实施方式中接着图65所示工序的工序的剖面图；

图67是展示该实施方式中接着图66所示工序的工序的剖面图；

图68是展示根据本发明的实施方式15的半导体装置的制造方法的一个工序的剖面图；

图69是展示该实施方式中接着图61所示工序的工序的剖面图；

图70是展示该实施方式中接着图69所示工序的工序的剖面图；

图71是展示该实施方式中接着图70所示工序的工序的剖面图；

图72是展示该实施方式中接着图71所示工序的工序的剖面图；

图73是展示该实施方式中接着图72所示工序的工序的剖面图；

图74是展示该实施方式中接着图73所示工序的工序的剖面图；

图75是展示该实施方式中接着图74所示工序的工序的剖面图；

图76是展示根据本发明的实施方式17的液晶显示装置的结构的框图；

图77是展示该实施方式中，根据本发明的GOLD结构的薄膜晶体管的占有面积与现有的LDD结构的薄膜晶体管的占有面积的面积比和栅长度的依赖关系的曲线；

图78是展示根据本发明的实施方式18的液晶显示装置的结构的框图；

图79是展示根据本发明的实施方式19的液晶显示装置的结构的框图；

图80是展示根据本发明的实施方式20的液晶显示装置的结构的框图；

图81是展示该实施方式中，根据本发明的GOLD结构的薄膜晶体管的占有面积与现有的LDD结构的薄膜晶体管的占有面积的面积比和栅电极数的依赖关系的曲线。

具体实施方式

(实施方式1)

说明根据本发明的实施方式1的半导体装置。如图1所示，在玻璃基板1上形成硅氮化膜2，在该硅氮化膜2上形成硅氧化膜3。在该硅氧化膜3上形成岛状的多晶硅膜。在该多晶硅膜中形成具有规定的杂质浓度的源区45、和与该源区45隔有距离的具有规定的杂质浓度的漏区46。

在位于源区和漏区45和46之间的区域上，与源区和漏区45和46分别隔有距离形成具有规定的栅长度的沟道区40。

在位于源区45和沟道区40之间的区域上，在源区45侧形成LDD区43，在沟道区40侧形成GOLD区41。另外，在位于漏区46和沟道区40之间的区域上，在漏区46侧形成LDD区44，在沟道区40侧形成GOLD区42。

LDD区43、44和GOLD区41、42各自的杂质浓度都设定成比沟道区40的杂质浓度高、比源区45和漏区46的杂质浓度低。而且，LDD区43、44的杂质浓度设定成比GOLD区41、42的杂质浓度高。

形成由硅氧化膜构成的栅绝缘膜5，使其覆盖该岛状的多晶硅膜。在该栅绝缘膜5上形成栅电极6a。形成由例如硅氧化膜构成的层间绝缘膜7使其覆盖栅电极6a。

在该层间绝缘膜7分别形成露出源区45的表面的接触孔7a和露出漏区46的表面的接触孔7b，在层间绝缘膜7上形成源电极8a和漏电极8b使其填充该接触孔7a、7b。

薄膜晶体管T包含栅电极6a、源区45、漏区46、LDD区43和44、GOLD区41和42、沟道区40而构成。尤其是，形成为栅电极6a覆盖整个沟道区40，且形成为GOLD区41和GOLD区42在平面上相重叠。

即，一方的GOLD区41和LDD区43的接合部与栅电极6a的一个侧部位于大致同一平面H1上，而另一方的GOLD区42和LDD区44的接合部与栅电极6a的另一个侧部位于同一平面H2上。

下面，说明上述半导体装置的制造方法的一例。如图2所示，首先，在作为基板的由康宁(Corning)公司制造的1737型号的玻璃基板1的主表面上，用例如等离子体CVD(化学汽相淀积)法形成膜厚约100nm的硅氮化膜2。在该硅氮化膜2上形成膜厚约100nm的硅氧化膜3。然后在该硅氧化膜3上形成膜厚约50nm的非晶态硅膜。

另外，为了防止玻璃基板1中含有的杂质向上方扩散而形成硅氮化膜2。作为用来阻止该杂质扩散的膜，除了硅氮化膜之外，还可以使用SiON、SiC、AlN、Al₂O₃等的材料。另外，作为非晶态硅膜的底膜是硅氮化膜2和硅氧化膜3的双层结构，但并不限于两层结构，也可以省略这些膜或者层叠更多的膜。

然后，通过在规定的真空中对非晶态硅膜实施热处理，除去非晶态硅膜中存在的不必要的氢。然后，通过向非晶态硅膜照射由例如XeCl激光器发出的激光，如图2所示，把非晶态硅膜多晶化，成为多晶硅膜4。多晶硅膜4的粒径为约0.5μm。

另外，除了XeCl激光器之外，还可以用例如YAG激光器、CW激光器。也可以用热退火进行非晶态硅膜的多晶化。具体地，在实施热退火时，通过使用镍等的催化剂可得到粒径更大的多晶硅膜。在该多晶硅膜4上形成光刻胶图案61。

然后，如图3所示，通过以该光刻胶图案61作为掩模对多晶硅膜4进行各向异性蚀刻，形成岛状的多晶硅膜4a。之后通过进行灰化和药液处理除去光刻胶图案61。

然后，如图4所示，用例如等离子体CVD法形成膜厚约100nm的由硅氧化膜构成的栅绝缘膜5。此时，作为硅氧化膜的原料使用液体的TEOS(四乙基原硅酸酯)。

然后，为了控制薄膜晶体管的阈值，用例如剂量1×10¹²原子/cm³、加速能量60KeV向多晶硅膜4a注入硼。另外，该注入工序根据需要进行即可，也可以省略。

然后，如图5所示，通过实施规定的照相制版处理形成光刻胶图案62。然后通过以光刻胶图案62作为掩模用例如剂量5×10¹²原子/cm³、加速能量80KeV向多晶硅膜4注入磷，形成杂质区4ab、4ac。

该注入量成为GOLD区中的注入量(杂质浓度)。在杂质区4ab和杂质区4ac之间形成作为沟道的杂质区4aa。之后通过进行灰化和药液处理除去光刻胶图案62。

然后，如图6所示，用溅射法在栅绝缘膜5的整个表面上形成膜厚约400nm的铬膜6。然后通过进行照相制版处理形成光刻胶图案63。

通过以光刻胶图案63作为掩模对铬膜6进行湿法蚀刻，如图7所示，形成栅电极6a。栅电极6a形成为，夹着作为沟道的杂质区4aa的杂质区4ab和杂质区4ac在平面上相重叠。在杂质区4ab、4ac中与栅电极6a在平面上相重叠的区域作为GOLD区。

另外，在进行湿法蚀刻时虽然对露出的铬膜6的侧面进行了侧蚀刻，但可以通过控制进行过蚀刻的时间来控制该蚀刻的量。

然后，通过以光刻胶图案63作为掩模，用例如剂量1×10¹⁴原子/cm³、加速能量80KeV向杂质区4ab、4ac注入磷，形成作为源区和漏区的杂质区4ab、4ac。之后通过进行灰化和药液处理除去光刻胶图案63。

然后，如图8所示，通过以栅电极6a为掩模，用例如剂量1×10¹³原子/cm³、加速能量80KeV注入磷，在残留的杂质区4ab、4ac上分别形成作为LDD区的杂质区4af、4ag。作为LDD区的杂质区4af、4ag的杂质浓度由该磷的注入量和用来形成GOLD区的磷的注入量决定。

这样，通过形成杂质区4af、4ag，使作为GOLD区的杂质区4ab、4ac的杂质浓度比作为LDD区的杂质区4af、4ag的杂质浓度低。

然后，如图9所示，用例如等离子体CVD法形成膜厚约400nm的由硅氧化膜构成的层间绝缘膜7，以覆盖栅电极6a。然后通过在该层间绝缘膜7上进行规定的照相制版处理，形成用来形成接触孔的光刻胶图案(未图示)。通过以该光刻胶图案作为掩模对层间绝缘膜7和栅绝缘膜5进行各向异性蚀刻，形成露出杂质区4ad的表面的接触孔7a和露出杂质区4ae的表面的接触孔7b。

然后，在层间绝缘膜7上形成铬膜和铝膜的层叠膜(未图示)，以填充接触孔7a、7b。通过在该层叠膜上进行规定的照相制版处理，形成用于形成电极的光刻胶图案(未图示)。然后通过以该光刻胶图案作为掩模进行湿法蚀刻，形成源电极8a和漏电极8b。

如上所述地形成具有薄膜晶体管T的半导体装置的主要部分。在该薄膜晶体管T中，杂质区4ad作为源区45，杂质区4ae作为漏区46，杂质区4af、4ag作为LDD区43、44，杂质区4ab、4ac作为GOLD区41、42，杂质区4aa作为沟道区40。

该LDD区43、44分别具有规定的沟道长度方向上的长度L1、L2，GOLD区41、42分别具有规定的沟道长度方向上的长度G1、G2。LDD区43、44的LDD长度L1和L2大致相同，GOLD区41、42的GOLD区长度G1和G2大致相同。

下面说明在上述的薄膜晶体管T中对源漏耐压进行测定得到的结果。在测定中使用了栅宽度为10μm，有效栅长度为5μm、GOLD区41和42的沟道长度方向上的长度为1μm、LDD区43和44的沟道长度方向上的长度为0.5μm、栅电极6a的沟道长度方向上的长度为7μm的薄膜晶体管。

另一方面，为了比较，作为现有的LDD结构的薄膜晶体管和GOLD结构的薄膜晶体管，分别使用了栅宽度为10μm、栅长度为5μm、LDD区的沟道长度方向上的长度为0.5μm的LDD结构的薄膜晶体管和栅宽度为10μm、栅长度为5μm、GOLD区的沟道长度方向上的长度为1μm、栅电极的沟道长度方向上的长度为7μm的GOLD结构的薄膜晶体管。

图10中展示了源漏耐压的测定结果。测定时栅电压设定成0V，源接地。并把漏电流为0.1μA时的漏电压定义为源漏耐压。如图10所示，确认了，根据实施方式1的GOLD结构的薄膜晶体管实现了比现有的GOLD结构的薄膜晶体管和LDD结构的薄膜晶体管的源漏耐压更高的源漏耐压。

下面说明ON电流的测定结果。测定时，源接地，分别在栅上施加8V，在漏上施加5V。并把此时测定的漏电流作为ON电流。该ON电流的测定结果示于图11。如图11所示，确认了，在根据实施方式1的GOLD结构的薄膜晶体管中得到了与作为LDD区具有相同长度的现有的LDD结构的薄膜晶体管的ON电流大致相同的ON电流。

下面说明OFF电流的测定结果。测定时，源接地，分别在漏上施加5V，在栅上施加-5V。并把此时测定的漏电流作为OFF电流。该OFF电流的测定结果示于图12。如图12所示，确认了，在根据实施方式1的GOLD结构的薄膜晶体管中得到了比现有的GOLD结构的薄膜晶体管的OFF电流低的OFF电流。

下面说明AC应力寿命的评价结果。作为AC应力条件，栅电压为±15V，源电压为0V，漏电压为0V，以ON电流达到80％以前的应力时间作为AC应力寿命。该AC应力寿命的结果示于图13。

在此，各AC应力寿命是以把根据实施方式1的薄膜晶体管的AC应力寿命作为1时的相对值(比率)表示的。如图13所示，确认了，根据实施方式1的AC应力寿命与现有的GOLD结构的薄膜晶体管和LDD结构的薄膜晶体管相比有大幅度的延长，由此判明可以提高针对AC应力的可靠性。

下面，对用上述制造方法形成的薄膜晶体管的GOLD区和LDD区的杂质注入量(杂质浓度)的评价进行说明。首先，与形成薄膜晶体管的场合同样地制作了评价用试样。即，在玻璃基板上依次形成膜厚约100nm的硅氮化膜、膜厚约100nm的硅氧化膜和膜厚约50nm的非晶态硅膜，对该非晶态硅膜进行了规定的激光退火处理。

然后，形成膜厚约100nm的硅氧化膜，进行了用于形成GOLD区的磷的离子注入和用于形成LDD区的磷的离子注入，用SIMS(二次离子质谱仪)测定了注入的杂质的量。结果是，与GOLD区对应的杂质的量是5×10¹⁷原子/cm³，与LDD区对应的杂质的量是1.5×10¹⁸原子/cm³。

该GOLD区由以在栅绝缘膜5上形成的光刻胶图案62作为掩模注入的杂质离子形成。与此不同，在现有技术中，是栅电极为两层结构，通过以上层部分作为掩模夹着锥状的下层部分注入杂质离子而形成GOLD区的方法。

但是，在该方法中，在进行用于形成栅电极的上层部分的蚀刻时，对下层部分也进行了蚀刻，下层部分的层厚变得不均匀。因此，夹着下层部分进行杂质离子注入时注入量的偏差增大。另外，由于夹着构成栅电极的金属材料注入杂质离子，注入能量必须更高，这成为杂质离子的注入量的偏差进一步增大的主要原因。

另一方面，在上述的方法中，通过在形成栅绝缘膜后立即进行用于形成GOLD区的杂质离子的注入，对杂质离子的注入量有影响的只有栅绝缘膜的膜厚的偏差。结果，与现有的场合相比可以抑制杂质离子的注入量的偏差。

另外，在现有的方法中，GOLD区的沟道长度方向上的长度(GOLD长度)由通过蚀刻形成上层电极时的锥角控制。但是，在该方法中，在锥角小的场合，因锥角和蚀刻速度的偏差导致GOLD长度的变化大，存在难以控制GOLD长度的问题。而且如果减小锥角则还存在GOLD长度受制约的问题。

而且，为了把栅电极形成为锥状，必须在干法蚀刻装置内平衡对被蚀刻部分的蚀刻反应和生成物的淀积反应来进行，存在着蚀刻工艺的控制极其困难的问题。

另一方面，在上述方法中，通过以光刻胶图案作为掩模进行用于形成GOLD区的杂质离子的注入，具有可以自由地设定GOLD长度，提高GOLD长度的尺寸控制性的优点。

这样，在上述的薄膜晶体管的制造方法中，通过在形成栅绝缘膜后以光刻胶图案作为掩模进行用于GOLD区的杂质离子的注入，注入量的控制性良好，而且可以提高GOLD长度的控制性，提高对GOLD长度工艺的自由度。

另外，在上述的薄膜晶体管中，通过使栅电极成为单层结构，与现有的场合相比，可以减少包含了用于形成栅电极的蚀刻的蚀刻工艺的次数。这示于图14。如图14所示，在根据本实施方式的薄膜晶体管中，在完成薄膜晶体管之前必需四次蚀刻，而在现有的方法中必需六次蚀刻。

由于在蚀刻工艺中容易产生颗粒(异物)，这成为生产率下降的主要原因，通过减少蚀刻工艺的次数，可以提高生产率且制造成本。

(实施方式2)

在此，举例说明GOLD区的杂质浓度比LDD区的杂质浓度高的场合。首先说明其制造方法。直到图15所示的形成栅绝缘膜5，注入用来控制薄膜晶体管的阈值的规定的杂质的工序之前，都与直到上述的图4所示的工序相同。

然后，如图16所示，通过实施规定的照相制版处理在栅绝缘膜5上形成光刻胶图案64。然后通过以光刻胶图案64作为掩模用例如剂量1×10¹³原子/cm³、加速能量80KeV注入磷，形成杂质区4ab、4ac。该注入量成为GOLD区中的注入量。之后通过进行灰化和药液处理除去光刻胶图案64。

然后，如图17所示，用溅射法在栅绝缘膜5的整个表面上形成膜厚约400nm的铬膜6。然后通过在铬膜6上实施规定的照相制版处理形成光刻胶图案63。光刻胶图案63形成为与杂质区4ab、4ac相重叠。在杂质区4ab、4ac中与光刻胶图案63相重叠的部分作为GOLD区。

然后，如图18所示，通过以光刻胶图案63作为掩模对铬膜6进行湿法蚀刻，形成栅电极6a。在进行湿法蚀刻时虽然对露出的铬膜6的侧面进行了侧蚀刻，但可以通过控制进行过蚀刻的时间来控制该蚀刻的量。

然后，通过以光刻胶图案63作为掩模，用例如剂量1×10¹⁴原子/cm³、加速能量80KeV注入磷，形成作为源区和漏区的杂质区4ad、4ae。之后通过进行灰化和药液处理除去光刻胶图案63。

然后，如图19所示，通过以栅电极6a为掩模，用例如剂量5×10¹²原子/cm³、加速能量80KeV注入磷，形成作为LDD区的杂质区4af、4ag。该注入量成为LDD区中的注入量。此时，GOLD区的杂质浓度设定成，比LDD区的杂质浓度高、比源区和漏区的杂质浓度低。

然后，经过与前述的图9所示工序相同的工序，如图20所示，形成n沟道型的GOLD结构的薄膜晶体管。

下面说明在上述的薄膜晶体管T中对源漏耐压进行测定得到的结果。在测定中使用了栅宽度为10μm，栅长度为5μm、GOLD区41和42的沟道长度方向上的长度为1μm、LDD区43和44的沟道长度方向上的长度为0.5μm、栅电极6a的沟道长度方向上的长度为7μm的薄膜晶体管。

图21中展示了源漏耐压的测定结果。测定条件与前述的条件相同。如图21所示，确认了，根据实施方式2的GOLD结构的薄膜晶体管实现了比现有的GOLD结构的薄膜晶体管和LDD结构的薄膜晶体管的源漏耐压更高的源漏耐压。

下面说明ON电流的测定结果。测定条件与前述的条件相同。ON电流的测定结果示于图22。如图22所示，确认了，在根据实施方式2的GOLD结构的薄膜晶体管中得到了与作为LDD区具有相同长度的现有的LDD结构的薄膜晶体管的ON电流大致相同的ON电流。

下面说明OFF电流的测定结果。测定条件与前述的相同。OFF电流的测定结果示于图23。如图23所示，确认了，在根据实施方式2的GOLD结构的薄膜晶体管中得到了比现有的GOLD结构的薄膜晶体管的OFF电流低的OFF电流。

下面说明AC应力寿命的评价结果。测定条件与前述的条件相同。AC应力寿命的结果示于图24。如图24所示，确认了，根据实施方式2的AC应力寿命与现有的GOLD结构的薄膜晶体管和LDD结构的薄膜晶体管相比有大幅度的延长，由此判明可以提高针对AC应力的可靠性。

用与上述方法相同的方法测定了用上述制造方法形成的薄膜晶体管的GOLD区和LDD区的杂质注入量(杂质浓度)，结果是，与GOLD区对应的杂质的量是1×10¹⁸原子/cm³，与LDD区对应的杂质的量是5×10¹⁷原子/cm³。

(实施方式3)

在此，说明在实施方式2中说明过的薄膜晶体管的制造方法的另一例。直到图25所示的形成栅绝缘膜5，注入用来控制薄膜晶体管的阈值的规定的杂质的工序之前，都与直到上述的图4所示的工序相同。

然后，如图26所示，通过实施规定的照相制版处理在栅绝缘膜5上形成光刻胶图案62。然后通过以光刻胶图案62作为掩模用例如剂量1×10¹³原子/cm³、加速能量80KeV注入磷，形成作为GOLD区的杂质区4ab、4ac。该注入量成为GOLD区中的注入量。之后通过进行灰化和药液处理除去光刻胶图案62。

然后，经过与前述的图6和图7所示工序相同的工序，形成光刻胶图案63和栅电极63a。然后，如图27所示，通过以光刻胶图案63作为掩模，用例如剂量1×10¹⁴原子/cm³、加速能量80KeV注入磷，形成作为源区和漏区的杂质区4ad、4ae。之后通过进行灰化和药液处理除去光刻胶图案63。

然后，如图28所示，通过以栅电极6a为掩模，用例如剂量4×10¹²原子/cm³、加速能量60KeV注入硼，形成作为LDD区的杂质区4af、4ag。

此时，在注入了磷的n型杂质区4ab、4ac中，被注入了p型的硼的部分由于p型杂质(硼)的注入而使载流子浓度下降，从而有效的杂质浓度下降。由此，使作为LDD区的杂质区4af、4ag的杂质浓度的比作为GOLD区的杂质区4ab、4ac的杂质浓度低。

即，LDD区的有效杂质浓度由用来形成LDD区的离子注入量和用来形成GOLD区的离子注入量的差决定。由此，使GOLD区的杂质浓度比LDD区的杂质浓度高且比源区和漏区的杂质浓度低。

然后，用与前述的图9所示工序相同的工序，如图29所示，形成n沟道型的GOLD结构的薄膜晶体管。发现用上述方法制造的薄膜晶体管也能获得与实施方式2中说明的薄膜晶体管相同的特性。

在上述的设定成GOLD区的杂质浓度比LDD区的杂质浓度高的半导体装置中，漏附近的电场因沟道区和GOLD区的接合部与比GOLD区杂质浓度低的LDD区而得以缓和，可以得到充分的源漏耐压和AC应力耐性。施加了应力时的劣化率取决于应力时间，应力时间越长劣化率也越大，但在某劣化率值下劣化的进行是饱和的。本发明人通过使GOLD区的杂质浓度更高，发现在劣化少的劣化率下劣化是饱和的。由此，可以使晶体管的特性长期稳定。另外，由于GOLD区和栅电极重叠，形成沟道时在GOLD区上也形成沟道，所以GOLD区不会对ON电流产生不良影响。而且，在沟道截止(OFF)时，源漏附近的电场由于LDD区而缓和，可以减小OFF电流。

下面依次说明(定义)劣化率和饱和劣化率。首先，通过在薄膜晶体管上施加AC应力，ON电流减少。所谓劣化率就是该ON电流的减少率，若ON电流减少量(劣化量)为ΔI，电流的初始值为I_o，AC应力施加后的ON电流为I，则劣化率(ΔI/I_o)可由ΔI/I_o＝(I_o-I)I_o求得。如果延长在薄膜晶体管上施加AC应力的时间，则劣化的进行(ON电流的减少)饱和。所谓饱和劣化率，被定义为该劣化率饱和时的劣化率。在本说明书中，劣化率用来指某应力时间下的ON电流的劣化率。而饱和劣化率如上所述是相对于应力时间ON电流饱和时的劣化率，该值是半导体装置中固有的值。在后述的各评价结果中，展示了该饱和劣化率与GOLD区的杂质浓度的依赖关系或与GOLD长度的依赖关系。

下面，在实施方式4～7中详细说明在半导体装置中GOLD区的杂质浓度比LDD区的杂质浓度高时的、GOLD区的杂质浓度的范围和沟道长度方向上的长度、LDD区的沟道长度方向上的长度、源侧和漏侧的沟道长度方向上的长度的差。

(实施方式4)

在此，说明薄膜晶体管中的GOLD区的杂质浓度。为了求得杂质浓度的范围，制作了GOLD区的杂质浓度变化的种种薄膜晶体管，评价了其电气特性。该薄膜晶体管的栅宽度为10μm、栅长度为5μm、GOLD区的沟道长度方向上的长度为1μm、LDD区的沟道长度方向上的长度为0.5μm、栅电极的沟道长度方向上的长度为7μm，而且LDD区的杂质浓度是GOLD区的杂质浓度的一半，用与实施方式2中说明过的方法相同的方法制作。

图30展示了施加AC应力时的饱和劣化率与GOLD区的杂质浓度的依赖关系的曲线。如图30所示，通过把GOLD区的杂质浓度设定成≥1×10¹⁷原子/cm³且≤1×10¹⁹原子/cm³，可以抑制饱和劣化量。尤其是，GOLD区的杂质浓度在≥5×10¹⁷且≤5×10¹⁸原子/cm³的范围内时可抑制饱和劣化量。

(实施方式5)

在此，说明薄膜晶体管中的GOLD区的沟道长度方向上的长度。为了求GOLD区的沟道长度方向上的长度(GOLD长度)的范围，制作GOLD长度变化的种种薄膜晶体管，评价了其电气特性。

该薄膜晶体管的栅宽度为10μm、栅长度为5μm、LDD区的沟道长度方向上的长度为0.5μm、且使栅电极的沟道长度方向上的长度与GOLD区的沟道长度方向上的长度相应地变化，用与实施方式1中说明的方法相同的方法制作。另外，GOLD区的杂质浓度是1×10¹⁸原子/cm³，LDD区的杂质浓度是5×10¹⁷原子/cm³。

图31展示了施加AC应力时的饱和劣化率与GOLD区的沟道长度方向上的长度(GOLD长度)的依赖关系的曲线。如图31所示，如果GOLD长度短于0.5μm、则可以降低饱和劣化率，抑制饱和劣化量。由于饱和劣化量随着GOLD长度延长有减小的倾向，希望GOLD长度较长，但如果GOLD长度超过2μm，饱和劣化率有饱和的倾向。另外，由于如果GOLD长度增长，晶体管的尺寸加大，所以希望把GOLD长度设定为≤2μm。这样，从饱和劣化量和晶体管的占有面积的观点来看，希望把GOLD长度设定成≥0.5μm且≤2μm。

(实施方式6)

在此，说明薄膜晶体管中的LDD区的沟道长度方向上的长度。为了求LDD区的沟道长度方向上的长度(LDD长度)的范围，制作LDD长度变化的种种薄膜晶体管，评价了其电气特性。

该薄膜晶体管的栅宽度为10μm、栅长度为5μm、GOLD区的沟道长度方向上的长度为1μm、且使栅电极的沟道长度方向上的长度为7μm，用与实施方式1中说明的方法相同的方法制作。另外，GOLD区的杂质浓度是1×10¹⁸原子/cm³，LDD区的杂质浓度是5×10¹⁷原子/cm³。

图32展示了AC应力寿命与LDD区的沟道长度方向上的长度(LDD长度)的依赖关系的曲线。如图32所示，如果LDD长度短于0.5μm，AC应力寿命有变短的倾向。另一方面，LDD长度即使超过1.5μm AC应力寿命也不会太变化，AC应力寿命有饱和的倾向。另外，存在如果LDD长度延长则ON电流减小的问题，希望LDD长度设定为≤1.5μm。这样，从AC应力寿命和ON电流的观点出发希望把LDD长度设定为≥0.5μm且≤1.5μm。

(实施方式7)

在此，说明薄膜晶体管中的源侧的LDD区的沟道长度方向上的长度和漏侧的LDD区的沟道长度方向上的长度之差。LDD区的沟道长度方向上的长度如果在源侧和漏侧不同，则对ON电流有影响。

在源和漏上施加规定的电压，源接地时，由于源侧的LDD区造成的电压降，栅和源之间的电压比在栅上施加的电压低。由于该电压降是由源侧的LDD区的电阻造成的，如果源侧的LDD长度比漏侧的LDD区的LDD长度长，则漏电流也下降。从这一点上看，源侧的LDD长度和漏侧的LDD长度的差小更好。

于是，为了求源侧的LDD长度和漏侧的LDD长度之差的范围，制作LDD长度和漏侧的LDD长度的和一定，使源侧的LDD长度变化的种种薄膜晶体管，评价了其电气特性。

评价中使用的薄膜晶体管的栅宽度为10μm、栅长度为5μm、GOLD区的沟道长度方向上的长度为1μm、且使栅电极的沟道长度方向上的长度为7μm。另外，GOLD区的杂质浓度是1×10¹⁸原子/cm³，LDD区的杂质浓度是5×10¹⁷原子/cm³。

另外，作为薄膜晶体管的制造方法，在实施方式2中说明过的半导体装置的制造方法中，通过以用来形成栅电极的光刻胶图案作为掩模注入离子，形成了作为源区和漏区的杂质区4ad、4ae(参照图18)，在此如下形成。即，在形成了栅电极后除去光刻胶图案，形成用来形成源区和漏区的光刻胶图案。然后，以该光刻胶图案作为掩模进行离子注入，形成了源区和漏区。之后除去光刻胶图案，通过进行用来形成LDD区的离子注入在半导体层的整个面上形成了LDD区。

下面，对在这样地制作的薄膜晶体管中测定ON电流的结果进行说明。图33中展示了ON电流与源侧的LDD长度和漏侧的LDD长度之差(LDD长度的差)的依赖关系的曲线。如图33所示，如果LDD长度的差超过0.3μm，则ON电流减少的倾向显著，曲线的倾角变大。从这一点上看，为了确保规定的ON电流，LDD长度的差≤0.3μm是优选的，

(实施方式8)

在此，举例说明p型的薄膜晶体管。直到图34所示的形成栅绝缘膜5，注入用来控制薄膜晶体管的阈值的规定的杂质的工序之前，都与直到上述的图4所示的工序相同。

然后，如图35所示，通过实施规定的照相制版处理在栅绝缘膜5上形成光刻胶图案62。然后通过以光刻胶图案62作为掩模用例如剂量1×10¹³原子/cm³、加速能量60KeV注入硼，形成作为GOLD区的杂质区4ab、4ac。该注入量成为GOLD区中的注入量。之后通过进行灰化和药液处理除去光刻胶图案62。

然后，经过与前述的图6和图7所示工序相同的工序，形成光刻胶图案63和栅电极6a。然后，如图36所示，通过以光刻胶图案63作为掩模，用例如剂量1×10¹⁵原子/cm³、加速能量60KeV注入硼，形成作为源区和漏区的杂质区4ad、4ae。之后通过进行灰化和药液处理除去光刻胶图案63。

然后，如图37所示，通过以栅电极6a为掩模，用例如剂量5×10¹³原子/cm³、加速能量60KeV注入硼，形成作为LDD区的杂质区4af、4ag。由此，使作为LDD区的杂质区4af、4ag的杂质浓度的比作为GOLD区的杂质区4ab、4ac的杂质浓度高，且比作为源区和漏区的杂质区4ad、4ae的杂质浓度低。

然后，用与前述的图9所示工序相同的工序，如图38所示，形成p沟道型的GOLD结构的薄膜晶体管。

下面说明在上述的薄膜晶体管中对源漏耐压进行测定得到的结果。在测定中使用了栅宽度为20μm，有效栅长度为5μm、GOLD区41和42的沟道长度方向上的长度为1μm、LDD区43和44的沟道长度方向上的长度为0.5μm、栅电极6a的沟道长度方向上的长度为7μm的薄膜晶体管。

另一方面，为了比较，作为现有的LDD结构的薄膜晶体管和GOLD结构的薄膜晶体管，分别使用了栅宽度为20μm、栅长度为5μm、LDD区的沟道长度方向上的长度为0.5μm的LDD结构的薄膜晶体管和栅宽度为20μm、栅长度为5μm、GOLD区的沟道长度方向上的长度为1μm、栅电极的沟道长度方向上的长度为7μm的GOLD结构的薄膜晶体管。

图39中展示了源漏耐压的测定结果。测定条件与前述的条件相同。如图39所示，确认了，根据实施方式8的GOLD结构的薄膜晶体管实现了比现有的GOLD结构的薄膜晶体管和LDD结构的薄膜晶体管的源漏耐压更高的源漏耐压。

下面说明ON电流的测定结果。测定条件与前述的条件相同。ON电流的测定结果示于图40。如图40所示，确认了，在根据实施方式8的GOLD结构的薄膜晶体管中得到了与作为LDD区具有相同长度的现有的LDD结构的薄膜晶体管的ON电流大致相同的ON电流。

下面说明OFF电流的测定结果。测定条件与前述的相同。OFF电流的测定结果示于图41。如图41所示，确认了，在根据实施方式8的GOLD结构的薄膜晶体管中得到了比现有的GOLD结构的薄膜晶体管的OFF电流低的OFF电流。

下面，在实施方式9～13中详细说明在半导体装置中GOLD区的杂质浓度比LDD区的杂质浓度低时，GOLD区的杂质浓度的范围、GOLD区的沟道长度方向上的长度、LDD区的杂质浓度的范围、LDD区的沟道长度方向上的长度、源侧和漏侧的LDD区的沟道长度方向上的长度的差。

(实施方式9)

在此，说明薄膜晶体管中的GOLD区的杂质浓度。为了求得杂质浓度的范围，制作了GOLD区的杂质浓度变化的种种薄膜晶体管，评价了其电气特性。该薄膜晶体管的栅宽度为10μm、栅长度为5μm、GOLD区的沟道长度方向上的长度为1μm、LDD区的沟道长度方向上的长度为0.5μm、栅电极的沟道长度方向上的长度为7μm。用与实施方式1中说明过的方法相同的方法制作。

另外，用来形成LDD区的杂质离子的注入条件是剂量1×10¹³原子/cm³、加速能量80KeV。GOLD区和LDD区各自的杂质浓度是象实施方式1中说明过的那样通过进行SIMS测定得到的，基于杂质离子的注入量和杂质浓度的关系进行了估测。

图42展示了源漏耐压与GOLD区的杂质浓度的依赖关系的曲线。如图42所示，如果GOLD区的杂质浓度高于1×10¹⁹原子/cm³，源漏耐压降低，比现有的GOLD结构的薄膜晶体管中的源漏耐压还低。

从这一点上看，作为GOLD区的杂质浓度，设定成≤1×10¹⁹原子/cm³是优选的，为了确保更稳定的耐压，设定成≥1×10¹⁷原子/cm³且≤1×10¹⁸原子/cm³是更优选的。

下面，在图43中展示了AC应力寿命和GOLD区的杂质浓度的依赖关系的曲线。如图43所示，作为GOLD区的杂质浓度，在≥1×10¹⁷原子/cm³且≤1×10¹⁹原子/cm³的范围内得到了比较好的AC应力寿命。而且，在≥5×10¹⁷原子/cm³且≤1×10¹⁸原子/cm³的范围得到了更好的AC应力寿命。

这样，从源漏耐压和AC应力寿命的观点来看，作为GOLD区的杂质浓度，设定成≥1×10¹⁷原子/cm³且≤1×10¹⁹原子/cm³是优选的。

(实施方式10)

在此，说明薄膜晶体管中的LDD区的杂质浓度。为了求得杂质浓度的范围，制作了LDD区的杂质浓度变化的种种薄膜晶体管，评价了其电气特性。该薄膜晶体管的栅宽度为10μm、栅长度为5μm、GOLD区的沟道长度方向上的长度为1μm、LDD区的沟道长度方向上的长度为0.5μm、栅电极的沟道长度方向上的长度为7μm。用与实施方式1中说明过的方法相同的方法制作。

另外，用来形成GOLD区的杂质离子的注入条件是剂量5×10¹²原子/cm³、加速能量80KeV。GOLD区和LDD区各自的杂质浓度是象实施方式1中说明过的那样通过进行SIMS测定得到的，基于杂质离子的注入量和杂质浓度的关系进行了估测。

图44展示了源漏耐压与LDD区的杂质浓度的依赖关系的曲线。如图44所示，如果LDD区的杂质浓度高于5×10¹⁹原子/cm³，源漏耐压降低。

这样，从源漏耐压的观点看，作为LDD区的杂质浓度，设定成≤5×10¹⁹原子/cm³是优选的，为了确保更稳定的耐压，设定成≤1×10¹⁹原子/cm³是更优选的。

下面，在图45中展示了AC应力寿命和LDD区的杂质浓度的依赖关系的曲线。如图45所示，作为LDD区的杂质浓度，在≤5×10¹⁹原子/cm³的范围内得到了比较好的AC应力寿命。而且，在1×10¹⁹原子/cm³得到了更好的AC应力寿命。

接着，在图46中展示了OFF电流和LDD区的杂质浓度的依赖关系的曲线。如图46所示，OFF电流随LDD区的杂质浓度的增加而增加，从降低OFF电流的观点看，LDD区的杂质浓度低是优选的。从以上来看，作为LDD区的杂质浓度，设定成≤5×10¹⁹原子/cm³是优选的。

(实施方式11)

该薄膜晶体管的栅宽度为10μm、栅长度为5μm、LDD区的沟道长度方向上的长度为0.5μm、且使栅电极的沟道长度方向上的长度与GOLD区的沟道长度方向上的长度相应地变化，用与实施方式1中说明的方法相同的方法制作。另外，GOLD区的杂质浓度是5×10¹⁷原子/cm³，LDD区的杂质浓度是1.5×10¹⁸原子/cm³。

图47展示了源漏耐压和GOLD长度的依赖关系的曲线。如图47所示，如果GOLD长度短于0.5μm，则源漏耐压急剧下降。另一方面，即使GOLD长度超过2μm，源漏耐压也没有太大变化，源漏耐压有饱和的倾向。

接着，在图48展示了AC应力寿命和GOLD长度的依赖关系的曲线。如图48所示，如果GOLD长度短于0.5μm，则AC应力寿命急剧下降。另一方面，即使GOLD长度超过2μm，AC应力寿命也没有太大变化，AC应力寿命有饱和的倾向。

这样，从源漏耐压和AC应力寿命的观点来看，GOLD长度设定成≥0.5μm是优选的。另一方面，如果GOLD长度超过2μm，则源漏耐压和AC应力寿命都有饱和的倾向。而且，如果GOLD长度超过2μm，薄膜晶体管的尺寸变大、占有面积增加，成为阻碍半导体装置小型化的主要原因。从以上来看，GOLD长度设定成≥0.5μm且≤2μm是优选的。

(实施方式12)

该薄膜晶体管的栅宽度为10μm、栅长度为5μm、GOLD区的沟道长度方向上的长度为1μm、栅电极的沟道长度方向上的长度为7μm，用与实施方式1中说明的方法相同的方法制作。另外，GOLD区的杂质浓度是5×10¹⁷原子/cm³，LDD区的杂质浓度是1.5×10¹⁸原子/cm³。

图49展示了源漏耐压和LDD长度的依赖关系的曲线。如图49所示，如果LDD长度短于0.5μm，则源漏耐压有下降的倾向。另一方面，即使LDD长度超过1.5μm，源漏耐压也没有太大变化，源漏耐压有饱和的倾向。

接着，在图50展示了AC应力寿命和LDD长度的依赖关系的曲线。如图50所示，如果LDD长度短于0.5μm，则AC应力寿命有下降的倾向。另一方面，即使LDD长度超过1.5μm，AC应力寿命也没有太大变化，AC应力寿命有饱和的倾向。

接着，在图51展示了OFF电流和LDD长度的依赖关系的曲线。如图51所示，如果LDD长度短于0.5μm，则OFF电流有增加的倾向。另一方面，随着LDD长度延长，OFF电流有缓缓减少的倾向。

接着，在图52中展示了ON电流和LDD长度的依赖关系的曲线。如图52所示，随着LDD长度延长，ON电流有缓缓减少的倾向。如果考虑OFF电流的倾向，则为了确保规定的ON电流并抑制OFF电流，把LDD长度设定成≤1.5μm是优选的。

这样，从源漏耐压、AC应力寿命和OFF电流的观点来看，LDD长度设定成≥0.5μm是优选的。另一方面，从ON电流和OFF电流的观点来看，LDD长度设定成≤1.5μm是优选的。从以上来看，LDD长度设定成≥0.5μm且≤1.5μm是优选的。

(实施方式13)

评价中使用的薄膜晶体管的栅宽度为10μm、栅长度为5μm、GOLD区的沟道长度方向上的长度为1μm、且使栅电极的沟道长度方向上的长度为7μm。另外，GOLD区的杂质浓度是5×10¹⁷原子/cm³，LDD区的杂质浓度是1.5×10¹⁸原子/cm³。

首先，经过与在实施方式1说明过的图2-7所示的工序相同的工序，如图53所示，以光刻胶图案63作为掩模形成栅电极6a。之后不以光刻胶图案作为掩模进行用于形成源区和漏区的离子注入就除去光刻胶图案63。

然后，如图54所示，预先形成用于形成源区和漏区的光刻胶图案65。把该光刻胶图案65构图成，形成源侧的LDD长度(L1)和漏侧的长度(L2)的和为1μm(参照图55)，且使源侧的LDD长度从0.5μm到0.05μm以0.05μm的刻度变化的LDD区。

以该光刻胶图案65作为掩模，通过注入磷形成作为源区和漏区的杂质区4ad、4ae。之后除去光刻胶图案65。然后如图55所示又栅电极6a作为掩模，通过注入磷形成作为LDD区的杂质区4af、4ag。

这样，分别形成了作为源侧的LDD区的杂质区4af的LDD长度L1和作为漏侧的LDD区的杂质区4ag的LDD长度L2之和为1μm，且杂质区4af的LDD长度从0.5μm到0.05μm以0.05μm的刻度变化的评价用的薄膜晶体管。

下面，对在这样地制作的薄膜晶体管中测定ON电流的结果进行说明。另外，测定条件与前述的条件相同。作为ON电流的测定结果，图56中展示了ON电流与源侧的LDD长度和漏侧的LDD长度之差(LDD长度的差)的依赖关系的曲线。如图56所示，如果LDD长度的差超过0.3μm，则ON电流减少的倾向显著，曲线的倾角变大。从这一点上看，为了确保规定的ON电流，LDD长度的差≤0.3μm是优选的。

接着，在图57中展示了OFF电流和LDD长度的差的依赖关系的曲线。如图57所示，OFF电流基本上与LDD长度的差没有依赖关系。从以上来看，作为LDD长度的差，设定成≤0.3μm是优选的。

(实施方式14)

在此，作为薄膜晶体管举例说明具有两个栅电极的薄膜晶体管。通过具有两个栅电极实质上形成了两个薄膜晶体管，但通过使一个薄膜晶体管的漏与另一个薄膜晶体管的源电气连接，并使一个和另一个栅电极电气连接，在功能上实现与一个薄膜晶体管时相同的功能。

在结构上，在一个岛状的多晶硅膜上形成两个例如图1所示的薄膜晶体管T。即，如图58和59所示，形成两组分别包含作为源区的杂质区4ad、作为漏区的杂质区4ae、作为LDD区的杂质区4af和4ag、作为GOLD区的杂质区4ab和4ac、作为沟道区的杂质区4aa和栅电极6a的一个薄膜晶体管。由于除此之外的结构与图1所示结构相同，所以对相同部件赋予相同的附图标记并省略其说明。

另外，上述的薄膜晶体管可通过只改变与栅电极对应的部分的图案，用与实施方式1中说明过的制造方法相同的制造方法制造。

下面说明在上述的薄膜晶体管T中对OFF电流进行测定得到的结果。在测定中使用了栅宽度为10μm，各栅电极的栅长度为5μm、GOLD区41和42的沟道长度方向上的长度为1μm、LDD区43和44的沟道长度方向上的长度为0.5μm、各栅电极的沟道长度方向上的长度为7μm的薄膜晶体管。另外，GOLD区的杂质浓度为5×10¹⁷原子/cm³，LDD区的杂质浓度为1.5×10¹⁸原子/cm³。

图60展示了OFF电流的测定结果。如图60所示，根据实施方式14的薄膜晶体管与实施方式1中说明过的薄膜晶体管相比，可以进一步减小OFF电流。除了OFF电流以外，源漏耐压和AC应力寿命都可达到与实施方式1中说明过的薄膜晶体管相同的水平。

另外，在上述薄膜晶体管中举例说明了两个栅电极6a的情况，但并不仅限于此，在形成薄膜晶体管的区域中通过增加允许的尺寸和栅电极的数目、可以更加减小OFF电流。

(实施方式15)

在此，举例说明具有GOLD结构的薄膜晶体管、LDD结构的薄膜晶体管和通常的薄膜晶体管的半导体装置。首先说明其制造方法。

首先，用与实施方式1中说明过的方法相同的方法，如图61所示，在玻璃基板1上形成硅氮化膜2和硅氧化膜3。在玻璃基板1上位于要形成薄膜晶体管的规定的区域R1～R3上的硅氧化膜2上分别形成岛状的多晶硅膜。在区域R1～R3上分别形成种类不同的薄膜晶体管。

形成由硅氧化膜构成的栅绝缘膜5，使其覆盖该多晶硅膜。然后，为了控制薄膜晶体管的阈值，用例如剂量1×10¹²原子/cm³、加速能量60KeV向多晶硅膜注入硼，形成岛状的杂质区4aa。

然后，如图62所示，通过实施规定的照相制版处理在区域R1上形成用来形成n型GOLD结构的薄膜晶体管的光刻胶图案62a，且在形成n型LDD结构的薄膜晶体管的区域R2和形成通常的p型薄膜晶体管的区域R3上形成覆盖这些区域R2、R3的光刻胶图案62b。

通过以光刻胶图案62a、62b作为掩模，用例如剂量5×10¹²原子/cm³、加速能量80KeV向杂质区4aa注入磷，在区域R1上形成杂质区4ab、4ac。该注入量成为GOLD区中的注入量。之后通过进行灰化和药液处理除去光刻胶图案62a、62b。

然后，用溅射法在栅绝缘膜5的整个表面上形成膜厚约400nm的铬膜(图中未示出)。然后通过实施规定的照相制版处理，在区域R3上形成用来对栅电极构图的光刻胶图案63b，且在区域R1和R2上形成覆盖它的光刻胶图案63a(参照图63)。

然后，如图63所示，通过以该光刻胶图案63a、63b作为掩模对铬膜进行湿法蚀刻，在区域R3上形成栅电极6a。另外，在区域R1和R2上残留覆盖它们的铬膜6b。之后通过进灰化和药液处理除去光刻胶图案63a、63b。

然后，如图64所示，通过以残留的铬膜6b和栅电极6a作为掩模，用例如剂量1×10¹⁵原子/cm³、加速能量60KeV注入硼，在位于区域R3上的杂质区4aa上形成作为p型薄膜晶体管的源区和漏区的杂质区4ad、4ae。此时，由于区域R1和R2被铬膜6b覆盖，硼没有注入到这些区域R1、R2中。

然后通过实施规定的照相制版处理，在区域R1和R2上形成用来对栅电极构图的光刻胶图案66a、66b，且在区域R3上形成覆盖该区域R3的光刻胶图案66c(参照图65)。

此时，区域R1中的光刻胶图案66a和杂质区4ab、4ac在平面上相重叠地形成。该光刻胶图案66a和杂质区4ab、4ac在平面上相重叠的部分作为GOLD区。

然后，如图65所示，通过以光刻胶图案66a、66b、66c作为掩模对铬膜66b进行蚀刻，在区域R1和区域R2上分别形成栅电极6a。此时，在区域R1上形成的栅电极6a与杂质区4ab、4ac在平面上相重叠。而在区域R3上形成的栅电极6a由于被光刻胶图案66c覆盖，该栅电极6a没有被蚀刻。

另外，在进行湿法蚀刻时虽然对作为栅电极的铬膜的侧面进行了侧蚀刻，但可以通过控制进行过蚀刻的时间来控制该蚀刻的量。

然后，在残留了光刻胶图案66a、66b、66c的状态下，通过以光刻胶图案66a、66b、66c作为掩模，用例如剂量1×10¹⁴原子/cm³、加速能量80KeV注入磷，在位于区域R1上的杂质区4ab、4ac上分别形成n型GOLD结构的薄膜晶体管的作为源区的杂质区4ad和作为漏区的杂质区4ae。

另外，在位于区域R2上的杂质区4aa上分别形成n型LDD结构的薄膜晶体管的作为源区的杂质区4ad和作为漏区的杂质区4ae。另外，由于区域R3被光刻胶图案66c覆盖，没有向区域R3注入磷。之后通过进行灰化和药液处理除去光刻胶图案66a、66b、66c。

然后，如图66所示，通过以栅电极6a为掩模，用例如剂量1×10¹³原子/cm³、加速能量80KeV注入磷，在位于区域R1上的残留的的杂质区4ab、4ac的部分上分别形成n型GOLD结构的薄膜晶体管的作为源侧的LDD区的杂质区4af和作为漏侧的LDD区的杂质区4ag。

另外，在位于区域R2上的残留的杂质区4aa的部分上分别形成n型LDD结构的薄膜晶体管的作为源侧的LDD区的杂质区4af和作为漏侧的LDD区的杂质区4ag。

另外，此时，由于虽然向位于区域3上的作为p型薄膜晶体管的源区和漏区的杂质区4ad、4ae中也注入了磷，但磷的注入量比硼的注入量足够小，所以向位于区域3上的杂质区4ad、4ae注入磷没有问题。

然后，用与实施方式1中说明过的方法相同的方法，如图67所示，在玻璃基板1上形成由硅氧化膜构成的层间绝缘膜7。然后通过在该层间绝缘膜7上进行规定的照相制版处理，形成用来形成接触孔的光刻胶图案(未图示)。

通过以该光刻胶图案作为掩模对层间绝缘膜7和栅绝缘膜5进行各向异性蚀刻，分别形成位于区域R1～R3上的露出杂质区4ad的表面的接触孔7a和露出杂质区4ae的表面的接触孔7b。

然后，在层间绝缘膜7上形成铬膜和铝膜的层叠膜(未图示)，以填充接触孔7a、7b。通过在该层叠膜上进行规定的照相制版处理，形成用于形成电极的光刻胶图案(未图示)。然后通过以该光刻胶图案作为掩模进行湿法蚀刻，分别在区域R1～R3上形成源电极8a和漏电极8b。

如上所述，在区域R1上形成n型GOLD结构的薄膜晶体管T1，在区域R2上形成n型LDD结构的薄膜晶体管T2，在区域R3上形成通常的p型薄膜晶体管T3。

在n型GOLD结构的薄膜晶体管T1中，杂质区4ad作为源区45，杂质区4ae作为漏区46，杂质区4ab、4ac作为GOLD区41、42，杂质区4af、4ag作为LDD区43、44。

在n型LDD结构的薄膜晶体管T2中，杂质区4ad作为源区45，杂质区4ae作为漏区46，杂质区4af、4ag作为LDD区43、44。在p型薄膜晶体管T3中，杂质区4ad作为源区45，杂质区4ae作为漏区46。

在上述的制造方法中，除了在实施方式1中说明过的效果之外，还得到以下的效果。首先，在现有的方法中，如果形成n型GOLD结构的薄膜晶体管和通常的p型薄膜晶体管，则会向p型薄膜晶体管的源区和漏区注入高浓度的n型杂质。因此，存在p型薄膜晶体管的源区和漏区的电阻增大的问题。

与此不同，在上述的方法中，在形成p型薄膜晶体管的源区和漏区后，在分别形成n型GOLD结构的薄膜晶体管和n型LDD结构的薄膜晶体管的各源区和漏区时，作为注入掩模的光刻胶图案形成为覆盖p型的薄膜晶体管的区域。

由此，不向p型薄膜晶体管的源区和漏区注入高浓度的n型杂质，可以避免p型薄膜晶体管的源区和漏区的电阻增大的问题。

另外，在现有的方法中，在例如由于规格的变更而必须变更GOLD区的长度时，除了变更掩模图案以外，还必须变更用于把栅电极形成锥状的工艺条件。即，把栅电极加工成锥状的工艺条件必须调整蚀刻反应和反应生成物的淀积反应，而且由于这些反应因图案和蚀刻面积而有大的变化，如果变更掩模图案，必须预先设定与它相适合的最佳工艺条件。

与此不同，在上述的方法中，由于仅变更掩模的图案就可以实现GOLD长度的变更，可以在短时间内开发所希望的半导体装置。

另外，在上述的方法中，虽然作为p型薄膜晶体管举例说明了单漏结构的薄膜晶体管，但也可以在形成p型薄膜晶体管的栅电极后，不除光刻胶图案，进行源区和漏区的杂质注入，然后除去光刻胶图案，进行用于形成LDD区的杂质的离子注入，形成LDD结构的p型薄膜晶体管。

(实施方式16)

在此，作为具有GOLD结构的薄膜晶体管、LDD结构的薄膜晶体管和通常的薄膜晶体管的半导体装置的另一例，举例说明除了前述的n型GOLD结构的薄膜晶体管外还附加有p型GOLD结构的薄膜晶体管的半导体装置。首先说明其制造方法。

首先，用与实施方式1中说明过的方法相同的方法，如图68所示，在玻璃基板1上形成硅氮化膜2和硅氧化膜3。在玻璃基板1上位于要形成薄膜晶体管的规定的区域R1～R4上的硅氧化膜2上分别形成岛状的多晶硅膜。在区域R1～R4上分别形成种类不同的薄膜晶体管。

然后，如图69所示，通过实施规定的照相制版处理在区域R3上形成用来形成p型GOLD结构的薄膜晶体管的光刻胶图案62a，且在形成n型GOLD结构的薄膜晶体管的区域R1和形成n型LDD结构的薄膜晶体管的区域R2上形成覆盖这些区域R1、R2的光刻胶图案62b。另外，在要形成p型LDD结构的薄膜晶体管的区域R4上特别地不形成光刻胶图案。

通过以该光刻胶图案62a、62b作为掩模，用例如剂量1×10¹³原子/cm³、加速能量60KeV向杂质区4aa注入硼，在区域R3上形成杂质区4ab、4ac。该注入量成为p型薄膜晶体管的GOLD区中的注入量。之后通过进行灰化和药液处理除去光刻胶图案62a、62b。

然后，如图70所示，通过实施规定的照相制版处理在区域R1上形成用来形成n型GOLD结构的薄膜晶体管的光刻胶图案62a，且在形成n型LDD结构的薄膜晶体管的区域R2和形成p型GOLD结构的薄膜晶体管的区域R3上形成覆盖这些区域R2、R3的光刻胶图案62b。另外，在要形成p型LDD结构的薄膜晶体管的区域R4上特别地不形成光刻胶图案。

通过以该光刻胶图案62a、62b作为掩模，用例如剂量5×10¹²原子/cm³、加速能量80KeV向杂质区4aa注入磷，在区域R1上形成杂质区4ab、4ac。该注入量成为n型薄膜晶体管的GOLD区中的注入量。之后通过进行灰化和药液处理除去光刻胶图案62a、62b。

然后，用溅射法在栅绝缘膜5的整个表面上形成膜厚约400nm的铬膜(图中未示出)。然后通过实施规定的照相制版处理，在区域R3、R4上形成用来对栅电极构图的光刻胶图案63b、63c，且在区域R1和R2上形成覆盖它的光刻胶图案63a(参照图71)。

然后，如图71所示，通过以该光刻胶图案63a、63b、63c作为掩模对铬膜进行湿法蚀刻，在区域R3、R4上分别形成栅电极6a。另外，在区域R1和R2上残留覆盖它们的铬膜6b。此时，区域R3中的光刻胶图案63b和杂质区4ab、4ac在平面上相重叠地形成。而且，在杂质区4ab、4ac中和栅电极6a在平面上相重叠的部分作为GOLD区。

然后，在残留了光刻胶图案63a、63b、63c的状态下，通过以光刻胶图案63a、63b、63c作为掩模，用例如剂量1×10¹⁵原子/cm³、加速能量60KeV注入硼，在位于区域R3上的杂质区4ab、4ac上分别形成p型GOLD结构的薄膜晶体管的作为源区的杂质区4ad和作为漏区的杂质区4ae。在位于区域R4上的杂质区4aa上分别形成p型LDD结构的薄膜晶体管的作为源区的杂质区4ad和作为漏区的杂质区4ae。

另外，由于形成n型GOLD结构的薄膜晶体管的区域R1和形成n型LDD结构的薄膜晶体管的区域R2被光刻胶图案63a覆盖，没有向区域R1???R2注入硼。之后通过进行灰化和药液处理除去光刻胶图案63a、63b、63c。

然后，如图72所示，通过以栅电极6a为掩模，用例如剂量5×10¹³原子/cm³、加速能量60KeV注入硼，在位于区域R3上的残留的的杂质区4ab、4ac的部分上分别形成p型GOLD结构的薄膜晶体管的作为源侧的LDD区的杂质区4af和作为漏侧的LDD区的杂质区4ag。另外，在位于区域R4上的残留的杂质区4aa的部分上分别形成p型LDD结构的薄膜晶体管的作为源侧的LDD区的杂质区4af和作为漏侧的LDD区的杂质区4ag。

该作为LDD区的杂质区4af、4ag的杂质浓度设定成，比作为GOLD区的杂质区4ab、4ac的杂质浓度高，且比作为源区和漏区的杂质区4ad、4ae的杂质浓度低。

然后通过实施规定的照相制版处理，在区域R1和R2上形成用来对栅电极构图的光刻胶图案63a、63b，且在区域R3、R4上形成覆盖该它的光刻胶图案63c、63d(参照图73)。

然后，如图73所示，通过以光刻胶图案63a、63b、63c作为掩模对铬膜66b进行湿法蚀刻，在区域R1和区域R2上分别形成栅电极6a。区域R3、R4由于被光刻胶图案63c、63d覆盖，栅电极6a没有被蚀刻。

此时，区域R1中的光刻胶图案63a和杂质区4ab、4ac在平面上相重叠地形成。而且杂质区4ab、4ac中与栅电极6a在平面上相重叠的部分作为GOLD区。

另外，虽然通过进行湿法蚀刻对作为栅电极的铬膜的侧面进行了侧蚀刻，但可以通过控制进行过蚀刻的时间来控制该蚀刻的量。

在残留了光刻胶图案63a、63b、63c的状态下，通过以光刻胶图案63a、63b、63c作为掩模，用例如剂量1×10¹⁴原子/cm³、加速能量80KeV注入磷，在位于区域R1上的杂质区4ab、4ac上分别形成n型GOLD结构的薄膜晶体管的作为源区的杂质区4ad和作为漏区的杂质区4ae。在位于区域R2上的杂质区4aa上分别形成n型LDD结构的薄膜晶体管的作为源区的杂质区4ad和作为漏区的杂质区4ae。

另外，由于形成p型GOLD结构的薄膜晶体管的区域R3和形成p型LDD结构的薄膜晶体管的区域R4被光刻胶图案63c、63d覆盖，没有向区域R3、R4注入磷。之后通过进行灰化和药液处理除去光刻胶图案63a、63b、63c。

然后，如图74所示，通过以栅电极6a为掩模，用例如剂量1×10¹³原子/cm³、加速能量80KeV注入磷，在位于区域R1上的残留的的杂质区4ab、4ac的部分上分别形成n型GOLD结构的薄膜晶体管的作为源侧的LDD区的杂质区4af和作为漏侧的LDD区的杂质区4ag。另外，在位于区域R1上的残留的杂质区4aa的部分上分别形成n型LDD结构的薄膜晶体管的作为源侧的LDD区的杂质区4af和作为漏侧的LDD区的杂质区4ag。

另外，此时，由于虽然向位于区域R3上的作为p型GOLD结构的薄膜晶体管和位于区域R4上的作为p型LDD结构的薄膜晶体管各自的作为源区和漏区的杂质区4ad、4ae等中也注入了磷，但磷的注入量比硼的注入量足够小，所以向位于区域3和区域4上的杂质区4ad、4ae注入磷没有问题。

然后，用与实施方式1中说明过的方法相同的方法，如图75所示，在玻璃基板1上形成由硅氧化膜构成的层间绝缘膜7。然后通过在该层间绝缘膜7上进行规定的照相制版处理，形成用来形成接触孔的光刻胶图案(未图示)。

通过以该光刻胶图案作为掩模对层间绝缘膜7和栅绝缘膜5进行各向异性蚀刻，分别形成位于区域R1～R4上的露出杂质区4ad的表面的接触孔7a和露出杂质区4ae的表面的接触孔7b。

然后，在层间绝缘膜7上形成铬膜和铝膜的层叠膜(未图示)，以填充接触孔7a、7b。通过在该层叠膜上进行规定的照相制版处理，形成用于形成电极的光刻胶图案(未图示)。然后通过以该光刻胶图案作为掩模进行湿法蚀刻，分别在区域R1～R4上形成源电极8a和漏电极8b。

如上所述，在区域R1上形成n型GOLD结构的薄膜晶体管T4，在区域R2上形成n型LDD结构的薄膜晶体管T5，在区域R3上形成p型GOLD结构的薄膜晶体管T6，在区域R4上形成p型LDD结构的薄膜晶体管T7。

在n型GOLD结构的薄膜晶体管T4中，杂质区4ad作为源区45，杂质区4ae作为漏区46，杂质区4ab、4ac作为GOLD区41、42，杂质区4af、4ag作为LDD区43、44。

在n型LDD结构的薄膜晶体管T5中，杂质区4ad作为源区45，杂质区4ae作为漏区46，杂质区4af、4ag作为LDD区43、44。

在p型GOLD结构的薄膜晶体管T6中，杂质区4ad作为源区45，杂质区4ae作为漏区46，杂质区4ab、4ac作为GOLD区41、42，杂质区4af、4ag作为LDD区43、44。

在p型LDD结构的薄膜晶体管T7中，杂质区4ad作为源区45，杂质区4ae作为漏区46，杂质区4af、4ag作为LDD区43、44。

在上述的制造方法中，通过只追加用于形成p型薄膜晶体管的栅电极的掩模，就可以同时形成n型GOLD结构的薄膜晶体管、n型LDD结构的薄膜晶体管、p型GOLD结构的薄膜晶体管和p型LDD结构的薄膜晶体管。

(实施方式17)

在此，作为具有薄膜晶体管的半导体装置，举出液晶显示装置为例进行说明。首先，对液晶显示装置的结构进行说明。

如图76所示，液晶显示装置包括：由多个象素22构成且显示图像的显示部21、以及在该多个象素22的每一个上设置的用来控制象素部薄膜晶体管23的动作的扫描线驱动电路部28和数据线驱动电路部30。由作为象素部的显示部21、以及作为控制该显示部的动作的线驱动电路部的扫描线驱动电路部28和数据线驱动电路部30构成图像显示电路部。

在显示部21上象素22配置成矩阵状。在象素22中，在象素电极24和对置电极(未图示)之间填充液晶(未图示)而形成象素电容(未图示)。由在象素电极24和对置电极之间施加的电压决定在液晶上施加的电压。由在该液晶上施加的电压使液晶的排列状态发生变化，控制透过液晶的光的强度。另外，在象素部薄膜晶体管23和共用电极26之间形成保持电容25。

与数据线驱动电路部30相连的数据线29和与扫描线驱动电路部28相连的扫描线27，分别与排列成矩阵状的象素22连接。从数据线驱动电路部30输出象素信号，该被输出的象素信号通过数据线29输入到象素22。从扫描线驱动电路部28输出图像选择信号，被输出的图像选择信号通过扫描线27输入到象素22。

扫描线驱动电路部28主要包含移位寄存器和输出电路而构成，根据输入的时钟信号使寄存器移位。如果寄存器是高(H)电平，则输出电路切换到象素22的ON电压。另一方面，如果寄存器是低(L)电平，则输出电路切换到象素22的OFF电压。这样，扫描线驱动电路部28依次把ON电压和OFF电压施加在象素22的扫描线上。

数据线驱动电路部30根据时钟信号的定时依次锁存被输入的象素数据的信号(例如为6位的象素数据)，取入到数据线驱动电路部30中。被取入的象素数据由数据线驱动电路部30内的DA变换器变换成模拟信号。被变换成模拟信号的象素数据被送到数据线29。

利用从扫描线27送到的信号控制象素22的象素薄膜晶体管23的栅。在向栅输入ON信号，象素薄膜晶体管的栅变成ON时，把从数据线29送来的信号存储在象素电容和保持电容25中。被存储的信号，在关闭栅改写画面前的一帧期间内，保持在象素电容和保持电容中。

此时，如果在象素薄膜晶体管中产生泄露电流，则在液晶上施加的电压随保持时间而下降，显示部21中的显示品质劣化。因此，在显示部21的象素薄膜晶体管中，要求尽可能地减少泄露电流。即，在象素薄膜晶体管中要求OFF电流低。

另外，由于在关闭栅时象素薄膜晶体管必须是完全OFF的状态，必须在栅电极上施加负电压。这样，由于在使象素ON(接通)时向栅施加正电压，而在OFF(截止)时向栅施加负电压，在象素薄膜晶体管中除了要求OFF电流低以外还要求高的AC应力耐性。

另一方面，在图像显示装置的扫描线驱动电路部28和扫描线驱动电路部30中的由CMOS电路构成的部分上，不向薄膜晶体管的栅施加负电压。因此，在这样的电路中使用的薄膜晶体管中不特别要求高的AC应力耐性。

于是，在根据本实施方式的图像显示装置中，作为象素薄膜晶体管使用例如在实施方式1等中说明过的GOLD结构的薄膜晶体管。而作为由CMOS电路构成、不要求高的AC应力耐性的电路的薄膜晶体管使用现有的LDD结构的薄膜晶体管。

在实施方式1等中说明的GOLD结构的薄膜晶体管与现有的LDD结构的薄膜晶体管相比，薄膜晶体管占有的面积大。于是，通过适当配置GOLD结构的薄膜晶体管和LDD结构的薄膜晶体管，可以抑制液晶显示装置中形成薄膜晶体管的电路部占有的面积的增大。

在此，具体地比较该GOLD结构的薄膜晶体管和LDD结构的薄膜晶体管的占有面积。首先，GOLD结构的薄膜晶体管的栅宽度为10μm、GOLD区的沟道长度方向上的长度为1μm、LDD区的沟道长度方向上的长度为0.5μm。而LDD结构的薄膜晶体管的栅宽度为10μm、LDD区的沟道长度方向上的长度为0.5μm。而各自的栅的沟道长度为1～5μm。

图77中展示了根据本发明的GOLD结构的薄膜晶体管的占有面积和现有的LDD结构的薄膜晶体管的占有面积的面积比和栅长度的依赖关系的曲线。如图77所示，栅长度越短，LDD结构的薄膜晶体管的占有面积与GOLD结构的薄膜晶体管的占有面积相比有减小的倾向。

这样，通过在象素薄膜晶体管之类的要求低OFF电流和高AC应力耐性的薄膜晶体管中使用GOLD结构的薄膜晶体管，在CMOS电路构成的之类的不要求象素薄膜晶体管那么高的AC应力耐性的回路中使用现有的LDD结构的薄膜晶体管，可以把图像显示装置中的电路的占有面积抑制到最小，且该占有面积增大的抑制效果随栅长度变短而增大。

另外，作为象素薄膜晶体管举出了在实施方式1中说明过的有一个栅电极的GOLD结构的薄膜晶体管为例，但作为GOLD结构的薄膜晶体管，可以使用例如图58和59所示的具有两个栅电极的GOLD结构的薄膜晶体管。尤其是，通过具有两个栅电极可进一步减小OFF电流，作为象素薄膜晶体管是更优选的。

(实施方式18)

在此，说明使用了GOLD结构的薄膜晶体管的图像显示装置的另一个例子。前述的图像显示装置中的数据线驱动电路部30，如图78所示，由模拟开关电路部30a和逻辑电路部30b构成。

在模拟开关电路部30a中控制向数据线29送数据信号的时钟。如果模拟开关电路部30a中的作为开关元件的薄膜晶体管的栅成为ON状态，则向数据线29输入信号，向由扫描线27选择的象素22写入数据信号。

然后，虽然模拟开关电路部30a中薄膜晶体管变成OFF状态，但在向与扫描线相连的所有象素22写入信号之间向扫描线27输入ON信号。因此在扫描线27的选择期间必须保持向数据线29和象素22输入的信号，在作为开关元件的薄膜晶体管中要求低的OFF电流。

另外，由于在关闭栅时象素薄膜晶体管必须是完全OFF的状态，必须在栅电极上施加负电压。这样，由于在使开关电路部30a中的薄膜晶体管ON(接通)时向栅施加正电压，而在OFF(截止)时向栅施加负电压、在薄膜晶体管中除了要求OFF电流低以外还要求高的AC应力耐性。

于是，在根据本实施方式的图像显示装置中，在构成数据线驱动电路部30的模拟开关电路部30a中，作为开关元件的薄膜晶体管使用例如在实施方式1等中说明过的GOLD结构的薄膜晶体管。而作为构成数据线驱动电路部30的逻辑电路部30b那样的不要求高的AC应力耐性的电路中，作为薄膜晶体管使用例如现有的LDD结构的薄膜晶体管。

这样，通过在模拟开关电路部中使用OFF电流低且AC应力耐性高的GOLD结构的薄膜晶体管，可以抑制图像的劣化。另一方面，通过在逻辑电路部中使用现有的LDD结构的薄膜晶体管，可以抑制由于使用GOLD结构的薄膜晶体管造成的占有面积的增大。

另外，作为模拟开关电路部中的薄膜晶体管，可以使用p型和n型中的任一类型的薄膜晶体管。

(实施方式19)

在此，说明使用了GOLD结构的薄膜晶体管的图像显示装置的又一例。前述的图像显示装置中的扫描线驱动电路部28，如图79所示，由逻辑电路部28a、升压电路部28b和输出电路部28c构成。

从该逻辑电路部28a输出栅选择信号。由于从逻辑电路部28a输出的栅选择信号作为电压是低的，在升压电路部28b中把该信号电压升压。因此，升压电路部28b中的薄膜晶体管中要求高源漏耐压。

然后，升压后的信号(H，L)在输出电路部28c中被进一步放大并输出到扫描线27。因此，输出电路28c中的薄膜晶体管也要求高的源漏耐压。

于是，在根据本实施方式的图像显示装置中，在构成扫描线驱动电路部28的升压电路部28b和输出电路部28c中，作为薄膜晶体管使用例如在实施方式1等中说明过的GOLD结构的薄膜晶体管。而作为构成扫描线驱动电路部28的逻辑电路部28a那样的不要求高的AC应力耐性的电路中，作为薄膜晶体管使用例如现有的LDD结构的薄膜晶体管。

这样，通过在升压电路部28b和输出电路部28c中使用源漏耐压高的GOLD结构的薄膜晶体管，可以确保高的驱动能力。另一方面，通过在逻辑电路部等中使用现有的LDD结构的薄膜晶体管，可以抑制由于使用GOLD结构的薄膜晶体管造成的占有面积的增大。

(实施方式20)

在实施方式18中说明了在图像显示装置中作为数据线驱动电路部30中的模拟开关电路部的薄膜晶体管使用GOLD结构的薄膜晶体管的场合。而在实施方式19中说明了作为扫描线驱动电路部28中的升压电路部和输出电路部各自中的薄膜晶体管使用GOLD结构的薄膜晶体管的场合。

在此，以作为上述规定的电路部的薄膜晶体管使用GOLD结构的薄膜晶体管为前提，对作为象素的象素薄膜晶体管使用LDD结构的薄膜晶体管的图像显示装置进行说明。

如图80所示，在图像显示装置中，首先，作为数据线驱动电路部30中的模拟开关电路部30a的开关元件的薄膜晶体管，使用GOLD结构的薄膜晶体管，而且，作为扫描线驱动电路部28中的升压电路部28b和输出电路部28c各自中的薄膜晶体管，使用GOLD结构的薄膜晶体管。

然后，作为显示部21的象素薄膜晶体管使用了LDD结构的薄膜晶体管。尤其是，作为该LDD结构的薄膜晶体管，使用了例如具有两个栅电极的薄膜晶体管。

在显示部21中，为了保持向象素电容和储存电容写入的信号，在薄膜晶体管中要求OFF电流低。而且，为了提高光的透过率，必须尽可能地增大光可透过的区域的开口率。为了减小OFF电流，作为薄膜晶体管具有多个栅电极是有效的。另一方面，薄膜晶体管的占有面积增加。

图81中展示了根据本发明的GOLD结构的薄膜晶体管和现有的LDD结构的薄膜晶体管的占有面积与栅电极数目的依赖关系的曲线。从图81中示出的曲线可以看出，具有例如两个栅电极的GOLD结构的薄膜晶体管和具有3个栅电极的现有的LDD结构的薄膜晶体管的占有面积大致相同。

因此，在上述的图像显示装置中，通过在有限的象素部的区域内作为象素薄膜晶体管使用LDD结构的薄膜晶体管，可以具有更多的栅电极，可以有助于减小OFF电流。

这样，在实施方式18-20中说明的液晶显示装置中，通过根据各电路部要求的规格适当配置GOLD结构的薄膜晶体管和LDD结构的薄膜晶体管等，可以最大限度地发挥液晶显示装置的能力，同时把电路部的占有面积的增大抑制到最小限度。

在上述各实施方式中举例说明了作为薄膜晶体管是在形成源区和漏区等的半导体层上夹着栅绝缘膜形成了栅电极的所谓平板结构的薄膜晶体管。

作为根据本发明的GOLD结构的薄膜晶体管，并不限于这种平板结构的薄膜晶体管，也可以是在栅电极上夹着栅绝缘膜形成作为源区和漏区等的半导体层的所谓逆交迭结构的薄膜晶体管。在这种场合下也是，一方的GOLD区和LDD区的接合部与电极的一个侧部位于大致同一平面上，另一方的GOLD区和LDD区的接合部与电极的另一个侧部位于同一平面上。

虽然详细地展示了本发明，但这仅仅是例示，并不构成限制。很显然，本发明的精神和范围只由所附权利要求书的范围确定。

Claims

1.一种半导体装置，包含具有半导体层、绝缘膜和电极且在规定的基板上形成的半导体元件，其中：

上述半导体元件具有第1元件，该第1元件具有：

在上述半导体层上形成的第1杂质区；

在位于上述第1杂质区和上述第2杂质区之间的上述半导体层的部分上，与上述第1杂质区和上述第2杂质区分别隔有距离形成的作为具有规定的沟道长度的沟道的沟道区；

在上述第1元件中，

上述电极具有相互对置的一个侧部和另一个侧部，

上述第3杂质区和上述第5杂质区的接合部与上述一个侧部位于同一平面上，且上述第4杂质区和上述第6杂质区的接合部与上述另一个侧部位于同一平面上，

上述绝缘膜在上述半导体层和上述电极之间形成为分别与上述半导体层的整体和上述电极相接，

2.如权利要求1所述的半导体装置，其中：

上述第3杂质区和上述第4杂质区的杂质浓度设定成比上述第5杂质区和上述第6杂质区的杂质浓度低。

3.如权利要求2所述的半导体装置，其中：

上述第3杂质区和上述第4杂质区的杂质浓度为≥1×10¹⁷原子/cm³且≤1×10¹⁹原子/cm³。

4.如权利要求2所述的半导体装置，其中：

上述第5杂质区和上述第6杂质区的杂质浓度为≤5×10¹⁹原子/cm³。

5.如权利要求2所述的半导体装置，其中：

上述第3杂质区和上述第4杂质区的沟道长度方向上的长度为≥0.5μm且≤2μm。

6.如权利要求2所述的半导体装置，其中：

上述第5杂质区和上述第6杂质区的沟道长度方向上的长度为≥0.5μm且≤1.5μm。

7.如权利要求2所述的半导体装置，其中：

上述第5杂质区的沟道长度方向上的长度和上述第6杂质区的沟道长度方向上的长度的差为≤0.3μm。

8.如权利要求1所述的半导体装置，其中：

上述第3杂质区和上述第4杂质区的杂质浓度设定成比上述第5杂质区和上述第6杂质区的杂质浓度高。

9.如权利要求1所述的半导体装置，其中：

形成有多个上述半导体元件，

上述半导体元件具有第2元件，该第2元件包括：

在上述半导体层上形成的第7杂质区；

在上述第2元件中，

上述电极具有相互对置的一个侧部和另一个侧部，

上述沟道区和上述第9杂质区的接合部与上述一个侧部位于同一平面上，且上述沟道区和上述第10杂质区的接合部与上述另一个侧部位于同一平面上，

上述电极形成为，与上述沟道区的整体相对置且层叠，

10.一种图像显示装置，具有用来显示图像的图像显示电路部，其中：

上述图像显示电路部具有具备半导体层、绝缘膜以及电极并形成在规定的基板上的半导体元件，

上述半导体元件具有第1元件和第2元件，

该第1元件具有：

在上述半导体层上形成的第1杂质区；

该第2元件包括：

在上述半导体层上形成的第7杂质区；

在上述第1元件中，

上述电极具有相互对置的一个侧部和另一个侧部，

在上述第2元件中，

上述电极具有相互对置的一个侧部和另一个侧部，

上述电极形成为，与上述沟道区的整体相对置且层叠，

11.如权利要求10所述的图像显示装置，其中：

上述图像显示电路部包含：

由多个象素构成且用来显示图像的象素部；和

用来使上述象素部动作的驱动电路部，

上述象素部和上述驱动电路部中的任一个使用了上述第1元件。

12.如权利要求11所述的图像显示装置，其中：

上述象素部的多个上述象素的每一个都使用上述第1元件，

上述第1元件具有多个上述电极。

13.如权利要求11所述的图像显示装置，其中：

上述驱动电路部包含：

具有与上述象素部连接，用来把图像信号的电压升压并向上述象素部的上述象素的每一个发送的升压电路部的扫描线驱动电路部；和

具有与上述象素部连接，用来向上述象素部的上述象素的每一个发送扫描信号的开关电路部的数据线驱动电路部，

上述开关电路部和上述升压电路部中的至少任一个使用了上述第1元件。

14.如权利要求13所述的图像显示装置，其中：

上述驱动电路部包含使用了上述第2元件的规定的电路部。

15.如权利要求11所述的图像显示装置，其中：

上述象素部使用了上述第2元件。