JP2001264802A - マトリクスアレイ基板 - Google Patents
マトリクスアレイ基板Info
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- JP2001264802A JP2001264802A JP2000072308A JP2000072308A JP2001264802A JP 2001264802 A JP2001264802 A JP 2001264802A JP 2000072308 A JP2000072308 A JP 2000072308A JP 2000072308 A JP2000072308 A JP 2000072308A JP 2001264802 A JP2001264802 A JP 2001264802A
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- layer
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Abstract
(57)【要約】
【課題】 平面表示装置等に用いられるマトリクスア
レイ基板において、製造コスト等の増大を招くことな
く、走査線と信号線との交差個所における信号線の段切
れを防止できるものを提供する。 【解決手段】同一のマスクパターンの下で、信号線を構
成する金属配線３１と、この下方の、半導体層３８から
なる線状部分３８ａとが同時に形成される。ここで、こ
の信号線をなす金属配線３１の両縁が、半導体層３８か
らなる線状部分３８ａの両縁よりも内側に位置するの
で、信号線をなす金属配線３１が走査線１１のエッジに
かかるところでは必ず半導体層３８が配置される。ま
た、走査線１１と信号線８との交差個所では、走査線１
１がくびれ部１１ｂをなす。さらに、信号線８は、画素
電極と同時に形成される冗長配線５１を備える。
レイ基板において、製造コスト等の増大を招くことな
く、走査線と信号線との交差個所における信号線の段切
れを防止できるものを提供する。 【解決手段】同一のマスクパターンの下で、信号線を構
成する金属配線３１と、この下方の、半導体層３８から
なる線状部分３８ａとが同時に形成される。ここで、こ
の信号線をなす金属配線３１の両縁が、半導体層３８か
らなる線状部分３８ａの両縁よりも内側に位置するの
で、信号線をなす金属配線３１が走査線１１のエッジに
かかるところでは必ず半導体層３８が配置される。ま
た、走査線１１と信号線８との交差個所では、走査線１
１がくびれ部１１ｂをなす。さらに、信号線８は、画素
電極と同時に形成される冗長配線５１を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に代
表される平面表示装置等に用いられるマトリクスアレイ
基板に関する。
表される平面表示装置等に用いられるマトリクスアレイ
基板に関する。
【０００２】
【従来の技術】近年、液晶表示装置等の平面表示装置
は、薄型、軽量、低消費電力の特徴を生かして、パーソ
ナル・コンピュータ、ワードプロセッサあるいはＴＶ等
の表示装置として、更に投射型の表示装置として各種分
野で利用されている。
は、薄型、軽量、低消費電力の特徴を生かして、パーソ
ナル・コンピュータ、ワードプロセッサあるいはＴＶ等
の表示装置として、更に投射型の表示装置として各種分
野で利用されている。
【０００３】中でも、各画素電極にスイッチ素子が電気
的に接続されて成るアクティブマトリクス型表示装置
は、隣接画素間でクロストークのない良好な表示画像を
実現できることから、盛んに研究・開発が行われてい
る。
的に接続されて成るアクティブマトリクス型表示装置
は、隣接画素間でクロストークのない良好な表示画像を
実現できることから、盛んに研究・開発が行われてい
る。
【０００４】以下に、光透過型のアクティブマトリクス
型液晶表示装置を例にとり、その構成について簡単に説
明する。
型液晶表示装置を例にとり、その構成について簡単に説
明する。
【０００５】一般に、アクティブマトリクス型液晶表示
装置は、マトリクスアレイ基板（以下アレイ基板と呼
ぶ）と対向基板とが所定の間隔をなすよう近接配置さ
れ、この間隔中に、両基板の表層に設けられた配向膜を
介して液晶層が保持されて成っている。 アレイ基板に
おいては、ガラス等の透明絶縁基板上に、上層の金属配
線パターンとして例えば複数本の信号線と、下層の金属
配線パターンとして例えば複数本の走査線とが絶縁膜を
介して格子状に配置され、格子の各マス目に相当する領
域にＩＴＯ(Indium-Tin-Oxide)等の透明導電材料からな
る画素電極が配される。そして、格子の各交点部分に
は、各画素電極を制御するスイッチング素子が配されて
いる。スイッチング素子が薄膜トランジスタ（以下、Ｔ
ＦＴと略称する。）である場合には、ＴＦＴのゲート電
極は走査線に、ドレイン電極は信号線にそれぞれ電気的
に接続され、さらにソース電極は画素電極に電気的に接
続されている。
装置は、マトリクスアレイ基板（以下アレイ基板と呼
ぶ）と対向基板とが所定の間隔をなすよう近接配置さ
れ、この間隔中に、両基板の表層に設けられた配向膜を
介して液晶層が保持されて成っている。 アレイ基板に
おいては、ガラス等の透明絶縁基板上に、上層の金属配
線パターンとして例えば複数本の信号線と、下層の金属
配線パターンとして例えば複数本の走査線とが絶縁膜を
介して格子状に配置され、格子の各マス目に相当する領
域にＩＴＯ(Indium-Tin-Oxide)等の透明導電材料からな
る画素電極が配される。そして、格子の各交点部分に
は、各画素電極を制御するスイッチング素子が配されて
いる。スイッチング素子が薄膜トランジスタ（以下、Ｔ
ＦＴと略称する。）である場合には、ＴＦＴのゲート電
極は走査線に、ドレイン電極は信号線にそれぞれ電気的
に接続され、さらにソース電極は画素電極に電気的に接
続されている。
【０００６】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯ等から成る対向電極が配置され、またカラー表示
を実現するのであればカラーフィルタ層が配置されて構
成されている。
ＩＴＯ等から成る対向電極が配置され、またカラー表示
を実現するのであればカラーフィルタ層が配置されて構
成されている。
【０００７】ところが、上記のようなアレイ基板におい
て、上層の配線パターンからなる信号線が、下層の配線
パターンからなる走査線をまたぐ個所において、信号線
に「段切れ」が生じることがあった。すなわち、信号線
が走査線のエッジにかかるところで、完全にまたは部分
的に断線が生じることがあった。これは、金属層をエッ
チングすることにより走査線を含む第１導電層パターン
を作成する際、薄膜パターンの輪郭をなす端面（エッ
ジ）が、多くの場合、基板面に対してなす急勾配（高テ
ーパー角）となってしまうことに起因する。すなわち、
膜厚の大きい走査線のエッジが切り立った断崖をなすた
めに、絶縁膜を介して重ねられる信号線に断線が生じる
ことがあるのである。
て、上層の配線パターンからなる信号線が、下層の配線
パターンからなる走査線をまたぐ個所において、信号線
に「段切れ」が生じることがあった。すなわち、信号線
が走査線のエッジにかかるところで、完全にまたは部分
的に断線が生じることがあった。これは、金属層をエッ
チングすることにより走査線を含む第１導電層パターン
を作成する際、薄膜パターンの輪郭をなす端面（エッ
ジ）が、多くの場合、基板面に対してなす急勾配（高テ
ーパー角）となってしまうことに起因する。すなわち、
膜厚の大きい走査線のエッジが切り立った断崖をなすた
めに、絶縁膜を介して重ねられる信号線に断線が生じる
ことがあるのである。
【０００８】この段切れの問題を解消すべく、特開平４
−３７２９３４号公報及び特開平９−０６４３６６号公
報には、第１導電層パターンのエッジをテーパー状（小
さいテーパー角）にする技術が提案されている。これら
は、金属薄膜をウェットエッチングによりパターニング
する方法にあって、当該金属薄膜を、エッチングレート
が互いに異なる複数の金属層からなる多層金属薄膜とし
ておく技術である。
−３７２９３４号公報及び特開平９−０６４３６６号公
報には、第１導電層パターンのエッジをテーパー状（小
さいテーパー角）にする技術が提案されている。これら
は、金属薄膜をウェットエッチングによりパターニング
する方法にあって、当該金属薄膜を、エッチングレート
が互いに異なる複数の金属層からなる多層金属薄膜とし
ておく技術である。
【０００９】詳しくは、ウェットエッチング速度の小さ
い金属モリブデン（Ｍｏ）を下層とし、ウェットエッチ
ング速度の大きい金属アルミニウム（Ａｌ）金属を上層
とする２層膜とし、エッチングの際には、上層がレジス
トパターンの輪郭から内側へと引き込まれるようにする
のである。
い金属モリブデン（Ｍｏ）を下層とし、ウェットエッチ
ング速度の大きい金属アルミニウム（Ａｌ）金属を上層
とする２層膜とし、エッチングの際には、上層がレジス
トパターンの輪郭から内側へと引き込まれるようにする
のである。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな方法であると、２種類の金属ターゲットを必要とし
て材料費が増大する上に、複数の成膜装置が必要となり
コスト上昇及び生産性低下の原因となる。
うな方法であると、２種類の金属ターゲットを必要とし
て材料費が増大する上に、複数の成膜装置が必要となり
コスト上昇及び生産性低下の原因となる。
【００１１】本発明は、上記問題点に鑑みなされたもの
であり、平面表示装置等に用いられるマトリクスアレイ
基板において、製造コスト等の増大を招くことなく、走
査線と信号線との交差個所における信号線の段切れを防
止できるものを提供する。
であり、平面表示装置等に用いられるマトリクスアレイ
基板において、製造コスト等の増大を招くことなく、走
査線と信号線との交差個所における信号線の段切れを防
止できるものを提供する。
【００１２】
【課題を解決するための手段】請求項１記載の発明のア
レイ基板は、略平行に配列される複数の走査線と、この
走査線に略直交して配列される複数の信号線と、これら
走査線及び信号線により画されるマトリクス状の各領域
に配置される画素電極と、この画素電極ごとに配置され
前記信号線から該画素電極への信号入力をスイッチング
する薄膜トランジスタと、前記走査線、及びこの一部ま
たは延在部からなる前記薄膜トランジスタのゲート電極
を含む第１導電層と、この第１導電層を覆い前記薄膜ト
ランジスタのゲート絶縁膜をなす第１絶縁膜と、前記薄
膜トランジスタの半導体活性膜を含む半導体層と、前記
信号線、及び前記薄膜トランジスタのソース及びドレイ
ン電極を含み前記半導体層と同一のマスクパターンの下
でパターニングされる第２導電層と、この第２導電層を
覆う第２絶縁膜と、この上に配置され前記画素電極を含
む第３導電層とを備えたマトリクスアレイ基板であっ
て、前記第２導電層による信号線が、これよりも線幅の
大きい、前記半導体層からなる線状半導体膜の上に重ね
られ、この線状半導体膜の両縁が該信号線の両縁の外側
に位置し、前記信号線及び前記線状半導体膜が前記第１
絶縁膜を介して前記走査線と交差する交差個所では、他
の個所よりも該走査線の幅が小さいくびれ部をなすこと
を特徴とする。
レイ基板は、略平行に配列される複数の走査線と、この
走査線に略直交して配列される複数の信号線と、これら
走査線及び信号線により画されるマトリクス状の各領域
に配置される画素電極と、この画素電極ごとに配置され
前記信号線から該画素電極への信号入力をスイッチング
する薄膜トランジスタと、前記走査線、及びこの一部ま
たは延在部からなる前記薄膜トランジスタのゲート電極
を含む第１導電層と、この第１導電層を覆い前記薄膜ト
ランジスタのゲート絶縁膜をなす第１絶縁膜と、前記薄
膜トランジスタの半導体活性膜を含む半導体層と、前記
信号線、及び前記薄膜トランジスタのソース及びドレイ
ン電極を含み前記半導体層と同一のマスクパターンの下
でパターニングされる第２導電層と、この第２導電層を
覆う第２絶縁膜と、この上に配置され前記画素電極を含
む第３導電層とを備えたマトリクスアレイ基板であっ
て、前記第２導電層による信号線が、これよりも線幅の
大きい、前記半導体層からなる線状半導体膜の上に重ね
られ、この線状半導体膜の両縁が該信号線の両縁の外側
に位置し、前記信号線及び前記線状半導体膜が前記第１
絶縁膜を介して前記走査線と交差する交差個所では、他
の個所よりも該走査線の幅が小さいくびれ部をなすこと
を特徴とする。
【００１３】上記構成により、信号線の段切れに起因す
る製造歩留の低下を容易に防止することができる。しか
も、信号線と走査線との間に生じる電気容量を低減する
ことができる。
る製造歩留の低下を容易に防止することができる。しか
も、信号線と走査線との間に生じる電気容量を低減する
ことができる。
【００１４】請求項２のアレイ基板は、前記第２導電層
による信号線に沿って、前記第３導電層による補助導電
層が形成され、この補助導電層と、前記第２導電層によ
る信号線とが前記第２絶縁膜を貫くコンタクトホールに
よって導通されることにより、前記信号線が冗長配線構
造をなすことを特徴とする。
による信号線に沿って、前記第３導電層による補助導電
層が形成され、この補助導電層と、前記第２導電層によ
る信号線とが前記第２絶縁膜を貫くコンタクトホールに
よって導通されることにより、前記信号線が冗長配線構
造をなすことを特徴とする。
【００１５】これにより、信号線の段切れがさらに防止
される。
される。
【００１６】
【発明の実施の形態】実施例のマトリクスアレイ基板に
ついて、図１〜４を用いて説明する。
ついて、図１〜４を用いて説明する。
【００１７】図１の平面図には、アレイ基板１０の画素
部分の構成を示す。また、図２は、走査線と信号線との
交差個所についての、走査線に沿った方向（図１のＡ−
Ａ線）の縦断面図であり、図３は、同一個所についての
信号線に沿った方向（図１のＢ−Ｂ線）の縦断面図であ
る。図４は、ＴＦＴ部分についての（図１のＣ−Ｃ線）
の縦断面図である。
部分の構成を示す。また、図２は、走査線と信号線との
交差個所についての、走査線に沿った方向（図１のＡ−
Ａ線）の縦断面図であり、図３は、同一個所についての
信号線に沿った方向（図１のＢ−Ｂ線）の縦断面図であ
る。図４は、ＴＦＴ部分についての（図１のＣ−Ｃ線）
の縦断面図である。
【００１８】実施例のマトリクスアレイ基板は、画像表
示領域の対角寸法が１３．３インチであってＸＧＡ−Ｔ
ＦＴ型のノーマリホワイトモードの光透過型液晶表示装
置に用いられるものである。
示領域の対角寸法が１３．３インチであってＸＧＡ−Ｔ
ＦＴ型のノーマリホワイトモードの光透過型液晶表示装
置に用いられるものである。
【００１９】このマトリクスアレイ基板１０において
は、１０２４×３本の信号線８と、７６８本の走査線１
１が互いに直交するように配列される。走査線１１及び
ゲート電極１１ａを含む下層の金属配線パターンは、単
層のモリブデン−タングステン(Mo-W)合金により形成さ
れ、全体がゲート絶縁膜１７により覆われる。
は、１０２４×３本の信号線８と、７６８本の走査線１
１が互いに直交するように配列される。走査線１１及び
ゲート電極１１ａを含む下層の金属配線パターンは、単
層のモリブデン−タングステン(Mo-W)合金により形成さ
れ、全体がゲート絶縁膜１７により覆われる。
【００２０】信号線８と走査線１１とにより区画される
画素開口ごとにおいて、信号線８と走査線１１との交差
部近傍に、スイッチング素子としてのＴＦＴ９が配置さ
れる。ＴＦＴ９は、図４に示すように、走査線１１の延
在部１１ａをゲート電極とする逆スタガ型であって、こ
のゲート電極１１ａを覆う個所に、ゲート絶縁膜１７を
介して、アモルファスシリコン(a-Si:H)層３６が配置さ
れる。このアモルファスシリコン層３６の上には、略中
央のチャネル部にチャネル保護膜２が配置され、チャネ
ル部以外にリンドープアモルファスシリコン(n+a-Si:H)
層３７が積層配置される。さらにこの上には、アルミニ
ウム(Al)から成るソース電極３３及びドレイン電極３２
が配置される。これらソース電極３３及びドレイン電極
３２を含む上層の金属配線パターンは、全体が、窒化シ
リコン膜から成る層間絶縁膜４により覆われる。
画素開口ごとにおいて、信号線８と走査線１１との交差
部近傍に、スイッチング素子としてのＴＦＴ９が配置さ
れる。ＴＦＴ９は、図４に示すように、走査線１１の延
在部１１ａをゲート電極とする逆スタガ型であって、こ
のゲート電極１１ａを覆う個所に、ゲート絶縁膜１７を
介して、アモルファスシリコン(a-Si:H)層３６が配置さ
れる。このアモルファスシリコン層３６の上には、略中
央のチャネル部にチャネル保護膜２が配置され、チャネ
ル部以外にリンドープアモルファスシリコン(n+a-Si:H)
層３７が積層配置される。さらにこの上には、アルミニ
ウム(Al)から成るソース電極３３及びドレイン電極３２
が配置される。これらソース電極３３及びドレイン電極
３２を含む上層の金属配線パターンは、全体が、窒化シ
リコン膜から成る層間絶縁膜４により覆われる。
【００２１】層間絶縁膜４の上には画素開口ごとにＩＴ
Ｏ層からなる画素電極５２が配され、層間絶縁膜４を貫
くソース−画素電極間コンタクトホール４２を介してソ
ース電極３３と電気的に接続する。
Ｏ層からなる画素電極５２が配され、層間絶縁膜４を貫
くソース−画素電極間コンタクトホール４２を介してソ
ース電極３３と電気的に接続する。
【００２２】信号線８は、ドレイン電極３２と同時に作
成される下層配線（Al）３１と、画素電極３と同時に作
成される上層配線（補助導電層）（ＩＴＯ層）５１との
冗長配線構造を有しており、これら上層及び下層の配線
３１，５１は、層間絶縁膜４を貫くコンタクトホール４
１を介して互いに電気的に接続している。この上下層間
コンタクトホール４１は、信号線８とドレイン電極３２
との接続個所、詳しくは、信号線下層配線３１からドレ
イン電極３２が枝分かれして幅広となっている個所に設
けられらる。
成される下層配線（Al）３１と、画素電極３と同時に作
成される上層配線（補助導電層）（ＩＴＯ層）５１との
冗長配線構造を有しており、これら上層及び下層の配線
３１，５１は、層間絶縁膜４を貫くコンタクトホール４
１を介して互いに電気的に接続している。この上下層間
コンタクトホール４１は、信号線８とドレイン電極３２
との接続個所、詳しくは、信号線下層配線３１からドレ
イン電極３２が枝分かれして幅広となっている個所に設
けられらる。
【００２３】信号線下層配線３１の下方には、この信号
線下層配線３１と同一のマスクパターンの下でパターニ
ングされる半導体層３８が配置される。この半導体層３
８は、上述のアモルファスシリコン層(a-Si:H)３６と、
この上に重ねられるリンドープアモルファスシリコン(n
+a-Si:H)層３７とからなる。信号線下層配線３１が、こ
の半導体層３８からなる線状半導体膜３８ａの上に重ね
られるのである。
線下層配線３１と同一のマスクパターンの下でパターニ
ングされる半導体層３８が配置される。この半導体層３
８は、上述のアモルファスシリコン層(a-Si:H)３６と、
この上に重ねられるリンドープアモルファスシリコン(n
+a-Si:H)層３７とからなる。信号線下層配線３１が、こ
の半導体層３８からなる線状半導体膜３８ａの上に重ね
られるのである。
【００２４】図２に示すように、線状半導体膜３８ａの
幅は、信号線下層配線３１の幅よりも小さい。例えば、
信号線下層配線５１の幅が５μｍであるのに対して、半
導体層３８からなる線状部分３８ａの幅が７μｍであ
る。また、信号線上層配線５１の幅は、信号線下層配線
３１の幅に略等しい。
幅は、信号線下層配線３１の幅よりも小さい。例えば、
信号線下層配線５１の幅が５μｍであるのに対して、半
導体層３８からなる線状部分３８ａの幅が７μｍであ
る。また、信号線上層配線５１の幅は、信号線下層配線
３１の幅に略等しい。
【００２５】走査線１１は、信号線８と交差する交差個
所で、他の部位より幅の小さいくびれ部１１ｂをなして
いる。図示の例で、走査線１１は、くびれ部１１ｂ以外
で全く等幅であり、くびれ部１１ｂの配線幅は、他の部
位における配線幅の約２／３である。
所で、他の部位より幅の小さいくびれ部１１ｂをなして
いる。図示の例で、走査線１１は、くびれ部１１ｂ以外
で全く等幅であり、くびれ部１１ｂの配線幅は、他の部
位における配線幅の約２／３である。
【００２６】また、走査線１１のくびれ部１１ｂは、等
幅の配線の両側に矩形状の切り欠き１１ｃを設けること
により形成されている。図示の例で、この切り欠き１１
ｃは、走査線に沿った寸法が、線状半導体膜３８ａをち
ょうど受け入れる程度となっている。すなわち、これら
矩形状の切り欠き１１ｃにおける信号線８に沿った両縁
１１ｄは、半導体層３８からなる線状部分３８ａの両縁
を両側から挟むように、線状部分３８ａの幅方向のわず
かに外側に位置する。
幅の配線の両側に矩形状の切り欠き１１ｃを設けること
により形成されている。図示の例で、この切り欠き１１
ｃは、走査線に沿った寸法が、線状半導体膜３８ａをち
ょうど受け入れる程度となっている。すなわち、これら
矩形状の切り欠き１１ｃにおける信号線８に沿った両縁
１１ｄは、半導体層３８からなる線状部分３８ａの両縁
を両側から挟むように、線状部分３８ａの幅方向のわず
かに外側に位置する。
【００２７】信号線８と走査線１１との交差部分の構成
が上記の実施例のようであるならば、まず、信号線下層
配線３１が走査線１１のパターンの端面（エッジ）にか
かるところでは、必ず半導体層３８が位置し、この半導
体層３８が、走査線１１のエッジを被覆して充分になだ
らかな斜面を形成する。そのため、信号線８が走査線１
１のエッジのところで段切れを起こすことが防止され
る。
が上記の実施例のようであるならば、まず、信号線下層
配線３１が走査線１１のパターンの端面（エッジ）にか
かるところでは、必ず半導体層３８が位置し、この半導
体層３８が、走査線１１のエッジを被覆して充分になだ
らかな斜面を形成する。そのため、信号線８が走査線１
１のエッジのところで段切れを起こすことが防止され
る。
【００２８】特には、信号線８と重なる個所における走
査線１１のエッジは、切り欠き１１ｃの奥に位置するた
め、ウェットエッチングに際してエッチング液がいくぶ
ん浸透しにくいことから、他の部位よりも多少なだらか
に形成されている。
査線１１のエッジは、切り欠き１１ｃの奥に位置するた
め、ウェットエッチングに際してエッチング液がいくぶ
ん浸透しにくいことから、他の部位よりも多少なだらか
に形成されている。
【００２９】また、万一、信号線下層配線３１に段切れ
が生じても、冗長配線としての信号線上層配線５１の存
在により、信号線８に断線が生じることがない。
が生じても、冗長配線としての信号線上層配線５１の存
在により、信号線８に断線が生じることがない。
【００３０】さらには、信号線８と走査線１１との間の
電気容量を低減することができる。
電気容量を低減することができる。
【００３１】なお、くびれ部１１ｂは、場合によって
は、走査線１１の片側にのみくびれたもの、すなわち片
側の切り欠き１１ｃのみにより形成されたものであって
も良い。
は、走査線１１の片側にのみくびれたもの、すなわち片
側の切り欠き１１ｃのみにより形成されたものであって
も良い。
【００３２】次に、アレイ基板１０の製造工程の概略を
説明する。
説明する。
【００３３】(1) 第１のパターニング ガラス基板１８上（図３）上に、スパッタ法により、例
えばモリブデン−タングステン合金膜（ＭｏＷ膜）を２
３５ｎｍの膜厚に堆積させた後、フォトレジストのパタ
ーンの下で、リン酸、硝酸、酢酸及び水の混酸を用いる
エッチングを行うことにより、走査線１１、及びその延
在部からなるゲート電極１１ａを形成する。
えばモリブデン−タングステン合金膜（ＭｏＷ膜）を２
３５ｎｍの膜厚に堆積させた後、フォトレジストのパタ
ーンの下で、リン酸、硝酸、酢酸及び水の混酸を用いる
エッチングを行うことにより、走査線１１、及びその延
在部からなるゲート電極１１ａを形成する。
【００３４】(2) 第２のパターニング プラズマＣＶＤ法により、酸化シリコン膜からなる３５
０ｎｍ厚の第１ゲート絶縁膜１５、および、窒化シリコ
ン膜からなる５０ｎｍ厚の第２ゲート絶縁膜１６を堆積
させ、さらに、ＴＦＴ９の半導体活性膜をなすための５
０ｎｍ厚のアモルファスシリコン(a-Si:H)層３６、及び
窒化シリコン膜とを連続して堆積させる。
０ｎｍ厚の第１ゲート絶縁膜１５、および、窒化シリコ
ン膜からなる５０ｎｍ厚の第２ゲート絶縁膜１６を堆積
させ、さらに、ＴＦＴ９の半導体活性膜をなすための５
０ｎｍ厚のアモルファスシリコン(a-Si:H)層３６、及び
窒化シリコン膜とを連続して堆積させる。
【００３５】この後、窒化シリコン膜をパターニングし
てＴＦＴ９のチャネル部に対応する個所にチャネル保護
膜２を形成する。
てＴＦＴ９のチャネル部に対応する個所にチャネル保護
膜２を形成する。
【００３６】(3) 第３のパターニング プラズマＣＶＤ法により５０ｎｍ厚のリンドープアモル
ファスシリコン(n+a-Si:H)層３７を堆積し、さらに、ス
パッタリングにより、例えばアルミニウム(Al)からなる
金属層を堆積させる。この金属層と半導体層３６，３７
とを同一マスクパターンの下で一括してパターニングす
ることにより、信号線下層配線３１、この延在部から成
るドレイン電極３２、及びソース電極３３を形成する。
ファスシリコン(n+a-Si:H)層３７を堆積し、さらに、ス
パッタリングにより、例えばアルミニウム(Al)からなる
金属層を堆積させる。この金属層と半導体層３６，３７
とを同一マスクパターンの下で一括してパターニングす
ることにより、信号線下層配線３１、この延在部から成
るドレイン電極３２、及びソース電極３３を形成する。
【００３７】このとき、金属層は、リン酸、硝酸、酢酸
及び水の混酸を用いたウエットエッチングによりパター
ニングする。次いで、半導体層３６，３７をプラズマエ
ッチングによりパターニングする。金属層は、ウェット
エッチングの際のサイドエッチングによりマスクパター
ンのエッジよりも少しパターン内側まで侵食されるが、
プラズマエッチングによりパターニングする半導体層３
６，３７には、このような侵食が生じない。このように
して、同一のマスクパターンの下で、幅５μｍの信号線
下層配線３１と、半導体層３６，３７からなる幅７μｍ
の線状部分３８ａとを、同時に得ることができる。
及び水の混酸を用いたウエットエッチングによりパター
ニングする。次いで、半導体層３６，３７をプラズマエ
ッチングによりパターニングする。金属層は、ウェット
エッチングの際のサイドエッチングによりマスクパター
ンのエッジよりも少しパターン内側まで侵食されるが、
プラズマエッチングによりパターニングする半導体層３
６，３７には、このような侵食が生じない。このように
して、同一のマスクパターンの下で、幅５μｍの信号線
下層配線３１と、半導体層３６，３７からなる幅７μｍ
の線状部分３８ａとを、同時に得ることができる。
【００３８】(4) 第４のパターニング 窒化シリコンから成る層間絶縁膜４を堆積した後、信号
線の上下層間コンタクトホール４１、ソース−画素電極
間コンタクトホール４２を同時に作成する。
線の上下層間コンタクトホール４１、ソース−画素電極
間コンタクトホール４２を同時に作成する。
【００３９】(5) 第５のパターニング 透明導電層として、例えばＩＴＯを堆積した後、パター
ニングにより、信号線上層配線５１、及び、画素電極５
２を作成する。信号線上層配線５１は、コンタクトホー
ル４１の配置個所を除き、全体が、幅４μｍの細線部５
１ａからなる。コンタクトホール４１の配置個所におい
ては、ほぼ、信号線下層配線３１及びドレイン電極３２
に一致する幅広部５１ｂを成している。
ニングにより、信号線上層配線５１、及び、画素電極５
２を作成する。信号線上層配線５１は、コンタクトホー
ル４１の配置個所を除き、全体が、幅４μｍの細線部５
１ａからなる。コンタクトホール４１の配置個所におい
ては、ほぼ、信号線下層配線３１及びドレイン電極３２
に一致する幅広部５１ｂを成している。
【００４０】以上に説明した実施例のマトリクスアレイ
基板であると、ＴＦＴ９にチャネル保護膜２が配置され
るタイプのものにおいて、５回のパターニング工程によ
り製造が行えるとともに、製造コストを増大させること
なく、信号線８の段切れを充分に防止することが出来
る。しかも、走査線と信号線との間に生じる電気容量を
低減することができる。
基板であると、ＴＦＴ９にチャネル保護膜２が配置され
るタイプのものにおいて、５回のパターニング工程によ
り製造が行えるとともに、製造コストを増大させること
なく、信号線８の段切れを充分に防止することが出来
る。しかも、走査線と信号線との間に生じる電気容量を
低減することができる。
【００４１】
【発明の効果】本発明のマトリクスアレイ基板による
と、信号線の段切れに起因する製造歩留の低下を容易に
防止することができる。しかも、信号線と走査線との間
に生じる電気容量を低減することができる。
と、信号線の段切れに起因する製造歩留の低下を容易に
防止することができる。しかも、信号線と走査線との間
に生じる電気容量を低減することができる。
【図１】アレイ基板１０の画素部分の構成を示す平面図
である。
である。
【図２】走査線と信号線との交差個所についての、走査
線に沿った方向（図１のＡ−Ａ線）の縦断面図である。
線に沿った方向（図１のＡ−Ａ線）の縦断面図である。
【図３】同一個所についての信号線に沿った方向（図１
のＢ−Ｂ線）の縦断面図である。
のＢ−Ｂ線）の縦断面図である。
【図４】ＴＦＴ部分についての（図１のＣ−Ｃ線）の縦
断面図である。
断面図である。
１０ アレイ基板 １１ 走査線 １１ａ ゲート電極 １１ｂ 走査線のくびれ部 ３１ 信号線下層配線 ３２ ドレイン電極 ３３ ソース電極 ３８ 半導体層 ３８ａ 半導体層からなり信号線下層配線と重なる線状
部分（線状半導体膜） ４１ 信号線の上下層間コンタクトホール ４２ ソース電極−画素電極間コンタクトホール ５１ 信号線上層配線（ＩＴＯ） ５２ 画素電極 ８ 信号線
部分（線状半導体膜） ４１ 信号線の上下層間コンタクトホール ４２ ソース電極−画素電極間コンタクトホール ５１ 信号線上層配線（ＩＴＯ） ５２ 画素電極 ８ 信号線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JA44 JA47 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB73 KA05 KA07 KA16 KA18 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA35 MA37 MA41 MA52 NA25 NA27 NA28 NA29 PA06 5C094 AA09 AA32 AA42 AA43 AA44 AA48 AA53 BA03 BA43 CA19 DA13 DA15 DB01 DB04 EA04 EA05 EA10 EB03 FA01 FA02 FB12 FB14 FB15 GB10 5F033 GG04 HH08 HH38 JJ08 KK05 KK07 LL04 MM05 MM23 PP12 PP15 QQ08 QQ09 QQ12 QQ19 QQ37 QQ59 QQ65 RR04 RR06 SS15 VV15 XX02 5F110 AA26 BB01 CC07 DD02 EE06 EE44 FF02 FF03 FF09 FF30 GG02 GG15 GG25 GG45 HK03 HK09 HK16 HK21 HK25 HK33 HK35 HL07 HM19 NN02 NN12 NN24 NN72 QQ04 QQ05
Claims (4)
- 【請求項１】略平行に配列される複数の走査線と、この
走査線に略直交して配列される複数の信号線と、これら
走査線及び信号線により画されるマトリクス状の各領域
に配置される画素電極と、この画素電極ごとに配置され
前記信号線から該画素電極への信号入力をスイッチング
する薄膜トランジスタと、 前記走査線、及びこの一部または延在部からなる前記薄
膜トランジスタのゲート電極を含む第１導電層と、この
第１導電層を覆い前記薄膜トランジスタのゲート絶縁膜
をなす第１絶縁膜と、前記薄膜トランジスタの半導体活
性膜を含む半導体層と、前記信号線、及び前記薄膜トラ
ンジスタのソース及びドレイン電極を含み前記半導体層
と同一のマスクパターンの下でパターニングされる第２
導電層と、この第２導電層を覆う第２絶縁膜と、この上
に配置され前記画素電極を含む第３導電層とを備えたマ
トリクスアレイ基板であって、 前記第２導電層による信号線が、これよりも線幅の大き
い、前記半導体層からなる線状半導体膜の上に重ねら
れ、この線状半導体膜の両縁が該信号線の両縁の外側に
位置し、 前記信号線及び前記線状半導体膜が前記第１絶縁膜を介
して前記走査線と交差する交差個所では、他の個所より
も該走査線の幅が小さいくびれ部をなすことを特徴とす
るマトリクスアレイ基板。 - 【請求項２】前記第２導電層による信号線に沿って、前
記第３導電層による補助導電層が形成され、この補助導
電層と、前記第２導電層による信号線とが前記第２絶縁
膜を貫くコンタクトホールによって導通されることによ
り、前記信号線が冗長配線構造をなすことを特徴とする
請求項１記載のマトリクスアレイ基板。 - 【請求項３】前記くびれ部は、前記走査線の両側にくび
れることを特徴とする請求項１記載のマトリクスアレイ
基板。 - 【請求項４】前記第２導電層がサイドエッチングを伴う
ウェットエッチングによりパターニングされ、前記半導
体層が、プラズマエッチングによりエッチングされるこ
とを特徴とする請求項１記載のマトリクスアレイ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000072308A JP2001264802A (ja) | 2000-03-15 | 2000-03-15 | マトリクスアレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000072308A JP2001264802A (ja) | 2000-03-15 | 2000-03-15 | マトリクスアレイ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001264802A true JP2001264802A (ja) | 2001-09-26 |
Family
ID=18590742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000072308A Pending JP2001264802A (ja) | 2000-03-15 | 2000-03-15 | マトリクスアレイ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001264802A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649202B2 (en) | 2004-06-25 | 2010-01-19 | Samsung Mobile Display Co., Ltd. | Transistor, method of fabricating the same, and light emitting display comprising the same |
| US7760317B2 (en) | 2003-10-14 | 2010-07-20 | Lg Display Co., Ltd. | Thin film transistor array substrate and fabricating method thereof, liquid crystal display using the same and fabricating method thereof, and method of inspecting liquid crystal display |
| WO2014019227A1 (zh) * | 2012-07-31 | 2014-02-06 | 深圳市华星光电技术有限公司 | 一种液晶显示装置、阵列基板及其制作方法 |
| JP2019009458A (ja) * | 2009-12-11 | 2019-01-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2000
- 2000-03-15 JP JP2000072308A patent/JP2001264802A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7760317B2 (en) | 2003-10-14 | 2010-07-20 | Lg Display Co., Ltd. | Thin film transistor array substrate and fabricating method thereof, liquid crystal display using the same and fabricating method thereof, and method of inspecting liquid crystal display |
| US7649202B2 (en) | 2004-06-25 | 2010-01-19 | Samsung Mobile Display Co., Ltd. | Transistor, method of fabricating the same, and light emitting display comprising the same |
| JP2019009458A (ja) * | 2009-12-11 | 2019-01-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020161829A (ja) * | 2009-12-11 | 2020-10-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP7059320B2 (ja) | 2009-12-11 | 2022-04-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022095883A (ja) * | 2009-12-11 | 2022-06-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP7390427B2 (ja) | 2009-12-11 | 2023-12-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2014019227A1 (zh) * | 2012-07-31 | 2014-02-06 | 深圳市华星光电技术有限公司 | 一种液晶显示装置、阵列基板及其制作方法 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070620 |