JPWO2011125940A1 - 薄膜トランジスタおよびその製造方法 - Google Patents
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Abstract
Description
Ion = Vd/(Rsc + Rs + Rch + Rdc) ・・・・・ (1)
一方、n型半導体である酸化物半導体を抵抗層、活性層に用いたこのTFTでは、ゲート電極からの電界によって図12中で示すB領域の抵抗層、活性層中のキャリア量の総量が十分に小さくなったとき(抵抗が十分に大きくなったとき)にオフ状態になる。この変化を起こすゲート電圧の閾値がTFTの閾値電圧(Vth)であり、Vthは(2)式を満たす。
−q(N1・t1 + N2・t2) = εr・ε0・(Vth − Vfb)/t ・・・ (2)
ここで、N1、t1はそれぞれ抵抗層のキャリア濃度、膜厚を表し、N2、t2はそれぞれ活性層のキャリア濃度、膜厚を表す。また、qは電気素量、εrはゲート絶縁膜の比誘電率、ε0は真空の誘電率、tはゲート絶縁膜の厚さ、Vfbはフラットバンド電圧を表す。しがたって、(2)式中のq・N1・t1は領域Bの抵抗層中のキャリア量、q・N2・t2は領域Bの活性層中のキャリア量、(Vth−Vfb)/tはゲート絶縁膜中の電界を表す。
また、左辺の負号はキャリアが電子であることを表す。
Vth = −q(N1・t1 + N2・t2)・t/εr/ε0 + Vfb ・・・・・ (3)
オン電流を大きくするためには(1)式中の抵抗成分を小さくすればよいが、単純にRsc、Rs、Rchを小さくしようとすると、N1・t1(∝1/(Rsc + Rs)と近似できる)、N2・t2(∝1/Rchと近似できる)を大きくする必要があり、Vthをディプリートさせてしまう。すなわち、特許文献1に開示の構造では、0V近傍のVth、小さなオフ電流を維持したまま、さらにオン電流を増加させることが難しいという問題がある。
すなわち、ゲート電極、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極を有する薄膜トランジスタにおいて、ソース電極−ドレイン電極間を接続する半導体層が金属酸化物からなり、その半導体層が第1、第2、第3の3種類の領域を有し、第1の領域がソース電極に接続し、第3の領域がドレイン電極に接続し、第2の領域が第1の領域と第3の領域の間に接続され、3領域の抵抗率が第1の領域>第2の領域>第3の領域の関係にあることを特徴とする薄膜トランジスタである。
以下に、本発明で0V近傍のVthと大きなオン電流が両立する理由を述べる。
ここで、図12に図示するように、Rscをソース電極側コンタクト抵抗、Rsをソース電極近傍抵抗層の抵抗、Rchをチャネル抵抗、Rdcをドレイン電極側コンタクト抵抗と定義する。
まず、(3)式でVthが正の場合を考える。Vthをある電圧V1(正の値)よりも小さく(ゼロに近く)するには、次の(4)式を満たす必要がある。
V1>Vth=−q(N1・t1+N2・t2)・t/εr/ε0+Vfb>0 ・・・・・(4)
さらに、(4)式を変形すると(5)式が得られる。
(Vfb − V1)・εr・ε0/t/q< N1・t1+N2・t2 < Vfb・εr・ε0/t/q ・・・・・ (5)
(1)式に従い最大のオン電流Ionを得るために、Rsc + Rs + Rchは最小にしたい。キャリアが流れる経路の大部分は活性層中であるので、3成分の中ではRchを最優先で小さくしたい。Rch∝1/N2・t2と近似できるので、Rchを小さくするとN2・t2が大きくなる。すると、(5)式を満たすためにN1・t1が小さくなる。すなわち、Rchを十分に小さくすると、N1・t1<N2・t2となり、第1の領域の抵抗率>第2の領域の抵抗率となる。そして、このときにIonが最大となる。
−V1<Vth= −q(N1・t1+N2・t2)・t/εr/ε0+Vfb<0 ・・・・・ (6)
さらに、(6)式を変形すると(7)式が得られる。
Vfb・εr・ε0/t/q<N1・t1+N2・t2<(Vfb+V1)・εr・ε0/t/q ・・・・・(7)
(7)式より、Vthが負の場合も正の場合と同様、N1・t1<N2・t2のとき、すなわち、第1の領域の抵抗率>第2の領域の抵抗率のときにIonが最大となる。
以上より、3領域の抵抗率が第1の領域>第2の領域>第3の領域の関係にあるとき、|Vth|<V1(ゼロ近傍の電圧)の条件下、オン電流Ionが最大となる。
図1は、本実施の形態1における薄膜トランジスタの構成を示す図である。薄膜トランジスタとしていわゆるボトムゲート/トップコンタクト型酸化物TFTを挙げている。ここでいうボトムゲートとは、半導体層(図1では、RGN1、RGN2およびRGN3)よりも下層にゲート電極GEが形成されている構造のことであり、トップコンタクトとは、半導体層よりも上層にソース電極SEおよびドレイン電極DEが形成されている構造のことを指している。
ゲート電極GEは、導電性の材料、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはITO(In−Sn−O:インジウム錫酸化物)などの金属酸化物導電膜、それらと金属との積層膜、窒化チタン(Ti−N)などの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜からなり、その成膜はCVD法やスパッタ法などにより行ない、加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
ゲート絶縁膜GIは、Si−O、Al−Oなどの酸化物絶縁膜を用いるのが好ましいが、Si−Nなど酸化物以外の無機絶縁膜、パリレンなどの有機絶縁膜を用いても良い。ゲート絶縁膜GIの成膜は、CVD法やスパッタ法、塗布法などにより行なう。
半導体層1 SCL1、半導体層2 SCL2は、Zn−O、In−O、Ga−O、Sn−O、In−Ga−Zn−O、Zn−Sn−O、In−Sn−O、In−Zn−O、Ga−Zn−O、In−Ga−O、Al−Zn−Oなどの、Zn、In、Ga、Snの酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、PLD法、CVD法、塗布法、印刷法などにより行なう。半導体層1 SCL1、半導体層2 SCL2の厚さは、それぞれ5nm以上が望ましい。また、素子分離のための半導体層1 SCL1、半導体層2 SCL2の島状加工は、一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なう。さらに、無機酸、あるいは有機酸からなるウェットエッチング液に対するエッチレートは、半導体層1 SCL1のほうが半導体層2 SCL2よりも低い。エッチレートに差を設けるためには、たとえば半導体層1 SCL1内のSn濃度を半導体層2 SCL2よりも高くするなどの方法をとる。半導体層1 SCL1、半導体層2 SCL2の組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、例えば半導体層1 SCL1がIn−Sn−O、半導体層2 SCL2がIn−Ga−Zn−OまたはZn−Oの何れか一つから成るような組み合わせが好ましい。半導体層1 SCL1内のSn濃度を半導体層2 SCL2よりも高くする方法としては、半導体層1 SCL1を成膜する際の原材料中のSn濃度を半導体層2 SCL2を成膜する際の原材料のよりも高くする方法をとる。例えば、両層をスパッタ法やPLD法により形成する場合、半導体層1 SCL1用のターゲット中のSn濃度を半導体層2 SCL2用のターゲット中よりも高くしたり、半導体層1 SCL1の成膜の際のみ、Snターゲットを同時に置いたりする。
図1の構造では、第3領域RGN3の抵抗率が小さくなるため、半導体層とドレイン電極DEの間のコンタクト抵抗Rdcが特許文献1に開示の構造に比べて小さくなる。すなわち、(1)式に従えばオン電流が増加する。図2の製造方法によれば、第3領域RGN3の低抵抗化処理によって第1領域RGN1、第2領域RGN2のキャリア濃度(すなわち抵抗率)に変化を与えることがないため、Vthやオフ電流を劣化させることはない。
以上、本実施の形態1によれば、酸化物半導体をチャネル層に用いたTFTにおいて、0V近傍のVth、小さなオフ電流、大きなオン電流を並立させることができる。
なお、本明細書においては、抵抗率の高い第1領域RGN1と接続するほうの電極をソース電極SE、抵抗率の低い第3領域RGN3と接続するほうの電極をドレイン電極と称するが、その逆としても良い。
図4は、本実施の形態2における薄膜トランジスタの構成を示す図である。薄膜トランジスタとしていわゆるボトムゲート/トップコンタクト型酸化物TFTを挙げている。
ソース電極−ドレイン電極間を接続する半導体層内には、第1領域RGN1、第2領域RGN2、第3領域RGN3の3種類の領域を有し、第1領域RGN1がソース電極に接続し、第3領域RGN3がドレイン電極に接続し、第2領域RGN2が第1領域RGN1と第3領域RGN3の間に接続している。第2領域RGN2と第3領域RGN3とは同一の酸化物半導体膜から形成されており、第3領域RGN3はその膜を低抵抗化処理することで形成されている。第1領域RGN1は第2領域RGN2上に別の酸化物半導体膜により形成されている。3つの領域では、抵抗率が第1領域RGN1>第2領域RGN2>第3領域RGN3の関係になっている。抵抗率に関しては、具体的には第1領域RGN1の抵抗率が101Ωcm以上、107Ωcm未満の範囲にあり、第2領域RGN2の抵抗率が10−3Ωcm以上、102Ωcm未満の範囲にあり、第3領域RGN3の抵抗率が第2領域RGN2の抵抗率未満にある。あるいは、キャリア濃度で規定することも可能であり、その場合、第1領域RGN1のキャリア濃度が1012cm−3以上、1018cm−3未満の範囲にあり、第2領域RGN2のキャリア濃度が1016cm−3以上、1021cm−3未満の範囲にあり、第3領域RGN3のキャリア濃度が第2領域RGN2より大きい。
続いて、半導体層1 SCL1、半導体層2 SCL2の上に金属膜MFを形成し、その後、フォトレジストPRを塗布し、一般的なフォトリソグラフィー技術とドライエッチングの組み合わせにより金属膜MFをソース電極SE、ドレイン電極DEの形状に加工する(図5H〜5J)。その際、ソース電極SE−ドレイン電極DE間の開口部の下の半導体層1 SCL1、半導体層2 SCL2がプラズマおよび加速粒子にさらされるため、酸素欠陥ODが形成され、その部分のキャリア濃度が高まる。
図4の構造では、第3領域RGN3の抵抗率が小さくなるため、半導体層とドレイン電極DEの間のコンタクト抵抗Rdcが特許文献1に開示の構造に比べて小さくなる。すなわち、(1)式に従えば、オン電流が増加する。図5の製造方法によれば、第3領域RGN3の低抵抗化処理によって第1領域RGN1、第2領域RGN2のキャリア濃度(すなわち抵抗率)に変化を与えることが無いため、Vthやオフ電流を劣化させることはない。
本実施の形態2によれば、酸化物半導体をチャネル層に用いたTFTにおいて、0V近傍のVth、低いオフ電流、高いオン電流を並立させることができる。
なお、以上本実施の形態2に関する説明では、実施の形態1との共通部分に関しては、必要不可欠な部分を除き説明の重複を避けた。
図7、8は、本実施の形態3における薄膜トランジスタの構成を示す図である。図7では薄膜トランジスタとしていわゆるボトムゲート/トップコンタクト型酸化物TFTを挙げ、図8ではトップゲート/トップコンタクト型TFTを挙げている。実施の形態2との違いは、半導体層1 SCL1の一部を高抵抗化することで、第1領域RGN1を形成する点である。すなわち、半導体層1 SCL1より第1領域RGN1、第2領域RGN2、第3領域RGN3を作り分ける。半導体層1 SCL1の高抵抗化は、酸素や二窒化酸素(N2O)、その他の酸素含有ガスのプラズマによる処理、あるいは酸素雰囲気下でのアニール処理などの方法で酸化することにより行なう。
図9は本実施の形態3における半導体装置の構成を示す図である。実施の形態1〜3に示す構造のTFTを用いてアンテナ共振回路AR、整流器RCT、変調器MOD、デジタル回路DGCなどを構成し、無線タグを形成している。無線タグはリーダRDまたはライタWRと無線で通信を行うことができるようになっている。
(実施の形態5)
図10は本実施の形態5における半導体装置の構成を示す図である。本実施の形態5では、実施の形態1〜3の構造を有するTFTを構成要素とする素子が基板SUB上にアレイ状に配置されている。実施の形態1〜3に示すTFTを、アレイ内の各素子のスイッチングや駆動用のトランジスタに用いることはもちろん、このTFTのゲート電極GEと接続されるゲート線GLに信号を送るゲート線駆動回路GDCや、このTFTのソース電極SEあるいはドレイン電極DEと接続されるデータ線DLに信号を送るデータ線駆動回路DDCを構成するトランジスタに用いてもよい。この場合、各素子のTFTとゲート線駆動回路GDCあるいはデータ線駆動回路DDC内のTFTを並行して形成することができる。
CL…導電層、
DDC…データ線駆動回路、
DE…ドレイン電極、
DGC…デジタル回路、
DL…データ線、
DON…ドナー、
DR…ダメージ領域、
ESL…エッチストッパ層、
GDC…ゲート線駆動回路、
GE…ゲート電極、
GI…ゲート絶縁膜、
GL…ゲート線、
MF…金属膜、
MOD…変調器、
OD…酸素欠陥、
PE…素電極、
PR…フォトレジスト、
RCT…整流器、
RD…リーダ、
RGN1…半導体領域1、
RGN2…半導体領域2、
RGN3…半導体領域3、
SCL1…半導体層1、
SCL2…半導体層2、
SE…ソース電極、
SL…犠牲層、
SUB…基板、
TFT…酸化物TFT、
WR…ライタ。
Claims (12)
- ソース電極とドレイン電極との間を接続する半導体層と、前記半導体層の一主面に接して設けられたゲート絶縁膜と、該ゲート絶縁膜の前記半導体層と接する面とは反対側の面に接して設けられたゲート電極とを有する薄膜トランジスタにおいて、
前記半導体層は、金属酸化物からなるとともに、第1の領域、第2の領域、および第3の領域で構成される3つの領域を有し、
前記第1の領域が前記ソース電極に接続され、前記第3の領域が前記ドレイン電極に接続され、前記第2の領域が前記第1の領域と前記第3の領域の間に接続され、
前記3つの領域の抵抗率が、第1の領域の抵抗率>第2の領域の抵抗率>第3の領域の抵抗率の関係を有することを特徴とする薄膜トランジスタ。 - 請求項1記載の薄膜トランジスタであって、
前記半導体層は、第1の半導体層と該第1の半導体層の一部領域上に積層された第2の半導体層と、該第1の半導体層の他の一部領域上に積層された第3の半導体層とを有し、
前記第1の領域は、前記第2の半導体層で構成され、
前記第3の領域は、前記第3の半導体層で構成され、
前記第2の領域は、前記第1の半導体層で構成され、
前記第3の半導体層は、前記第2の半導体層と離隔して配置され、前記第2の半導体層と同じ材料で構成され、該材料に低抵抗化処理が施されていることを特徴とする薄膜トランジスタ。 - 請求項1記載の薄膜トランジスタであって、
前記半導体層は、第1の半導体層と該第1の半導体層の一部領域上に積層された第2の半導体層とを有し、
前記第1の領域は、前記第2の半導体層で構成され、
前記第3の領域は、前記第1の半導体層の一部領域に低抵抗化処理を施した領域で構成され、
前記第2の領域は、前記第1の半導体層の他の一部領域で低抵抗化処理が施されていない領域で構成されていることを特徴とする薄膜トランジスタ。 - 請求項1記載の薄膜トランジスタであって、
前記半導体層内の高抵抗化処理を施した領域が前記第1の領域を構成し、
前記半導体層内の低抵抗化処理を施した領域が前記第3の領域を構成し、
前記半導体層内の高抵抗化および低抵抗化処理を施していない領域が前記第2の領域を構成することを特徴とする薄膜トランジスタ。 - 請求項1記載の薄膜トランジスタであって、
前記第1の領域の抵抗率が、101Ωcm以上、107Ωcm未満の範囲にあり、
前記第2の領域の抵抗率が、10−3Ωcm以上、102Ωcm未満の範囲にあることを特徴とする薄膜トランジスタ。 - 請求項1記載の薄膜トランジスタであって、
前記第1の領域のキャリア濃度が、1012cm−3以上、1018cm−3未満の範囲にあり、
前記第2の領域のキャリア濃度が、1016cm−3以上、1021cm−3未満の範囲にあることを特徴とする薄膜トランジスタ。 - 基板上にゲート電極を形成する工程と、
前記ゲート電極上及び前記基板表面上にゲート絶縁膜、第1の半導体膜、第2の半導体膜を順次堆積する工程と、
前記ゲート電極を覆うように前記第1の半導体膜を所望の形状に加工すると共に、前記第2の半導体膜を離隔した2つの領域となるように加工する工程と、
前記第2の半導体膜の離隔された領域の一つのみをドナー導入処理により低抵抗化し、
前記第2の半導体膜に低抵抗化処理が施されたキャリア濃度の高い領域と、該低抵抗化処理が施されずキャリア濃度の低い領域との抵抗の異なる2つの領域を形成する工程と、
前記低抵抗化処理が施された領域と前記低抵抗化処理が施されていない領域のそれぞれに接続された第1電極および第2電極を形成する工程と、を有することを特徴とする薄膜トランジスタの製造方法。 - 請求項7に記載の薄膜トランジスタの製造方法において、
前記ドナー化処理は、前記第2の半導体膜の一部をフォトレジストで被覆し、前記フォトレジストで覆われていない前記半導体膜の露出部をアルゴン、六フッ化硫黄(SF6)、窒素のプラズマ、または水素雰囲気に曝す処理、あるいは前記露出部に水素イオンを注入する処理を用いて行うことを特徴とする薄膜トランジスタの製造方法。 - 請求項7および8記載の薄膜トランジスタの製造方法において、
前記第1電極および第2電極を形成する工程は、
前記第2の半導体膜上に金属膜を形成し、
フォトリソグラフィー法により前記金属膜を前記第1電極および前記第2電極の形状に加工し、
前記第1電極および前記第2電極に被覆されていない前記第2の半導体膜をウェットエッチングにより除去する工程を含むことを特徴とする薄膜トランジスタの製造方法。 - 請求項7に記載の薄膜トランジスタの製造方法において、
前記第1の半導体膜および前記第2の半導体膜の成膜の際に、前記第1の半導体膜に前記第2の半導体膜よりも高濃度の錫(Sn)を含有させる工程を含むことを特徴とする薄膜トランジスタの製造方法。 - 基板上にゲート電極を形成する工程と、
前記ゲート電極上及び前記基板表面上にゲート絶縁膜、第1の半導体膜、第2の半導体膜を順次堆積する工程と、
前記ゲート電極を覆うように前記第1の半導体膜を所望の形状に加工すると共に、前記第2の半導体膜が前記第1の半導体膜の一部領域上に形成されるように加工する工程と、
前記第1の半導体膜の一部領域をドナー導入処理により低抵抗化し、前記第1の半導体膜に低抵抗化処理が施されたキャリア濃度の高い領域と、該低抵抗化処理が施されずキャリア濃度の低い領域との抵抗の異なる2つの領域を形成する工程と、
前記低抵抗化処理が施された領域と前記第2の半導体膜のそれぞれに接続された第1電極および第2電極を形成する工程と、を有することを特徴とする薄膜トランジスタの製造方法。 - 基板上にゲート電極を形成する工程と、
前記ゲート電極上及び前記基板表面上にゲート絶縁膜、半導体膜を順次堆積する工程と、
前記ゲート電極を覆うように前記半導体膜を所望の形状に加工する工程と、
前記半導体膜の一部領域をドナー導入処理により低抵抗化し、他の一部領域を酸化処理により高抵抗化し、前記半導体膜に低抵抗化処理が施されたキャリア濃度の高い領域と、
高抵抗化処理が施されたキャリア濃度の低い領域と、該低抵抗化処理が施された領域と該高抵抗化処理が施された領域に挟まれた領域との抵抗の異なる3つの領域を形成する工程と、
前記低抵抗化処理が施された領域と前記高抵抗化処理が施された領域のそれぞれに接続された第1電極および第2電極を形成する工程と、を有することを特徴とする薄膜トランジスタの製造方法。
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