JP6587718B2 - 半導体装置 - Google Patents
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Description
、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関する。特に
、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、
または、それらの製造方法に関する。特に、本発明は、半導体装置に関する。特に、スキ
ャンテストが可能な論理回路を備える半導体装置に関する。
憶されていたデータを、第2の記憶回路に設けられた第1の容量素子によって保持する記
憶素子が知られている。酸化物半導体層にチャネルが形成されるトランジスタを用いるこ
とによって、第1の容量素子に保持された信号は長期間にわたり保たれる。こうして、記
憶素子は電源電圧の供給が停止した間も記憶内容(データ)を保持することが可能である
。また、第1の容量素子によって保持された信号を、第2のトランジスタの状態(オン状
態、またはオフ状態)に変換して、第2の記憶回路から読み出すため、元の信号を正確に
読み出すことが可能である。
ャンテストは、組み合わせ回路を接続するフリップフロップ回路(FF回路ともいう)を
利用する方法である。
の間に設ける必要がある。スキャンテストを適用できる論理回路の構成の一例を、図9に
示す。
間に備える。また、マルチプレクサ51は、前段の組み合わせ回路Comb C2から供
給される信号またはスキャンイン端子から供給される信号(SIn)およびスキャンイネ
ーブル信号(SE)が供給される。
ら供給される信号またはスキャンイン端子から供給される信号(SIn)のいずれか一方
を選択し、FF回路に供給できる。
ぎにし、シフトレジスタ(スキャンチェーンともいう)を形成できる。スキャンテストの
初期値を含むように生成されたシリアルのスキャンイン信号(SIn)を形成されたシフ
トレジスタにスキャンイン端子から供給すると、各FF回路に当該初期値を設定できる。
参照)を、スキャンフリップフロップ55(スキャンFFともいう)という。
各組み合わせ回路に供給する第2のステップを含む。また、各スキャンFFに各組み合わ
せ回路の演算結果を供給する第3のステップと、各組み合わせ回路から供給された信号を
、スキャンチェーンをシフトすることにより、スキャンチェーンの最終端から回収する第
4のステップと、を含む。なお、最終端に供給される信号(SOUT)を解析することで
、複数の組み合わせ回路の動作を検証することができる。
て負荷となり、信号の遅延等が発生する場合がある。これにより、例えば、セットアップ
時間違反が発生する場合がある。または、動作周波数を抑制する必要から、論理回路の性
能を十分に引き出すことができない場合がある。
理回路に与える負荷が低減された新規な半導体装置を提供することを課題の一とする。ま
たは、本発明の一態様は、配線間に大量に電流が流れるのを防ぐことができる半導体装置
などの提供を、課題の一つとする。または、本発明の一態様は、破損が引き起こされるこ
とを低減することができる半導体装置などの提供を、課題の一つとする。または、本発明
の一態様は、貫通電流が流れることを低減することができる半導体装置などの提供を、課
題の一つとする。または、本発明の一態様は、オフ電流の低い半導体装置などを提供する
ことを課題とする。または、本発明の一態様は、消費電力の低い半導体装置などを提供す
ることを課題とする。または、本発明の一態様は、目に優しい表示装置などを提供するこ
とを課題とする。または、本発明の一態様は、透明な半導体層を用いた半導体装置などを
提供することを課題とする。または、本発明の一態様は、信頼性の高い半導体層を用いた
半導体装置などを提供することを課題とする。または、本発明の一態様は、新規な半導体
装置などを提供することを課題とする。または、本発明の一態様は、良い半導体装置など
を提供することを課題とする。
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
を供給することができる第1の記憶回路と、第1の組み合わせ回路に第2のデータ信号を
供給することができる第2の記憶回路と、第1の記憶回路および第2の記憶回路に選択信
号を供給することができる選択信号線と、第1の記憶回路に第1のデータ信号を供給し第
2の記憶回路に第2のデータ信号を供給することができる第2の組み合わせ回路と、を有
する半導体装置である。そして、第2の記憶回路は、第2の組み合わせ回路から供給され
る信号を選択する第1の状態と、第1の記憶回路から供給される信号を選択する第2の状
態とを、選択信号により選択する機能を備える。
部と、第1の記憶部、第1の記憶回路並びに選択信号線からそれぞれ信号が供給される選
択部と、選択部に選択された信号が供給され第1の組み合わせ回路に信号を供給する第2
の記憶部と、を有する上記の半導体装置である。そして、選択部が、第1の状態において
、第1の記憶部から供給される信号を選択し、第2の状態において、第1の記憶回路から
供給される信号を選択する。
回路が信号(例えば、スキャンイン信号)を、それぞれ第2の記憶回路に供給することが
できる構成を有する。第2の記憶回路は供給された信号を選択して、後段の回路に供給す
ることができる。これにより、選択回路を第2の記憶回路と第2の組み合わせ回路に設け
る必要がない。その結果、第2の組み合わせ回路は遅延の発生が抑制された信号を第2の
記憶回路に供給することができ、論理回路に与える負荷が低減された新規な半導体装置を
提供できる。
タ信号を供給することができる第1の記憶回路と、第1の組み合わせ回路に第2のデータ
信号を供給することができる第2の記憶回路と、第1の記憶回路および第2の記憶回路に
第1の選択信号を供給することができる第1の選択信号線と、第2の記憶回路に供給する
信号を選択することができる選択回路と、選択回路に第3のデータ信号を供給することが
できる副記憶回路と、選択回路を制御する第2の選択信号を供給することができる第2の
選択信号線と、第1の記憶回路に第1のデータ信号を供給し第2の記憶回路に第2のデー
タ信号を供給することができる第2の組み合わせ回路と、を有する半導体装置である。そ
して、第2の記憶回路は、第2の組み合わせ回路から供給される信号を選択する第1の状
態と、第1の記憶回路から供給される信号を選択する第2の状態と、を選択信号により選
択する機能を備え、選択回路は、副記憶回路が供給する信号を供給する状態と、第1の記
憶回路が供給する信号を供給する状態と、を第2の選択信号により選択する機能を備える
。
部と、第1の記憶部、選択回路並びに第1の選択信号線からそれぞれ信号が供給される選
択部と、選択部に選択された信号が供給され、第1の組み合わせ回路に信号を供給する第
2の記憶部と、を有する上記の半導体装置である。そして、選択部が第1の状態において
第1の記憶部から供給される信号を選択し、第2の状態において選択部が選択回路から供
給される信号を選択する。
に選択される信号(例えば、スキャンイン信号または副記憶回路から供給される信号)を
、第2の記憶回路に供給できる構成を有する。第2の記憶回路は供給された信号を選択し
て、後段の回路に供給することができる。これにより、第2の記憶回路と第2の組み合わ
せ回路の間に選択回路を設ける必要がない。また、第3のデータを副記憶回路から第2の
記憶回路に高速に転送することができる。その結果、第2の組み合わせ回路は遅延の発生
が抑制された信号を第2の記憶回路に供給することができ、論理回路に与える負荷が低減
された新規な半導体装置を提供できる。
部と、第1の記憶部、選択回路並びに第1の選択信号線からそれぞれ信号が供給される選
択部と、選択部に選択された信号が供給され、第1の組み合わせ回路に信号を供給する第
2の記憶部と、を有する上記の半導体装置である。そして、副記憶回路は、第2の記憶回
路から供給される信号を記憶する機能を備え、選択部が第1の状態において第1の記憶部
から供給される信号を選択し、第2の状態において選択部が選択回路から供給される信号
を選択する半導体装置である。
ができる構成を有する。また、副記憶回路に待避した信号を選択回路が選択して第2の記
憶回路に供給することができる構成を有する。これにより、半導体装置の第1の動作状態
を副記憶回路に記憶させることができる。半導体装置に他の動作させた後に、副記憶回路
に第1の動作状態を供給させることで、半導体装置を素早く第1の動作状態に復帰させる
ことができる。また、選択回路を第2の記憶回路と第2の組み合わせ回路の間に設ける必
要がない。その結果、第2の組み合わせ回路は遅延の発生が抑制された信号を第2の記憶
回路に供給することができ、論理回路に与える負荷が低減された新規な半導体装置を提供
できる。
部と、第1の記憶部、選択回路並びに第1の選択信号線からそれぞれ信号が供給される選
択部と、選択部に選択された信号が供給され、第1の組み合わせ回路に信号を供給する第
2の記憶部と、を有する半導体装置である。そして、副記憶回路は、第1の制御信号が供
給されるゲート電極、第2の記憶回路の信号が供給される第1の電極およびチャネルが形
成される酸化物半導体層を有する第1のトランジスタと、第1のトランジスタの第2の電
極と電気的に接続される第1の電極および低電源電位が供給される第2の電極を有する第
1の容量素子と、第1のトランジスタの第2の電極と電気的に接続されるゲート電極およ
び第1の容量素子の第2の電極と電気的に接続される第1の電極を有する第2のトランジ
スタと、第2のトランジスタの第2の電極と電気的に接続される第1の電極および第2の
制御信号が供給されるゲート電極を有する第3のトランジスタと、第3のトランジスタの
第2の電極と電気的に接続される第1の電極、第3のトランジスタのゲート電極と電気的
に接続されるゲート電極および高電源電位が供給される第2の電極を有する第4のトラン
ジスタと、第4のトランジスタの第1の電極と電気的に接続される第1の電極および第2
のトランジスタの第1の電極と電気的に接続される第2の電極を有する第2の容量素子と
、第2の容量素子の第1の電極と電気的に接続される信号端子を備え、選択部が第1の状
態において第1の記憶部から供給される信号を選択し、第2の状態において選択部が選択
回路から供給される信号を選択する。
電極を、他方がドレイン電極を指す。
きる。
路を接続するフリップフロップ回路および組み合わせ回路とフリップフロップ回路の間に
設けるマルチプレクサに着眼した。以下に説明する実施の形態には、組み合わせ回路を接
続する記憶回路の構成に着眼して創作された本発明の一態様が含まれる。
2つの組み合わせ回路を接続する構成を有する。そして、当該記憶回路が選択信号により
複数のデータ信号から一を選択する機能を備える。
せ回路の間に設ける必要がない。その結果、第2の組み合わせ回路は遅延の発生が抑制さ
れた信号を第2の記憶回路に供給することができ、論理回路に与える負荷が低減された新
規な半導体装置を提供できる。
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
本実施の形態では、本発明の一態様の半導体装置の構成について、図1および図2を参照
しながら説明する。
)は本発明の一態様の半導体装置に含まれる第2の記憶回路の構成を説明するブロック図
である。
のため、第1の記憶回路220_1および第2の記憶回路220_2を符号と共に図1(
A)に示し、他の記憶回路は図示しない。
ック信号CLKを図中に示す。
と、第1の組み合わせ回路211_1に第1のデータ信号data_1を供給することが
できる第1の記憶回路220_1と、第1の組み合わせ回路211_1に、第2のデータ
信号data_2を供給することができる第2の記憶回路220_2と、を有する(図1
(A)参照)。
S1)または第2の状態(S2)にする選択信号Saを、供給することができる選択信号
線251を有する。
を供給し、第1の状態(S1)の第2の記憶回路220_2に第2のデータ信号data
_2を供給することができる第2の組み合わせ回路211_2と、を有する。
第2のデータ信号data_2を選択する第1の状態(S1)と、第1の記憶回路220
_1から供給される信号(例えば、第1のデータ信号data_1)を選択する第2の状
態(S2)とを、選択信号Saにより選択する機能を備える。
00に設けられた接続可能な記憶回路の数をnとするとき、mは1以上(n−1)以下の
整数)番目と(m+1)番目の記憶回路のみを示す。
憶部221と、第1の記憶部221、記憶回路220_m並びに選択信号線251からそ
れぞれ信号が供給される選択部225と、を有する。
わせ回路211_1に信号を供給する。
の記憶部221から供給される信号を選択し、第2の記憶部222に供給する。
回路220_mから供給される信号を選択する。
22に供給する状態が第1の状態である。また、選択部225が記憶回路220_mから
供給される信号を第2の記憶部222に供給する状態が第2の状態である。
号(例えば、第2のデータ信号data_2)を第2の記憶回路220_2に供給するこ
とができ、第1の記憶回路220_1が信号(例えば、スキャンイン信号)を第2の記憶
回路に供給することができる構成を有する。第2の記憶回路220_2は供給された信号
のいずれか一方を選択して、後段の回路に供給することができる。
_2と第2の組み合わせ回路211_2の間)に設ける必要がない。その結果、組み合わ
せ回路は、遅延の発生が抑制されたデータ信号を記憶回路に供給することができ、論理回
路に与える負荷が低減された新規な半導体装置200を提供できる。
選択信号を各記憶回路に供給することにより、m番目の記憶回路と(m+1)番目の記憶
回路を数珠繋ぎにして、シフトレジスタを形成することができる。これにより、スキャン
テストの初期値を含むように生成されたシリアルのスキャンイン信号SInを、第2の状
態(S2)の第1の記憶回路220_1から各記憶回路に供給することができる。
ンイン信号を各記憶回路から組み合わせ回路に供給することができる。
に供給することによりシフトレジスタを形成することができる。これにより、スキャンテ
ストの結果を含むシリアルのスキャンアウト信号(SOut)を、第2の状態(S2)の
第nの記憶回路から回収できる。
以下に、本発明の一態様の半導体装置200に適用することができる記憶回路220_(
m+1)の構成を説明する。
明する回路図である。
225を有する。クロック信号により制御されたラッチ回路は、第1の記憶部221およ
び第2の記憶部222に適用できる。
クロックドインバータ221cで構成されている。第2の記憶部222は、トランスミッ
ションゲート222a、インバータ222bおよびクロックドインバータ222cで構成
されている。選択部225は、例えばマルチプレクサを適用できる。
記憶回路と(m+1)番目の記憶回路を数珠繋ぎにして、シフトレジスタを形成すること
ができる。図2(A)に例示する構成によれば、m番目の記憶回路220_mが供給する
信号が、(m+1)番目の記憶回路220_(m+1)の第2の記憶部222に供給され
る。記憶回路220_(m+1)の第2の記憶部222は、供給された信号を反転してQ
端子に出力する点に留意する必要がある。
めのインバータを、m番目の記憶回路のQ端子とマルチプレクサとの間(例えば、選択部
225)に設けてもよい。
以下に、第1の記憶回路220_1の動作例を、図2(B)を用いて説明する。図2(B
)は、第1の記憶回路220_1の動作を説明するタイミングチャートである。
ata_1であり、Qは第1の記憶回路220_1のQ端子から供給される信号である。
SInは第1の記憶回路220_1に供給されるスキャンイン信号SInであり、CLK
は第1の記憶回路220_1に供給されるクロック信号CLKである。
1の期間T1および第3の期間T3においてハイの状態であり、第2の期間T2において
ロ−の状態を含む。
)において第2の状態(S2)となる。その結果、スキャンイン信号SInがQ端子に出
力される。
S1)となる。その結果、第1のデータ信号data_1がQ端子に出力される。
。
本実施の形態では、本発明の一態様の半導体装置の構成について、図3および図4を参照
しながら説明する。
)は本発明の一態様の半導体装置に含まれる第2の記憶回路の構成を説明するブロック図
である。
のため、第1の記憶回路320_1および第2の記憶回路320_2を符号と共に図3(
A)に示し、他の記憶回路は図示しない。
ウトSOut信号並びにクロック信号CLKを図中に示す。また、第1の制御信号BKお
よび第2の制御信号PRを図中に示す。なお、第2の選択信号Sbと同じ信号を第2の制
御信号PRに用いることができる。
と、第1の組み合わせ回路311_1に第1のデータ信号data_1を供給することが
できる第1の記憶回路320_1と、第1の組み合わせ回路311_1に、第2のデータ
信号data_2を供給することができる第2の記憶回路320_2と、を有する(図3
(A)参照)。
を供給することができる第1の選択信号線351を有する。
0_2と、選択回路340_2に、第3のデータ信号data_3を供給することができ
る副記憶回路330_2と、を有する。
の選択信号線352を有する。
回路320_2に第2のデータ信号data_2を供給することができる第2の組み合わ
せ回路311_2と、を有する。
第2のデータ信号data_2を選択する第1の状態(S1)と、第1の記憶回路320
_1から供給される信号(例えば、第1のデータ信号data_1)を選択する第2の状
態(S2)と、を第1の選択信号Saにより選択する機能を備える。
、第1の記憶回路320_1が供給する信号を供給する状態と、を第2の選択信号により
選択する機能を備える。
00に設けられた接続可能な記憶回路の数をnとするとき、mは1以上(n−1)以下の
整数)番目と(m+1)番目の記憶回路のみを示す。
憶部321と、第1の記憶部321、選択回路340_(m+1)並びに第1の選択信号
線351からそれぞれ信号が供給される選択部325と、を有する。
わせ回路311_1に信号を供給する。
の記憶部321から供給される信号を選択し、第2の記憶部322に供給する。
回路340_(m+1)から供給される信号を選択する半導体装置である。
22に供給する状態が第1の状態である。また、選択部325が、選択回路340_(m
+1)に供給される信号を第2の記憶部322に供給する状態が第2の状態である。
号(例えば、第1のデータ信号data_1および第2のデータ信号data_2)また
は選択回路(例えば、選択回路340_2)に選択される信号(例えば、スキャンイン信
号SInまたは副記憶回路330に供給される信号)を第2の記憶回路320_2に供給
できる構成を有する。第2の記憶回路320_2は供給された信号を選択して、後段の回
路に供給することができる。
_2と第2の組み合わせ回路311_2の間)に設ける必要がない。また、第3のデータ
信号data_3を副記憶回路330_2から第2の記憶回路320_2に高速に転送す
ることができる。その結果、第2の組み合わせ回路311_2は遅延の発生が抑制された
信号を第2の記憶回路320_2に供給することができ、論理回路に与える負荷が低減さ
れた新規な半導体装置300を提供できる。
1の記憶部321と、第1の記憶部321、選択回路340_(m+1)並びに第1の選
択信号線351からそれぞれ信号が供給される選択部325と、を有する。
わせ回路311_1に信号を供給する。
1の記憶部321に供給される信号)を記憶することができる。
の記憶部321から供給される信号を選択し、第2の記憶部322に供給する。
回路340_(m+1)から供給される信号を選択する半導体装置である。
22に供給する状態が第1の状態である。また、選択部325が、選択回路340_(m
+1)に供給される信号を第2の記憶部322に供給する状態が第2の状態である。
0_2の信号を待避することができる構成を有する。また、副記憶回路330_2に待避
した信号を選択回路340_2が選択して第2の記憶回路320_2に供給することがで
きる構成を有する。これにより、半導体装置300の第1の動作状態を副記憶回路に記憶
させることができる。半導体装置300に他の動作をさせた後に、副記憶回路に第1の動
作状態を供給させることで、半導体装置300を素早く第1の動作状態に復帰(リカバリ
ーともいう)させることができる。また、選択回路を第2の記憶回路と第2の組み合わせ
回路311_2の間に設ける必要がない。その結果、第2の組み合わせ回路311_2は
遅延の発生が抑制された信号を第2の記憶回路に供給することができ、論理回路に与える
負荷が低減された新規な半導体装置を提供できる。
信号を供給することができる信号線とは別に、副記憶回路が記憶した第1の動作状態を第
2の記憶回路に供給することができる信号線を有する。副記憶回路が記憶した第1の動作
状態を第2の記憶回路に供給することができる信号線は、スキャンチェーンを形成する際
に利用することができる。これにより、第2の組み合わせ回路が第2の記憶回路に信号を
供給することができる信号線にマルチプレクサを設けることなく、スキャンテストを適用
することができる半導体装置を提供できる。
以下に、本発明の一態様の半導体装置300に適用することができる記憶回路320_(
m+1)の構成を説明する。
)および副記憶回路330_(m+1)の一例を説明する回路図である。
325を有する。クロック信号により制御されたラッチ回路は、第1の記憶部321およ
び第2の記憶部322に適用できる。なお、記憶回路320_(m+1)の構成は、図2
(A)を用いて説明した記憶回路220_(m+1)と同様であるため、詳細な説明は省
略する。
Q端子に出力するため、インバータ332が選択回路340_(m+1)の後段に設けら
れている。
以下に、本発明の一態様の半導体装置300に適用することができる副記憶回路330_
(m+1)の構成を説明する。
104を含んで構成される。また、副記憶回路330_(m+1)は、第1のトランジス
タ109と、第2のトランジスタ110と、第3のトランジスタ113と第4のトランジ
スタ114とを有する。また、第1の容量素子108と第2の容量素子107を有する。
された信号を記憶する。そして、副記憶回路330_(m+1)は、記憶した信号を第3
のトランジスタの第2の電極、第4のトランジスタの第1の電極および第2の容量素子の
第1の電極と電気的に接続される端子に供給する。
の第1の電極に供給され、副記憶回路330は、記憶した信号を第3のトランジスタの第
2の電極、第4のトランジスタの第1の電極および第2の容量素子の第1の電極と電気的
に接続される端子から選択回路340_(m+1)に供給する。
憶回路の信号が供給される第1の電極と、チャネルが形成される酸化物半導体層を有する
。
第1の電極および低電源電位が供給される第2の電極を有する。
れるゲート電極および第1の容量素子108の第2の電極と電気的に接続される第1の電
極を有する。
れる第1の電極および第2の制御信号PRが供給されるゲート電極を有する。
れる第1の電極、第3のトランジスタ113のゲート電極と電気的に接続されるゲート電
極および高電源電位が供給される第2の電極を有する。
第1の電極および第2のトランジスタ110の第1の電極と電気的に接続される第2の電
極を有する。
。
電源電圧の供給を停止した後も、書き込まれたデータを保持し続ける記憶回路は、本発明
の一態様の半導体装置300の副記憶回路に適用することができる。
態様の半導体装置300は、電源電圧の供給の後に電源電圧の供給を停止しても、再び電
源電圧を供給することにより、電源電圧の供給を停止する前のデータに基づいて動作を再
開できるため、電源電圧の供給を停止するデータの保持時における消費電力を削減された
半導体装置を提供することができる。
の供給を停止した後もデータを保持し続ける副記憶回路330_(m+1)の駆動方法に
ついて、図5に示すタイミングチャートを参照しながら説明する。
に保持されているデータを示し、BKは第1の制御信号BKの電位を示し、PRは第2の
制御信号PRの電位を示し、Sbは第2の選択信号Sbの電位を示し、V1は電位V1を
示し、V2は電位V2を示す。電位V1と電位V2の電位差Vが0のときは、電源電圧が
供給されていない場合に相当する。M1はノードM1の電位を示し、M2はノードM2の
電位を示す。
ル型トランジスタとし、スイッチ104をpチャネル型トランジスタとして、第2の制御
信号PRがハイレベル電位の場合に、スイッチ103の第1の端子と第2の端子の間が導
通状態となり、且つスイッチ104の第1の端子と第2の端子の間が非導通状態となり、
第2の制御信号PRがローレベル電位の場合に、スイッチ103の第1の端子と第2の端
子の間が非導通状態となり、且つスイッチ104の第1の端子と第2の端子の間が導通状
態となる例を示す。
記憶回路330_(m+1)に供給される信号が選択され、第2の選択信号Sbがローレ
ベル電位の場合に記憶回路320_(m+1)に供給される信号が選択される例を示す。
また、トランジスタ109をnチャネル型トランジスタとして、第1の制御信号BKがハ
イレベル電位の場合に、トランジスタ109がオン状態となり、第1の制御信号BKがロ
ーレベル電位の場合に、トランジスタ109がオフ状態となる例を示す。
03、スイッチ104、選択回路340_(m+1)、トランジスタ109の状態が同じ
となるように、各制御信号の電位を定めることができる。
、VDDと表記)とし、VDDとVSSとで切り替える場合の例を示す。VSSは例えば
接地電位とすることができる。なお、本発明の駆動方法はこれに限定されず、電位V2を
VSSとし、電位V1をVDDとVSSとで切り替えてもよい。
図5中、期間1の動作について説明する。期間1では、電源電圧が副記憶回路330_(
m+1)に供給されている。ここで、電位V2はVDDである。副記憶回路330_(m
+1)へ電源電圧が供給されている間は、記憶回路320_(m+1)がデータ(図5中
、dataXと表記)を保持する。この際、第2の選択信号Sbをローレベル電位として
、副記憶回路330_(m+1)に供給される信号が選択回路340_(m+1)に選択
されない状態とされる。
態、非導通状態)はどちらの状態であってもよい。即ち、第2の制御信号PRはハイレベ
ル電位であってもローレベル電位であってもよい(図5中、Aと表記)。また、トランジ
スタ109の状態(オン状態、オフ状態)はどちらの状態であってもよい。即ち、第1の
制御信号BKはハイレベル電位であってもローレベル電位であってもよい(図5中、Aと
表記)。期間1において、ノードM1にはどのような電位であってもよい(図5中、Aと
表記)。期間1において、ノードM2にはどのような電位であってもよい(図5中、Aと
表記)。期間1の動作を通常動作と呼ぶ。
図5中、期間2の動作について説明する。副記憶回路330_(m+1)への電源電圧の
供給の停止をする前に、第1の制御信号BKをハイレベル電位として、トランジスタ10
9をオン状態とする。
号が、トランジスタ109を介してトランジスタ110のゲートに入力される。トランジ
スタ110のゲートに入力された信号は、容量素子108によって保持される。こうして
、ノードM2の電位は、記憶回路320_(m+1)に保持されたデータに対応する信号
電位(図5中、VXと表記)となる。
る。こうして、(m+1)番目の記憶回路320_(m+1)に保持されたデータに対応
する信号が副記憶回路部102に保持される。期間2の間も、第2の選択信号Sbによっ
て、副記憶回路330_(m+1)は選択回路340_(m+1)に選択されない状態と
される。スイッチ103及びスイッチ104の第1の端子と第2の端子の間の状態(導通
状態、非導通状態)はどちらの状態であってもよい。即ち、第2の制御信号PRはハイレ
ベル電位であってもローレベル電位であってもよい(図5中、Aと表記)。期間2におい
て、ノードM1にはどのような電位であってもよい(図5中、Aと表記)。期間2の動作
を電源電圧供給停止前の動作と呼ぶ。
図5中、期間3の動作について説明する。電源電圧供給停止前の動作を行った後、期間3
のはじめに、副記憶回路330_(m+1)への電源電圧の供給を停止する。電位V2は
VSSとなる。電源電圧の供給が停止すると、記憶回路320_(m+1)に保持されて
いたデータ(dataX)は消える。しかし、副記憶回路330_(m+1)への電源電
圧の供給が停止した後においても、容量素子108によって記憶回路320_(m+1)
に保持されていたデータ(dataX)に対応する信号電位(VX)がノードM2に保持
される。
を用いている。ここで、トランジスタ109として、リーク電流(オフ電流)が極めて小
さい、エンハンスメント型(ノーマリオフ型)のnチャネル型のトランジスタを用い、副
記憶回路330_(m+1)への電源電圧の供給が停止した際、トランジスタ109のゲ
ートには接地電位(0V)が入力され続ける構成であるため、副記憶回路330_(m+
1)への電源電圧の供給が停止した後も、トランジスタ109のオフ状態を維持すること
ができ、容量素子108によって保持された電位(ノードM2の電位VX)を長期間保つ
ことができる。
ataX)を保持する。期間3は、副記憶回路330_(m+1)への電源電圧の供給が
停止している期間に対応する。
図5中、期間4の動作について説明する。副記憶回路330_(m+1)への電源電圧の
供給を再開し、電位V2をVDDにした後、第2の制御信号PRをローレベル電位として
、スイッチ104の第1の端子と第2の端子の間を導通状態とし、スイッチ103の第1
の端子と第2の端子の間を非導通状態とする。この際、第1の制御信号BKはローレベル
電位であり、トランジスタ109はオフ状態のままである。また、第2の選択信号Sbは
ローレベル電位であり、副記憶回路330_(m+1)が供給する信号は選択回路340
_(m+1)に選択されない状態である。
給時における電位V2、即ちVDDが入力される。そのため、スイッチ103の第2の端
子及びスイッチ104の第1の端子の電位(ノードM1の電位)を、一定の電位(例えば
、VDD)にする(以下、プリチャージ動作と呼ぶ)ことができる。ノードM1の電位は
、容量素子107によって保持される。
ることによって、スイッチ103の第1の端子と第2の端子の間を導通状態とし、スイッ
チ104の第1の端子と第2の端子の間を非導通状態とする。この際、第1の制御信号B
Kはローレベル電位のままであり、トランジスタ109はオフ状態のままである。また、
第2の選択信号Sbはローレベル電位であり、副記憶回路330_(m+1)が供給する
信号は選択回路340_(m+1)に選択されない状態である。
0のオン状態またはオフ状態が選択され、スイッチ103の第2の端子及びスイッチ10
4の第1の端子の電位、即ちノードM1の電位が定まる。トランジスタ110がオン状態
の場合、ノードM1には電位V1(例えば、VSS)が入力される。一方、トランジスタ
110がオフ状態の場合には、ノードM1の電位は、上記プリチャージ動作によって定め
られた一定の電位(例えば、VDD)のまま維持される。こうして、トランジスタ110
のオン状態またはオフ状態に対応して、ノードM1の電位はVDDまたはVSSとなる。
の電位(VDD)に対応する場合、ノードM1の電位は、信号「0」に対応するローレベ
ルの電位(VSS)となる。一方、記憶回路320_(m+1)に保持されていた信号が
「0」であり、ローレベルの電位(VSS)に対応する場合、ノードM1の電位は、信号
「1」に対応するハイレベルの電位(VDD)となる。つまり、記憶回路320_(m+
1)に記憶されていた信号の反転信号がノードM1に保持されることとなる。
(m+1)から入力されたデータ(dataX)に対応する信号が、ノードM1の電位(
VXb)に変換される。
_(m+1)の第1の端子と第2の端子の間を導通状態とする。この際、第2の制御信号
PRはハイレベル電位のままである。また、第1の制御信号BKはローレベル電位のまま
であり、トランジスタ109はオフ状態のままである。
(VXb))に対応する信号を、インバータ332を介して反転信号とし、当該反転信号
を記憶回路320_(m+1)に入力することができる。こうして、記憶回路320_(
m+1)は、副記憶回路330_(m+1)への電源電圧の供給停止前に保持していたデ
ータ(dataX)を再び保持することができる。
では、VDD)にされた後、期間5において、データ(dataX)に対応する電位VX
bとなる。プリチャージ動作を行っているため、ノードM1の電位が所定の電位VXbに
定まるまでの時間を短くすることができる。こうして、電源電圧供給再開後に、記憶回路
320_(m+1)が元のデータを保持しなおすまでの時間を短くすることができる。
その駆動方法では、副記憶回路330_(m+1)に電源電圧が供給されない間は、記憶
回路320_(m+1)に記憶されていたデータを、副記憶回路部102に設けられた容
量素子108によって保持することができる。
例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、当該トランジスタをトランジスタ109として用いることによって、副記憶回路3
30_(m+1)に電源電圧が供給されない間も容量素子108に保持された信号は長期
間にわたり保たれる。こうして、副記憶回路330_(m+1)は電源電圧の供給が停止
した間も記憶内容(データ)を保持することが可能である。
を行うことを特徴とする副記憶回路330_(m+1)であるため、電源電圧供給再開後
に、記憶回路320_(m+1)が元のデータを保持しなおすまでの時間を短くすること
ができる。
スタ110のゲートに入力される。そのため、副記憶回路330_(m+1)への電源電
圧の供給が再開された後、容量素子108によって保持された信号を、トランジスタ11
0の状態(オン状態、またはオフ状態)に変換して、副記憶回路部102から読み出すこ
とができる。それ故、容量素子108に保持された信号に対応する電位が多少変動してい
ても、元の信号を正確に読み出すことが可能である。
ュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータ
の消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止
前の状態に復帰することができる。よって、信号処理回路全体、もしくは信号処理回路を
構成する一または複数の論理回路において、短い時間でも電源停止を行うことができるた
め、消費電力を抑えることができる信号処理回路、消費電力を抑えることができる当該信
号処理回路の駆動方法を提供することができる。
。
本実施の形態では、本発明の一態様の半導体装置に適用することができる記憶回路および
副記憶回路の構成について、図6乃至図8を参照しながら説明する。
(m+1)および副記憶回路330_(m+1)の一例を説明する回路図である。いずれ
の構成も実施の形態2で図4に図示した記憶回路および副記憶回路に置換できる。
+1)の変形例であり、副記憶回路330_(m+1)bは副記憶回路330(m+1)
の変形例である。
ト信号を供給することができるナンド回路に置換されている点と、第2の記憶部322の
クロックドインバータがリセット信号を供給することができるクロックドナンド回路に置
換されている点が異なる。この構成によれば、リセット信号を記憶回路320_(m+1
)b供給すると、記憶回路320_(m+1)bをリセットできる。
給し、その後に、副記憶回路から信号を供給することで、半導体装置を安定に駆動できる
。
1bに反転される前の信号を副記憶回路330_(m+1)bに供給する。また、副記憶
回路330_(m+1)bは、第1の記憶部321bから供給された信号の反転信号を、
選択回路340_(m+1)に供給する。これにより、選択回路340_(m+1)と記
憶回路320_(m+1)bの間にインバータを設ける必要がない。
成を備える。
憶回路330_(m+1)cに供給する。この構成の場合、図4に示す構成と同様に、選
択回路340_(m+1)と記憶回路320_(m+1)cの間にインバータを設ける。
ト信号をゲート信号として供給することができるゲーテッドインバータに置換されている
点と、第2の記憶部322のクロックドインバータがリセット信号を供給することができ
るクロックドナンド回路に置換されている点が異なる。この構成によれば、リセット信号
を記憶回路320_(m+1)dに供給すると、記憶回路320_(m+1)dをリセッ
トできる。
m+1)とは異なる構成を備える。
。
本実施の形態では、本発明の一態様の半導体装置に適用することができる記憶回路の構造
について、図10を参照しながら説明する。
示す図である。
tの構造をトランジスタ109に適用し、トランジスタ12tの構造をトランジスタ11
0に適用し、容量素子16の構造を容量素子108にそれぞれ適用することができる。
tと、容量素子16とが、単結晶のシリコン基板にチャネル形成領域を有するトランジス
タ12t上に形成されている場合を例示している。
はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ1
2tは、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体
を活性層に用いている場合、トランジスタ11tはトランジスタ12t上に積層されてい
なくとも良く、トランジスタ11tとトランジスタ12tは、同一の層に形成されていて
も良い。
相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレー
ザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水
素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基
板(GaAs基板、InP基板、GaN基板、SiC基板、GaP基板、GaInAsP
基板、ZnSe基板等)等を用いることができる。図10では、n型の導電性を有する単
結晶シリコン基板を用いた場合を例示している。
気的に分離されている。素子分離用絶縁膜401の形成には、選択酸化法(LOCOS(
Local Oxidation of Silicon)法)またはトレンチ分離法等
を用いることができる。
レイン領域として機能する不純物領域402及び不純物領域403と、ゲート電極404
と、半導体基板400とゲート電極404の間に設けられたゲート絶縁膜405とを有す
る。ゲート電極404は、ゲート絶縁膜405を間に挟んで、不純物領域402と不純物
領域403の間に形成されるチャネル形成領域と重なる。
形成されている。そして、上記開口部には、不純物領域402、不純物領域403にそれ
ぞれ接する配線410と配線411が形成されている。
り、配線411は、絶縁膜409上に形成された配線416に電気的に接続されている。
形成されている。絶縁膜420及び絶縁膜440には開口部が形成されており、上記開口
部に、配線417に電気的に接続された配線421が形成されている。
体膜430上の、ソース電極またはドレイン電極として機能する導電膜432及び導電膜
433と、半導体膜430、導電膜432及び導電膜433上のゲート絶縁膜431と、
ゲート絶縁膜431上に位置し、導電膜432と導電膜433の間において半導体膜43
0と重なっているゲート電極434と、を有する。なお、導電膜433は、配線421に
電気的に接続されている。
られている。ゲート絶縁膜431を間に挟んで導電膜433及び導電膜435が重なって
いる部分が、容量素子16として機能する。
れている場合を例示しているが、容量素子16は、トランジスタ12tと共に、絶縁膜4
40の下に設けられていても良い。
積層するように設けられている。絶縁膜441及び絶縁膜442には開口部が設けられて
おり、上記開口部においてゲート電極434に接する導電膜443が、絶縁膜441上に
設けられている。
側において少なくとも有していれば良いが、半導体膜430を間に挟んで存在する一対の
ゲート電極を有していても良い。
いる場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与え
られ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合
、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接
地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さ
を制御することで、トランジスタの閾値電圧を制御することができる。
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ11tは、電気的に接続された複数のゲート電極を有することで、一の活性層にチャ
ネル形成領域を複数有する、マルチゲート構造であっても良い。
。
本実施の形態では、本発明の一態様の半導体装置に適用することができる酸化物半導体膜
について説明する。
が低減されることにより高純度化された酸化物半導体(purified OS)は、i
型(真性半導体)又はi型に限りなく近い。そのため、高純度化された酸化物半導体膜に
チャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×1
06μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧
(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの
場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
ては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基
準としたときのゲートの電位が0以下であるときに、ソースとドレインの間に流れる電流
のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおい
ては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基
準としたときのゲートの電位が0以上であるときに、ソースとドレインの間に流れる電流
のことを意味する。
ウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(S
n)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有する
ことが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ま
しい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記In−Ga−Zn系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
n−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、S
n−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化
物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、
Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、I
n−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Pr−Zn系酸化物、In
−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−
Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−H
o−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb
−Zn系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−
Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn
系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いる
ことができる。
味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素
を含んでいてもよい。In−Ga−Zn系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子比のIn−Ga−Zn系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:
1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/
6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原
子比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
Axis Aligned Crystal)、多結晶、微結晶、非晶質を有する。非
晶質は、微結晶、CAACよりも欠陥準位密度が高い。また、微結晶は、CAACよりも
欠陥準位密度が高い。なお、CAACを有する酸化物半導体を、CAAC−OS(C A
xis Aligned Crystalline Oxide Semiconduc
tor)と呼ぶ。
c軸配向し、a軸または/およびb軸はマクロに揃っていない酸化物半導体を有している
。
、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、1nm以上10nm未
満のサイズの微結晶を膜中に含む酸化物半導体を有している。
、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であ
り、結晶成分のない酸化物半導体を有している。または、非晶質酸化物半導体膜は、例え
ば、完全な非晶質であり、結晶部を有さない酸化物半導体を有している。
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、CAAC−OSの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、の積層
構造を有してもよい。
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれa軸およびb軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、CAAC−OS膜がある。
。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多
い。また、透過型電子顕微鏡(TEM:Transmission Electron
Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶
部との境界は明確ではない。また、TEMによってCAAC−OS膜には明確な粒界(グ
レインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界
に起因する電子移動度の低下が抑制される。
線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直
な方向から見て金属原子が三角形状または六角形状に配列し、c軸に垂直な方向から見て
金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部
間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂
直と記載する場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も
含まれることとする。また、単に平行と記載する場合、−10°以上10°以下、好まし
くは−5°以上5°以下の範囲も含まれることとする。
C−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、CAAC−OS膜の形
状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くこと
がある。なお、結晶部のc軸は、CAAC−OS膜が形成されたときの被形成面の法線ベ
クトルまたは表面の法線ベクトルに平行な方向になるように揃っている。結晶部は、成膜
することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される
。
動が小さい。よって、当該トランジスタは、信頼性が高い。
グ法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結
晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のス
パッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒
子が、結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜すること
ができる。
る。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素、及び窒素など)を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
レーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましく
は200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga
−Zn系酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所
定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2:
1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。なお、
粉末の種類、及びその混合するmol数比は、作製するターゲットによって適宜変更すれ
ばよい。
リ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体膜内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下
、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とす
るとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1
015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以
下、好ましくは1×1015/cm3以下とするとよい。
インジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損
を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、
アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起
こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ま
しい。具体的に、二次イオン質量分析法によるC濃度の測定値、またはSi濃度の測定値
は、1×1018/cm3以下とするとよい。上記構成により、トランジスタの電気的特
性の劣化を防ぐことができ、PLD(Programmable Logic Devi
ce)または半導体装置の信頼性を高めることができる。
ドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸
化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によ
りn型化される。
膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。
よって、n型化された領域が形成されることで、トランジスタの移動度及びオン電流を高
めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現する
ことができる。
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。
に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Al、C
r、Cu、Ta、Ti、Mo、Wなどが挙げられる。
複数の金属酸化物膜で構成されていても良い。例えば、第1乃至第3の金属酸化物膜が順
に積層されている半導体膜の場合、第1の金属酸化物膜及び第3の金属酸化物膜は、第2
の金属酸化物膜を構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下
端のエネルギーが第2の金属酸化物膜よりも0.05eV以上、0.07eV以上、0.
1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下また
は0.4eV以下、真空準位に近い酸化物膜である。さらに、第2の金属酸化物膜は、少
なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第2の金
属酸化物膜にチャネル領域が形成される。即ち、第2の金属酸化物膜とゲート絶縁膜との
間に第3の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第
2の金属酸化物膜に、チャネル領域を形成することができる。
をその構成要素に含むため、第2の金属酸化物膜と第3の金属酸化物膜の界面では、界面
散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、
トランジスタの電界効果移動度が高くなる。
近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してし
まう。しかし、第1の金属酸化物膜は、第2の金属酸化物膜を構成する金属元素の少なく
とも1つをその構成要素に含むため、第2の金属酸化物膜と第1の金属酸化物膜の界面に
は、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の
電気的特性のばらつきを、低減することができる。
阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させること
が望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間
における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラ
ップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を
低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を
、単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各膜の間で
連続的に変化するU字型の井戸構造を有している状態)が形成されやすくなる。
(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気(1×10−4Pa〜5×10−7Pa程度まで)することが好ましい
。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内
に気体が逆流しないようにしておくことが好ましい。
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−40℃以下、好ましくは−80℃以下、より好ましくは−
100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。
タン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウ
ムまたはハフニウムを、第2の金属酸化物膜よりも高い原子数比で含む酸化物膜であれば
よい。具体的に、第1の金属酸化物膜または第3の金属酸化物膜として、第2の金属酸化
物膜よりも上述の元素を1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上
高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸
素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第1
の金属酸化物膜または第3の金属酸化物膜を、第2の金属酸化物膜よりも酸素欠損が生じ
にくい酸化物膜にすることができる。
共にIn−M−Zn系酸化物である場合、第1の金属酸化物膜または第3の金属酸化物膜
の原子数比をIn:M:Zn=x1:y1:z1、第2の金属酸化物膜の原子数比をIn
:M:Zn=x2:y2:z2とすると、y1/x1がy2/x2よりも大きくなるよう
に、その原子数比を設定すれば良い。なお、元素MはInよりも酸素との結合力が強い金
属元素であり、例えばAl、Ti、Ga、Y、Zr、Sn、La、Ce、NdまたはHf
等が挙げられる。好ましくは、y1/x1がy2/x2よりも1.5倍以上大きくなるよ
うに、その原子数比を設定すれば良い。さらに好ましくは、y1/x1がy2/x2より
も2倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、y1/
x1がy2/x2よりも3倍以上大きくなるように、その原子数比を設定すれば良い。さ
らに、第2の金属酸化物膜において、y2がx2以上であると、トランジスタに安定した
電気的特性を付与できるため好ましい。ただし、y2がx2の3倍以上になると、トラン
ジスタの電界効果移動度が低下してしまうため、y2は、x2の3倍未満であると好まし
い。
、好ましくは3nm以上50nm以下とする。また、第2の金属酸化物膜の厚さは、3n
m以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ましくは
3nm以上50nm以下である。
たは結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第2の金属酸化
物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することがで
きるため、第2の金属酸化物膜は結晶質であることが好ましい。
つソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャ
ネル形成領域において、電流が主として流れる領域をいう。
成したIn−Ga−Zn系酸化物膜を用いる場合、第1の金属酸化物膜及び第3の金属酸
化物膜の成膜には、In−Ga−Zn系酸化物(In:Ga:Zn=1:3:2[原子数
比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてア
ルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基板温
度を200℃とし、DC電力0.5kWとすればよい。
は、In−Ga−Zn系酸化物(In:Ga:Zn=1:1:1[原子数比])であり、
多結晶のIn−Ga−Zn系酸化物を含むターゲットを用いることが好ましい。成膜条件
は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い
、圧力を0.4Paとし、基板の温度300℃とし、DC電力0.5kWとすることがで
きる。
体膜の端部が丸みを帯びる構造を有していても良い。
いても、ソース電極及びドレイン電極に接する領域が、n型化されていても良い。上記構
成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いたPLDまた
は半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物
膜を有する半導体膜をトランジスタに用いる場合、n型化される領域は、チャネル領域と
なる第2の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を
高め、PLDまたは半導体装置のさらなる高速動作を実現する上で、より好ましい。
。
本実施の形態では、本発明の一態様の半導体装置を搭載した電子機器について図11を用
いて説明する。
たはテレビジョン受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デ
ジタルビデオカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置と
もいう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム
機などが挙げられる。これらの電子機器の具体例を図11に示す。
筐体7101に表示部7103が組み込まれている。表示部7103により、映像を表示
することが可能である。また、ここでは、スタンド7105により筐体7101を支持し
た構成を示している。
コン操作機7110により行うことができる。リモコン操作機7110が備える操作キー
7109により、チャンネルや音量の操作を行うことができ、表示部7103に表示され
る映像を操作することができる。また、リモコン操作機7110に、当該リモコン操作機
7110から出力する情報を表示する表示部7107を設ける構成としてもよい。
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向
(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
ーボード7204、外部接続ポート7205、ポインティングデバイス7206等を含む
。
れており、連結部7303により、開閉可能に連結されている。筐体7301には表示部
7304が組み込まれ、筐体7302には表示部7305が組み込まれている。また、図
11(C)に示す携帯型遊技機は、その他、スピーカ部7306、記録媒体挿入部730
7、LEDランプ7308、入力手段(操作キー7309、接続端子7310、センサ7
311(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、においまたは赤外線を測定する機能を含むもの)、マイクロフォン7312)等を備
えている。図11(C)に示す携帯型遊技機は、記録媒体に記録されているプログラムま
たはデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って
情報を共有する機能を有する。なお、図11(C)に示す携帯型遊技機が有する機能はこ
れに限定されず、様々な機能を有することができる。
に組み込まれた表示部7402の他、操作ボタン7403、外部接続ポート7404、ス
ピーカ7405、マイク7406などを備えている。
報を入力することができる。また、電話を掛ける、或いはメールを作成するなどの操作は
、表示部7402を指などで触れることにより行うことができる。
示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表示
モードと入力モードの2つのモードが混合した表示+入力モードである。
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部7402の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
有する検出装置を設けることで、携帯電話機7400の向き(縦か横か)を判断して、表
示部7402の画面表示を自動的に切り替えるようにすることができる。
作ボタン7403の操作により行われる。また、表示部7402に表示される画像の種類
によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画
のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
部7402のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
02に掌や指で触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。ま
た、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光
源を用いれば、指静脈、掌静脈などを撮像することもできる。
ピュータ7450は、ヒンジ7454で接続された筐体7451Lと筐体7451Rを備
えている。また、操作ボタン7453、左側スピーカ7455Lおよび右側スピーカ74
55Rの他、コンピュータ7450の側面には図示されていない外部接続ポート7456
を備える。なお、筐体7451Lに設けられた表示部7452Lと、筐体7451Rに設
けられた表示部7452Rが互いに対峙するようにヒンジ7454を折り畳むと、表示部
を筐体で保護することができる。
力できる。例えば、インストール済みのプログラムを示すアイコンを指でふれて選択し、
プログラムを起動できる。または、表示された画像の二箇所に触れた指の間隔を変えて、
画像を拡大または縮小できる。または、表示された画像の一箇所に触れた指を移動して画
像を移動できる。また、キーボードの画像を表示して、表示された文字や記号を指で触れ
て選択し、情報を入力することもできる。
sitioning System)受信機、指紋センサ、ビデオカメラを搭載すること
もできる。例えば、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置
を設けることで、コンピュータ7450の向き(縦か横か)を判断して、表示する画面の
向きを自動的に切り替えるようにすることができる。
ターネット上の情報を表示できる他、ネットワークに接続された他の電子機器を遠隔から
操作する端末として用いることができる。
。
12t トランジスタ
16 容量素子
50 論理回路
51 マルチプレクサ
52 FF回路
55 スキャンフリップフロップ
102 副記憶回路部
103 スイッチ
104 スイッチ
107 容量素子
108 容量素子
109 トランジスタ
110 トランジスタ
113 トランジスタ
114 トランジスタ
200 半導体装置
200_ 記憶回路
200_m 記憶回路
200_1 記憶回路
211_1 回路
211_2 回路
220_ 記憶回路
220_m 記憶回路
220_1 記憶回路
220_2 記憶回路
221 第1の記憶部
221a トランスミッションゲート
221b インバータ
221c クロックドインバータ
222 第2の記憶部
222a トランスミッションゲート
222b インバータ
222c クロックドインバータ
225 選択部
251 選択信号線
300 半導体装置
311_1 回路
311_2 回路
320_(m+1) 記憶回路
320_1 記憶回路
320_2 記憶回路
321 第1の記憶部
321b 第1の記憶部
321d 第1の記憶部
322 第2の記憶部
322b 第2の記憶部
322d 第2の記憶部
325 選択部
330 副記憶回路
330_(m+1) 副記憶回路
330_2 副記憶回路
332 インバータ
340_(m+1) 選択回路
340_2 選択回路
351 選択信号線
352 選択信号線
400 半導体基板
401 素子分離用絶縁膜
402 不純物領域
403 不純物領域
404 ゲート電極
405 ゲート絶縁膜
409 絶縁膜
410 配線
411 配線
415 配線
416 配線
417 配線
420 絶縁膜
421 配線
430 半導体膜
431 ゲート絶縁膜
432 導電膜
433 導電膜
434 ゲート電極
435 導電膜
440 絶縁膜
441 絶縁膜
442 絶縁膜
443 導電膜
7100 テレビジョン装置
7101 筐体
7103 表示部
7105 スタンド
7107 表示部
7109 操作キー
7110 リモコン操作機
7201 本体
7202 筐体
7203 表示部
7204 キーボード
7205 外部接続ポート
7206 ポインティングデバイス
7301 筐体
7302 筐体
7303 連結部
7304 表示部
7305 表示部
7306 スピーカ部
7307 記録媒体挿入部
7308 LEDランプ
7309 操作キー
7310 接続端子
7311 センサ
7312 マイクロフォン
7400 携帯電話機
7401 筐体
7402 表示部
7403 操作ボタン
7404 外部接続ポート
7405 スピーカ
7406 マイク
7450 コンピュータ
7451L 筐体
7451R 筐体
7452L 表示部
7452R 表示部
7453 操作ボタン
7454 ヒンジ
7455L 左側スピーカ
7455R 右側スピーカ
7456 外部接続ポート
Claims (1)
- 第1の組み合わせ回路と、第2の組み合わせ回路と、第1の記憶回路と、第2の記憶回路と、を有し、
前記第1の組み合わせ回路は、前記第1の記憶回路に第1のデータ信号を供給する機能を有し、
前記第1の組み合わせ回路は、前記第2の記憶回路に第2のデータ信号を供給する機能を有し、
前記第1の記憶回路は、前記第1のデータ信号を前記第2の記憶回路に供給する機能と、前記第1のデータ信号を前記第2の組み合わせ回路に供給する機能と、を有する半導体装置であって、
前記第2の記憶回路は、第1の状態と、第2の状態と、を有し、
前記第1の状態において、前記第2の記憶回路は、前記第1の組み合わせ回路から供給される前記第2のデータ信号を選択し、前記第2の組み合わせ回路に供給し、
前記第2の状態において、前記第2の記憶回路は、前記第1の記憶回路から供給される前記第1のデータ信号を選択し、前記第2の組み合わせ回路に供給し、
前記第2の記憶回路は、第1の記憶部と、第2の記憶部と、選択部と、を有し、
前記第1の記憶部には、前記第2のデータ信号が供給され、
前記選択部は、前記第1の記憶部から供給される前記第2のデータ信号と、前記第1の記憶回路から供給される前記第1のデータ信号と、のいずれかを選択する機能を有し、
前記第2の記憶部は、前記選択部において選択された前記第1のデータ信号または前記第2のデータ信号を前記第2の組み合わせ回路に供給する機能を有し、
前記第1の状態において、前記選択部は、前記第1の記憶部から供給される前記第2のデータ信号を選択し、
前記第2の状態において、前記選択部は、前記第1の記憶回路から供給される前記第1のデータ信号を選択する半導体装置。
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