KR101582060B1 - 매크로 트랜지스터 디바이스들 - Google Patents

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Abstract

매크로 트랜지스터 구조체들이 개시된다. 일부 케이스들에서, 매크로 트랜지스터 구조체들은 긴 채널 트랜지스터들과 동일한 수의 단자들 및 유사한 특성들을 갖지만, 딥-서브마이크로미터 기술 딥 서브마이크로미터 공정 노드들에서 아날로그 회로들에 대해 적합하다. 매크로 트랜지스터 구조체들은, 예를 들어, 일반적으로 본원에서 트랜지스터 스택으로서 지칭되는, 직렬로 구성되고 배열되고, 그것들의 게이트들이 함께 결부된 복수의 트랜지스터를 이용하여 구현될 수 있다. 스택 내의 직렬 트랜지스터들 중 하나 이상은 복수의 병렬 트랜지스터를 이용하여 구현될 수 있고 및/또는 스택 내의 그외의 트랜지스터들의 임계 전압들과 상이한 임계 전압을 가질 수 있다. 대안으로, 또는 부가적으로, 매크로 트랜지스터 내의 직렬 트랜지스터들 중 하나 이상은 매크로 트랜지스터의 성능 특성들을 튜닝하기 위해 정적으로 또는 동적으로 제어될 수 있다. 매크로 트랜지스터들은, 버랙터들, VCO들, PLL들, 및 튜닝가능한 회로들과 같은, 다수의 회로에 이용될 수 있다.

Description

매크로 트랜지스터 디바이스들{MACRO-TRANSISTOR DEVICES}
(예를 들어, 45nm 및 그 너머의) 딥-서브마이크로미터(deep-submicron) 공정 노드들에서의 집적 회로 설계는 다수의 사소하지 않은 과제를 포함하고, 트랜지스터들 또는 버랙터(varactor)들과 같은 마이크로일렉트로닉 컴포넌트들을 포함하는 회로들은 이러한 레벨들에서, 구체적으로 최적의 디바이스 파라미터들 및 회로 성능에 관한, 특정 문제들에 직면해왔다. 공정 크기조정이 더 발전함에 따라, 이러한 사소하지 않은 문제들 및 제한들은 더 현저해질 것이다.
도 1은 본 발명의 실시예에 따라 구성된, 직렬 매크로 트랜지스터의 개략도.
도 2는 본 발명의 실시예에 따라 구성된, 병렬-직렬 매크로 트랜지스터의 개략도.
도 3은 본 발명의 실시예에 따라 구성된, 다중 임계치 매크로 트랜지스터의 개략도.
도 4는 출력 저항을 출력 전압의 함수로서 도시하는 주어진 공정 노드에서 시뮬레이션된 결과들의 그래프.
도 5a는 본 발명의 실시예에 따라 구성된, 동적으로 튜닝된 디바이스의 개략도.
도 5b 및 5c는 본 발명의 실시예에 따라 구성된, 도 5a에 도시된 튜닝가능한 디바이스의 예시의 구현을 각각 개략적으로 예시하는 도면.
도 6은 본 발명의 실시예에 따라, 어떻게 도 5a-c에 도시된 것과 같은 동적으로 튜닝되는 디바이스의 I-V 커브들이 공정 스큐(skew)들 및 변동을 보상하기 위해 타깃 I-V를 매칭하도록 디지털적으로 튜닝될 수 있는지를 보여주는 도면.
도 7은 본 발명의 실시예에 따른, n-웰 버랙터 구성에서의 NMOS 매크로 트랜지스터들의 개략도.
도 8a은 본 발명의 실시예에 따라 구성된 평면 매크로 트랜지스터 구조체의 사시도를 예시하는 도면.
도 8b는 본 발명의 실시예에 따라 구성된 비평면 매크로 트랜지스터 구조체의 사시도를 예시하는 도면.
도 8c는 본 발명의 실시예에 따라 구성된 매크로 트랜지스터 구조체의 단면도를 예시하는 도면.
도 8d는 본 발명의 실시예에 따른, 도 8a-8c에 도시된 매크로 트랜지스터 구조체들의 개략적인 회로를 예시하고, 도 8e는 어떻게 매크로 트랜지스터 구조체가 4개의 단자 MOSFET 디바이스일 수 있는지를 도시하는 도면.
도 9는 본 발명의 예시 실시예에 따른 하나 이상의 매크로 트랜지스터 구조체를 이용하여 구현된 컴퓨팅 시스템을 예시하는 도면.
매크로 트랜지스터 구조체들이 개시된다. 일부 케이스들에서, 매크로 트랜지스터 구조체들은 긴 채널 트랜지스터들과 동일한 수의 단자들 및 유사한 특성들(예를 들어, 더 높은 Rout 및 더 낮은 디바이스 대 디바이스 변동)을 갖지만, 딥-서브마이크로미터 기술 딥-서브마이크로미터 공정 노드들(예를 들어, 45nm, 32nm, 22nm, 및 그 미만)에서 아날로그 회로들에 적합하다. 매크로 트랜지스터 구조체들은, 예를 들어, 일반적으로 본원에서 트랜지스터 스택으로서 지칭되는, 직렬로 구성되고 배열되며, 그것들의 게이트들이 함께 결부된, 복수의 트랜지스터를 이용하여 구현될 수 있다. 스택 내의 하나 이상의 직렬 트랜지스터는 복수의 병렬 트랜지스터를 이용하여 구현될 수 있거나 및/또는 스택 내의 그외의 트랜지스터들의 임계 전압들과 상이한 임계 전압을 가질 수 있다. 대안으로, 또는 부가적으로, 매크로 트랜지스터 내의 직렬 트랜지스터들 중 하나 이상이 매크로 트랜지스터의 성능 특성들을 튜닝하도록 정적으로 또는 동적으로 제어될 수 있다. 매크로 트랜지스터 구조체들은, 상대적으로 높은 Rout을 갖는 짧은 게이트 트랜지스터들이 바람직한 경우들과 같은, 임의의 수의 응용들에 이용될 수 있다. 매크로 트랜지스터 구조체들은 또한, 예를 들어, 버랙터 특성들을 개선하는 데 이용될 수 있다.
일반적인 개요
전술한 바와 같이, (예를 들어, 45nm 및 그 너머의) 딥-서브마이크로미터 공정 레벨들에서 반도체 디바이스들을 제조하는 데 있어서 발생하는 다수의 사소하지 않은 문제가 있고, 트랜지스터들 또는 버랙터들과 같은 마이크로일렉트로닉 컴포넌트들을 포함하는 회로들은 이러한 레벨들에서, 구체적으로 최적 디바이스 파라미터들 및 회로 성능에 관한, 특정 문제들에 직면해왔다. 예를 들어, 그러한 문제들은 아날로그 회로들에서의 감소된 출력 저항(Rout) 및 PMOS(p-type metal-oxide-semiconductor) 및 NMOS(n-type metal-oxide-semiconductor) 트랜지스터들의 증가된 변동들, 및 MOS 버랙터들의 감소된 튜닝 범위를 포함한다.
트랜지스터들에 대한 낮은 출력 저항의 문제는, 예를 들어, 긴 게이트 길이들을 이용함으로써, 처리될 수 있다. 그러나, 공정 크기조정은 임의로 게이트 길이를 선택하는 능력을 제한하는 경향이 있을 수 있다. 45nm 공정 노드들에서, 예를 들어, 게이트 길이들의 범위는 아날로그 이용에 대해 가용하지만, 가장 긴 가용한 게이트 길이는 (원하는 아날로그 응용의 요구들에 따른) 충분한 아날로그 성능에 대해서는 너무 짧을 수 있다. 활성 피드백은 출력 저항을 개선하는 데 이용될 수 있지만, 전력 소비를 증가시킨다. 캐스코딩(cascoding)이 또한 이용될 수 있지만, 회로 복잡도를 증가시킬 수 있는, 캐스코드 바이어스 전압의 생성을 전형적으로 요구한다. 버랙터들에 대한 감소된 커패시턴스 튜닝 범위의 문제는 처리되지 않고 해결되지 않은 채 남아있고, 예를 들어, 14nm 공정 노드들 및 그 너머의 공정 상에서뿐만 아니라, FinFET 기술을 이용하여 구현된 버랙터들에 관해, 현저한 문제가 될 수 있다.
따라서, 그리고 본 발명의 실시예에 따라, 트랜지스터 스택들(전기적으로 직렬로 연결되고, 그것들의 게이트들이 함께 결부된 트랜지스터들)이 종래의 트랜지스터 구조체들에 비해 개선된 트랜지스터 성능 특성들을 갖는 매크로 트랜지스터 구조체들을 만드는 데 이용된다. 예를 들어, 일부 실시예들에서, 매크로 트랜지스터 구조체는, 더 높은 Rout 또는 게이트에서의 감소된 유효 기생 용량, 및 (표준 개별 짧은 채널(short-channel) 트랜지스터들의 매칭에 비해) 매크로 트랜지스터로부터 매크로 트랜지스터로의 더 나은 매칭을 포함하는, 긴 채널 트랜지스터들과 유사한 특성들과 함께 구성되지만, 아직 딥-서브마이크로미터 공정 노드들(예를 들어, 45nm 및 그 미만)에서의 구현에 따라야 한다. 임의의 주어진 실시예에서, 스택은 2개, 3개, 4개, 또는 더 많은 직렬 트랜지스터들 및 임의의 수의(예를 들어, 0개, 1개, 2개, 3개, 또는 더 많은) 병렬 트랜지스터들을 포함할 수 있다. 일부 실시예들에 따르면, 스택 내의 트랜지스터들 중 적어도 하나는 디제너레이션(degeneration) 디바이스로서 효과적으로 행동한다. 일부 실시예들에 따르면, 매크로 구조체들은 단일 트랜지스터와 동일한 수의 단자들(예를 들어, 소스, 드레인, 게이트, 및 바디/벌크)을 갖지만, 개별 트랜지스터에 비해 향상된 성능 특성들을 갖는, 기능성 매크로 트랜지스터를 만들기 위한 개별 트랜지스터들의 스택화를 포함한다는 것을 더 유념한다.
일부 실시예들에서, 스택 내의 직렬 트랜지스터들 중 하나 이상이 복수의 병렬 트랜지스터를 이용하여 구현되고, 여기에서 드레인들이 함께 연결되고, 소스들이 함께 연결되고, 게이트들이 함께 연결되어 병렬 트랜지스터 어레이를 형성한다. 그러한 케이스에서, 직렬-병렬 배열은 비대칭 또는 대칭 방식으로 구현될 수 있다는 것을 유념한다. 예를 들어, 6개의 직렬 트랜지스터의 스택에서, 트랜지스터들 중 하나 이상은 9개의 병렬 트랜지스터를 이용하여 구현될 수 있다. 또 다른 예시 케이스에서, 3개의 트랜지스터 스택 내의 각각의 트랜지스터들은 3개의 병렬 트랜지스터를 이용하여 구현될 수 있다. 또 다른 예시 케이스에서, 4개의 트랜지스터 스택 내의 트랜지스터들 중 하나는 3개의 병렬 트랜지스터를 이용하여 구현될 수 있고, 4개의 트랜지스터 스택 내의 트랜지스터들 중 두 번째는 8개의 병렬 트랜지스터를 이용하여 구현될 수 있다. 다수의 비대칭 또는 대칭 배열들이 본 개시 내용에 비추어 볼 때 명백해질 것이다.
일부 실시예들에서, 스택 내의 직렬 및/또는 병렬 트랜지스터들 중 하나 이상은 스택 내의 그외의 트랜지스터들과 연관된 임계 전압(Vt)과 상이한 Vt를 이용하여 구성될 수 있다. 모든 트랜지스터들을 통하는 전류가 동등하기 때문에, 트랜지스터들의 각각의 오버드라이브들(Vgs - Vt)은 거의 동등하다. 그러나, Vt 값들의 일부는 그러한 실시예에서 상이하기 때문에, 요구되는 게이트 대 소스 전압(Vgs) 값들은 또한 상이하다. 예를 들어, 저-Vt 트랜지스터는 고-Vt 트랜지스터보다 낮은 Vgs를 요구한다. 그러한 매크로 트랜지스터 구조체는 스택 스큐잉(skewing)을 허용하고 캐스코드 형(cascode-like) 효과를 제공할 수 있지만, 캐스코드 바이어스 전압(또는 관련된 부가적인 회로)을 생성할 필요를 요구하지 않는다. 또한, 트랜지스터 스택 내의 Vt 차이들은 공정, 전압 및 온도(PVT) 코너(corner)들에 대해 크게 둔감하기 때문에, 이러한 구조체는 Rout을 더 개선하기 위한 비교적 단순하지만 PVT에 강인한 방식을 제공한다.
일부 실시예들에서, 정적 및/또는 동적 제어 신호들은 매크로 트랜지스터의 개별 속성들을 조절하는 것을 허용하도록 스택 내의 하나 이상의 트랜지스터를 제어하는 데 이용된다. 그러한 튜닝은, 예를 들어, PVT 또는 랜덤 변화를 보상하는 데 이용될 수 있다.
매크로 트랜지스터를 구성하는 개별 트랜지스터들(또는 병렬 어레이들)은, 그것들이 여기에 설명한 바와 같이 전기적으로 접속되어 있는 한, 서로 물리적으로 근접할 필요는 없다는 것을 유념한다. 예를 들어, 스택 내의 (예를 들어, 스택의 상부의) 병렬 어레이는 스택 내의 (예를 들어, 스택의 하부에서의 것들과 같은) 나머지 트랜지스터들로부터 물리적으로 분리될 수 있다. 일례의 그러한 케이스에서, 병렬 어레이는 그것이 연결되는 나머지 스택으로부터 비교적 인접한 곳(예를 들어, 나머지 스택의 위 또는 아래 행) 또는 다르게는 임의의 거리에 위치할 수 있다. 더 일반적인 의미에서, 본 발명의 실시예에 따라 구성된 매크로 트랜지스터 디바이스 내의 임의의 트랜지스터에 대한 물리적 근접 요건은 없다(예를 들어, 주어진 스택의 일부 트랜지스터들은 칩 상에 위치할 수 있고 동일한 스택의 그외의 트랜지스터들은 또 다른 칩 상에 위치할 수 있다).
임의의 수의 응용들이 본 개시 내용에 비추어 볼 때 명백해질 것이다. 일 특정 예시에서, 본원에 설명된 바와 같은 매크로 트랜지스터 구조체에 구성된 다수의 트랜지스터의 이용은 버랙터 구성의 커패시턴스 비율을 증가하는 데 이용될 수 있다. 더 상세하게, 디바이스를 크기조정함에 따라, 주어진 버랙터의 최대 커패시턴스 및 최소 커패시턴스의 비율을 지칭하는, 버랙터들의 커패시턴스 비율은, 예를 들어, 게이트 길이의 제약 때문에 매 세대에 따라 감소하고 있다. 이는, 예를 들어, 주파수 튜닝이 어려울 수 있는 위상 고정 루프(PLL) 응용들에서의 클록 생성을 위한 인덕터-커패시터 기반 전압 제어 발진기(LC-VCO)들을 갖는 케이스와 같은, LC-VCO 응용들에서 현저한 문제이다.
일부 예시 실시예들에서, 매크로 트랜지스터 구조체는 벌크 기판 또는 실리콘 온 인슐레이터(SOI, 부분적으로 공핍된 및 완전 공핍된 SOI 양쪽 모두) 기판 상에 형성된 MOSFET(metal oxide semiconductor field effect transistor) 디바이스로서 구현될 수 있다. 그외의 실시예들은 그외의 트랜지스터 기술(예를 들어, 바이폴라 접합 트랜지스터, 이종접합 바이폴라 트랜지스터들, X가 게르마늄 또는 게르마늄 농축된 실리콘과 같은 실리콘 외의 반도체 재료인 XOI 등)을 이용하여 구현될 수 있다. 또한, 본원에 제공된 기법들 및 구조체들은 임의의 공정 노드에 적용될 수 있지만, 이점들은 딥-서브마이크로미터 공정 노드들, 구체적으로 45nm 및 그 미만에서 증폭된다. 본 개시 내용에 비추어 볼 때 이해될 바와 같이, 청구된 발명은 임의의 특정 트랜지스터 기술(예를 들어, MOSFET, SOI MOSFET 등), 또는 임의의 특정 공정 노드들 및 하프 노드들(예를 들어, 10μm, 800nm, 65nm, 45nm, 32nm, 22nm, 14nm, 11nm 등)에 한정되도록 의도되지 않는다. 더 이해될 바와 같이, 평면 및 비평면(예를 들어, FinFET) 트랜지스터 아키텍처들 양쪽 모두가 구현될 수 있다. 요약하면, 본 발명의 실시예들은 임의의 트랜지스터 기술을 이용하여, 그리고 임의의 공정 노드들에서 구현될 수 있다. 본원에 제공된 매크로 트랜지스터들 또는 전류 소스들은, 예를 들어, 버랙터들, 고속 인터커넥트들 및 서버들, 디지털-아날로그 컨버터(DAC)들, 연산 증폭기들, 휘발성 및 비휘발성 메모리들, 및 마이크로프로세서들 및 중앙 처리 장치(CPU)들과 같은 다양한 아날로그 회로 응용들에 대해 이용될 수 있다. 더 일반적으로, 개시된 기법들 및 구조체들은 트랜지스터들을 이용하는 임의의 집적 회로에서 구현될 수 있다. 다수의 응용이 본 개시 내용에 비추어 볼 때 명백해질 것이다.
매크로 트랜지스터 디바이스
도 1은 본 발명의 실시예에 따라 구성된, 매크로 트랜지스터(100)를 개략적으로 예시한다. 알 수 있는 바와 같이, 트랜지스터들(101, 103, 105 및 107)은 전기적으로 직렬로 연결되고, 그것들의 개별 게이트들은 서로 연결되어, 트랜지스터 스택을 형성한다. 이러한 예시 실시예는 4개의 개별 직렬 트랜지스터를 포함하지만, 더 적은(2개 또는 3개) 또는 부가적인 직렬 트랜지스터들이 스택을 형성하도록 구성되고 배열될 수 있다.
각 트랜지스터 기호는 단일 게이트를 나타낸다. 트랜지스터들(101, 103, 105 및 107)을 통해 흐르는 전류가 기본적으로 동등하기 때문에, 그것들의 Vgs 값들은 거의 동등하다. 결과적으로, 하부 3개의 트랜지스터(103, 105 및 107)는 선형 동작 영역에 있는 반면, 상부 트랜지스터(101)만이 포화 상태에 있다. 하부 3개의 트랜지스터(103, 105, 및 107)는 상부 트랜지스터(101)에 대한 디제너레이션 저항기들로서 행동하여, Rout을 개선하고 (하나의 디바이스(100)로부터 또 다른 디바이스(100)로) 매칭하게 한다. 일반적으로, 스택 아래쪽의 트랜지스터들의 디제너레이션 효과는 스택의 상부 트랜지스터의 변동의 영향을 감소시킨다.
본 예시 실시예의 트랜지스터들은 MOSFET들을 이용하여 구현되고, 표준 또는 커스텀 MOSFET 공정 기법들 및 재료들을 이용하여 제조될 수 있다. 예를 들어, 게이트 재료는 폴리실리콘, 금속 또는 그외의 적합한 게이트 재료일 수 있다. 소스 및 드레인은 실리콘, 실리콘 게르마늄(SiGe), 또는 그외의 적합한 소스/드레인 재료일 수 있다. 전술한 바와 같이, 트랜지스터들은, 예를 들어, 평면 또는 FinFET 아키텍처를 이용하여 구현될 수 있고, 벌크 또는 XOI 기판 구성들을 이용할 수 있다. 본 개시 내용에 비추어 볼 때 이해될 바와 같이, 청구된 발명은 임의의 특정 반도체 재료들 또는 제조 공정들 또는 트랜지스터 아키텍처들에 한정되도록 의도되지 않고; 오히려, 본원에 설명된 매크로 트랜지스터 디바이스들은 대부분의 임의의 적합한 집적 트랜지스터 회로 제조 공정들을 이용하여 구현될 수 있고, 대부분의 임의의 적합한 재료 시스템들 및 아키텍처들을 이용하여 유익하게 동작할 수 있다.
도 2는 본 발명의 실시예에 따라 구성된, 병렬-직렬 매크로 트랜지스터(200)를 개략적으로 예시한다. 알 수 있는 바와 같이, 상부 트랜지스터(201)는 N개의 병렬 트랜지스터 게이트의 어레이이지만, 그외의 3개의 트랜지스터(203, 205, 및 207)는 단일 게이트 트랜지스터들이다. N에 대한 값은 2 이상일 수 있고, 하나의 특정 실시예에서 6이다. 이러한 특정한 예시의 실시예는 하나의 다중 트랜지스터 병렬 어레이 및 3개의 별개의 단일 트랜지스터를 포함하지만, 더 적은 또는 부가적인 어레이들 및/또는 단일 트랜지스터들이 디바이스(200)를 형성하도록 구성되고 배열될 수 있다.
이러한 예시 케이스에서, 하부 3개의 게이트(트랜지스터들(203, 205 및 207))를 통하는 전류는 기본적으로 동등하고 따라서 그것들의 Vgs 값들은 거의 동등하지만, 상부(트랜지스터(201))의 N-게이트 병렬 조합은 게이트 당 더 적은 전류를 가져, 더 낮은 Vgs를 요구하게 된다. 병렬 전류들은, 병렬 게이트들과 연관된 저항들에 따라, 동등하거나 또는 그렇지 않을 수 있다는 것을 유념한다.
스택의 모든 게이트들이 함께 결부되어 있기 때문에, 트랜지스터(203)에 대한 일부 드레인-소스 전압(Vds) 헤드룸(headroom)이 제공되고, 따라서 트랜지스터(203)를 포화 상태로 유지하고, 하부 2개의 트랜지스터(205 및 207)는 여전히 선형 동작 영역에 있어서, 디제너레이션으로서 행동하게 된다. 201의 N-트랜지스터 병렬 조합은 또한 포화 상태에 있고; 결과적으로, 그 구조체는, 하부의 3-트랜지스터 스택(203/205/207)의 Rout을 그것의 게인과 곱하는 N-트랜지스터 병렬 조합을 갖는, 캐스코드로서 행동한다.
이러한 매크로 트랜지스터는 캐스코드 형 특성들을 갖지만, 그것은, 모든 게이트들이 함께 결부되어 있기 때문에, 별개의 바이어스 전압을 요구하지 않는다. 이러한 구조체는, (그외의 게이트들과 결부되지 않은) 단일 스위치형 게이트가 매우 큰 병렬 어레이(예를 들어, N>20) 아래 위치되는 구조체와는 구별된다는 것을 더 유념한다. 예를 들어, 그리고 본 발명의 일부 그러한 실시예들에 따르면, 단일 게이트 트랜지스터들의 스택은 전체 구조체의 유효 Vgs를 증가시키고, 따라서 병렬 트랜지스터 어레이 상의 큰 크기 요건을 완화하여, 예를 들어, 고속 및/또는 영역에 민감한 응용들에서 그것을 실현 가능하게 만든다. 매크로 트랜지스터(200)는 단일 캐스코드, 이중 캐스코드, 또는 그외의 캐스코딩 구성들로서 기능하도록 구성되고 배열될 수 있다는 것을 더 유념한다.
도 3은 본 발명의 실시예에 따라 구성된, 다중 임계치 매크로 트랜지스터(300)의 개략도이다. 이러한 예시에서, 모든 트랜지스터 기호들은 단일 게이트들을 나타내지만, 하부 3개의 트랜지스터(303, 305 및 307)는 상부 트랜지스터(301)보다 높은 임계 전압들 Vt를 갖는다. 이러한 특정한 예시의 실시예는 하나의 저 Vt 트랜지스터 및 3개의 고 Vt 트랜지스터를 포함하지만, 본 개시 내용에 비추어 볼 때 그외의 변형들이 명백할 것이다.
모든 트랜지스터를 통하는 전류가 동등하기 때문에, 그것들의 오버드라이브(Vgs - Vt)들은 거의 동등하지만, 상이한 임계 전압들 Vt가 이용되기 때문에, 요구되는 Vgs 값들은 또한 상이하다. 구체적으로, 저 Vt 트랜지스터는 그외의 고 Vt 트랜지스터들보다 작은 Vgs를 필요로 한다. 모든 게이트들이 함께 결부되기 때문에, 상부 트랜지스터(301)의 더 낮은 Vt는 트랜지스터(303)에 대한 일부 Vds 헤드룸을 남겨, 그것이 포화 상태에서 유지되게 한다. 하부 2개의 트랜지스터(305 및 307)는 여전히 선형 동작 영역에 있어서, 디제너레이션으로서 행동하게 된다. 이는 도 2에 도시된 구조체와 유사한 캐스코드 형 효과를 생성하지만, (약간 더 높은 헤드룸 요건을 대가로) 출력 노드에서 더 낮은 기생 부하를 갖는다. 그것은, Vt 차이들이 PVT 코너들에 크게 둔감하기 때문에, 별개의 캐스코드 바이어스 생성 회로를 요구하지 않는다. 그러한 것으로서, 이러한 예시 구조체는 Rout을 개선시키기 위한 상대적으로 단순하지만 PVT에 강인한 방식이다. 매크로 트랜지스터(300)는 단일 캐스코드, 이중 캐스코드, 또는 그외의 캐스코딩 구성들로서 기능하도록 구성되고 배열될 수 있다는 것을 더 유념한다.
도 4는 출력 전압의 함수로서 Rout을 도시하는 주어진 공정 노드(예를 들어, 32nm)에 대한 시뮬레이션된 결과들의 그래프이다. 플롯 #1의 데이터는 단일 최대 게이트 길이 트랜지스터에 의해 생성되었다. 그러나, 플롯 #2-6의 데이터는, 각각이 본 발명의 실시예에 따라 구성되는, 5개의 상이한 매크로 트랜지스터를 나타낸다. 플롯 #2의 데이터는, 도 1의 예시 실시예를 참조하여 설명된 것과 같은, 전기적으로 직렬로 연결되고 그것들의 게이트들이 함께 결부된 2개의 최대 게이트 길이 트랜지스터를 포함하는 스택을 갖는 매크로 트랜지스터에 의해 생성되었다. 플롯 #3의 데이터는, 도 1의 예시 실시예를 참조하여 설명된 것과 같은, 전기적으로 직렬로 연결되고 그것들의 게이트들이 함께 결부된 4개의 최소 게이트 길이 트랜지스터를 포함하는 스택을 갖는 매크로 트랜지스터에 의해 생성되었다. 플롯 #4의 데이터는, 도 2의 예시 실시예와 유사한(하지만 스택 내에 하나 더 적은 트랜지스터를 갖는), 전기적으로 직렬로 연결되고 그것들의 게이트들이 함께 결부된, 상부에 4-트랜지스터 병렬 어레이를 갖는 2개의 최소 게이트 길이 트랜지스터를 포함하는 스택을 갖는 매크로 트랜지스터에 의해 생성되었다. 플롯 #5의 데이터는, 도 2의 예시 실시예와 유사한, 전기적으로 직렬로 연결되고 그것들의 게이트들이 함께 결부된, 상부에 8-트랜지스터 병렬 어레이를 갖는 3개의 최소 게이트 길이 트랜지스터를 포함하는 스택을 갖는 매크로 트랜지스터에 의해 생성되었다. 플롯 #6의 데이터는, 전기적으로 직렬로 연결되고 그것들의 게이트들이 함께 결부된, 상부에 4-트랜지스터 병렬 어레이 및 4-트랜지스터 병렬 어레이 상부에 8-트랜지스터 병렬 어레이를 갖는 2개의 최소 게이트 길이 트랜지스터를 포함하는 스택을 갖는 매크로 트랜지스터에 의해 생성되었다. 이는 비대칭 이중 캐스코드 구성의 예시이다(대칭 구성에서, 어레이들 양쪽 모두는 동일한 수의 병렬 트랜지스터들을 가질 것이다). 도 4로부터 알 수 있는 바와 같이, 플롯 #2-6과 연관된 예시 매크로 트랜지스터 구조체들은 출력 전압의 동일한 범위에 걸쳐 (플롯 1과 연관된 트랜지스터에 비해) 개선된 Rout을 일반적으로 나타내고, 플롯 #4-6에서 Rout은 약 2배에서 4배 더 높다. 플롯 #6과 연관된 이중 캐스코드 구성을 갖는 매크로 트랜지스터에 대해, Rout은, 더 높은 출력 전압들에서, 플롯 #1 구성과 연관된 Rout보다 약 9배 더 높다는 것을 유념한다.
더 알 수 있는 바와 같이, 가장 짧은 게이트 길이 디바이스들의 이용은 그것들의 매우 높은 트랜스컨덕턴스 때문에 캐스코딩된 구조체들의 Rout을 더 긴 게이트 길이 디바이스들을 넘어 현저히 개선한다. 본원에 도시된 회로 구성들은 긴 채널 및 짧은 채널 트랜지스터 전류 소스들 양쪽 모두에 적용될 수 있지만, 도 4의 시뮬레이션들에 도시된 바와 같이, 이점은 짧은 채널 트랜지스터들 상에서 가장 현저하여, 긴 채널 디바이스들을 이용하여 달성할 수 있는 것보다 훨씬 더 높은 출력 저항들을 제공하게 된다.
동적 튜닝
본원에 제공된 매크로 트랜지스터 구조체들은 공정 스큐들 및/또는 변동들을 보상하기 위해 제조 공정 후에 트랜지스터 성능을 튜닝하는 것을 허용하도록 배열되고 구성될 수 있다. 이는, 예를 들어, 도 5a에 도시된 바와 같은, 동적으로 튜닝된 스택을 이용함으로써 행해질 수 있다. 그러한 동적 튜닝은, 예를 들어, 공정 스큐들에 걸쳐 더 균등한 아날로그 회로 행동을 달성하는 데 이용될 수 있고, 설계 공정을 간략화할 수 있거나 및/또는 영역 및/또는 전력을 보존할 수 있다.
이러한 예시 실시예의 동적으로 튜닝된 트랜지스터 스택(500)은 Vbias를 수신하는 튜닝가능하지 않은 디바이스(501), 및 디지털 선택 신호 Sel[N]에 의해 제어되는 튜닝가능한 디바이스(503)를 포함한다. 그외의 실시예들은 스택(500)에 포함되는 부가적인 튜닝가능한 및/또는 튜닝가능하지 않은 디바이스들을 가질 수 있고, 계속하여 그 외의 실시예들은 (반드시 튜닝가능 및 튜닝가능하지 않을 필요는 없지만) 튜닝가능한 또는 튜닝가능하지 않은 디바이스들 중 하나만을 포함할 수 있다. 임의의 수의 변형들이 본 개시 내용에 비추어 볼 때 명백해질 것이고, 여기에서 도 1에서 도 3을 참조하여 논의된 것들과 같은 하나 이상의 매크로 트랜지스터 구조체가 스택(500)에 이용된다.
일부 실시예들에서, 튜닝가능하지 않은 디바이스(501)는 단일 트랜지스터이고, 튜닝가능한 디바이스(503)는 매크로 트랜지스터이다. 대안으로, 튜닝가능하지 않은 디바이스(501)는 매크로 트랜지스터 일 수 있고, 튜닝가능한 디바이스(503)은 단일 트랜지스터일 수 있다. 계속하여 추가적인 실시예들에서, 튜닝가능하지 않은 디바이스(501) 및 튜닝가능한 디바이스(503) 각각은 매크로 트랜지스터, 또는 단일 트랜지스터들과 매크로 트랜지스터들의 조합일 수 있다. 따라서, 예를 들어, 디바이스(501 또는 503) 중 하나(또는 양쪽 모두)는 (예를 들어, 도 1을 참조하여 논의된 바와 같은 유사한 방식으로) 직렬로 구성 및 배열되고 그것들의 게이트들이 함께 결부된 트랜지스터들의 스택을 포함할 수 있다. 일부 그러한 케이스들에서, 주어진 스택 내의 트랜지스터들 중 적어도 하나는 (예를 들어, 도 2 및 4를 참조하여 논의된 바와 같은 유사한 방식으로) 2개 이상의 병렬 트랜지스터를 갖는 병렬 트랜지스터 어레이로서 구성될 수 있다. 또한, 또는 대안으로, 주어진 스택 내의 트랜지스터들 중 적어도 하나는 (예를 들어, 도 3을 참조하여 논의된 바와 같은 유사한 방식으로) 그 스택 내의 그외의 트랜지스터들의 임계 전압 Vt와는 다른 Vt로 구성될 수 있다.
도 5의 2-스택 예시 구성에서, 튜닝가능한 디바이스(503)는 튜닝가능하지 않은 디바이스(501)에 대한 디제너레이션 디바이스로서 동작하고, 고정된 게이트 오버드라이브(Vg,od)에서 I-V 커브들의 군을 생성하도록 조절될 수 있다. 이러한 튜닝가능성을 구현하기 위한 다수의 방식이 있고, 그 중 2개의 예시는, 각각, 도 5b 및 5c에 도시된다. 본 개시 내용에 비추어 볼 때 그외의 구현들이 명백해질 것이고, 본 발명은 임의의 특정한 하나에 한정되도록 의도되지 않는다.
도 5b에 도시된 예시 구성은 디지털 제어된 바이어스 레벨들을 갖는 N개의 디바이스(503_1 내지 503_N)의 어레이를 이용한다. 이러한 예시 케이스에서, 각각의 N개의 어레이 엘리먼트 내의 상호 보완적인 스위치들(505a 및 505b)(예를 들어, 2:1 먹스(mux))의 쌍은 디지털 선택 신호 Sel[N]에 응답하여 동작하고, 대응하는 튜닝가능한 디바이스 Tn(여기에서 n은 1부터 N까지의 정수)의 게이트를 바이어스 전압, Vbias에 연결하거나, 또는 상기 게이트를 소스에 연결함으로써 디바이스 Tn을 셧 오프한다. 어레이형 디바이스들(503_1 내지 503_N)의 소스 및 드레인 단자들은 함께 연결된다. 어레이는 주어진 응용에 적합한 그외의 그러한 어레이들 및/또는 임의의 그외의 컴포넌트들 또는 전기적 말단들(그라운드, 전원 등)과 (직렬 및/또는 병렬로) 동작가능하게 연결될 수 있다는 것을 유념한다.
도 5c의 예시의 구성은 디바이스들의 N개의 어레이(503_1 내지 503_N)를 다시 이용하지만, 이러한 케이스에서 어레이의 각 엘리먼트는 2개의 디바이스(TA _n, TB_N)의 스택을 포함한다. 알 수 있는 바와 같이, TA _n은 아날로그 바이어스(Vbias)를 수신하고, TB _n은 어레이 엘리먼트를 인에이블 또는 디스에이블하도록 디지털 선택 신호에 의해 제어된다. 도 5b를 참조하는 이전의 관련된 논의는 여기(예를 들어, 어레이 내의 소스 및 드레인 단자들의 결합에 대해서 등)에 동등하게 적용가능하다.
따라서, 튜닝가능한 디바이스(503) 내의 온 상태에 있는 트랜지스터들의 양을 조절함으로써, 스택(500)을 통하는 전류는 타깃 값으로 상승 및/또는 감소될 수 있다(예를 들어, 튜닝가능한 디바이스(503)는 전위차계(potentiometer)와 같이 행동할 수 있다). 디지털 선택 신호 Sel[N]의 함수로서의 예시의 I-V 커브들이 도 6에 도시된다. 알 수 있는 바와 같이, 디바이스 어레이는 공정, 전압, 및 온도(PVT) 변동을 보상하기 위해 바람직한 전기적 특성(예를 들어, I-V 커브들, gm, rout)쪽으로 튜닝될 수 있다. 커브들은 튜닝가능한 디바이스(503) 크기의 올바른 선택이, 빠른 및 느린 스큐들 양쪽 모두에 대한 I-V 커브들이 전형적인 스큐에 대한 I-V 커브 상에 거의 완벽하게 놓이게 할 수 있는 방법을 효과적으로 도시한다. 이러한 예시의 케이스에서, 원하는 I-V(점선으로 표시됨)는 Sel=val2에 의해 가장 잘 매칭된다. 이러한 기법은, 예를 들어, 더 균등한 아날로그 회로 행동으로 이어질 수 있다.
일부 실시예들에서, 디지털 선택 신호 Sel[N] 및/또는 Vbias는, 예를 들어, (실시간 또는 주기적인 튜닝을 위한) 공정 모니터 회로와 함께 칩 상에서 생성될 수 있다. 그외의 실시예들에서, 디바이스(503)는 (실제 회로 내 모니터링보다는 오히려) 이론적 모델링에 또는 실험에 의거한 평가 메커니즘에 기초하여 설정될 수 있다. 그외의 실시예들은 공장 설정에서 및 주어진 응용을 고려하여 튜닝될 수 있고, 그 후에 고정된 채로 남을 수 있다. 다수의 그러한 구성 및 디바이스 튜닝 시나리오가 본 개시 내용에 비추어 볼 때 명백해질 것이다.
본 개시 내용에 비추어 볼 때 이해될 바와 같이, 개시된 기법들은, 예를 들어, NMOS 및/또는 PMOS 회로들을 이용하여 구현될 수 있고, 조합될 수 있으며, 더 정교한 전류 소스 구조체들로 확장될 수 있다. 예를 들어, 개시된 기법들은 이중 캐스코드를 위한 상이한 양의 단일 트랜지스터들과 함께 스택된 2개 이상의 트랜지스터 병렬 어레이를 구성하도록 구현될 수 있다. 또 다른 예시로서, 본원에 개시된 기법들은 고 Vt 트랜지스터들의 스택과 여분의 캐스코딩을 위한 저 Vt 트랜지스터들의 트랜지스터 병렬 어레이를 동작가능하게 조합하도록 구현될 수 있다. 추가적인 예시로서, 개시된 기법들은, 그것들의 개별 게이트들이 함께 동작가능하게 연결된, 직렬로 구성되고 배열된 10개 이상의 트랜지스터의 스택을 형성하도록 구현될 수 있다. 개시된 기법들을 통해 구성될 수 있는 다수의 구조체 각각은 매크로 트랜지스터로 간주될 수 있고, 종래의 트랜지스터들과 비교하여 개선된 성능 특성들을 나타낼 수 있다.
버랙터들
일반적으로, 버랙터 튜닝 범위 및 커패시턴스 비율은 게이트 길이의 제한들로 인해 각 세대의 크기조정과 함께 감소되고 있다. 이러한 추세는, 예를 들어, 주파수 튜닝이 어려울 수 있는, 클록 생성을 위한 LC-VCO 기반 PLL들을 이용하는 응용들에 현저한 영향들을 준다.
따라서, 그리고 본 발명의 하나 이상의 실시예에 따르면, 매크로 트랜지스터들은, 예를 들어, 버랙터 커패시턴스 비율을 개선하거나 및/또는 버랙터 커패시턴스 튜닝 범위 상에서 기생 커패시턴스들의 영향을 감소시키도록 구현될 수 있다. 예를 들어, 본 발명의 실시예들에 따라 구성되고 배열된 매크로 트랜지스터들은, 예를 들어, LC 발진기들, (PCIe(peripheral component interconnect express) Gen3과 같은) PCIe, 및 고속 입/출력(예를 들어, 퀵패스 인터커넥트(QuickPath Interconnect), 또는 QPI)과 같은 고속 응용들에서 이용될 수 있다.
도 7은 하나의 그러한 예시 실시예에 따라 구성된, n-웰 버랙터(700) 내의 NMOS 매크로 트랜지스터들의 개략도이다. 알 수 있는 바와 같이, (일반적으로 702에 지정된) NMOS 매크로 트랜지스터들의 제1 쌍은 모두 그것들의 게이트들을 Vsig +에 결부한 (하나의 스택은 TA 및 TB를 포함하고, 그 외의 스택은 TE 및 TF를 포함하는) 2개의 트랜지스터의 2개의 직렬 스택을 포함하고, (일반적으로 704에 지정된) NMOS 매크로 트랜지스터들의 제2 쌍은 모두 그것들의 게이트들을 Vsig -에 결부한 (하나의 스택은 TC 및 TD를 포함하고, 그 외의 스택은 TG 및 TH를 포함하는) 2개의 트랜지스터의 2개의 직렬 스택을 포함한다.
이러한 예시 구성에서, 전체 버랙터 디바이스의 소스 및 드레인(바깥쪽 n-웰들)은 함께 결부되고 제어 전압, VCtrl을 수신한다. 그러나, 그외의 실시예들은 그외의 제어 스킴들을 포함할 수 있다는 것을 유념한다. 예를 들어, 차동 버랙터의 제어 전압 포트는 주어진 매크로 트랜지스터의 게이트 및/또는 드레인 및/또는 소스 단자 및/또는 벌크 또는 바디 단자에 연결될 수 있다(예를 들어, 매크로 트랜지스터 드레인들 또는 소스들이 전압 포트를 제어하도록 연결될 필요는 없고; 오히려, 제어 전압 포트는 또한 디바이스 벌크/바디 노드 또는 게이트 노드일 수 있고, 드레인/소스 노드들은 연결되지 않은 채 남을 수 있다). 도 7의 예시 실시예에서, 예를 들어, 4개의 매크로 트랜지스터 중 하나만이 그것의 드레인을 제어 전압에 연결한다는 것을 유념한다(그리고, n-웰 디바이스 내의 이러한 NMOS의 케이스에서, 이러한 노드는 전기적으로 n-웰 벌크 노드이다). 다수의 그외의 제어 스킴 구성이 명백해질 것이다. 예를 들어, n-웰 내의 NMOS 실시예는 바디 제어를 포함할 수 있고, n-웰 내의 PMOS 실시예는 확산 또는 바디 제어 중 하나를 이용하여 구현될 수 있고, p-기판 내의 NMOS 실시예는 확산 또는 바디 제어 중 하나를 이용하여 구현될 수 있다. 본 개시 내용에 비추어 볼 때 더 이해될 바와 같이, p-웰 내의 NMOS 및 p-웰 버랙터들 내의 PMOS가 또한 구현될 수 있다.
도시된 버랙터 구성에서, 버랙터의 대응하는 n-웰 노드들이 가상 그라운드(그리고 따라서 임의의 기생 용량에 대해 민감하지 않음)라는 것을 고려하면, 스태킹은 Vsig + 및 Vsig - 포트들 양쪽 사이의 기생 용량이 감소되는 차동 구성에서 주로 효과적이다. 도 7이 하나의 특정한 예시(즉, n-웰 버랙터 내의 NMOS에서의) 실시예를 예시하지만, 구현은 표준 NMOS 또는 PMOS 트랜지스터들에서 또한 가능하다. 또한, 이러한 특정한 예시의 실시예는 4개의 매크로 트랜지스터를 포함하지만, 그외의 그러한 실시예들은 더 적거나 또는 부가적인 매크로 트랜지스터들을 포함할 수 있다.
평면 및 비평면 구조체들
본 개시 내용에 비추어 볼 때 더 이해될 바와 같이, 종래의 공정들 및 형성 기법들은 평면 및, FinFET 트랜지스터를 포함하는, 비평면 아키텍처들 양쪽 모두에서 본원에 설명된 매크로 트랜지스터들을 제조하는 데 이용될 수 있다. FinFET은 (일반적으로 핀(fin)으로서 지칭되는) 반도체 재료의 얇은 스트립(strip)을 중심으로 만들어진 트랜지스터이다. 트랜지스터는, 게이트, 게이트 유전체, 소스 영역, 및 드레인 영역을 포함하는, 표준 FET(field effect transistor) 노드들을 포함한다. 디바이스의 전도성 채널은 게이트 유전체 아래의 핀의 외부 면들 상/내에 상주한다. 구체적으로, 전류는 핀의 측벽들(예를 들어 기판 표면에 대해 수직인 면들) 양쪽 모두를 따라서만이 아니라 핀의 상부(예를 들어, 기판 표면에 대해 평행한 면)를 따라서도 흐른다. 그러한 구성들의 전도성 채널은 본질적으로 핀의 3개의 상이한 바깥쪽, 평면 영역들을 따라 상주하고, 그러한 FinFET 설계는 때때로 삼중 게이트 FinFET으로서 지칭된다. 전도성 채널이 주로 핀의 2개의 측벽을 따라서만 상주하는 (그리고 핀의 상부를 따라서 상주하지 않는), 소위 이중 게이트 FinFET들과 같은, 그외의 타입의 FinFET 구성들이 또한 가능하다.
도 8a는 본 발명의 실시예에 따라 구성된 평면 매크로 트랜지스터 구조체의 사시도를 예시한다. 알 수 있는 바와 같이, 평면 디바이스는, 게이트, 게이트 유전체, 및 (소스 및 드레인 영역들에 대한) 확산 영역을 포함하는, 표준 FET 노드들을 일반적으로 포함한다. 확산 재료는, 예를 들어, 실리콘 또는 실리콘 게르마늄과 같은, 임의의 적합한 반도체 재료일 수 있다. 소스 및 드레인 영역들은 전형적으로 행해진 바와 같이 도핑될 수 있다. 예를 들어, 일부 케이스들에서, 소스 및 드레인 영역들은 주입/확산 공정 또는 에칭/퇴적 공정 중 하나를 이용하여 형성될 수 있다. 전자의 공정에서, 붕소, 알루미늄, 안티모니, 인, 또는 비소와 같은 도펀트들은 소스 및 드레인 영역들을 형성하도록 기판에 이온 주입될 수 있다. 전형적으로 이온 주입 공정에는 도펀트들을 활성화시키고 그것들로 하여금 기판 내로 더 확산되게 하는 어닐링 공정이 뒤따른다. 후자의 공정에서, 기판은 처음에 소스 및 드레인 영역들의 위치들에 리세스들을 형성하도록 에칭될 수 있다. 이후 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금으로 리세스들을 채우도록 에피택시 퇴적 공정이 수행될 수 있어서, 소스 및 드레인 영역들을 형성하게 된다. 일부 구현들에서 에피택시 퇴적된 실리콘 합금은 붕소, 비소, 또는 인과 같은, 도펀트들로 인-시츄(in-situ)로 도핑될 수 있다. 추가적인 구현들에서, 게르마늄 또는 Ⅲ-Ⅴ족 재료 또는 합금과 같은, 대안의 재료들이 리세스들 내로 퇴적되어 소스 및 드레인 영역들을 형성할 수 있다. 게이트 유전체는, 예를 들어, SiO2와 같은 임의의 적합한 산화물 또는 하이-k(high-k) 게이트 유전체 재료들일 수 있다. 하이-k 게이트 유전체 재료들의 예시들은, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오브산염을 포함한다. 일부 실시예들에서, 하이-k 재료가 이용되는 경우 게이트 유전체 층의 질을 개선하기 위해 그것에 어닐링 공정이 수행될 수 있다. 일부 특정 예시 실시예들에서, 하이-k 게이트 유전체 층은 5Å 내지 약 100Å 두께의 범위 내의 두께(예를 들어, 10 Å)를 가질 수 있다. 그외의 실시예들에서, 게이트 유전체 층은 산화 재료의 하나의 단분자층(monolayer)의 두께를 가질 수 있다. 일반적으로, 게이트 유전체의 두께는, 원하는 항복(breakdown) (또는 프로그래밍(programming)) 전압에 도달할 때까지, 이웃하는 소스 및 드레인 접촉들로부터 게이트 전극을 전기적으로 절연하기에 충분해야 한다. 일부 실시예들에서, 하이-k 재료의 질을 개선하기 위한 어닐링 공정과 같은, 부가적인 공정이 하이-k 게이트 유전체 층에 수행될 수 있다. 게이트 전극 재료는, 예를 들어, 폴리실리콘, 실리콘 질화물, 실리콘 탄화물, 또는 금속 층(예를 들어, 텅스텐, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물)일 수 있지만 그외의 적합한 게이트 전극 재료들이 또한 이용될 수 있다. 일부 예시 실시예들에서, 대체 금속 게이트(RMG) 공정을 위해 이후 제거되는 희생 재료일 수 있는, 게이트 전극 재료는, 10Å 내지 500Å의 범위 내의 두께(예를 들어, 100Å)를 갖는다. 소스 및 드레인 전극들은 게이트 전극과 동일한 금속, 또는 그외의 적합한 전극 금속(예를 들어, 알루미늄, 은, 금, 또는 그들의 합금)으로 구성될 수 있다. 게이트 유전체, 게이트 전극, 및 소스/드레인 전극 재료들 각각은, 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD), 스핀-온(spin-on) 증착(SOD), 또는 물리 기상 증착(PVD)과 같은 종래의 증착 공정들을 이용하여 퇴적될 수 있다. 대안의 증착 기법들이 이용될 수 있고, 예를 들어, 게이트 유전체, 게이트 전극, 및/또는 소스/드레인 전극 재료들은 열적으로 성장될 수 있다. 본 개시 내용에 비추어 볼 때 이해될 바와 같이, 임의의 수의 그외의 적합한 재료들, 지오메트리들, 및 형성 공정들이, 본원에 설명된 매크로 트랜지스터 디바이스를 제공하도록, 본 발명의 실시예를 구현하는 데 이용될 수 있다.
도 8b는 본 발명의 실시예에 따라 구성된 비평면 매크로 트랜지스터 구조체의 사시도를 예시한다. 특히, 이러한 예시 구조체는 FinFET 아키텍처, 및 더 구체적으로, 삼중 게이트 아키텍처를 이용한다. 알 수 있는 바와 같이, 삼중 게이트 디바이스는 일반적으로, 도시된 바와 같이 핀을 이용하여 구성된 게이트, 게이트 유전체, 및 (소스 및 드레인 영역들에 대한) 확산 영역을 포함하는, 표준 FET 노드들을 포함한다. 전술한 바와 같이, 디바이스의 전도성 채널은 게이트 유전체 아래의 핀의 외부 면들 상에 또는 그렇지 않으면 내에 상주할 수 있고, 이는 일반적으로 핀의 2개 또는 3개의 면들을 포함할 수 있다. 평면 아키텍처들에 관한 예시 치수들, 재료들 및 형성 공정들을 참조하는 이전의 논의는 비평면 아키텍처들에 동등하게 적용될 수 있다.
도 8c는 본 발명의 실시예에 따라 구성된 매크로 트랜지스터 구조체의 단면도를 예시한다. 단면은 확산의 중심을 따라 취해진다. 부수적으로, 그 특정 단면 축을 따라 도 8a의 평면 아키텍처 및 도 8b의 FinFET 아키텍처 양쪽 모두에 대해 단면이 유사해 보인다는 것을 유념한다. 변형들은 명백할 것이다. 예를 들어, FinFET 아키텍처는 약간 긴 확산들을 가질 수 있다.
본 발명의 실시예에 따라, 도 8d는 도 8a-8c에 도시된 매크로 트랜지스터 구조체들의 개략적인 회로를 예시하고, 도 8e는 어떻게 매크로 트랜지스터 구조체가 4개의 단자 MOSFET 디바이스일 수 있는지를 도시한다. 이해될 바와 같이, 벌크/바디 단자는 소스 단자에 내부적으로 연결될 수 있지만, 그외의 구성들이 이용될 수 있다. 예를 들어, 복수의 MOSFET을 이용하여 구성된 일부 응용들에서, MOSFET들은 벌크/바디 연결을 공유할 수 있고, 이는 모든 MOSFET들의 소스 단자들에 연결되지 않는다. 임의의 수의 변형들이 본 개시 내용에 비추어 볼 때 명백해질 것이고, 청구된 발명은 단자들의 특정 세트(예를 들어, 매크로 트랜지스터의 드레인, 소스 및 벌크 단자들이 함께 결부되어 하나의 커패시터 노드를 형성하고 매크로 트랜지스터의 게이트 단자가 그외의 커패시터 노드를 형성하는 2-단자 디바이스; 소스/드레인/게이트 단자들을 갖는 3-단자 디바이스; 및 소스/드레인/게이트/벌크 단자들을 갖는 4-단자 디바이스)에 한정되도록 의도되지 않는다.
예시의 시스템
도 9는 본 발명의 예시 실시예에 따른 하나 이상의 매크로 트랜지스터 구조체를 이용하여 구현된 컴퓨팅 시스템(1000)을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 디바이스(1000)는 마더보드(1002)를 수용한다. 마더보드(1002)는, 마더보드(1002)에 각각 물리적으로 및 전기적으로 결합될 수 있거나, 또는 다르게는 그 내에 통합될 수 있는, 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하나 이에 한정되지 않는, 다수의 컴포넌트를 포함할 수 있다. 이해될 바와 같이, 마더보드(1002)는, 예를 들어, 디바이스(1000)의 메인 보드 또는 메인 보드 상에 장착된 도터보드(daughterboard) 또는 유일한 보드 등이든 아니든 간에, 임의의 인쇄 회로 기판일 수 있다. 그것들의 응용들에 따라, 컴퓨팅 디바이스(1000)는 마더보드(1002)에 물리적으로 및 전기적으로 결합되거나 또는 결합되지 않을 수 있는 하나 이상의 그외의 컴포넌트를 포함할 수 있다. 이러한 그외의 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 파워 증폭기, 하나 이상의 필터(예를 들어, LC-탱크, 고역 통과 필터, 저역 통과 필터, 대역 통과 필터), GPS(global positioning system) 디바이스, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함할 수 있으나, 이에 한정되지 않는다. 컴퓨팅 디바이스(1000)에 포함된 컴포넌트들 중 임의의 것은 본원에 설명된 바와 같은 하나 이상의 매크로 트랜지스터 구조체를 포함할 수 있다. 이러한 매크로 트랜지스터 구조체들은, 예를 들어, 전압 제어 발진기 또는 증폭기 회로를 구현하는 데 이용될 수 있다. 일부 실시예들에서, 다수의 기능이 하나 이상의 칩에 통합될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부분일 수 있거나 또는 다르게는 그것에 통합될 수 있다는 것에 유의한다).
통신 칩(1006)은 컴퓨팅 디바이스(1000)로의 및 그로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비 고체 매체를 통한 변조된 전자기 방사의 이용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하는 데 이용될 수 있다. 그 용어는 일부 실시예들에서는 그렇지 않을 수 있지만, 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 의미하지 않는다. 통신 칩(1006)은, Wi-Fi(IEEE 802.11 군(family)), WiMAX(IEEE 802.16 군), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그들의 파생물들뿐만 아니라 3G, 4G, 5G, 및 그 너머로서 지정된 임의의 그외의 무선 프로토콜들을 포함하나 이에 한정되지 않는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신들에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 원거리 무선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 실시예들에서, 프로세서의 집적 회로 다이는 본원에 설명된 하나 이상의 매크로 트랜지스터 구조체를 이용하여 구현된 LC-탱크 회로 및/또는 그외의 전형적인 또는 다르게는 원하는 프로세서 회로(예를 들어, 증폭기, DAC, 고속 인터커넥트)에 가변적인 커패시턴스를 제공하기 위한 버랙터를 이용하여 구성된 VCO를 포함하는 온보드 LC-PLL 회로를 포함한다. 용어 "프로세서"는, 예를 들어, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 그외의 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 그러한 예시 실시예들에 따라, 통신 칩의 집적 회로 다이는 본원에 설명된 바와 같은 하나 이상의 매크로 트랜지스터 구조체(예를 들어, 버랙터를 이용하여 구성된 VCO를 갖는 온칩 LC-PLL 및/또는 매크로 트랜지스터 기술에 적합한 그외의 온칩 회로)를 이용하여 구현된 하나 이상의 디바이스를 포함한다. 본 개시 내용에 비추어 볼 때 이해될 바와 같이, (예를 들어, 별개의 통신 칩들을 갖기보다 오히려 임의의 칩들(1006)의 기능성이 프로세서(1004)에 통합되는 경우) 다중 표준 무선 능력이 프로세서(1004)에 직접 통합될 수 있다는 것을 유념한다. 프로세서(1004)는 그러한 무선 능력을 갖는 칩 셋일 수 있다는 것을 더 유념한다. 요약하면, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 이용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩 셋이 그 내에 통합된 다수의 기능을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는 랩톱, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋 톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더일 수 있다. 추가적인 구현들에서, 디바이스(1000)는 데이터를 처리하거나 또는 매크로 트랜지스터 디바이스들을 이용하는 임의의 그외의 전자 디바이스일 수 있다.
다수의 실시예들이 명백할 것이고, 본원에 설명된 특징들은 임의의 수의 구성들로 조합될 수 있다. 본 발명의 일 예시 실시예는 반도체 집적 회로를 제공한다. 회로는 소스, 드레인 및 게이트를 각각 갖는 복수의 트랜지스터를 포함하고, (하나의 디바이스의 드레인은 다음 디바이스의 소스에 연결되는 등) 트랜지스터들은 전기적으로 직렬로 연결되고 그것들의 각각의 게이트들은 함께 결부되며, 여기에서 트랜지스터들 중 적어도 하나는 그외의 트랜지스터들 중 적어도 하나에 디제너레이션을 제공한다. 일부 케이스들에서, 회로는 약 45nm 이하의 딥-서브마이크로미터 공정 노드에서 구현된다. 일부 케이스들에서, 회로는 단일 트랜지스터와 동일한 수의 단자들을 갖는다. 일부 케이스들에서, 복수의 트랜지스터는 적어도 4개의 트랜지스터를 포함한다. 일부 케이스들에서, 트랜지스터들 중 적어도 하나는 그외의 트랜지스터들 중 적어도 하나의 임계 전압보다 낮은 임계 전압을 갖는다. 일부 케이스들에서, 트랜지스터들 중 적어도 하나는 병렬 트랜지스터 어레이를 이용하여 구현된다. 일부 케이스들에서, 트랜지스터들 중 적어도 2개는 병렬 트랜지스터 어레이를 이용하여 구현된다. 하나의 그러한 케이스에서, 예를 들어, 병렬 트랜지스터 어레이들은 비대칭이다. 일부 케이스들에서, 제어 신호들은 회로의 특성들을 조절하는 것을 허용하도록 트랜지스터들 중 적어도 하나를 제어한다. 일부 케이스들에서, 회로는, 튜닝가능하지 않은 트랜지스터 디바이스와 전기적으로 직렬로 연결된 튜닝가능한 트랜지스터 디바이스를 포함하는 튜닝가능한 스택 구성에 포함된다. 일부 그러한 케이스들에서, 튜닝가능한 트랜지스터 디바이스는 튜닝가능하지 않은 트랜지스터 디바이스에 디제너레이션을 제공한다. 일부 그러한 추가적인 케이스들에서, 튜닝가능한 트랜지스터 디바이스는 트랜지스터들의 병렬 어레이를 포함하고, 어레이 내의 적어도 하나의 트랜지스터가 선택 신호에 의해 턴 온되는 것에 응답하여 신호를 선택적으로 통과시키도록 구성된다. 일부 케이스들에서, 회로는 벌크 또는 실리콘 온 인슐레이터 기판을 포함한다. 일부 케이스들에서, 회로는 평면 트랜지스터 아키텍처를 이용하여 구현된다. 일부 케이스들에서, 회로는 FinFET 아키텍처를 이용하여 구현된다.
전술한 반도체 집적 회로를 이용하는 임의의 수의 변형들 및 구성들이 구현될 수 있다. 예를 들어, 일부 케이스들에서, 트랜지스터들 중 적어도 하나는 직렬로 및/또는 병렬로 연결된 복수의 트랜지스터를 포함하는 매크로 트랜지스터를 이용하여 구현되고, 매크로 트랜지스터는 개별 트랜지스터와 동일한 수의 단자들을 갖는다. 본 발명의 또 다른 실시예는 반도체 집적 회로를 포함하는 버랙터를 제공한다. 본 발명의 또 다른 실시예는 반도체 집적 회로를 포함하는 전압 제어 발진기를 제공한다. 본 발명의 또 다른 실시예는 반도체 집적 회로를 포함하는 위상 고정 루프를 제공한다. 본 발명의 또 다른 실시예는 반도체 집적 회로를 포함하는 동적으로 튜닝된 디바이스를 제공한다. 하나의 그러한 케이스에서, 회로는 동적으로 튜닝된 디바이스에 포함되는 측정 회로를 이용하여 자동으로 조절가능하다.
본 발명의 또 다른 실시예는 반도체 집적 회로를 제공한다. 회로는 튜닝가능하지 않은 트랜지스터 디바이스 및 튜닝가능하지 않은 트랜지스터 디바이스와 전기적으로 직렬로 연결된 튜닝가능한 트랜지스터 어레이 디바이스를 포함한다. 튜닝가능한 트랜지스터 어레이 디바이스는 어레이 디바이스 내의 적어도 하나의 엘리먼트가 선택 신호에 의해 턴 온되는 것에 응답하여 신호를 선택적으로 통과시키도록 구성된다. 튜닝가능한 트랜지스터 어레이 디바이스는 튜닝가능하지 않은 디바이스에 디제너레이션을 제공한다. 하나의 그러한 케이스에서, 튜닝가능하지 않은 및/또는 튜닝가능한 트랜지스터 어레이 디바이스들 중 적어도 하나는 소스, 드레인 및 게이트를 각각 갖는 복수의 개별 트랜지스터를 포함하고, 개별 트랜지스터들은 전기적으로 직렬로 연결되고 그것들의 각각의 게이트들은 함께 결부되며, 여기에서 개별 트랜지스터들 중 적어도 하나는 그외의 개별 트랜지스터들 중 적어도 하나에 디제너레이션을 제공한다. 일부 케이스들에서, 개별 트랜지스터들 중 적어도 하나는 그외의 개별 트랜지스터들 중 적어도 하나의 임계 전압보다 낮은 임계 전압을 갖거나, 및/또는 여기에서 개별 트랜지스터들 중 적어도 하나는 병렬 트랜지스터 어레이를 이용하여 구현된다. 일부 케이스들에서, 제어 신호들은 회로의 특성들을 조절하는 것을 허용하도록 개별 트랜지스터들 중 적어도 하나를 제어한다.
본 발명의 또 다른 실시예는 반도체 집적 회로를 제공한다. 회로는, 전기적으로 직렬로 연결되고 그것들의 각각의 게이트들은 회로의 차동 버랙터의 양(positive)의 포트를 형성하도록 함께 결부되는 2개 이상의 트랜지스터를 이용하여 구성된 제1 매크로 트랜지스터를 포함하고, 제1 매크로 트랜지스터는 소스, 드레인, 및 게이트 단자들을 갖는다. 회로는, 전기적으로 직렬로 연결되고 그것들의 각각의 게이트들은 회로의 차동 버랙터의 음(negative)의 포트를 형성하도록 함께 결부되는 2개 이상의 트랜지스터를 이용하여 구성된 제2 매크로 트랜지스터를 더 포함하고, 제2 매크로 트랜지스터는 소스, 드레인, 및 게이트 단자들을 갖는다. 회로는 (예를 들어, 게이트를 통한 제어 또는 드레인 및/또는 소스를 통한 확산 제어, 또는 매크로 트랜지스터가 바디/벌크 단자를 더 갖는 경우 바디 제어를 제공하기 위한) 제1 및/또는 제2 매크로 트랜지스터들 중 적어도 하나에 동작가능하게 연결된 차동 버랙터의 제어 전압 포트를 더 포함한다.
본 발명의 실시예들의 전술한 설명은 예시 및 설명의 목적들을 위해 제시되었다. 그것은 총망라하는 것이 되거나 또는 개시된 정확한 형태로 발명을 한정하도록 의도되지 않는다. 다수의 수정 및 변형이 본 개시 내용에 비추어 볼 때 가능하다. 예를 들어, 매크로 트랜지스터들 그 자신들이 또한 스택되고, 병렬로 연결되고, 다르게는 부가적인 매크로 트랜지스터들을 만들도록 구현될 수 있다는 것을 유념한다. 이러한 의미에서, 매크로 트랜지스터는 (그외의 매크로 트랜지스터들을 포함하여) 개별 트랜지스터들이 이용되는 임의의 응용에 이용될 수 있는 트랜지스터 디바이스로 간주될 수 있다. 본 발명의 범위는 본 상세한 설명에 의해서가 아니라, 오히려 본원에 첨부된 특허청구범위에 의해 한정된다는 것이 의도된다.

Claims (27)

  1. 소스, 드레인 및 게이트를 각각 갖는 복수의 트랜지스터를 포함하고, 상기 트랜지스터들은 전기적으로 직렬로 연결되고 그것들의 각각의 게이트들은 함께 결부되고, 상기 트랜지스터들 중 적어도 하나의 트랜지스터는 그외의 트랜지스터들 중 적어도 하나의 트랜지스터에 디제너레이션(degeneration)을 제공하고, 상기 트랜지스터들 중 적어도 하나의 트랜지스터는 그 외의 트랜지스터들 중 적어도 하나의 트랜지스터의 임계 전압보다 낮은 임계 전압을 갖는, 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 회로는 45nm 이하의 딥-서브마이크로미터 공정 노드(deep-submicron process node)에서 구현되는 반도체 집적 회로.
  3. 제1항에 있어서,
    상기 회로는 단일 트랜지스터와 동일한 수의 단자들을 갖는 반도체 집적 회로.
  4. 제1항에 있어서,
    상기 복수의 트랜지스터는 적어도 4개의 트랜지스터를 포함하는 반도체 집적 회로.
  5. 삭제
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 트랜지스터들 중 적어도 하나의 트랜지스터는 병렬 트랜지스터 어레이를 이용하여 구현되는 반도체 집적 회로.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 트랜지스터들 중 적어도 2개의 트랜지스터는 병렬 트랜지스터 어레이를 이용하여 구현되는 반도체 집적 회로.
  8. 제7항에 있어서,
    상기 병렬 트랜지스터 어레이들은 비대칭인 반도체 집적 회로.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    제어 신호들은 상기 회로의 특성들을 조절하는 것을 허용하도록 상기 트랜지스터들 중 적어도 하나의 트랜지스터를 제어하는 반도체 집적 회로.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 회로는 튜닝가능하지 않은 트랜지스터 디바이스와 전기적으로 직렬로 연결된 튜닝가능한 트랜지스터 디바이스를 포함하는 튜닝가능한 스택 구성에 포함되는 반도체 집적 회로.
  11. 제10항에 있어서,
    상기 튜닝가능한 트랜지스터 디바이스는 상기 튜닝가능하지 않은 트랜지스터 디바이스에 디제너레이션을 제공하는 반도체 집적 회로.
  12. 제10항에 있어서,
    상기 튜닝가능한 트랜지스터 디바이스는 트랜지스터들의 병렬 어레이를 포함하고, 상기 어레이 내의 적어도 하나의 트랜지스터가 선택 신호에 의해 턴 온되는 것에 응답하여 신호를 선택적으로 통과시키도록 구성되는 반도체 집적 회로.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 회로는 벌크 또는 실리콘 온 인슐레이터(silicon-on-insulator) 기판을 포함하는 반도체 집적 회로.
  14. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 회로는 평면 트랜지스터 아키텍처를 이용하여 구현되는 반도체 집적 회로.
  15. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 회로는 FinFET 아키텍처를 이용하여 구현되는 반도체 집적 회로.
  16. 제1항 내지 제4항 중 어느 한 항의 반도체 집적 회로를 포함하는 버랙터(varactor).
  17. 제1항 내지 제4항 중 어느 한 항의 반도체 집적 회로를 포함하는 전압 제어형 발진기.
  18. 제1항 내지 제4항 중 어느 한 항의 반도체 집적 회로를 포함하는 위상 고정 루프(phase locked loop).
  19. 제1항 내지 제4항 중 어느 한 항의 반도체 집적 회로를 포함하는 동적으로 튜닝된 디바이스.
  20. 제19항에 있어서,
    상기 반도체 집적 회로는 상기 동적으로 튜닝된 디바이스에 포함된 측정 회로를 이용하여 자동으로 조절가능한, 동적으로 튜닝된 디바이스.
  21. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 트랜지스터들 중 적어도 하나의 트랜지스터는, 직렬 및/또는 병렬로 연결되고 개별 트랜지스터와 동일한 수의 단자들을 갖는 복수의 트랜지스터를 포함하는 매크로 트랜지스터를 이용하여 구현되는 반도체 집적 회로.
  22. 튜닝가능하지 않은 트랜지스터 디바이스, 및
    튜닝가능한 트랜지스터 어레이 디바이스
    를 포함하고,
    상기 튜닝가능한 트랜지스터 어레이 디바이스는 상기 튜닝가능하지 않은 트랜지스터 디바이스와 전기적으로 직렬로 연결되고, 상기 어레이 디바이스 내의 적어도 하나의 엘리먼트가 선택 신호에 의해 턴 온되는 것에 응답하여 신호를 선택적으로 통과시키도록 구성되고, 상기 튜닝가능한 트랜지스터 어레이 디바이스는 상기 튜닝가능하지 않은 트랜지스터 디바이스에 디제너레이션을 제공하고,
    상기 튜닝가능하지 않은 트랜지스터 디바이스 및 상기 튜닝가능한 트랜지스터 어레이 디바이스들 중 적어도 하나는 소스, 드레인 및 게이트를 각각 갖는 복수의 개별 트랜지스터를 포함하고, 상기 복수의 개별 트랜지스터는 전기적으로 직렬로 연결되고 그것들의 각각의 게이트들은 함께 결부되고, 상기 복수의 개별 트랜지스터 중 적어도 하나의 개별 트랜지스터는 그 외의 개별 트랜지스터들 중 적어도 하나의 개별 트랜지스터에 디제너레이션을 제공하고, 상기 복수의 개별 트랜지스터 중 적어도 하나의 개별 트랜지스터는 그 외의 개별 트랜지스터들 중 적어도 하나의 개별 트랜지스터의 임계 전압보다 낮은 임계 전압을 갖는, 반도체 집적 회로.
  23. 삭제
  24. 제22항에 있어서,
    상기 복수의 개별 트랜지스터 중 적어도 하나의 개별 트랜지스터는 병렬 트랜지스터 어레이를 이용하여 구현되는 반도체 집적 회로.
  25. 제22항에 있어서,
    제어 신호들은 상기 회로의 특성들을 조절하는 것을 허용하도록 상기 복수의 개별 트랜지스터 중 적어도 하나의 개별 트랜지스터를 제어하는 반도체 집적 회로.
  26. 반도체 집적 회로로서,
    전기적으로 직렬로 연결되고, 상기 회로의 차동 버랙터의 양(positive)의 포트를 형성하도록 각각의 게이트들이 함께 결부되는 2개 이상의 트랜지스터를 이용하여 구성되는 제1 매크로 트랜지스터 - 상기 제1 매크로 트랜지스터는 소스, 드레인 및 게이트 단자들을 가지고, 상기 제1 매크로 트랜지스터의 2개 이상의 트랜지스터 중 적어도 하나의 트랜지스터는 그 외의 트랜지스터들 중 적어도 하나의 트랜지스터의 임계 전압보다 낮은 임계 전압을 가짐 -,
    전기적으로 직렬로 연결되고, 상기 차동 버랙터의 음(negative)의 포트를 형성하도록 각각의 게이트들이 함께 결부되는 2개 이상의 트랜지스터를 이용하여 구성되는 제2 매크로 트랜지스터 - 상기 제2 매크로 트랜지스터는 소스, 드레인 및 게이트 단자들을 가지고, 상기 제2 매크로 트랜지스터의 2개 이상의 트랜지스터 중 적어도 하나의 트랜지스터는 그 외의 트랜지스터들 중 적어도 하나의 트랜지스터의 임계 전압보다 낮은 임계 전압을 가짐 -, 및
    상기 제1 및 제2 매크로 트랜지스터들 중 적어도 하나의 매크로 트랜지스터에 동작가능하게 연결되는 상기 차동 버랙터의 제어 전압 포트
    를 포함하는 반도체 집적 회로.
  27. 제26항에 있어서,
    상기 제1 및 제2 매크로 트랜지스터들 중 적어도 하나의 매크로 트랜지스터는 벌크 단자를 더 갖는 반도체 집적 회로.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107293542B (zh) * 2011-11-14 2021-09-07 英特尔公司 宏晶体管器件
US9379112B2 (en) 2014-02-27 2016-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with transistor array and layout method thereof
US9252717B2 (en) 2014-06-04 2016-02-02 Globalfoundries Inc. Phase noise reduction in LC-VCO
TWI633451B (zh) * 2014-06-04 2018-08-21 聯華電子股份有限公司 平面設計至非平面設計之轉換方法
CN107112283B (zh) * 2014-12-24 2021-03-16 英特尔公司 具有增大的调谐范围的cmos变容二极管
US9472689B1 (en) 2015-09-02 2016-10-18 Sandia Corporation Varactor with integrated micro-discharge source
US20170287855A1 (en) * 2016-03-31 2017-10-05 Skyworks Solutions, Inc. Variable handle wafer resistivity for silicon-on-insulator devices
JP6868349B2 (ja) * 2016-05-27 2021-05-12 ラピスセミコンダクタ株式会社 基準電圧生成回路及び半導体装置
CN107564953B (zh) 2016-07-01 2021-07-30 中芯国际集成电路制造(上海)有限公司 变容晶体管及其制造方法
CN107346792B (zh) * 2017-07-25 2020-01-10 上海华力微电子有限公司 一种用于闪存电路中的变容二极管结构及其制造方法
US10756613B2 (en) * 2018-02-01 2020-08-25 Marvell Asia Pte, Ltd. Controlling current flow between nodes with adjustable back-gate voltage
CN108462471A (zh) * 2018-02-12 2018-08-28 中国科学院上海微系统与信息技术研究所 一种基于soi工艺的压控振荡器电路
US10784250B2 (en) * 2018-08-21 2020-09-22 Marvell Asia Pte, Ltd. Sub-device field-effect transistor architecture for integrated circuits

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040136253A1 (en) * 2002-10-07 2004-07-15 Stmicroelectronics Pvt. Ltd. Latch-type sense amplifier
US20050239260A1 (en) 2004-04-21 2005-10-27 Bor-Min Tseng Compensated linearity voltage-control-capacitor device by standard CMOS process

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760647A (en) * 1996-06-04 1998-06-02 Motorola, Inc. High bandwidth fast settling time operational amplifier and method therefor
JP3202601B2 (ja) * 1996-07-01 2001-08-27 日本電気株式会社 論理回路及び半導体集積回路配列
JPH10241361A (ja) * 1997-02-25 1998-09-11 Toshiba Corp 半導体記憶装置
US6373111B1 (en) * 1999-11-30 2002-04-16 Intel Corporation Work function tuning for MOSFET gate electrodes
US6509796B2 (en) * 2000-02-15 2003-01-21 Broadcom Corporation Variable transconductance variable gain amplifier utilizing a degenerated differential pair
US6211659B1 (en) 2000-03-14 2001-04-03 Intel Corporation Cascode circuits in dual-Vt, BICMOS and DTMOS technologies
US6436749B1 (en) * 2000-09-08 2002-08-20 International Business Machines Corporation Method for forming mixed high voltage (HV/LV) transistors for CMOS devices using controlled gate depletion
US6978437B1 (en) * 2000-10-10 2005-12-20 Toppan Photomasks, Inc. Photomask for eliminating antenna effects in an integrated circuit and integrated circuit manufacture with same
JP2002251900A (ja) * 2001-02-26 2002-09-06 Mitsubishi Electric Corp 半導体記憶装置
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
US6804502B2 (en) * 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US7145395B2 (en) * 2004-09-16 2006-12-05 Qualcomm Incorporated Linear transconductance cell with wide tuning range
CN100352164C (zh) * 2004-11-16 2007-11-28 矽成积体电路股份有限公司 用于降低功率消耗的输入缓冲器电路
CN100356151C (zh) * 2005-08-19 2007-12-19 清华大学 数字cmos片上温度传感器
KR100633995B1 (ko) * 2005-10-24 2006-10-16 동부일렉트로닉스 주식회사 Ｍｏｓ 바렉터 특성 검출 방법
TWI303928B (en) * 2005-11-09 2008-12-01 Via Tech Inc Voltage-controlled oscillator and related method and technique
US7560798B2 (en) * 2006-02-27 2009-07-14 International Business Machines Corporation High performance tapered varactor
TWI343176B (en) * 2006-10-13 2011-06-01 Mediatek Inc Variable gain amplifier and the related transconductors
JP2010511266A (ja) * 2006-11-29 2010-04-08 ラムバス・インコーポレーテッド オペレーション上の退化を反転する内蔵型加熱回路を有する集積回路
US7700417B2 (en) * 2007-03-15 2010-04-20 Freescale Semiconductor, Inc. Methods for forming cascode current mirrors
US7888959B2 (en) * 2007-09-19 2011-02-15 International Business Machines Corporation Apparatus and method for hardening latches in SOI CMOS devices
CN101471636B (zh) * 2007-12-26 2011-11-23 财团法人工业技术研究院 可变增益高动态范围放大器
US7859903B1 (en) * 2008-02-14 2010-12-28 Flashsilicon, Inc. Methods and structures for reading out non-volatile memory using NVM cells as a load element
JP2009252028A (ja) * 2008-04-08 2009-10-29 Nec Electronics Corp トランジスタ自動配置装置、方法及びプログラム
JP5527647B2 (ja) * 2008-05-26 2014-06-18 Ｎｌｔテクノロジー株式会社 シフトレジスタ
US20130215683A1 (en) * 2011-08-15 2013-08-22 Aplus Flash Technology, Inc. Three-Dimensional Flash-Based Combo Memory and Logic Design
CN107293542B (zh) 2011-11-14 2021-09-07 英特尔公司 宏晶体管器件

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040136253A1 (en) * 2002-10-07 2004-07-15 Stmicroelectronics Pvt. Ltd. Latch-type sense amplifier
US20050239260A1 (en) 2004-04-21 2005-10-27 Bor-Min Tseng Compensated linearity voltage-control-capacitor device by standard CMOS process

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