CN108462471A - 一种基于soi工艺的压控振荡器电路 - Google Patents
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Abstract
本发明涉及一种基于SOI工艺的压控振荡器电路，其包括：依次连接的偏置单元、四级差分延迟模块以及输出缓冲单元，其中，所述偏置单元接收一外围输入的电压信号，并向所述四级差分延迟模块提供一偏置电压；所述四级差分延迟模块四个依次连接的延迟单元，且每个所述延迟单元具有正、负输入端和正、负输出端，其中，第一个所述延迟单元的正、负输入端分别与第四个所述延迟单元的负、正输出端连接；所述输出缓冲单元的正、负输入端分别与第四个所述延迟单元的正、负输出端连接，其正、负输出端分别产生差分输出信号。本发明具有结构简单、面积小、相位噪声低、抗辐射性能强等优点。
Description
技术领域
本发明涉及一种压控振荡器，尤其涉及一种基于SOI(Silicon on insulator，绝缘体上硅)工艺的压控振荡器电路。
背景技术
随着高速集成电路的发展，锁相环被广泛应用于时钟产生电路、时钟恢复电路、频率综合器等领域。在空间辐照环境中，锁相环会受到单粒子效应的影响，从而产生相位偏移或频率扰动，严重时会使锁相环失去锁定，甚至使系统功能中断。
压控振荡器作为锁相环的频率产生模块，直接决定锁相环的工作频率、相位噪声等关键性能。在单粒子作用下，压控振荡器会产生幅度调制、频率调制和瞬时振荡中断三种效应，从而直接影响锁相环的输出。在锁相环所有模块中，压控振荡器对单粒子效应最敏感，且所导致的锁相环输出相位偏移也是最严重的。
随着工艺尺寸的缩小和集成电路工作频率的增加，压控振荡器对单粒子效应的敏感性也不断提高。为了提高锁相环的抗单粒子性能，提出一种抗单粒子加固的压控振荡器电路尤为重要。
目前，大部分的压控振荡器采用三模冗余的加固设计方法，即，如图所示，采用三个相同的振荡模块1’同时工作，最后通过多数表决单元2’输出，从而提高抗单粒子加固，该方法的主要问题是由于需要额外增加两个相同的振荡模块以及多数表决单元，因此功耗和面积开销比常规非加固电路增加至少两倍，同时还要解决输出时钟同步的问题。
发明内容
为了解决上述现有技术存在的问题，本发明旨在提供一种基于SOI工艺的压控振荡器电路，以在实现抗单粒子加固的基础上简化电路结构，减小电路面积，降低相位噪声，并增强抗辐射性能。
本发明所述的一种基于SOI工艺的压控振荡器电路，其包括：依次连接的偏置单元、四级差分延迟模块以及输出缓冲单元，其中，
所述偏置单元接收一外围输入的电压信号，并向所述四级差分延迟模块提供一偏置电压；
所述四级差分延迟模块包括四个依次连接的延迟单元，且每个所述延迟单元具有正、负输入端和正、负输出端，其中，第一个所述延迟单元的正、负输入端分别与第四个所述延迟单元的负、正输出端连接，其正、负输出端分别与第二个所述延迟单元的正、负输入端连接；第三个所述延迟单元的正、负输入端分别与第二个所述延迟单元的正、负输出端连接，其正、负输出端分别与第四个所述延迟单元的正、负输入端连接；
所述输出缓冲单元的正、负输入端分别与第四个所述延迟单元的正、负输出端连接，其正、负输出端分别产生差分输出信号。
在上述的基于SOI工艺的压控振荡器电路中，所述偏置单元包括：
第一PMOS管，其源极与一电源相连，其漏极与第二PMOS管的源极相连，其栅极与所述第二PMOS管的栅极相连并产生所述偏置电压；
所述第二PMOS管的漏极与第一NMOS管的漏极相连；
所述第一NMOS管的栅极与第二NMOS管的栅极相连并接收所述电压信号，其源极与所述第二NMOS管的漏极相连；
所述第二NMOS管的源极接地。
在上述的基于SOI工艺的压控振荡器电路中，所述延迟单元包括：
第三PMOS管，其源极与第四PMOS管的源极相连至一电源，其栅极与第五PMOS管的栅极相连并接收所述偏置电压，其漏极与所述第五PMOS管的源极相连；
所述第四PMOS管的栅极与第六PMOS管的栅极相连至所述延迟单元的正输出端，其漏极与所述第六PMOS管的源极相连；
所述第五PMOS管的漏极与所述第六PMOS管的漏极相连至所述延迟单元的负输出端；
第七PMOS管，其源极与第八PMOS管的源极相连至所述电源，其栅极与第九PMOS管的栅极相连并接收所述偏置电压，其漏极与所述第九PMOS管的源极相连；
所述第八PMOS管的栅极与第十PMOS管的栅极相连至所述延迟单元的负输出端，其漏极与所述第十PMOS管的源极相连；
所述第九PMOS管的漏极与所述第十PMOS管的漏极相连至所述延迟单元的正输出端；
第三NMOS管，其漏极与第四NMOS管的漏极相连至所述延迟单元的负输出端，其栅极与第五NMOS管的栅极相连至所述延迟单元的正输入端，其源极与所述第五NMOS管的漏极相连；
所述第四NMOS管的栅极与第六NMOS管的栅极相连至所述延迟单元的正输出端，其源极与所述第六NMOS管的漏极相连；
所述第五NMOS管的源极与所述第六NMOS管的源极相连至地；
第七NMOS管，其漏极与第八NMOS管的漏极相连至所述延迟单元的正输出端，其栅极与第九NMOS管的栅极相连至所述延迟单元的负输入端，其源极与所述第九NMOS管的漏极相连；
所述第八NMOS管的栅极与第十NMOS管的栅极相连至所述延迟单元的负输出端，其源极与所述第十NMOS管的漏极相连；
所述第九NMOS管的源极与所述第十NMOS管的源极相连至地。
在上述的基于SOI工艺的压控振荡器电路中，所述输出缓冲单元包括：
第十一PMOS管，其源极与第十三PMOS管的源极相连至一电源，其栅极与第十二PMOS管的栅极连接至所述输出缓冲单元的正输出端，其漏极与所述第十二PMOS管的源极相连；
所述第十二PMOS管的漏极连接至所述输出缓冲单元的负输出端；
所述第十三PMOS管的栅极与第十四PMOS管的栅极相连至所述输出缓冲单元的负输出端，其漏极与所述第十四PMOS管的源极相连；
所述第十四PMOS管的漏极连接至所述输出缓冲单元的正输出端；
第十一NMOS管，其漏极与第十二NMOS管的漏极相连至所述输出缓冲单元的负输出端，其栅极与第十三NMOS管的栅极相连至所述输出缓冲单元的正输入端，其源极与所述第十三NMOS管的漏极相连；
所述第十二NMOS管的栅极与第十四NMOS管的栅极相连至所述输出缓冲单元的正输出端，其源极与所述第十四NMOS管的漏极相连；
所述第十三NMOS管的源极与所述第十四NMOS管的源极相连至地；
第十五NMOS管，其漏极与第十六NMOS管的漏极相连至所述输出缓冲单元的正输出端，其栅极与第十七NMOS管的栅极相连至所述输出缓冲单元的负输入端，其源极与所述第十七NMOS管的漏极相连；
所述第十六NMOS管的栅极与第十八NMOS管的栅极相连至所述输出缓冲单元的负输出端，其源极与所述第十八NMOS管的漏极相连；
所述第十七NMOS管的源极与所述第十八NMOS管的源极相连至地。
在上述的基于SOI工艺的压控振荡器电路中，所述第一、第二PMOS管的衬底均与所述电源相连，所述第一、第二NMOS管的衬底均接地。
在上述的基于SOI工艺的压控振荡器电路中，所述第三至第十PMOS管的衬底均与所述电源相连，所述第三至第十NMOS管的衬底均接地。
在上述的基于SOI工艺的压控振荡器电路中，所述第十一至第十四PMOS管的衬底均与所述电源相连，所述第十一至第十八NMOS管的衬底均接地。
在上述的基于SOI工艺的压控振荡器电路中，所述第一、第二PMOS管之间以及所述第一、第二NMOS管之间采用浅槽隔离。
在上述的基于SOI工艺的压控振荡器电路中，所述第三、第五PMOS管之间、所述第四、第六PMOS管之间、所述第七、第九PMOS管之间、所述第八、第十PMOS管之间以及所述第三、第五NMOS管之间、所述第四、第六NMOS管之间、所述第七、第九NMOS管之间、所述第八、第十NMOS管之间采用浅槽隔离。
在上述的基于SOI工艺的压控振荡器电路中，所述第十一、第十二PMOS管之间、所述第十三、第十四PMOS管之间以及所述第十一、第十三NMOS管之间、第十二、第十四NMOS管之间、第十五、第十七NMOS管之间、第十六、第十八NMOS管之间采用浅槽隔离。
由于采用了上述的技术解决方案，本发明并未采用传统的三模冗余技术，而是基于SOI工艺全介质隔离的优点，利用SOI堆叠管，即两个相同尺寸的PMOS管(或NMOS管)源、漏极串联，以对压控振荡器进行加固，从而极大地减小了电路面积和功耗的开销，提高了抗辐射性能；同时本发明中提出的延迟单元利用交叉耦合的结构，具有低相位噪声、高线性度的优点；另外，本发明中提出的输出缓冲单元基于差分串联电压开关逻辑实现，从而可抑制单粒子瞬态效应在传播过程中的脉冲展宽效应。
附图说明
图1是现有的抗单粒子加固的压控振荡器电路的结构示意图；
图2是本发明一种基于SOI工艺的压控振荡器电路的结构示意图；
图3是本发明中偏置单元的结构示意图；
图4是本发明中延迟单元的结构示意图；
图5是本发明中输出缓冲单元的结构示意图；
图6是本发明中两个堆叠的SOI NMOS管的连接示意图；
图7是本发明中两个堆叠的SOI PMOS管的连接示意图。
具体实施方式
下面结合附图，给出本发明的较佳实施例，并予以详细描述。
如图2所示所示，本发明，即一种基于SOI工艺的压控振荡器电路，包括：偏置单元1、四级差分延迟模块20以及输出缓冲单元3，其中，
偏置单元1的输入端接收外围输入的电压信号vtune，并向四级差分延迟模块20提供偏置电压vbp；
四级差分延迟模块20包括四个依次连接的延迟单元2，且每个延迟单元2具有正、负输入端和正、负输出端，其中，第一个延迟单元2的正、负输入端分别与第四个延迟单元2的负、正输出端连接，其正、负输出端分别与第二个延迟单元2的正、负输入端连接；第三个延迟单元2的正、负输入端分别与第二个延迟单元2的正、负输出端连接，其正、负输出端分别与第四个延迟单元2的正、负输入端连接；
输出缓冲单元3的正、负输入端分别与四级差分延迟模块20中第四个延迟单元2的正、负输出端连接，其正、负输出端分别产生差分输出信号voutp和voutn。
如图3，偏置单元1的输入端与锁相环中的低通滤波器(图中未示)相连，以接收电压信号vtune，并产生偏置电压vbp；该偏置单元1具体包括：第一、第二PMOS管PM1、PM2以及第一、第二NMOS管NM1、NM2，其中：
第一PMOS管PM1的源极与电源VDD相连，其漏极与第二PMOS管PM2的源极相连，其栅极与第二PMOS管PM2的栅极相连并产生偏置电压vbp；
第二PMOS管PM2的漏极与第一NMOS管NM1的漏极相连；
第一NMOS管NM1的栅极与第二NMOS管NM2的栅极相连并接收电压信号vtune，其源极与第二NMOS管NM2的漏极相连；
第二NMOS管NM2的源极接地。
如图4所示，每个延迟单元2的正、负输入端分别接收正、负输入信号vip和vin，其正、负输出端分别产生正、负输出信号vop和von；该延迟单元2具体包括：第三至第十PMOS管PM3-PM10以及第三至第十NMOS管NM3-NM10，其中：
第三PMOS管PM3的源极与第四PMOS管PM4的源极相连至电源VDD，其栅极与第五PMOS管PM5的栅极相连并接收偏置电压vbp，其漏极与第五PMOS管PM5的源极相连；
第四PMOS管PM4的栅极与第六PMOS管PM6的栅极相连至延迟单元2的正输出端，其漏极与第六PMOS管PM6的源极相连；
第五PMOS管PM5的漏极与第六PMOS管PM6的漏极相连至延迟单元2的负输出端；
第七PMOS管PM7的源极与第八PMOS管PM8的源极相连至电源VDD，其栅极与第九PMOS管PM9的栅极相连并接收偏置电压vbp，其漏极与第九PMOS管PM9的源极相连；
第八PMOS管PM8的栅极与第十PMOS管PM10的栅极相连至延迟单元2的负输出端，其漏极与第十PMOS管PM10的源极相连；
第九PMOS管PM9的漏极与第十PMOS管PM10的漏极相连至延迟单元2的正输出端；
第三NMOS管NM3的漏极与第四NMOS管NM4的漏极相连至延迟单元2的负输出端，其栅极与第五NMOS管NM5的栅极相连至延迟单元2的正输入端，其源极与第五NMOS管NM5的漏极相连；
第四NMOS管NM4的栅极与第六NMOS管NM6的栅极相连至延迟单元2的正输出端，其源极与第六NMOS管NM6的漏极相连；
第五NMOS管NM5的源极与第六NMOS管NM6的源极相连至地；
第七NMOS管NM7的漏极与第八NMOS管NM8的漏极相连至延迟单元2的正输出端，其栅极与第九NMOS管NM9的栅极相连至延迟单元2的负输入端，其源极与第九NMOS管NM9的漏极相连；
第八NMOS管NM8的栅极与第十NMOS管NM10的栅极相连至延迟单元2的负输出端，其源极与第十NMOS管NM10的漏极相连；
第九NMOS管NM9的源极与第十NMOS管NM10的源极相连至地。
如图5所示，输出缓冲单元3的正、负输入端分别接收正、负输入信号vip和vin，其正、负输出端分别产生正、负输出信号vop和von；该输出缓冲单元3具体包括：第十一至第十四PMOS管PM11-PM14以及第十一至第十八NMOS管NM11-NM18，其中：
第十一PMOS管PM11的源极与第十三PMOS管PM13的源极相连至电源VDD，其栅极与第十二PMOS管PM12的栅极连接至输出缓冲单元3的正输出端，其漏极与第十二PMOS管PM12的源极相连；
第十二PMOS管PM12的漏极连接至输出缓冲单元3的负输出端；
第十三PMOS管PM13的栅极与第十四PMOS管PM14的栅极相连至输出缓冲单元3的负输出端，其漏极与第十四PMOS管PM14的源极相连；
第十四PMOS管PM14的漏极连接至输出缓冲单元3的正输出端；
第十一NMOS管NM11的漏极与第十二NMOS管NM12的漏极相连至输出缓冲单元3的负输出端，其栅极与第十三NMOS管NM13的栅极相连至输出缓冲单元3的正输入端，其源极与第十三NMOS管NM13的漏极相连；
第十二NMOS管NM12的栅极与第十四NMOS管NM14的栅极相连至输出缓冲单元3的正输出端，其源极与第十四NMOS管NM14的漏极相连；
第十三NMOS管NM13的源极与第十四NMOS管NM14的源极相连至地；
第十五NMOS管NM15的漏极与第十六NMOS管NM16的漏极相连至输出缓冲单元3的正输出端，其栅极与第十七NMOS管NM17的栅极相连至输出缓冲单元3的负输入端，其源极与第十七NMOS管NM17的漏极相连；
第十六NMOS管NM16的栅极与第十八NMOS管NM18的栅极相连至输出缓冲单元3的负输出端，其源极与第十八NMOS管NM18的漏极相连；
第十七NMOS管NM17的源极与第十八NMOS管NM18的源极相连至地。
在本实施例中，第一至第十四PMOS管PM1-PM14的衬底均与电源VDD相连，第一至第十八NMOS管NM1-NM18的衬底均接地。另外，由于SOI工艺具有全介质隔离的优点，若利用浅槽把相邻两个晶体管隔离，当单粒子入射后，只有其中一个晶体管会受到影响，而另一个晶体管仍然保持原来的工作状态，只有少量的单粒子位移电流流到电源或地，因此，在本实施例中，每两个堆叠的NMOS管之间(例如NM1和NM2、NM3和NM5、NM4和NM6、NM7和NM9、NM8和NM10、NM11和NM13、NM12和NM14、NM15和NM17、NM16和NM18)或每两个PMOS管之间(例如PM1和PM2、PM3和PM5、PM4和PM6、PM7和PM9、PM8和PM10、PM11和PM12、PM13和PM14)均采用浅槽隔离(shallow trench insulation，STI)，从而有效提高了电路的抗辐射性能。两个堆叠SOINMOS管的连接示意图可如图6所示，两个堆叠SOI PMOS管的连接示意图可如图7所示，在图6、7中可以看出两个NMOS管的源、漏极串联相接，栅极互相连接，两个PMOS管的源漏串联相接，栅极互相连接，且两个NMOS管之间、两个PMOS管之间采用浅槽隔离(STI)。
以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围，本发明的上述实施例还可以做出各种变化。凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。本发明未详尽描述的均为常规技术内容。
Claims (10)
1.一种基于SOI工艺的压控振荡器电路，其特征在于，所述电路包括：依次连接的偏置单元、四级差分延迟模块以及输出缓冲单元，其中，
所述偏置单元接收一外围输入的电压信号，并向所述四级差分延迟模块提供一偏置电压；
所述四级差分延迟模块包括四个依次连接的延迟单元，且每个所述延迟单元具有正、负输入端和正、负输出端，其中，第一个所述延迟单元的正、负输入端分别与第四个所述延迟单元的负、正输出端连接，其正、负输出端分别与第二个所述延迟单元的正、负输入端连接；第三个所述延迟单元的正、负输入端分别与第二个所述延迟单元的正、负输出端连接，其正、负输出端分别与第四个所述延迟单元的正、负输入端连接；
所述输出缓冲单元的正、负输入端分别与第四个所述延迟单元的正、负输出端连接，其正、负输出端分别产生差分输出信号。
2.根据权利要求1所述的基于SOI工艺的压控振荡器电路，其特征在于，所述偏置单元包括：
第一PMOS管，其源极与一电源相连，其漏极与第二PMOS管的源极相连，其栅极与所述第二PMOS管的栅极相连并产生所述偏置电压；
所述第二PMOS管的漏极与第一NMOS管的漏极相连；
所述第一NMOS管的栅极与第二NMOS管的栅极相连并接收所述电压信号，其源极与所述第二NMOS管的漏极相连；
所述第二NMOS管的源极接地。
3.根据权利要求1所述的基于SOI工艺的压控振荡器电路，其特征在于，所述延迟单元包括：
第三PMOS管，其源极与第四PMOS管的源极相连至一电源，其栅极与第五PMOS管的栅极相连并接收所述偏置电压，其漏极与所述第五PMOS管的源极相连；
所述第四PMOS管的栅极与第六PMOS管的栅极相连至所述延迟单元的正输出端，其漏极与所述第六PMOS管的源极相连；
所述第五PMOS管的漏极与所述第六PMOS管的漏极相连至所述延迟单元的负输出端；
第七PMOS管，其源极与第八PMOS管的源极相连至所述电源，其栅极与第九PMOS管的栅极相连并接收所述偏置电压，其漏极与所述第九PMOS管的源极相连；
所述第八PMOS管的栅极与第十PMOS管的栅极相连至所述延迟单元的负输出端，其漏极与所述第十PMOS管的源极相连；
所述第九PMOS管的漏极与所述第十PMOS管的漏极相连至所述延迟单元的正输出端；
第三NMOS管，其漏极与第四NMOS管的漏极相连至所述延迟单元的负输出端，其栅极与第五NMOS管的栅极相连至所述延迟单元的正输入端，其源极与所述第五NMOS管的漏极相连；
所述第四NMOS管的栅极与第六NMOS管的栅极相连至所述延迟单元的正输出端，其源极与所述第六NMOS管的漏极相连；
所述第五NMOS管的源极与所述第六NMOS管的源极相连至地；
第七NMOS管，其漏极与第八NMOS管的漏极相连至所述延迟单元的正输出端，其栅极与第九NMOS管的栅极相连至所述延迟单元的负输入端，其源极与所述第九NMOS管的漏极相连；
所述第八NMOS管的栅极与第十NMOS管的栅极相连至所述延迟单元的负输出端，其源极与所述第十NMOS管的漏极相连；
所述第九NMOS管的源极与所述第十NMOS管的源极相连至地。
4.根据权利要求1所述的基于SOI工艺的压控振荡器电路，其特征在于，所述输出缓冲单元包括：
第十一PMOS管，其源极与第十三PMOS管的源极相连至一电源，其栅极与第十二PMOS管的栅极连接至所述输出缓冲单元的正输出端，其漏极与所述第十二PMOS管的源极相连；
所述第十二PMOS管的漏极连接至所述输出缓冲单元的负输出端；
所述第十三PMOS管的栅极与第十四PMOS管的栅极相连至所述输出缓冲单元的负输出端，其漏极与所述第十四PMOS管的源极相连；
所述第十四PMOS管的漏极连接至所述输出缓冲单元的正输出端；
第十一NMOS管，其漏极与第十二NMOS管的漏极相连至所述输出缓冲单元的负输出端，其栅极与第十三NMOS管的栅极相连至所述输出缓冲单元的正输入端，其源极与所述第十三NMOS管的漏极相连；
所述第十二NMOS管的栅极与第十四NMOS管的栅极相连至所述输出缓冲单元的正输出端，其源极与所述第十四NMOS管的漏极相连；
所述第十三NMOS管的源极与所述第十四NMOS管的源极相连至地；
第十五NMOS管，其漏极与第十六NMOS管的漏极相连至所述输出缓冲单元的正输出端，其栅极与第十七NMOS管的栅极相连至所述输出缓冲单元的负输入端，其源极与所述第十七NMOS管的漏极相连；
所述第十六NMOS管的栅极与第十八NMOS管的栅极相连至所述输出缓冲单元的负输出端，其源极与所述第十八NMOS管的漏极相连；
所述第十七NMOS管的源极与所述第十八NMOS管的源极相连至地。
5.根据权利要求2所述的基于SOI工艺的压控振荡器电路，其特征在于，所述第一、第二PMOS管的衬底均与所述电源相连，所述第一、第二NMOS管的衬底均接地。
6.根据权利要求3所述的基于SOI工艺的压控振荡器电路，其特征在于，所述第三至第十PMOS管的衬底均与所述电源相连，所述第三至第十NMOS管的衬底均接地。
7.根据权利要求4所述的基于SOI工艺的压控振荡器电路，其特征在于，所述第十一至第十四PMOS管的衬底均与所述电源相连，所述第十一至第十八NMOS管的衬底均接地。
8.根据权利要求2或5所述的基于SOI工艺的压控振荡器电路，其特征在于，所述第一、第二PMOS管之间以及所述第一、第二NMOS管之间采用浅槽隔离。
9.根据权利要求3或6所述的基于SOI工艺的压控振荡器电路，其特征在于，所述第三、第五PMOS管之间、所述第四、第六PMOS管之间、所述第七、第九PMOS管之间、所述第八、第十PMOS管之间以及所述第三、第五NMOS管之间、所述第四、第六NMOS管之间、所述第七、第九NMOS管之间、所述第八、第十NMOS管之间采用浅槽隔离。
10.根据权利要求4或7所述的基于SOI工艺的压控振荡器电路，其特征在于，所述第十一、第十二PMOS管之间、所述第十三、第十四PMOS管之间以及所述第十一、第十三NMOS管之间、第十二、第十四NMOS管之间、第十五、第十七NMOS管之间、第十六、第十八NMOS管之间采用浅槽隔离。
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