JP2013168209A - セグメント化されたワード線を備えた熱アシストフラッシュメモリ - Google Patents
セグメント化されたワード線を備えた熱アシストフラッシュメモリ Download PDFInfo
- Publication number
- JP2013168209A JP2013168209A JP2013021507A JP2013021507A JP2013168209A JP 2013168209 A JP2013168209 A JP 2013168209A JP 2013021507 A JP2013021507 A JP 2013021507A JP 2013021507 A JP2013021507 A JP 2013021507A JP 2013168209 A JP2013168209 A JP 2013168209A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- switch
- global
- memory
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims abstract description 83
- 238000000137 annealing Methods 0.000 claims description 186
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 230000001939 inductive effect Effects 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 105
- 239000004020 conductor Substances 0.000 description 85
- 230000008569 process Effects 0.000 description 49
- 239000000758 substrate Substances 0.000 description 44
- 108091006146 Channels Proteins 0.000 description 41
- 239000004065 semiconductor Substances 0.000 description 41
- 238000010586 diagram Methods 0.000 description 38
- 238000005516 engineering process Methods 0.000 description 28
- 238000010438 heat treatment Methods 0.000 description 20
- 238000007667 floating Methods 0.000 description 16
- 238000012360 testing method Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 13
- 238000011084 recovery Methods 0.000 description 13
- 239000010408 film Substances 0.000 description 12
- 239000012212 insulator Substances 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 238000013461 design Methods 0.000 description 8
- 238000003491 array Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 238000002474 experimental method Methods 0.000 description 6
- 238000012544 monitoring process Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 239000000945 filler Substances 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 150000004767 nitrides Chemical group 0.000 description 4
- 239000002159 nanocrystal Substances 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000004422 calculation algorithm Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- SEOYNUHKXVGWFU-UHFFFAOYSA-N mu-oxidobis(oxidonitrogen) Chemical compound O=NON=O SEOYNUHKXVGWFU-UHFFFAOYSA-N 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 101100337779 Oryza sativa subsp. japonica GRF4 gene Proteins 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
【解決手段】メモリが、行及び列を含むメモリセルのアレイを含み、該アレイは行に沿ってセグメント化されたワード線を含む。これらのセグメント化されたワード線のセグメントはローカルワード線を含む。第1のスイッチ及び第2のスイッチがローカルワード線の対応する第1の端部及び第2の端部に結合される。このメモリは、第1のスイッチ及び第2のスイッチに結合されてローカルワード線にバイアス電圧を接続し、熱アニールのための電流の流れを誘導する回路部を含む。この回路部は、対応する行に沿ってグローバルワード線対を含む。グローバルワード線対は、対応する行に沿ったローカルワード線内の第1のスイッチに結合される第1のグローバルワード線と、対応する行に沿ったローカルワード線内の第2のスイッチに結合される第2のグローバルワード線とを含む。このメモリは対応する列に沿ってビット線を含む。ビット線はグローバルビット線に結合されるローカルビット線を含むことができる。
【選択図】なし
Description
Claims (24)
- 集積回路上のメモリであって、
行及び列を含むメモリセルのアレイであって、該アレイは該行に沿ってセグメント化されたワード線を含む、メモリセルのアレイと、
前記セグメント化されたワード線のセグメントにバイアス電圧を接続する回路部であって、熱アニールのための電流の流れを誘導する、回路部と、
対応する列に沿ったビット線と、
を備える、集積回路上のメモリ。 - 請求項1に記載のメモリであって、
前記セグメント化されたワード線の前記セグメントはローカルワード線を含み、
前記バイアス電圧を接続する回路部は、
前記セグメント化されたワード線の前記セグメントの対応する端部に結合された第1のスイッチ及び第2のスイッチと、
対応する行に沿った複数のグローバルワード線対であって、該グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの一方に結合される第1のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの他方に結合される第2のグローバルワード線と、を含む複数のグローバルワード線対と、
を含む、
ことを特徴とする、メモリ。 - 請求項2に記載のメモリであって、
前記セグメント化されたワード線の前記セグメントはローカルワード線を含み、
前記メモリは、前記アレイに結合されるとともにローカルワード線デコーダーを含むアドレスデコーダーをさらに備え、
前記ローカルワード線デコーダーは前記ローカルワード線内の前記第1のスイッチ及び前記第2のスイッチに結合されて、前記対応するグローバルワード線対に対して選択されたローカルワード線と結合する、
ことを特徴とする、メモリ。 - 請求項2に記載のメモリであって、
対応するグローバルワード線対に結合されている複数の対となっているワード線ドライバー及びワード線終端回路をさらに備え、
前記ワード線ドライバー及び前記ワード線終端回路は異なるバイアス状態を印加するように構成される、
ことを特徴とする、メモリ。 - 請求項4に記載のメモリであって、
前記複数の対となっているワード線ドライバー及びワード線終端回路を制御して、ブロック消去後に該ブロック消去と連動して選択されたローカルワード線内に電流の流れを誘導するバイアス電圧をグローバルビット線の対に印加する制御回路部を、
さらに備える、メモリ。 - 請求項4に記載のメモリであって、
前記複数の対となっているワード線ドライバー及びワード線終端回路を制御して、読出し動作、プログラム動作及び消去動作の間で又はそれらの動作中に、選択されたローカルワード線内に電流の流れを誘導するバイアス電圧をグローバルビット線の対に印加する制御回路部ロジックを、
さらに備える、メモリ。 - 請求項4に記載のメモリであって、
前記複数の対となっているワード線ドライバー及びワード線終端回路を制御して、消去動作中に、選択されたローカルワード線内に電流の流れを誘導するバイアス電圧をグローバルビット線の対に印加する制御回路部をさらに備え、
前記消去動作において、前記バイアス電圧は負の電圧を含む、
ことを特徴とする、メモリ。 - 請求項4に記載のメモリであって、
プログラムと消去とのサイクルのカウント、プログラムサイクルのカウント又は消去サイクルのカウントのいずれかを維持し、該カウントがしきい値に達したとき、前記複数の対となっているワード線ドライバー及びワード線終端回路を制御して、選択されたローカルワード線内に電流の流れを誘導するバイアス電圧をグローバルビット線の対に印加する制御回路部を
さらに備える、メモリ。 - 請求項1に記載のメモリであって、
前記セグメント化されたワード線の前記セグメントはローカルワード線を含み、
前記バイアス電圧を接続する回路部は、
前記セグメント化されたワード線の前記セグメントの対応する端部に結合された第1のスイッチ及び第2のスイッチと、
対応する行に沿った複数のグローバルワード線対であって、該グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの一方に結合される第1のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの他方に結合される第2のグローバルワード線と、
を含み、
前記複数のグローバルワード線対において、前記第1のグローバルワード線及び前記第2のグローバルワード線は、前記メモリセルのアレイの同じ側にある、
ことを特徴とする、メモリ。 - 請求項1に記載のメモリであって、
前記セグメント化されたワード線の前記セグメントはローカルワード線を含み、
前記バイアス電圧を接続する回路部は、
前記セグメント化されたワード線の前記セグメントの対応する端部に結合された第1のスイッチ及び第2のスイッチと、
対応する行に沿った複数のグローバルワード線対であって、該グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの一方に結合される第1のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの他方に結合される第2のグローバルワード線と、を含む複数のグローバルワード線対と、
を含み、
前記複数のグローバルワード線対において、前記第1のグローバルワード線は前記メモリセルのアレイの上方にあり、前記第2のグローバルワード線は前記メモリセルのアレイの下方にある、
ことを特徴とする、メモリ。 - 請求項1に記載のメモリであって、
前記セグメント化されたワード線の前記セグメントはローカルワード線を含み、
前記バイアス電圧を接続する回路部は、
前記セグメント化されたワード線の前記セグメントの対応する端部に結合された第1のスイッチ及び第2のスイッチと、
対応する行に沿った複数のグローバルワード線対であって、該グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの一方に結合される第1のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの他方に結合される第2のグローバルワード線と、を含む複数のグローバルワード線対と、
を含み、
前記第1のグローバルワード線及び前記第2のグローバルワード線は金属を含む、
ことを特徴とする、メモリ。 - ワード線及びビット線を含むメモリセルのアレイを動作させる方法であって、
ワード線のセグメントの第1の端部及び第2の端部に異なるバイアス状態を印加するステップ、を備え、
該ステップにより、前記セグメントに結合された前記メモリセルを熱アニールする電流を誘導する、ことを特徴とする、メモリセルのアレイを動作させる方法。 - 請求項12に記載のメモリセルのアレイを動作させる方法であって、
前記ワード線のセグメントはローカルワード線であり、
前記メモリセルのアレイを動作させる方法は、
ローカルワード線の第1の端部及び第2の端部に、該第1の端部及び該第2の端部に結合されたスイッチを介して異なるバイアス状態を印加するステップを、さらに備え、該ステップは、対応する行に沿った複数のグローバルワード線対内の選択されたグローバルワード線対を駆動するステップを含み、
前記グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の第1のスイッチ及び第2のスイッチのうちの一方に結合される第1のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの他方に結合される第2のグローバルワード線とを含む、
ことを特徴とする、メモリセルのアレイを動作させる方法。 - 請求項13に記載のメモリセルのアレイを動作させる方法であって、
前記選択されたグローバルワード線対に結合されたワード線ドライバー及びワード線終端回路を用いるステップ、をさらに備え、
該ステップにより、前記選択されたグローバルワード線対に異なるバイアス状態を印加する、
ことを特徴とする、メモリセルのアレイを動作させる方法。 - 請求項13に記載のメモリセルのアレイを動作させる方法であって、
前記アレイに結合されたアドレスデコーダーを用いてローカルワード線を選択するステップ、をさらに備え、
前記アドレスデコーダーは、前記ローカルワード線内の前記第1のスイッチ及び前記第2のスイッチに結合されたローカルワード線デコーダーを含む、
ことを特徴とする、メモリセルのアレイを動作させる方法。 - 請求項12に記載のメモリセルのアレイを動作させる方法であって、
プログラムと消去とのサイクルのカウントを維持し、前記カウントがしきい値に達するときに、前記バイアス状態を印加するステップを、
さらに備える、メモリセルのアレイを動作させる方法。 - 請求項12に記載のメモリセルのアレイを動作させる方法であって、
動作中に熱アニールするために前記バイアス状態を印加するステップ、をさらに備え、
該動作において、選択されたセグメントに負の電圧が印加される、
ことを特徴とする、メモリセルのアレイを動作させる方法。 - 集積回路上のメモリを製造する方法であって、
行及び列を含むメモリセルのアレイであって、該行に沿ってセグメント化されたワード線を含むアレイを、を形成する工程と、
前記ワード線に結合されるとともに、前記セグメント化されたワード線のセグメントにバイアス電圧を接続し、熱アニールのための電流の流れを誘導する、回路部を設ける工程と、
対応する列に沿ってビット線を形成する工程と、
を備える、メモリを製造する方法。 - 請求項18に記載のメモリを製造する方法であって、
前記ワード線のセグメントはローカルワード線を含み、
前記回路部を設ける工程は、
前記ローカルワード線の端部に第1のスイッチ及び第2のスイッチを形成する工程と、
対応する行に沿って複数のグローバルワード線対を形成する工程と、
を含み、
前記グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの一方に結合される第1のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの他方に結合される第2のグローバルワード線とを含む、
ことを特徴とする、メモリを製造する方法。 - 請求項19に記載のメモリを製造する方法であって、
前記ワード線の前記セグメントはローカルワード線を含み、
前記メモリを製造する方法は、前記アレイに結合されるアドレスデコーダーを設ける工程を、さらに備え、
前記アドレスデコーダーは、前記ローカルワード線内の前記第1のスイッチ及び前記第2のスイッチに結合されて、選択されたローカルワード線を前記対応するグローバルワード線対に結合するローカルワード線デコーダーを含む、
ことを特徴とする、メモリを製造する方法。 - 請求項19に記載のメモリを製造する方法であって、
対応するグローバルワード線対に結合され、異なるバイアス状態を印加するように構成される、複数の対となっているワード線ドライバー及びワード線終端回路を設ける工程を、
さらに備える、メモリを製造する方法。 - 請求項18に記載のメモリを製造する方法であって、
前記ワード線のセグメントはローカルワード線を含み、
前記回路部を設ける工程は、
前記ローカルワード線の端部に第1のスイッチ及び第2のスイッチを形成する工程と、
対応する行に沿って複数のグローバルワード線対を形成する工程と、
を含み、
前記グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの一方に結合される第1のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの他方に結合される第2のグローバルワード線とを含み、
前記複数のグローバルワード線対において、前記第1のグローバルワード線及び前記第2のグローバルワード線は前記メモリセルのアレイの同じ側にある、
ことを特徴とする、メモリを製造する方法。 - 請求項18に記載のメモリを製造する方法であって、
前記ワード線のセグメントはローカルワード線を含み、
前記回路部を設ける工程は、
前記ローカルワード線の端部に第1のスイッチ及び第2のスイッチを形成する工程と、
対応する行に沿って複数のグローバルワード線対を形成する工程と、
を含み、
前記グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの一方に結合される第1のグローバルワード線と、前記対応する行に沿って前記所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの他方に結合される第2のグローバルワード線とを含み、
前記複数のグローバルワード線対において、前記第1のグローバルワード線は前記メモリセルのアレイの上方にあり、前記第2のグローバルワード線は前記メモリセルのアレイの下方にある、
ことを特徴とする、メモリを製造する方法。 - 請求項18に記載のメモリを製造する方法であって、
前記ワード線のセグメントはローカルワード線を含み、
前記回路部を設ける工程は、
前記ローカルワード線の端部に第1のスイッチ及び第2のスイッチを形成する工程と、
対応する行に沿って複数のグローバルワード線対を形成する工程と、
を含み、
前記グローバルワード線対は、前記対応する行に沿った所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの一方に結合される第1のグローバルワード線と、前記対応する行に沿った前記所与のローカルワード線上の前記第1のスイッチ及び前記第2のスイッチのうちの他方に結合される第2のグローバルワード線とを含み、
前記複数のグローバルワード線対において、前記第1のグローバルワード線及び前記第2のグローバルワード線は金属を含む、
請求項18に記載の製造する方法。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201261596886P | 2012-02-09 | 2012-02-09 | |
US61/596,886 | 2012-02-09 | ||
US201261603810P | 2012-02-27 | 2012-02-27 | |
US61/603,810 | 2012-02-27 | ||
US13/458,975 | 2012-04-27 | ||
US13/458,975 US8824212B2 (en) | 2011-05-02 | 2012-04-27 | Thermally assisted flash memory with segmented word lines |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2013168209A true JP2013168209A (ja) | 2013-08-29 |
JP2013168209A5 JP2013168209A5 (ja) | 2015-05-21 |
JP6099419B2 JP6099419B2 (ja) | 2017-03-22 |
Family
ID=47747405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013021507A Active JP6099419B2 (ja) | 2012-02-09 | 2013-02-06 | セグメント化されたワード線を備えた熱アシストフラッシュメモリ |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP2626903B1 (ja) |
JP (1) | JP6099419B2 (ja) |
KR (1) | KR102007272B1 (ja) |
CN (1) | CN103247337B (ja) |
TW (1) | TWI514387B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017011123A (ja) * | 2015-06-23 | 2017-01-12 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の駆動方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9666593B2 (en) | 2014-09-29 | 2017-05-30 | Sandisk Technologies Llc | Alternating refractive index in charge-trapping film in three-dimensional memory |
TWI564893B (zh) * | 2015-06-30 | 2017-01-01 | 財團法人工業技術研究院 | 記憶體控制方法及其系統 |
US9570192B1 (en) * | 2016-03-04 | 2017-02-14 | Qualcomm Incorporated | System and method for reducing programming voltage stress on memory cell devices |
US9773553B1 (en) | 2016-08-19 | 2017-09-26 | Micron Technology, Inc. | Segmented memory and operation |
US10014390B1 (en) | 2017-10-10 | 2018-07-03 | Globalfoundries Inc. | Inner spacer formation for nanosheet field-effect transistors with tall suspensions |
US11538523B2 (en) * | 2018-08-17 | 2022-12-27 | Tetramem Inc. | Crossbar array with reduced disturbance |
US11557341B2 (en) * | 2019-12-27 | 2023-01-17 | Micron Technology, Inc. | Memory array structures and methods for determination of resistive characteristics of access lines |
CN113946178B (zh) * | 2020-07-15 | 2023-04-28 | 上海江波龙微电子技术有限公司 | 存储器及其偏置电压产生电路、方法 |
WO2023077264A1 (zh) * | 2021-11-02 | 2023-05-11 | 中国科学院微电子研究所 | 一种存储单元、三维存储器及其操作方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040174728A1 (en) * | 2001-07-17 | 2004-09-09 | Yoh Takano | Semiconductor memory device |
JP2007184380A (ja) * | 2006-01-05 | 2007-07-19 | Micronics Internatl Co Ltd | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 |
WO2008067494A1 (en) * | 2006-11-29 | 2008-06-05 | Rambus Inc. | Integrated circuit with built-in heating circuitry to reverse operational degeneration |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6911704B2 (en) * | 2003-10-14 | 2005-06-28 | Advanced Micro Devices, Inc. | Memory cell array with staggered local inter-connect structure |
US7315474B2 (en) | 2005-01-03 | 2008-01-01 | Macronix International Co., Ltd | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
US7301818B2 (en) * | 2005-09-12 | 2007-11-27 | Macronix International Co., Ltd. | Hole annealing methods of non-volatile memory cells |
US7382654B2 (en) | 2006-03-31 | 2008-06-03 | Macronix International Co., Ltd. | Trapping storage flash memory cell structure with inversion source and drain regions |
US7391652B2 (en) * | 2006-05-05 | 2008-06-24 | Macronix International Co., Ltd. | Method of programming and erasing a p-channel BE-SONOS NAND flash memory |
US7646664B2 (en) * | 2006-10-09 | 2010-01-12 | Samsung Electronics Co., Ltd. | Semiconductor device with three-dimensional array structure |
US8344475B2 (en) * | 2006-11-29 | 2013-01-01 | Rambus Inc. | Integrated circuit heating to effect in-situ annealing |
KR20090037690A (ko) | 2007-10-12 | 2009-04-16 | 삼성전자주식회사 | 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 |
JP2013502647A (ja) * | 2009-08-21 | 2013-01-24 | ラムバス・インコーポレーテッド | インサイチュでのメモリのアニール |
KR101060899B1 (ko) * | 2009-12-23 | 2011-08-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 이의 동작 방법 |
-
2013
- 2013-02-04 TW TW102104283A patent/TWI514387B/zh active
- 2013-02-05 CN CN201310046386.5A patent/CN103247337B/zh active Active
- 2013-02-06 EP EP13154198.9A patent/EP2626903B1/en active Active
- 2013-02-06 JP JP2013021507A patent/JP6099419B2/ja active Active
- 2013-02-06 KR KR1020130013601A patent/KR102007272B1/ko active IP Right Grant
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040174728A1 (en) * | 2001-07-17 | 2004-09-09 | Yoh Takano | Semiconductor memory device |
JP2007184380A (ja) * | 2006-01-05 | 2007-07-19 | Micronics Internatl Co Ltd | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 |
WO2008067494A1 (en) * | 2006-11-29 | 2008-06-05 | Rambus Inc. | Integrated circuit with built-in heating circuitry to reverse operational degeneration |
US20100025811A1 (en) * | 2006-11-29 | 2010-02-04 | Gary Bronner | Integrated circuit with built-in heating circuitry to reverse operational degeneration |
JP2010511266A (ja) * | 2006-11-29 | 2010-04-08 | ラムバス・インコーポレーテッド | オペレーション上の退化を反転する内蔵型加熱回路を有する集積回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017011123A (ja) * | 2015-06-23 | 2017-01-12 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の駆動方法 |
Also Published As
Publication number | Publication date |
---|---|
EP2626903B1 (en) | 2016-09-14 |
CN103247337A (zh) | 2013-08-14 |
EP2626903A1 (en) | 2013-08-14 |
KR102007272B1 (ko) | 2019-08-05 |
KR20130092472A (ko) | 2013-08-20 |
JP6099419B2 (ja) | 2017-03-22 |
CN103247337B (zh) | 2017-06-09 |
TW201346913A (zh) | 2013-11-16 |
TWI514387B (zh) | 2015-12-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6049297B2 (ja) | ダイオードストラッピングを備えた熱アシストフラッシュメモリ | |
US9001590B2 (en) | Method for operating a semiconductor structure | |
US9214236B2 (en) | Thermally assisted flash memory with diode strapping | |
US8824212B2 (en) | Thermally assisted flash memory with segmented word lines | |
JP6099419B2 (ja) | セグメント化されたワード線を備えた熱アシストフラッシュメモリ | |
US9224474B2 (en) | P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals | |
US9343152B2 (en) | Cell array with a manufacturable select gate for a nonvolatile semiconductor memory device | |
WO2008041536A1 (fr) | Dispositif de stockage à semi-conducteurs non volatile et son procédé de fonctionnement | |
TWI487071B (zh) | 具有二極體搭接之熱輔助快閃記憶體 | |
TWI508075B (zh) | 熱協助介電電荷捕捉快閃記憶體 | |
CN103871468A (zh) | 一种具有二极管搭接的热辅助闪存的操作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150402 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150402 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160310 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160426 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20160726 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160926 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170214 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170221 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6099419 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |