TWI508075B

TWI508075B - 熱協助介電電荷捕捉快閃記憶體

Info

Publication number: TWI508075B
Application number: TW100120258A
Authority: TW
Inventors: Hang Ting Lue; Chih Ping Chen; Chih Chang Hsieh; Yi Hsuan Hsiao
Original assignee: Macronix Int Co Ltd
Priority date: 2011-06-09
Filing date: 2011-06-09
Publication date: 2015-11-11
Also published as: TW201250689A

Description

熱協助介電電荷捕捉快閃記憶體

本發明是有關於快閃記憶體技術。

快閃記憶體為非揮發性積體電路記憶體技術之一類型。典型的快閃記憶胞由以下所組成：具有由通道分離的源極和汲極之場效電晶體FET結構、由包含穿隧介電層之電荷儲存結構而從通道分離之閘極、電荷儲存層(浮動閘極或介電質)以及阻擋介電層。根據早先習知的電荷捕捉記憶體設計，稱為SONOS裝置，源極、汲極和通道係形成於矽基板(S)，穿隧介電層係由氧化矽(O)所形成，電荷儲存層係由氮化矽(N)所形成，阻擋介電層係由氧化矽(O)所形成，以及閘極包括多晶矽(S)。使用能隙工程穿隧介電質於介電電荷捕捉胞已發展了更多先進的快閃記憶體技術。一種能隙工程胞技術，稱為BE-SONOS，描述於Hang-Ting Lue等人之“Scaling Evaluation of BE-SONOS NAND Flash Beyond 20nm,2008 Symposium on VLSI technology,Digest of Papers,June 2008”以及H.T.Lue等人之“IEDM Tech.Dig.,2005,pp.547-550”。

此些先進的電荷捕捉記憶體技術相較於其他的記憶體類型，可具有受限的耐久性(endurance)和操作速率。

需要提供改善快閃記憶體之操作速率及耐久性的技術。

在此描述的一種記憶裝置包含用於熱退火此裝置上之記憶胞之介電電荷捕捉結構的來源。一種用於操作一介電電荷捕捉胞之陣列的可施加的方法包含執行讀取、程式化和抹除操作；或於讀取、程式化和抹除操作期間或是與上述操作交錯當中，熱退火在陣列中之記憶胞中之電荷捕捉結構。以下討論的實驗結果表示合適的退火操作，藉由修復於程式化和抹除週期期間所累積的損壞，可改善耐久性。舉例而言，藉由週期性地退火陣列中的記憶胞，裝置之有效耐久性可大為改善，包含達到一百萬週期或更多之耐久性週期表現。此外，藉由施加於操作期間的退火，例如於一抹除操作期間，可改善受影響的操作表現。例如於一抹除操作期間，熱退火可協助電子脫阱，並藉此改善抹除速率。

積體電路記憶體可由字元線驅動器和字元線終止電路來實行，其回應於解碼器電路及選擇性地其他控制電路，以驅動對應的字元線上的電流。此電流可導致所選擇的字元線之電阻加熱，其傳導至介電電荷捕捉結構，用以退火操作。可應用此技術及其他技術以允許退火操作之彈性的傳遞。

在此描述的技術適用於BE-SONOS記憶體技術，以及其他先進的介電電荷捕捉技術。

本技術之其他方面和優點請見以下圖式、實施方式及申請專利範圍。

本技術之實施例係參照第1至21圖詳細描述。

第1圖為於一半導體本體13內具有一源極11及一汲極12之記憶胞的簡化立體圖，半導體本體13在源極與汲極之間有一通道區。字元線10提供一閘極於本體13之通道區上。一多層介電堆疊14置於閘極與本體13之通道區之間，並作為介電電荷捕捉結構。

一種用於多層介電堆疊14之實行的技術被稱為能隙工程SONOS(BE-SONOS)電荷捕捉技術。請見例如Lue之美國專利案第7,315,474號案，如同完全闡明般在此參照而結合於此。

BE-SONOS多層介電堆疊之一範例包括一多層穿隧層於通道上。多層穿隧層之實行係使用一層氧化矽層或氮氧化矽層其在通道的中央區域之厚度少於2nm，第二層為氮化矽層其在中央區域之厚度少於3nm，及第三層包括氧化矽或氮氧化矽其在中央區域之厚度少於4nm。電荷捕捉層形成於穿隧層上，電荷捕捉層包括氮化矽其在中央區域具有大於5nm的厚度。阻擋層形成於電荷捕捉層與閘極之間，阻擋層包括一絕緣材料，其在中央區域具有大於5nm的等效氧化層厚度。在其他的實施例中，介電電荷捕捉結構可安排為穿隧層相鄰於閘極，且阻擋層相鄰於通道。

其他可選擇的記憶胞可使用不同的電荷捕捉結構，包含例如更傳統的氮化物結構；例如在Shin等人之“A Highly Reliable SONOS-type NAND Flash Memory Cell with Al2O3 or Top Oxide,”IEDM,2003(MANOS)文獻中所描述的電荷捕捉結構；例如Shin等人之“A Novel NAND-type MONOS Memory using 63nm Process Technology for a Multi-Gigabit Flash EEPROMs”,IEEE 2005文獻；以及由申請人所共同擁有且審查中之美國專利申請案第11/845,276號案，於2007年8月27日申請，如同完全闡明般在此參照而結合於此。

BE-SONOS技術，及其他介電電荷捕捉技術，可具有顯著的溫度敏感性。溫度敏感性可包含從在程式化和抹除週期期間對於結構造成的損壞藉由熱退火來恢復的能力。因此經由施行熱退火，介電電荷捕捉結構之電荷儲存特性可被復原或改善。溫度敏感性也可包含改善的表現。舉例而言，若於Fowler Nordheim(FN)穿隧期間可施加熱，於負的閘極偏壓下，可增強熱協助電子脫阱(detrapping)，且成為與電洞穿隧結合以改善抹除速率之顯著的因素。

如第1圖所示，施加熱至記憶胞的一種技術包含使用字元線中的電流而產生電阻加熱。字元線通常為沒有終止的線，或是以非常高的阻抗終止，使得字元線驅動器將字元線充電至一目標電壓而不產生顯著的電流。為了在字元線中引起電流流動，接收字元線電壓之字元線需要在某種程度上被終止以允許電流流動。此外，在負閘極電壓FN穿隧操作中，電場被引起跨過介電電荷捕捉層。因此，結合的抹除/退火操作可由引起的電流流動同時也有引起的電場來執行，以支援抹除操作。如果需要的話，在讀取和程式化操作中也可引起電流流動。當記憶體在與讀取、程式化和抹除之任務功能交錯之操作中為閒置時，也可引起電流流動。因此，可安排一電路以實現在讀取操作、程式化操作和抹除操作期間或是與上述操作交錯之退火操作。

藉由適當地引起電流流過字元線，用於一特定胞之閘極的局部溫度可被提高至高於400℃。因為閘極與介電電荷捕捉結構接觸，熱可被傳導並實現此退火。

第2圖繪示簡化的單一裝置佈局。此裝置包含經由在半導體本體中離子佈植的一源極22及一汲極23。此裝置包含一閘極29。閘極29可具有局部狹窄區域，用以局部聚集電流，而在相對的末端20、21具有較寬的區域並分離於此胞之記憶體元件。此記憶胞係形成位於閘極29與源極/汲極佈植之間的交叉點24。

如上所示，字元線驅動器25係耦合至閘極的一末端20，使用字元線驅動器25可引起退火。一字元線終止電路(其可相似於字元線驅動器)耦合至閘極的相反末端21。字元線終止電路包含一開關26，開關26可回應於位址解碼或其他控制電路，以選擇性地將字元線耦合至終止電路27，其可包含偏壓電路，以允許電流流動或適當地避免電流流動。此終止電路藉由施加一電壓差跨過此字元線來允許電流於閘極上流動。在一個例子中，終止電路可安排為於字元線之一側施加約1伏特的電壓且於另一側施加約0伏特的電壓。此造成一電流流動，並於記憶胞中引起熱，而不建立顯著的電場。在另一個例子中，終止電路可安排為於一側施加約20伏特的電壓且於另一側施加約19 伏特的電壓，造成一電流流動以引起熱同時也於記憶胞引起電場以支援程式化，包含Fowler Nordheim程式化。在另一個例子中，終止電路可安排為於一側施加約-16伏特的電壓且於另一側施加約-15伏特的電壓，造成一電流流動以引起熱同時也於記憶胞引起電場以支援抹除，包含負電場Fowler Nordheim抹除。

參照第1和2圖所描述之用於熱退火記憶胞的手段包含字元線或其他閘極結構，其具有驅動器和終止電路選擇性地控制，以引起鄰近記憶胞之介電電荷捕捉結構的電阻加熱。在其他的實施例中，使用位元線中的電流流動，熱可施加至記憶胞之介電電荷捕捉結構。此外，記憶胞可由在一具有額外的一組電阻線之陣列中來實行，此組電阻線位於介電電荷捕捉層之上或之下。舉例而言，額外的一組熱退火線可實行為相鄰於在一金屬層中的標準字元線或位於在一金屬層中的標準字元線之上，並用於加熱此胞。此外，此記憶胞可實行在包含一組位於介電電荷捕捉結構下之熱退火線的基板上。舉例而言，在絕緣層上覆矽基板的情況下，電阻可埋藏於記憶胞下，使用一經摻雜的多晶矽線來實施，例如在下方或嵌入於絕緣層內。因為字元線接近電荷捕捉結構，字元線加熱可能最有效率。然而，可使用其他結構以提供用於熱退火的手段。

快閃記憶體裝置一般而言係使用NAND或NOR架構來實行，即使其他包含例如虛擬接地架構、AND架構為已知。此NAND架構當應用於資料儲存應用時，由於其高密度及高速率而受歡迎。NOR架構更適合於其他應用，例如程式碼儲存，其隨機位元組存取是重要的。在此描述之此熱協助記憶胞可開發於NAND、NOR、虛擬接地、AND架構以及其他的組成架構中。

第3圖繪示一包含NAND串31、32之NAND架構之佈局的電路圖，NAND串31、32耦合至各自的位元線BL-1至BL-2以及分別藉由串選擇電晶體(如36)和接地選擇電晶體(如37)耦合至一共同源(CS)線35。為了圖示說明，為了NAND串31中在對應的字元線WL(i)上的目標記憶胞30之讀取，施加一讀取偏壓位準至選擇的字元線WL(i)。未選擇的字元線係以足以在最高的閥值狀態下開啟記憶胞之通過電壓(pass voltage)來驅動。在選擇的位元線上，施加一讀取偏壓。在未選擇的位元線上，位元線電壓設定為接地或一接近CS線之位準的位準。

為了使用此字元線以施加熱來用於熱退火，此陣列組成具有位於字元線相反兩末端的解碼字元線驅動器38以及解碼終止電路39。驅動器與解碼終止電路39之間的字元線之長度可視需求藉由適當地分段此陣列來組成。舉例而言，字元線驅動器/終止開關對可實行為100個位元線段、1000個位元線段，或其它長度的線段，只要適合特定的實行。解碼終止電路39選擇性地耦合字元線至偏壓電路或將字元線從偏壓電路解除耦合，使用解碼終止電路39允許在裝置操作期間低電流模式下字元線之使用，以及用於熱退火之較高電流模式下字元線之使用。此外，裝置的一些操作模式，例如讀取操作、程式化操作以及抹除操作，由字元線選擇性地耦合至終止電路，字元線可操作於高電流模式，以執行操作期間的熱退火。

第4圖為對於在此描述的快閃記憶體使用熱退火之積體電路的簡化方塊圖。積體電路410包含記憶體陣列412，係藉由在半導體基板上的電荷捕捉記憶胞來實行。字元線(或列)、接地選擇和串選擇解碼器414(包含適當的驅動器)係耦合且電性傳遞於在記憶體陣列412中沿著列而排列之字元線416以及串選擇線和接地選擇線。位元線(行)解碼器及驅動器418係耦合且電性傳遞於在記憶體陣列412中沿著行而排列之複數個位元線420，用於從記憶體陣列412中的記憶胞讀取資料以及寫入資料至記憶體陣列412中的記憶胞。位址經由匯流排422供應至字元線解碼器和串選擇解碼器414以及位元線解碼器418。選擇性地，可包含共同源線解碼器417，並用於一些記憶體操作。

在使用字元線上的電流流動以引起熱退火介電電荷捕捉結構之實施例中，字元線終止解碼器450耦合至陣列的字元線416。字元線終止解碼器450可回應於位址和控制訊號所指示或它們係於裝置之操作模式時產生，如上所討論用以選擇性地連接字元線至終止電路，或使終止電路耦合至選擇的字元線。

方塊424中的感測放大器和資料輸入結構，包含用於讀取、程式化及抹除模式之電流源，係透過資料匯流排426耦合至位元線解碼器418。從積體電路410上的輸入/輸出埠或者是從積體電路410的內部或外部之其他資料源透過資料輸入線428來供應資料至方塊424中的資料輸入結構。從方塊424中的感測放大器透過資料輸出線432來供應資料至積體電路410上的輸入/輸出埠或者至積體電路410的內部或外部之其他資料目的地。

在此例中實行的控制器434使用一偏壓安排狀態機器來控制偏壓安排供應電壓及電流源436之施加，例如用於字元線和位元線之讀取、程式化、抹除、抹除確認、程式化確認電壓或電流，此控制器434並且使用一存取控制流程來控制字元線/源線操作。控制器434包含邏輯用以允許熱退火，包含控制字元線終止解碼器450，根據一個或多個在此描述的流程以與位址解碼或其他協調。

控制器434可使用本領域習知的特殊應用邏輯電路來實行。在其他的實施例中。控制器434包括一般用途處理器，其可實行於相同的積體電路上，執行一電腦程式以控制裝置的操作。在再一其他的實施例中，可利用特殊應用邏輯電路與一般用途處理器之組合來實行控制器434。

在闡述的實施例中，積體電路410包含其他電路430，例如一般用途處理器或特殊應用電路，或是提供藉由記憶胞陣列所支持的單晶片系統(system-on-a-chip)功能之模組的組合。

一種用於實行NAND陣列的常見技術包含在半導體基板的條之間的淺溝渠隔離STI結構之使用。一系列的記憶胞實行於各個條。記憶胞包含具有N型摻雜(用於P通道裝置)或P型摻雜(用於N通道裝置)其中之一的通道區，以及在沿著具有相反導電型之條的通道區之間的源極/汲極區。電荷捕捉結構形成於通道區以上，字元線和位元線被圖案化以建立NAND胞的存取。

第5圖繪示包含在行之間的淺溝渠隔離之NAND陣列佈局，適用於在此描述的用於熱退火的裝置。在佈局中，複數個填滿絕緣材料的溝渠51-1至51-5係形成於半導體基板。半導體條52-1至52-4介於數對填滿絕緣材料的溝渠51-1至51-5例如淺溝渠隔離STI結構之間。電荷捕捉結構(未繪示)躺在半導體基板上。複數個字元線53-1至53-4形成於電荷捕捉結構之上並且相對於半導體條52-1至52-4係正交延伸。此半導體條包含複數個具有第一導電型的源極/汲極區(標記為S/D)以及複數個具有第二導電型的通道區(位於字元線以下)。

第6圖繪示第5圖之陣列沿著字元線53-2取下的剖面圖。ONONO介電電荷捕捉結構，係BE-SONOS裝置的特徵，介於字元線53-2與半導體本體中的P型井之間。垂直穿出紙面之填滿絕緣材料的溝渠51-1至51-5分隔此NAND串。此字元線可包含所示的多晶矽和矽化物的多層結構或是其他材料的組合。此材料可安排以提供電流流動期間的電阻加熱，以及用以為了熱退火至介電電荷捕捉結構的電阻加熱之傳導。

第7圖以剖面繪示以串聯排列之複數個介電電荷捕捉快閃記憶胞來形成NAND串。第7圖的剖面對應到沿著第5圖之線7-7取下的部分，沿著條52-1之NAND串。然而，第7圖繪示一串六個記憶胞連同接地選擇開關和串選擇開關，因此比起第5圖所呈現的佈局有更多的結構。

參考第7圖，記憶胞形成於半導體本體70。對於N通道記憶胞，半導體本體70可為在一半導體晶片中一較深的N型井之內的隔離的P型井。或者是，半導體本體70可由絕緣層或其他所隔離。一些實施例可利用P通道記憶胞，其中對於半導體本體之摻雜可為N型。

此複數個記憶胞係沿著一位元線方向延伸排列於一串中，此位元線方向正交於字元線。字元線82-87延伸穿過多個平行的NAND串。端子72-78係由半導體本體70中的N型區(對於N通道裝置)所形成，並且作為記憶胞的源極/汲極區。一第一開關係由一MOS電晶體所形成，此MOS電晶體具有在一接地選擇線GSL 81中之一閘極，藉由電壓VD使此電晶體導通。此第一開關連接於對應到第一個字元線82的記憶胞與由半導體本體70中的N型區所形成的接觸點71之間。接觸點71連接至共同源CS線80。一第二開關係由一MOS電晶體所形成，此MOS電晶體具有在一串選擇線SSL 88中之一閘極，藉由電壓VD使此電晶體導通。此第一開關連接於對應到最後一個字元線87的記憶胞與由半導體本體70中的N型區所形成的接觸點79之間。接觸點79連接至位元線BL 90。此第一和第二開關在闡述的實施例中為MOS電晶體，具有由例如二氧化矽所形成的閘極介電質97和98。

在此闡述中，為了簡化起見在此串中有六個記憶胞。在通常的實行中，一NAND串可包括16、32或更多記憶胞以串聯排列。對應到字元線82-87的記憶胞具有字元線與半導體本體70中的通道區之間的介電電荷捕捉結構99。此外，無接面(junction-free)之NAND快閃結構的實施例已被發展，其中端子73-77以及選擇性地端子72和78 可從此結構中省略。

在闡述的實施例中之電荷捕捉結構包括如上述之ONONO多層堆疊。如上所述，字元線係用來引起在電荷捕捉結構(例如99)中的熱，並導致熱退火以從週期性損壞恢復。此退火也可在-FN抹除期間施加以改善抹除速率。

偏壓條件繪示於第7圖中用於負閘極電壓FN(-FN)抹除操作之NAND串上。為了使用-FN穿隧而引起區塊抹除，字元線以一負抹除電壓-VE來偏壓，且位元線和共同源線以一正抹除電壓+VE或接地來偏壓，而串選擇開關以一電壓來偏壓以耦合+VE電壓至半導體本體70。此設立一電場，引起電洞從通道穿隧至介電電荷捕捉結構中的電荷捕捉層，以抹除區塊中的記憶胞。為了改善抹除表現，字元線可被終止，如在閘極結構上藉由箭頭所指示使得在區塊抹除期間電流流動。此電流流動在抹除操作期間引起熱並傳導至介電電荷捕捉結構。

其他的實施例包含複數個例如八個或六個字元線，在第一N型源極/汲極端子之間，及第二N型源極/汲極端子之間，且對於N通道裝置具有連續的P型通道結構，對於P通道裝置反之亦然。因此，在此描述的NAND陣列之實施例可包含多於一個的閘極於源極/汲極端子之間，此源極/汲極係以相反於通道的導電型之導電型來摻雜。在這其他的實施例中，個別胞藉由偏壓相鄰的字元線以一種反轉通道結構的方式來存取，對於個別閘極產生反轉源極/汲極區。請參見Hsu等人之共同擁有申請中的美國專利申請案第11/394,649號案，於2006年3月31日申請，如同完全闡明般在此參照而結合於此。

NAND串可以各種各樣的組成來實行，包含FinFET技術，淺溝渠隔離技術，垂直NAND技術及其他。請參見例如垂直NAND結構，Kim等人之歐洲專利申請號第EP 2 048 709號案，標題為“Non-volatile memory device,method of operating same and method of fabricating the same”。

第8圖為包含實行於絕緣基板上的薄膜電晶體記憶胞之記憶結構的簡化立體圖。此為在裝置設計中考慮了熱隔離之一代表性的結構，以提供更有效率的熱產生和較低的功率。在此結構中，實行了絕緣層上覆矽SOI之設計方式。絕緣層102形成於用於積體電路之基板上，提供熱和電性兩者絕緣。薄膜半導體本體101形成於絕緣層102上。源極/汲極區110和通道區109、111實行於半導體本體101中。介電電荷捕捉結構104形成於薄膜半導體本體101上。字元線係使用多層結構來實行，包含個別的多晶矽層105、106和矽化物層107、108。多晶矽/矽化物層之厚度可被減少以增加字元線的電阻，並藉此增加熱的產生。此外，實行於SOI型結構中的薄膜半導體本體101可減少記憶胞之熱吸收，允許在較低的功率產生較高的溫度。此外，可使用額外的熱絕緣技術。舉例而言，空氣間隔物以及其他熱絕緣結構可實行於區103中的字元線間。

第9至11圖繪示其他的操作方法，其中熱退火週期被調配於介電電荷捕捉記憶體裝置中。這些方法可使用例如參考第4圖所描述的控制器434來執行。

第9圖繪示用於記憶體裝置熱退火週期係交錯於任務功能操作(讀取、程式化、抹除)當中之一代表性的流程。在裝置的操作中，如方塊200所代表執行程式化/抹除週期操作。用於第9圖的方法之控制器計數程式化/抹除週期(例如藉由計數程式化操作，藉由計數抹除操作，或藉由計數程式化和抹除操作之對)(方塊201)，並監控此計數(方塊202)。若此計數尚未達到一閥值，則演算法循環至連續的計數週期。若此計數達到一閥值，則控制器施加一熱退火週期(方塊203)。此程式化/抹除週期計數和熱退火週期可施加至數組的胞，例如在基於列之一列上，在基於行之一行上，在基於區塊之一區塊上，或是適合一特定的實行而在整個陣列上。退火可一次施加至一列或行的胞，或至較大組的胞，只要適合一既定的實行之功率消耗要求及其他要求。

第10圖繪示熱退火週期係交錯於任務功能操作當中之另一個流程。在第10圖的流程中，如方塊301所表示在正常操作期間執行程式化/抹除週期操作。控制器監控一區塊抹除功能之執行，並決定一區塊抹除操作何時被完成(方塊302)。若沒有區塊抹除操作被完成，則此流程繼續監控且正常操作。若一區塊抹除操作成功地被完成，則此控制器施加一熱退火週期(方塊303)。

第11圖繪示於記憶體裝置之任務功能期間施加熱退火之一代表性的流程，在此例中為一區塊抹除。在第11圖的流程中，用於記憶體裝置之正常程式化/抹除週期係發生，如方塊400所表示。此流程決定是否有一區塊抹除之請求(方塊401)。若沒有，則此流程繼續正常操作和監控。若有一區塊抹除操作之請求，則控制器於區塊抹除操作期間終止字元線，使得熱產生電流施加至被抹除的記憶胞，或是施加熱退火(方塊402)。如上所述，此可改善抹除表現，同時允許介電電荷捕捉結構從程式化/抹除週期損壞恢復。當區塊抹除功能被完成(方塊403)，此流程返回至正常操作。

第12和13圖繪示在一實驗裝置上所進行的量測，此實驗裝置包括以75nm製造節點所製成之NAND架構BE-SONOS記憶胞，其中引起熱退火的電流是藉由順向源極/汲極退火所產生，藉由源極/汲極端與胞之半導體本體之間的接面被順向偏壓以引起電流流動。此仿效如上所述其他加熱結構之行為。在第12圖中繪示了汲極電流Id對於閘極電壓Vg的圖形。軌跡1201表示在10,000個程式/抹除週期後記憶胞的表現，繪示了在表現上有些微的劣化，假設是此週期損壞產生的結果。軌跡1202和軌跡1203分別表示在第一退火和第二退火後的表現。在退火步驟後，裝置之次閥值斜率顯著的改善，意指藉由使用熱退火抑制了介面狀態損壞(Dit)。

第13圖繪示閥值電壓Vt對於所測試的記憶胞之程式化/抹除週期之週期計數，對於退火前的10,000個週期，以及退火後的10,000個週期。此圖闡述了對於退火前的10,000個週期以及對於退火後的下10,000個週期，裝置皆表現得一樣好。

第14至16圖分別表示對於在所測試的NAND架構 BE-SONOS記憶胞上一第一組的100,000個程式化/抹除週期之閥值電壓V_T 分佈，對於熱退火後一第二組的100,000個程式化/抹除週期之閥值電壓分佈，以及對於熱退火後一第十組的100,000個程式化/抹除週期之閥值電壓分佈。在第14圖中，表示了7個圖形而無法輕易地分辨。此圖形對應到在10個週期的表現、在100個週期的表現、在1000個週期的表現、在10,000個週期的表現、在50,000個週期的表現以及在100,000個週期的表現。第14圖表示當週期計數增加至大約100，抹除狀態窗之上邊緣達到約2.3V。程式化狀態窗維持相對地恆定，具有下邊緣約於3.5V。

第15圖表示對於熱退火後第二組的100,000個週期，抹除狀態窗之上邊緣停留低於約2.6V，而程式化狀態窗停留高於約3.5V。第16圖表示對於熱退火後第十組的100,000個週期，抹除狀態窗維持低於約2.9V，而程式化狀態窗維持高於約3.4V。

第14至16圖繪示的結果表示每100,000個週期使用熱退火流程可維持裝置表現超過一百萬個週期。

第17至19圖表示頁面程式射擊計數(page program shot count)(亦即，為了在一程式中成功地程式化而所需要的程式脈衝數量、確認、再試週期演算法)與超過100,000個程式化/抹除週期之整體抹除時間變異。此些圖表示頁面程式射擊之最壞情況的軌跡、頁面程式射擊之平均數量的軌跡，以及整體抹除時間的軌跡。第17圖表示對於第一組的100,000個週期之表現。第18圖表示對於熱退火後第二組的100,000個週期之表現。第19圖表示對於熱退火之第十組的100,000個週期之表現。此些圖繪示了於熱退火後，在第十組的100,000個P/E週期後，程式化/抹除週期情況係幾乎完全地恢復，表現超過一百萬個週期之耐久性。

第20圖繪示對於一BE-SONOS記憶胞有熱退火和沒有熱退火的抹除表現，此記憶胞具有一多層穿隧層包括1.3nm的二氧化矽、2nm的氮化矽及3.5nm的二氧化矽，一電荷捕捉結構包括7奈米的氮化矽，以及一阻擋層包括8.5nm的氧化矽。-17伏特之-FN抹除偏壓施加穿過裝置之閘極和本體。在這些條件下對於閥值電壓V_TH 從5V降至約0V於25℃時的抹除時間為接近1秒。於一提升的溫度於250℃，在這些條件下的抹除時間掉至約11毫秒。因此，第20圖表示於抹除操作期間施加熱退火可改善抹除表現。

第21圖繪示單位為秒的退火時間對於q/(kT)之阿瑞尼氏圖(Arrhenius plot)，表示BE-SONOS裝置中用於熱協助抹除操作之預估退火時間。圖中表示了三個軌跡，其中最上面的軌跡假設1.2電子伏特的活化能Ea，中間的軌跡假設1.5電子伏特的活化能，及下面的軌跡假設1.8電子伏特的活化能。此外，為了計算，假設根據實驗恢復所需的退火時間於250℃約兩小時。根據在圖形中所示的計算，於溫度為600℃，所需的退火時間將僅有幾個毫秒，且因此適用於當前快閃記憶體規格之抹除速率要求之內。可使用在此描述的電阻加熱來達到差不多600℃的溫度。

以上已描述了熱協助電荷捕捉記憶體。此技術適用於具有NAND架構之快閃裝置，亦適用於使用其他架構之裝置。使用電阻加熱可產生用於熱退火之熱，此電阻加熱係由例如在字元線中的電流流動所造成，以一種容易實行於積體電路裝置中的方式。藉由施加熱退火操作，可達成改善的耐久性及/或增加抹除次數。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、53-1、53-2、53-3、53-4、82、83、84、85、86、87、416、WL(0)、WL(i-1)、WL(i)、WL(i+1)、WL(N-2)、WL(N-1)‧‧‧字元線

11、22‧‧‧源極

12、23‧‧‧汲極

13、70‧‧‧半導體本體

14‧‧‧多層介電堆疊

20、21‧‧‧閘極相對的兩末端

24‧‧‧交叉點

25‧‧‧字元線驅動器

26‧‧‧字元線終止電路之開關

27‧‧‧終止電路

29‧‧‧閘極

30‧‧‧目標記憶胞

31、32‧‧‧NAND串

35、80、CS LINE‧‧‧共同源線

36‧‧‧串選擇電晶體

37‧‧‧接地選擇電晶體

38‧‧‧解碼字元線驅動器

39‧‧‧解碼終止電路

51-1、51-2、51-3、51-4、51-5‧‧‧填滿絕緣材料的溝渠

52-1、52-2、52-3、52-4‧‧‧半導體條

71、79‧‧‧接觸點

72、73、74、75、76、77、78‧‧‧端子

81、GSL‧‧‧接地選擇線

88、SSL‧‧‧串選擇線

90、420、BL-1、BL-2‧‧‧位元線

97、98‧‧‧閘極介電質

99、104‧‧‧介電電荷捕捉結構

101‧‧‧薄膜半導體本體

102‧‧‧絕緣層

103‧‧‧區

105、106‧‧‧多晶矽層

107、108‧‧‧矽化物層

110、S/D‧‧‧源極/汲極區

109、111‧‧‧通道區

200、301、400‧‧‧程式化/抹除週期

201‧‧‧計數程式化/抹除週期

202‧‧‧N個程式化/抹除週期

203、303‧‧‧施加退火週期

302、403‧‧‧區塊抹除被完成

401‧‧‧區塊抹除

402‧‧‧於區塊抹除操作期間終止字元線

410‧‧‧積體電路

412‧‧‧記憶體陣列

414‧‧‧字元線(或列)、接地選擇和串選擇解碼器(包含驅動器)

417‧‧‧共同源線解碼器

418‧‧‧位元線(行)解碼器及驅動器

422‧‧‧匯流排

424‧‧‧感測放大器和資料輸入結構

426‧‧‧資料匯流排

428‧‧‧資料輸入線

430‧‧‧其他電路

432‧‧‧資料輸出線

434‧‧‧控制器

436‧‧‧偏壓安排供應電壓及電流源

450‧‧‧字元線終止解碼器

1201、1202、1203‧‧‧軌跡

checkboard、CKB‧‧‧檢查盤

E‧‧‧電場

Ea‧‧‧活化能

EV‧‧‧抹除閘極電壓

Id‧‧‧汲極電流

PV‧‧‧程式化閘極電壓

STI‧‧‧淺溝渠隔離

VD‧‧‧電晶體導通電壓

VE‧‧‧抹除電壓

Vg‧‧‧閘極電壓

V_TH 、V_T ‧‧‧閥值電壓

第1圖為安排用於熱退火操作之一介電電荷捕捉記憶胞的簡化立體圖。

第2圖為安排用於熱退火操作之一介電電荷捕捉記憶胞的簡化佈局圖。

第3圖為安排用於熱退火操作之一共同源型式NAND型記憶體陣列的示意圖。

第4圖為安排用於熱退火操作之一積體電路記憶體的方塊圖。

第5圖為記憶胞之NAND陣列的佈局視圖，包含在行之間填滿絕緣材料的溝渠，以及離子佈植的側邊小區域。

第6圖為如第5圖之一NAND陣列其使用N通道裝置沿著一字元線取下的剖面圖。

第7圖為一NAND串的簡化剖面視圖，其係正交於一穿過胞通道的字元線而取下，包含頂部和底部的選擇電晶體。

第8圖繪示安排用於熱退火操作之記憶胞的其他結構，包含介電電荷捕捉記憶胞安排於薄膜半導體本體上，用以熱隔離。

第9圖為用於施加熱退火週期之一控制順序的簡化流程圖。

第10圖為用於施加熱退火週期之另一控制順序的簡化流程圖。

第11圖為用於施加熱退火週期之再另一控制順序的簡化流程圖。

第12圖為汲極電流對於控制閘極電壓的圖形，表示施加熱退火之實驗結果。

第13圖為閥值電壓對於程式化/抹除週期計數的圖形，表示施加熱退火之實驗結果。

第14圖為在一第一週期順序後用於程式化和抹除胞之閥值電壓分佈的圖形。

第15圖為熱退火後在一第二週期順序後用於程式化和抹除胞之閥值電壓分佈的圖形。

第16圖為在十個週期和退火順序後用於程式化和抹除胞之閥值電壓分佈的圖形。

第17圖為表示在一第一週期順序後程式化和抹除狀況的圖形。

第18圖為表示熱退火後在一第二週期順序後程式化和抹除狀況的圖形。

第19圖為表示在十個週期和退火順序後程式化和抹除狀況的圖形。

第20圖表示於室溫及於提升的溫度用於一電荷捕捉記憶胞的抹除表現。

第21圖為用於電荷捕捉記憶胞歷經及抹除操作之預估退火時間的圖形。

30‧‧‧目標記憶胞

31、32‧‧‧NAND串

35‧‧‧共同源線

36‧‧‧串選擇電晶體

37‧‧‧接地選擇電晶體

38‧‧‧解碼字元線驅動器

39‧‧‧解碼終止開關

BL-1、BL-2‧‧‧位元線

CS線‧‧‧共同源線

GSL‧‧‧接地選擇線

SSL‧‧‧串選擇線

WL(0)、WL(i-1)、WL(i)、WL(i+1)、WL(N-2)、WL(N-1)‧‧‧字元線

Claims

一種記憶體，包括：多數個記憶胞之一陣列，包含複數個字元線和複數個位元線，該陣列中之該些記憶胞具有複數個介電電荷捕捉結構，每一介電電荷捕捉結構包含一穿隧層、一電荷捕捉層及一阻擋層，其中該穿隧層包含一厚度少於2nm之第一層、一厚度少於3nm之第二層以及一厚度少於4nm之第三層，該第一層為氧化矽或氮氧化矽，該第二層為氮化矽，該第三層包括氧化矽或氮氧化矽；一控制電路，耦合至該陣列安排用以控制讀取、程式化和抹除操作；以及一手段，係耦合至該陣列，用以熱退火在該陣列中之該些記憶胞中之該些介電電荷捕捉結構。
如申請專利範圍第1項所述之記憶體，其中該手段包含電路以產生電流於該陣列中之複數個所選擇的字元線，藉此在該些記憶胞中產生用以該退火之熱。
如申請專利範圍第1項所述之記憶體，其中該手段包含複數個字元線驅動器以及複數個字元線終止電路，該些字元線終止電路回應於一解碼器電路以驅動一電流於對應的該些字元線上。
如申請專利範圍第1項所述之記憶體，該控制電路包含邏輯以允許於一區塊抹除期間熱退火之該手段。
如申請專利範圍第1項所述之記憶體，該控制電路包含邏輯以允許於程式化操作、讀取操作和抹除操作期間或是與上述操作交錯當中熱退火之該手段。
如申請專利範圍第1項所述之記憶體，該控制電路包含邏輯以維持程式化和抹除週期之一計數，且當該計數達到一閥值，允許用於熱退火之該手段。
如申請專利範圍第1項所述之記憶體，該控制電路包含邏輯以於抹除操作期間允許用於熱退火之該手段，其中一負電壓施加至複數個所選擇的字元線。
一種記憶體，包括：多數個記憶胞之一陣列，包含複數個字元線和複數個位元線，該陣列中之該些記憶胞具有複數個介電電荷捕捉結構，每一介電電荷捕捉結構包含一穿隧層、一電荷捕捉層及一阻擋層，其中該穿隧層包含一厚度少於2nm之第一層、一厚度少於3nm之第二層以及一厚度少於4nm之第三層，該第一層為氧化矽或氮氧化矽，該第二層為氮化矽，該第三層包括氧化矽或氮氧化矽；一位址解碼器，耦合至該陣列；一控制電路，耦合至該陣列安排用以控制讀取、程式化和抹除操作；以及複數個字元線驅動器和複數個字元線終止電路，耦合至該陣列中之該些字元線，並回應於該控制電路及該位址解碼器以施加電流至複數個所選擇的字元線。
如申請專利範圍第8項所述之記憶體，該控制電路包含邏輯以控制該些字元線驅動器和該些字元線終止電路，以於一區塊抹除期間引起電流流動於該些選擇的字元線中。
如申請專利範圍第8項所述之記憶體，該控制電路包含邏輯以控制該些字元線驅動器和該些字元線終止電路，以於讀取、程式化和抹除操作期間或是與上述操作交錯當中，引起電流流動於該些選擇的字元線中。
如申請專利範圍第8項所述之記憶體，該控制電路包含邏輯以控制該些字元線驅動器和該些字元線終止電路，以於抹除操作期間引起電流流動於該些選擇的字元線中，其中一負電壓係施加至該些選擇的字元線。
如申請專利範圍第8項所述之記憶體，該控制電路包含邏輯以維持程式化和抹除週期之一計數，且當該計數達到一閥值，控制該些字元線驅動器和該些字元線終止電路以引起電流流動於該些選擇的字元線中。
如申請專利範圍第1項或第8項所述之記憶體，其中該陣列係安排於一NAND架構中。
如申請專利範圍第1項或第8項所述之記憶體，其中在該陣列中之該些記憶胞包括在一絕緣基板上的複數個半導體本體。
一種操作複數個記憶胞之一陣列的方法，該些記憶胞包含複數個字元線和複數個位元線，在該陣列中之該些記憶胞具有複數個介電電荷捕捉結構，每一介電電荷捕捉結構包含一穿隧層、一電荷捕捉層及一阻擋層，其中該穿隧層包含一厚度少於2nm之第一層、一厚度少於3nm之第二層以及一厚度少於4nm之第三層，該第一層為氧化矽或氮氧化矽，該第二層為氮化矽，該第三層包括氧化矽或氮氧化矽，該方法包括：執行讀取、程式化及抹除操作；以及於讀取、程式化和抹除操作期間或是與上述操作交錯當中，熱退火在該陣列中之該些記憶胞中之該些介電電荷捕捉結構。
如申請專利範圍第15項所述之方法，包含施加電流至在該陣列中之該些字元線，以引起用於該退火之熱。
如申請專利範圍第15項所述之方法，包含於一區塊抹除期間施加電流至所選擇的字元線，以引起用於該退火之熱。
如申請專利範圍第15項所述之方法，包含於程式化操作、讀取操作及抹除操作中之至少一個的期間執行該熱退火。
如申請專利範圍第15項所述之方法，包含維持程式化和抹除週期之一計數，且當該計數達到一閥值，執行該熱退火。
如申請專利範圍第15項所述之方法，包含於抹除操作期間執行該熱退火，其中施加一負電壓至所選擇的字元線。