KR102318742B1 - 메모리에서의 임계 전압 보상 - Google Patents

메모리에서의 임계 전압 보상 Download PDF

Info

Publication number
KR102318742B1
KR102318742B1 KR1020187031249A KR20187031249A KR102318742B1 KR 102318742 B1 KR102318742 B1 KR 102318742B1 KR 1020187031249 A KR1020187031249 A KR 1020187031249A KR 20187031249 A KR20187031249 A KR 20187031249A KR 102318742 B1 KR102318742 B1 KR 102318742B1
Authority
KR
South Korea
Prior art keywords
memory
threshold voltage
memory cell
cell
value
Prior art date
Application number
KR1020187031249A
Other languages
English (en)
Other versions
KR20180122468A (ko
Inventor
바이올란트 모쉬아노
토마소 발리
지오반니 나소
비샬 사린
윌리엄 헨리 라드크
데오도르 티. 페크니
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20180122468A publication Critical patent/KR20180122468A/ko
Application granted granted Critical
Publication of KR102318742B1 publication Critical patent/KR102318742B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

전하 저장 메모리 내의 임계 전압들은 예컨데, 보다 신뢰성있는 동작을 제공하기 위해 그리고 인접 전하 저장 요소들 및 기생 결합과 같은 인자들의 영향을 감소시키기 위해서 임계 전압 배치에 의해 제어된다. 인접 프로그램된 “어그레서” 메모리 셀들에 대한 임계 전압의 사전 보상 또는 사후 보상은 플래시 메모리 시스템 내의 임계 전압 불확실성을 감소시킨다. 룩업 테이블과 같은 데이터 구조를 갖는 버퍼를 사용하는 것은 예컨데, 보다 신뢰성있는 동작을 제공하기 위해서 멀티 레벨 셀 플래시 메모리 내의 데이터 상태들의 분포가 조정될 수 있게 하는 프로그램가능 임계 전압 분포들을 제공한다.

Description

메모리에서의 임계 전압 보상 {THRESHOLD VOLTAGE COMPENSATION IN A MEMORY}
우선권 출원
본 출원은 2011년 8월 26일자로 출원된 미국 출원 제13/219,439호의 우선권 이득을 주장하며, 미국 출원은 본 명세서에 그의 전체가 참고문헌으로 포함되어 있다.
다양한 컴퓨터 시스템들 및 전자 디바이스들은 휘발성이 아닌 메모리를 사용하거나, 전력이 연결이 끊어질 때 그것이 저장한 데이터를 손실하지 않는다. 이러한 비휘발성 메모리들은 전자적으로 재프로그램되고, 판독되며, 소거될 수 있으며, 디지털 오디오 플레이어들의 음악, 디지털 카메라들의 사진들, 및 휴대 전화들의 구성 데이터와 데이터를 저장하는데 편리하다. 그러한 메모리는 그것이 재프로그램되기 전에 데이터의 블록의 내용을 소거하기 위해 플래시 동작이 사용되기 때문에 부분적으로 지정되는, 플래시 메로리로 통상 알려진 디바이스들을 포함하고, 컴팩트플래시 메모리 카드들, USB 플래시 메모리 드라이브들, 및 다른 그러한 디바이스들과 같은 제품들에 소비자의 사용을 위해 패키지된다.
플래시 메모리는 다수의 셀들을 포함하며, 그의 각각은 전형적으로 정보의 단일 이진 숫자 또는 비트를 저장한다. 전형적인 플래시 메모리 셀은 메모리 셀의 소스 영역과 드레인 영역 사이의 전기 전도를 제어하는 부동 게이트 또는 전하 트랩과 같은 전기 절연 전하 저장 구조를 갖는 전계 효과 트랜지스터를 포함한다. 데이터는 전하 저장 구조 상에 저장되는 전하, 및 소스 영역과 드레인 영역 사이에서 관측되는 전도도의 최종 변화에 의해 표시된다.
전하 저장 구조는 메모리 셀의 소스 및 드레인 영역들로부터 제어 게이트를 분리한다. 전하 저장 구조 상에 저장되는 전자들은 제어 게이트로부터 절연되고 절연 산화물 층에 의한 드레인 및 소스는 제어 게이트에 의해 생성되는 전계를 부분적으로 상쇄하거나 수정하여, 메모리 셀의 실효 임계 전압(Vt)의 변화를 야기한다. 메모리 셀은 지정된 전압을 제어 게이트 상에 배치함으로써 판독될 때, 디바이스의 소스 및 드레인 사이의 전기적 임피던스는 전하 저장 구조 상의 전하의 존재 및 메모리 셀의 실효 Vt 또는 임계 전압에 따라, 전류가 흐르는 것을 허용하거나 허용하지 않을 것이다. 임계 레벨보다 높은 전류의 존재 또는 부재가 감지되고, 메모리 셀의 프로그램된 상태를 결정하기 위해 사용될 수 있어, 1 또는 제로 값과 같은 특정 데이터 값이 판독되는 것을 야기한다.
일부 플래시 메모리 셀들은 플래시 메모리 셀을 프로그램하고 판독할 시에 다수의 임계 전압들을 사용함으로써 셀 당 하나보다 많은 비트의 정보를 저장하고, 종종 멀티 레벨 메모리 셀들로 지칭될 수 있다. 예를 들어, 3개의 상이한 임계 전압을 갖는 멀티 레벨 메모리 셀은 4개의 상태 중 어느 하나에 있도록 프로그램됨으로써, 셀 당 2 비트의 데이터를 저장하고 메모리 셀에 저장될 수 있는 데이터의 양을 두배로 할 수 있다.
메모리 셀들은 전형적으로 행들 및 열들의 2차원 어레이로 배열되며, 행들은 종종 워드 라인으로 칭해지는 액세스 라인을 통해 결합되고, 열들은 종종 비트 라인으로 칭해지는 데이터 라인을 통해 결합된다. 워드 라인들 및 비트 라인들은 판독을 위한 특정 메모리 셀들을 선택하거나 기록 또는 프로그래밍을 위한 워드들 및 비트들을 선택하기 위해 데이터 판독 및 기록 기능들 동안 사용된다. 그러한 판독 및 기록 기능들 동안, 도체들 뿐만 아니라 절연체들의 유도된 전계 또는 자계, 용량성 결합, 및 유한 저항과 같은 인자들은 비트 라인들과 워드 라인들 사이에 원하지 않은 결합 또는 간섭을 야기할 수 있다.
메모리 셀들 자체는 메모리 컨트롤러와 적절한 동작 및 통신을 위해 메모리 셀에 결합되는 비트 라인들 및 워드 라인들의 저항 및 커패시턴스를 더 받는다. 전하 저장 구조와, 소스 및 드레인 사이의 전도 영역 사이의 산화물 층 두께의 변화와 같은 디바이스 특징들은 그러한 메모리 셀의 임계 전압 및 다른 동작 파라미터들의 변화를 야기할 수도 있다. 또한, 메모리 어레이 내의 메모리 셀들의 가까운 물리적 근접은 전하 저장 구조들 사이의 결합을 야기하여, 메모리 셀들의 동작에 영향을 더 미칠 수 있다. 이것들과 같은 인자들은 상이한 상태들의 수가 증가함에 따라 상이한 데이터 상태들 사이의 차이가 정확히 구별되는 것이 더 어려워지므로, 메모리 셀 당 하나보다 많은 임계 전압을 갖는 멀티 레벨 플래시 메모리들에서 훨씬 더 중요할 수 있다.
도 1은 본 발명의 일부 실시예들을 실시하기 위해 사용될 수 있는 바와 같이, 전형적인 비휘발성 메모리 셀의 단면도이다.
도 2는 본 발명의 일부 대표적인 실시예들에 따른 NAND 플래시 메모리 구성 내의 비휘발성 메모리 셀들의 전형적인 스트링의 개략도이다.
도 3은 본 발명의 일부 대표적인 실시예들에 따른 전압 램프 구동 비휘발성 메모리의 개략도이다.
도 4는 본 발명의 일부 대표적인 실시예들에 따른 비휘발성 메모리 셀들 및 상응하는 하드 상태 판독 데이터의 어레이에 대한 임계 전압 분포들을 도시한다.
도 5는 본 발명의 일부 대표적인 실시예들에 따른 메모리 셀 판독 동작의 출력을 결정하기 위해 하드 상태 및 소프트 상태 데이터의 사용을 도시하는 테이블이다.
도 6은 본 발명의 일부 대표적인 실시예들에 따른 인접 어그레서 프로그램된 메모리 셀들의 수에 기초한 소프트 비트 결정을 도시하는 테이블이다.
도 7은 본 발명의 일부 대표적인 실시예들에 따른 멀티 비트 버퍼들에 결합되는 메모리의 짝수 및 홀수 페이지들을 도시하는 개략도이다.
도 8은 본 발명의 일부 대표적인 실시예들에 따른 하드 및 소프트 메모리 상태 데이터를 저장하기 위해 멀티 비트 버퍼의 사용을 도시하는 블록도이다.
도 9는 본 발명의 일부 대표적인 실시예들에 따른 멀티 레벨 비휘발성 메모리 시스템의 블록도이다.
도 10은 본 발명의 일부 대표적인 실시예들에 따른 비휘발성 메모리 셀 및 인접 어그레서 비휘발성 메모리 셀들의 도면이다.
도 11은 본 발명의 일부 대표적인 실시예들에 따른 프로그램된 비휘발성 메모리 셀들의 임계 전압 변화를 감소시키기 위해 소프트 상태 어그레서 프로그래밍 데이터의 사용을 예시하는 임계 전압 도면이다.
도 12는 본 발명의 일부 대표적인 실시예들에 따른 비휘발성 메모리 셀 및 인접 어그레서 비휘발성 메모리 셀들의 개략도이다.
도 13은 본 발명의 일부 대표적인 실시예들에 따른 디지털 신호 램프 비휘발성 메모리의 개략도이다.
도 14는 본 발명의 일부 대표적인 실시예들에 따른 프로그램가능 임계 전압들을 인에이블링하는 변환 테이블을 포함하는 디지털 신호 램프 비휘발성 메모리의 개략도이다.
본 발명의 대표적인 실시예들의 이하의 상세한 설명에서, 도면들 및 예시들로서 본 발명의 특정 대표적인 실시예들이 참조된다. 이러한 예들은 당해 기술에서 통상의 기술자들이 본 발명을 실시할 수 있게 하도록 충분히 상세하게 설명되고, 본 발명이 다양한 목적들 또는 실시예들에 어떻게 적용될 수 있는지를 예시하는 역할을 한다. 본 발명의 다른 실시예들이 존재하고 본 발명의 범위 내에 있으며, 논리적, 기계적, 전기적, 및 다른 변경들은 본 발명의 주제 또는 범위로부터 벗어나는 것 없이 이루어질 수 있다. 그러나, 그것들이 포함되는 대표적인 실시예들에 필수적인 본 발명의 다양한 실시예들의 특징들 또는 제한들은 본 발명의 다른 실시예들 또는 본 발명을 전체로서 제한하지 않고, 본 발명, 그것의 요소들, 동작, 및 응용에 대한 임의의 참조는 본 발명을 전체로서 제한하는 것이 아니라 그러한 대표적인 실시예들을 정의하는 역할만을 한다. 그러므로, 이하의 상세한 설명은 본 발명의 다양한 실시예들의 범위를 제한하지 않으며, 범위는 첨부된 청구항들에 의해서만 정의된다.
도 1은 기본 구조를 EEPROM(electronically erasable programmable memory)과 공유하는 전형적인 비휘발성 메모리 셀의 일 예를 예시한다. 소스(101) 및 드레인(102)은 p-형 반도체 재료와 같은 기판(103) 상에 형성된다. 소스, 드레인, 및 기판은 일부 실시예들에서 실리콘으로 형성되며, 도펀트는 전자 농도를 실리콘에서 증가시키기 위해 인, 비소, 또는 안티몬과 같은 5개의 원자가 전자를 갖거나 도펀트는 정공 농도를 증가시키기 위해 붕소, 갈륨, 인듐, 또는 알루미늄과 같은 3개의 원자가 전자를 갖는다. 도펀트들은 전형적으로 원하는 정공 또는 전자 농도를 반도체 재료에서 생성하기 위해 적은 조절된 양으로 첨가되어, 소스(101) 및 드레인(102)에서와 같이 전자들의 과잉이 존재하면 n-형 재료를 야기하고, 기판 재료(103)에서와 같이 정공들의 과잉이 존재하면 p-형 재료를 야기한다.
산화 실리콘(SiO2)과 같은 절연체 재료는 절연 층(104)을 형성하기 위해 사용되며, 이는 금속 또는 전도성 폴리실리콘과 같은 도체로 제조되는 부동 게이트(105), 및 전도성 재료로 유사하게 형성되는 제어 게이트(106)와 같은 전하 저장 구조를 절연 층 내에 내장한다. 부동 게이트(105)는 메모리 셀의 다른 전도성 요소에 직접 전기적으로 결합되는 것이 아니라, 절연 재료(104)에 “부동”되어 있다. 부동 게이트는 10 나노미터와 같은 제어되는 두께의 얇은 절연 층에 의해 소스(101)와 드레인(102) 사이의 p-형 기판 재료(103)의 영역으로부터 분리된다.
동작 중에, 부동 게이트(105)는 메모리 셀의 다른 구성요소들로부터 그것의 전기적 절연으로 인해 전하를 저장할 수 있다. 전하 레벨을 부동 게이트(105) 상에 프로그래밍하거나 소거하는 것은 파울러 노드하임 터널링으로 공지된 터널링 공정을 통해 수행될 수 있으며, 전자들은 기판(103)으로부터 부동 게이트(105)를 분리하는 산화물 층을 통해 터널링된다. 대부분의 플래시 메모리 셀들은 기록, 판독, 및 소거 동작들을 수행하기 위해 사용되는 메모리 셀들 또는 회로조직의 배열에 기초하여, NOR 플래시 또는 NAND 플래시로 분류된다.
데이터 비트를 NOR 플래시 메모리 셀에 프로그램하거나 전하를 그것의 부동 게이트 상에 저장하기 위해, 소스(101)는 접지될 수 있고 6 볼트와 같은 공급 전압은 드레인(102)에 인가될 수 있다. 일 실시예에서, 드레인 전압은 기록될 비트를 식별하기 위해 사용되는 비트 라인을 통해 인가된다. 12 볼트와 같은 더 높은 전압은 또한 제어 게이트(106) 상에 위치되어, 반전 영역이 양전하 제어 게이트에 전자들의 흡인으로 인해 p-형 기판에 형성되게 한다. p-형 재료 내의 반전 영역과 결합하는 소스와 드레인 사이의 전압 차이는 p-형 기판(103)의 반전 영역을 통해 소스(101)와 드레인(102) 사이에 상당한 전자 흐름을 야기하여, 106에서 전자들의 운동 에너지 및 제어 게이트 전압에 의해 생성되는 전계는 절연체를 가로질러 그리고 부동 게이트(105) 위에 고에너지 또는 “핫” 전자들의 파울러 노드하임 터널링을 야기한다.
그것에 의해 부동 게이트는 소스(101)와 드레인(102) 사이의 기판(103)의 영역 상에서 임의의 제어 게이트 양전하의 효과에 대응하는 음전하를 채택하여, 워드 라인을 통해 제어 게이트(106)에 인가되어야 하는 메모리 셀의 임계 전압을 상승시켜 p-형 기판 재료(103) 내의 반전 영역을 가로질러 전도를 야기한다. 다시 말하면, 워드 라인의 전압은 판독 동작 동안 5 볼트와 같은 고전압으로 제공될 때, 셀은 기록 동작 동안 부동 게이트(105) 상에 저장되는 전자들의 결과로서 더 높은 임계 전압 때문에 턴 온되지 않을 것이다. 제어 게이트에 인가되는 판독 전압은 소거된 메모리 셀의 임계 전압(Vt)보다 더 크지만, 기록되었던 셀의 기판(103) 반전 영역을 가로질러 전도를 허용하기에 충분히 크지 않다.
NAND 플래시 메모리 셀을 프로그램하거나 기록하기 위해, 도 1의 메모리 셀의 소스(101) 및 드레인(102)은 접지될 수 있고, 제어 게이트(106)는 아마 20 볼트의 전압으로 제공될 수 있다. 이러한 전압은 NOR 플래시 방법들을 사용하여 동일한 메모리 셀을 프로그램하기 위해 사용되는 12 볼트 제어 게이트 전압보다 상당히 더 크다, 왜냐하면 더 높은 전압은 메모리 셀의 소스와 드레인 사이에서 “핫” 전자들의 부재를 보상하기 때문이다.
전형적인 NOR 플래시 메모리 회로조직을 사용하여 메모리 셀을 소거하기 위해, 전자들의 유사한 터널링은 부동 게이트(105)로부터 메모리 셀의 소스(101)로 발생할 수 있다. 소스(101)는 일부 실시예들에서 소거 성능을 개선하기 위해 드레인보다 더 깊게 확산된다. 12 볼트와 같은 양의 전압이 소스(101)에 인가될 수 있고, 제어 게이트(106)는 접지될 수 있으며, 드레인(102)은 일 예에서 소거 동작을 수행하기 위해 분리된 채 방치될 수 있다. 소스(101) 상의 큰 양의 전압은 음전하 전자들을 흡인하여, 그들이 절연 층(104)을 통해 터널링되고 부동 게이트(105)를 떠난다. 소거 동작 동안 소스와 드레인 사이에 매우 적은 전류 흐름이 있기 때문에, 소거 동작을 수행하는 것은 매우 적은 전류를 취하고 비교적 적은 전력을 소모한다.
NAND 메모리 구성들에 종종 사용되는 다른 대표적인 메모리 셀 소거 동작에서, 소스(101) 및 드레인(102)은 부동되어 있는 상태로 방치될 수 있지만, 기판 재료(103)은 20 볼트와 같은 높은 양의 전압으로 제공될 수 있어, 음전하 전자들을 흡인하고 그들이 부동 게이트(105)로부터 산화물 절연 층(104)을 통해 기판 재료(103)로 터널링되게 한다. 이러한 방법은 때때로“채널 소거”로 공지되어 있다, 왜냐하면 채널 기판 재료(103)는 부동 게이트로부터 전자들을 수용하기 때문이다.
도 1의 것과 같은 메모리 셀들은 도 2에 도시된 바와 같이, 워드 라인들로 알려진 액세스 라인들, 및 비트 라인들로 알려진 데이터 라인들을 통해 어드레스가 지정되는 어레이들로 종종 배열된다. 도 2는 단일 비트 라인에 결합되는 NAND 플래시 메모리 어레이의 일부를 도시하며, 비트 라인에 도시된 메모리 셀들 각각은 워드 라인을 통해 더 선택가능하다.
비트 라인(201)은 이러한 대표적인 메모리 셀들(0-31)에서 포함하는 워드 라인들(202)에 결합되는 일련의 전하 저장 메모리 셀들에 결합된다. 일련의 메모리 셀들은 일련의 다른 측면 상에서 소스 라인(203)에 연결되고, 각각의 라인 선택 트랜지스터들(204)에 의해 소스 라인(203) 및 비트 라인(201)으로부터 선택적으로 분리될 수 있다.
판독 동작을 수행하기 위해, 선택된 메모리 셀(202)의 워드 라인 및 따라서 제어 게이트는 낮지만 양의 전압 레벨에서 유지될 수 있는 한편 선택되지 않은 메모리 셀들의 워드 라인들은 개별 메모리 셀들의 전하 저장 구조들 상에 있을 수 있는 임의의 전하에 관계없이 선택되지 않은 메모리 셀들이 전도되게 하기 위해 충분히 높은 전압으로 제공될 수 있다. 선택된 메모리 셀은 하전되지 않은 전하 저장 구조를 가지면, 그것은 제어 게이트 상의 낮은 양의 전압 레벨의 결과로서 활성화될 것이지만, 전하 저장 구조가 음전하를 가지면, 그것은 셀이 전도되지 않도록 제어 게이트에 인가되는 낮은 양의 전압보다 높은 메모리 셀(202)의 임계 전압을 상승시킬 것이다. 그러므로, 메모리 셀의 전하 저장 구조의 상태는 비트 라인(201)과 소스 라인(203) 사이의 전도도 또는 전류 흐름을 감시함으로써 결정될 수 있다.
기록 동작을 수행하기 위해, 비트 라인(201) 및 소스 라인(203)은 전형적으로 라인 선택 트랜지스터들(204)이 스트링을 접지된 비트 라인(201) 및 소스 라인(203)에 결합하는 것을 통해 접지된다. 그러므로, 선택 트랜지스터들(204)의 게이트들은 트랜지스터들이 전도되도록 전압 소스에 다시 결합된다. 기록되지 않는 메모리 셀들의 제어 게이트들은 메모리 셀들이 10 볼트와 같은 그들의 저장된 전하들에 관계없이 전도되게 하도록 충분히 높은 전압으로 제공된다. 선택된 메모리 셀(202)의 제어 게이트는 20 볼트와 같은 충분히 더 높은 전압에 결합된다. 선택된 메모리 셀의 제어 게이트에 인가되는 전압은 채널 내의 반전 영역의 형성 및 20 볼트 신호에 결합되는 양전하 제어 게이트에 전자들의 흡인으로 인한 전자들의 터널링을 야기한다. 채널 재료 내의 반전 영역과 결합하는 접지된 소스 및 드레인은 메모리 셀의 반전 영역 내의 터널링을 위한 전자들의 연속적 소스를 제공하여, 전하 저장 구조 위에 터널링되는 전자들은 접지된 비트 라인 및 소스 라인들로부터의 전자들로 대체될 수 있다.
전자들이 산화물 층을 통해 전하 저장 구조 위에 터널링되므로, 제어 게이트와 결합하는 전계로 인한 전하 저장 구조의 양의 전위가 감소함으로써, 전하 저장 구조와 채널 내의 전도 반전 영역 사이의 전압 차이를 감소시키고 전하 저장 구조 위에서 전자들의 터널링을 느리게 한다. 그러므로, 전하 저장 구조 상의 전자들의 저장은 어느정도 본질적으로 제한이 있고, 제어 게이트와 전하 저장 구조 사이의 전계 결합, 산화물 두께, 워드 라인 전압 또는 비트 라인 전압의 변화들, 및 메모리 회로의 다른 요소들에 대한 표유 전계들 또는 커패시턴스와 같은 인자들에 의해 정의된다. 전하 저장 구조 전하의 최종 변화는 기록된 메모리 셀들의 임계 전압(Vt)의 변화를 야기하며, 이는 메모리 셀 신뢰성의 변화의 효과 및 전력 소모로 인해 바람직하지 않다.
인접 셀들의 전하 저장 구조들 내의 전하 저장은 특히 수개의 인접 셀이 프로그램된 상태에 있으면, 셀의 기능 임계 전압을 우연히 변경시킬 수도 있다. 용량성 결합, 온도 변동들, 프로그램/소거 사이클링, 및 메모리 셀 당 데이터의 다수의 비트들의 저장과 같은 다른 인자들과 결합될 때, 인접 전하 저장 구조의 영향은 셀이 오 판독되게 할 수 있다.
많은 플래시 메모리들은 셀이 임계 전압에서 전도되는지의 여부를 판단하기 위해 비교기를 비트 라인에 결합되는 판독 로직의 일부로 사용하지만, 도 3은 임계 전압이 더 정확히 결정될 수 있는 대체 시스템을 도시한다(예를 들어, 미국 공개 제2009/0141558A1호). 여기서, 전압 램프 생성기(301)는 행 디코더(302)를 통해 선택된 워드 라인에 인가되고, 아날로그-디지털 변환기(303)에 인가되는 전압 램프 신호를 생성한다. 판독되는 메모리 셀(304)이 전도될 때, 판독 로직(305)은 비트 라인의 전도 및 아날로그-디지털 변환기의 출력 둘 다를 검출함으로써, 플래시 메모리 셀(304)의 임계 전압을 결정한다. 대체 실시예들에서, 디지털 전압 램프 생성기를 사용하는 것 및 판독 로직에 제공되는 디지털 신호를 행 디코더 및 메모리 셀 워드 라인에 제공되는 아날로그 전압 레벨로 변환하는 것과 같은, 유사한 기능 또는 결과를 제공하는 다른 방법들이 이용된다.
도 3에 도시된 것과 같은 메모리 시스템을 사용하여 상이한 임계 전압들 사이를 구별하는 능력은 셀의 데이터 상태의 더 정확한 결정을 용이하게 할 뿐만 아니라, 본 발명의 다양한 실시예들에서 멀티 레벨 메모리 셀 판독 및 기록, 인접 프로그램된 메모리 셀들에 대한 보상, 에러 정정 추정, 및 다른 그러한 기능들에 사용될 수 있다.
도 4는 본 발명의 대표적인 실시예에 따른 가능한 데이터 상태 출력들을 결정하기 위해 측정된 임계 전압을 방법을 도시한다. 이러한 예에서, 데이터의 수개의 “하드 비트”는 판독되는 메모리 셀이 전도되는 임계 전압을 평가함으로써 결정된다. 예시된 바와 같은 하드 비트 데이터는 상태들(01 및 00) 사이의 전이에서 확률 분포 라인들에 의해 도시된 바와 같이 4개의 멀티 레벨 셀의 최하위 비트일 수 있거나, 대시 기호의 확률 분포 라인들에 의해 도시된 바와 같이 단일 프로그램된 상태와 프로그램되지 않은 상태 사이의 전이일 수 있다. 어느 하나의 경우에, 출력으로 제공되는 하드 비트 데이터는 임계 전압이 증가함에 따라 변화되어, 임계 전압이 더 높아질수록, 더 적은 하드 비트들이 논리 1 출력 값에 설정된다. 하드 비트들은 또한 이 예에서 순차적으로 변화되어, 제 3 비트는 데이터 상태들 사이의 전이 범위 내의 가장 낮은 임계 전압에서 변화되며, 그 다음 제 2, 제 1, 제로 비트들이 그 순서로 변화된다. 도 4에 도시된 하드 비트들은 이 실시예에서 전압 램프의 직접 측정이 아니라, 그 대신에 인접 프로그램된 메모리 셀들 및 다른 변수들과 같은 인자들의 영향을 고려하여 비슷하게 관측되는 임계값들의 영역 내의 전압 램프에 관한 다양한 전압 값들에 상응한다.
그 다음, 도 4에 도시된 바와 같이 결정되는 하드 비트들은 도 5에 도시된 바와 같이, 메모리 셀의 정확한(true) 데이터 상태를 나타내는 출력을 더 정확히 결정하기 위해 “소프트 비트들”과 함께 사용될 수 있다. 소프트 비트들은 프로그램된 상태에 있는 인접 메모리 셀들의 수를 나타내어, 그들은 판독되는 셀의 임계 전압을 우연히 상승시킬 수 있다. 소프트 비트들은 후보 어그레서(potential aggressor) 메모리 셀들의 판독을 통해 결정될 수 있으며, 후보 어그레서 셀들의 데이터 상태들은 버퍼를 사용하여 소프트 비트들로 변환된다. 예를 들어, 어그레서 셀(들)의 판독 상태들은 버퍼를 사용하여 소프트 비트들로 변환되거나(예를 들어, 전체 사후 보상의 양면의 경우) 또는 소프트 비트들로 사용되고(예를 들어, 단면 사후 보상), 하드 비트들을 갖는 페이지 버퍼내에 병합될 수 있다. 더 상세한 예에서, 3개의 어그레서 셀 각각으로부터의 2개의 하드 비트는 어레이로부터 페이지 버퍼로 다운로드되고(예를 들어, 3개의 분리 판독), SRAM은 6개의 하드 비트를 (어그레서 셀들로부터의) 2개의 소프트 비트로 인코팅하기 위해 스캐닝되며, 이는 그런 다음 하드 비트들과 병합된다.
이 예에서, 물리적으로 가장 가까운 셀들은 판독되는 셀과 간섭할 시에 더 멀리 있는 셀들보다 더 큰 영향 또는 어그레션을 갖는 것으로 보여진다. 그러므로, 판독되는 셀로부터 대각선인 셀들은 이 예에서 고려되지 않는 한편, 수직으로 또는 수평으로 인접하는 셀들은 후보 어그레서들로 고려된다. 도 6은 11이 인접 수직 또는 수평 프로그램된 메모리 셀들을 나타내지 않고, 00이 3개 또는 4개의 인접 수직 또는 수평 프로그램된 메모리 셀을 나타내는 상태에서, 인접 프로그램된 어그레서들의 수가 추가 예에서 어떻게 인코딩되는지를 반영한다. 도 6의“출력” 열은 도 5에 더 상세히 도시되는 바와 같이, 도 4의 동작 동안 판독되는 4개의 하드 비트 중 어느 것이 소프트 비트(5 및 6)에 의해 인코딩되는 바와 같은 인접 어그레서들의 수에 기초하여 메모리 디바이스의 정확한 데이터 상태를 가장 잘 나타내는지를 결정한다.
도 5로 돌아가면, 다양한 메모리 셀들(500-504)에 대한 수개의 대표적인 하드 비트 판독들을 도시하는 테이블은 본 발명의 대표적인 실시예에 따른 상응하는 소프트 비트 데이터 및 출력 데이터와 함께 도시된다. 501의 예를 우선 보면, 4개의 하드 비트는 모두 1들이고, 출력이 소프트 비트 값들과 관계없이 1인 것을 표시한다. 501에서 소프트 비트들을 판독할 때, 비트들(5 및 6)의 값들은 둘 다 1이며, 이는 도 6의 테이블에 따라 인접 메모리 셀들로부터의 낮은 어그레서 간섭을 표시하고, 하드 비트(3)가 출력 값을 결정하기 위해 사용되어야 하는 것을 표시한다.
유사하게, 504에서 판독되는 플래시 메모리 셀의 소프트 비트들은 둘 다 1들이고, 하드 비트(3)가 데이터 상태를 결정하기 위해 사용되어야 하는 것을 또한 표시한다. 504에서, 이것은 하드 비트 제로만이 1의 값으로 설정되므로 제로의 출력을 야기한다. 메모리 셀(503)은 1인 2개의 하드 비트 및 제로인 2개의 하드 비트를 가지므로, 출력은 하나 또는 더 적은 인접 프로그램된 어그레서 메모리 셀들이 있으면 제로일 것이고, 2개 이상의 인접 프로그램된 메모리 셀들이 있으면 1일 것이다. 여기서, 도 6에서 소프트 비트들에 의해 반영되는 바와 같은 하나의 인접 프로그램된 메모리 셀이 있으므로, 제로 값을 갖는 하드 비트(2)는 출력을 제공하기 위해 사용된다.
그러므로, 메모리 셀의 데이터 상태는 어느 하드 비트가 소프트 비트들에서 인접 메모리 셀 프로그램된 상태들을 인코딩함으로써 출력을 제공하기 위해 사용되어야 하는지를 결정함으로써와 같이, 판독되는 셀을 둘러싸는 어그레서들의 수를 사용하고, 그것에 의해 인접 메모리 셀들의 영향을 보상하기 위해 도 4의 하드 비트들 테이블에 의해 반영되는 바와 같은 전이의 영역에 약간 근접한 임계 위치를 변화시킴으로써 결정될 수 있다.
다른 실시예에서, 도 4-도 6에 도시된 예와 같은 임계 전압 추적은 인접 메모리 셀들로부터의 영향의 확률 또는 가능성을 추정하기 위해 사용될 수 있고, 에러 정정을 제공하기 위해 이용될 수 있다. 예를 들어, 502에서 메모리 셀 판독을 보면, 어떤 인접 어그레서 셀 영향도 없이 출력이 하드 비트(3)에 의해 반영되는 바와 같은 제로일 것인 것을 알 수 있다. 그러나, 임의의 인접 어그레서 셀들의 존재는 인접 어그레서들의 수가 증가함에 따라 가능성을 증가시키는 상태에서, 출력이 아마 1이어야 하는 것을 표시한다. 그러므로, 이 예에서 00의 소프트 비트들은 인접 어그레서들로부터의 어떤 영향도 1의 출력 값이 아닌 것을 가정하면 어떤 것이 제로로서 판독될 수 있었다는 상대적으로 강한 확률을 표시하여, 다르게 정정될 수 없는 에러들을 해결하는데 도움이 될 수 있는 정보를 에러 정정 회로에 제공할 것이다.
도 4-도 6의 예는 프로그램된 플래시 메모리 셀들의 더 정확한 또는 신뢰성 있는 판독을 제공하기 위해 어그레서 또는 프로그램된 인접 메모리 셀들을 보상하는 방법들을 예시한다. 다양한 실시예들은 메모리 셀의 임계 전압을 결정하기 위해 동작가능한 임계 전압 감지 회로 조직, 및 적어도 하나의 어그레서 메모리 셀의 프로그래밍 상태들로부터 판독 출력을 적어도 부분적으로 결정하기 위해 동작가능한 출력 보상 회로조직과 같은 그러한 예들을 구현하도록 도시될 수 있거나 도시되지 않을 수 있는 다양한 하드웨어 및 다른 특징들을 포함한다. 다른 예에서, 인접 프로그램된 어그레서 메모리 셀들에 대한 보상은 프로그래밍 동안 적용된다.
도 7은 본 발명의 대표적인 실시예에 따른 7 비트 페이지 버퍼를 갖는 대표적인 메모리 시스템을 도시한다. 여기서, 짝수 및 홀수 메모리 페이지들은 짝수 선택 신호(701) 및 홀수 선택 신호(702)에 결합되는 짝수 및 홀수 라인 선택 트랜지스터들을 사용하여 대안적으로 판독될 수 있다. 특정 워드 라인에 의해 구동되고 짝수/홀수 선택 라인 트랜지스터들에 의해 선택되는 모든 셀들은 이 예에서 8 킬로바이트 페이지로서 정의된다. 각각의 메모리 셀에 저장되는 데이터는 페이지 버퍼들(703 및 704)에서 도시되는 바와 같이, 데이터의 7 비트를 포함한다.
도 8은 본 발명의 대표적인 실시예에 따른 7 비트 페이지 버퍼를 더 상세히 도시한다. 여기서, 3개의“하드 비트”는 801에서 도시된 바와 같이, 데이터를 저장하기 위해, 또는 8개의 상이한 데이터 기호 중 하나를 인코딩하기 위해 사용된다. 802에 도시된 나머지 4개의 “소프트 비트”는 프로그래밍 동안 인접 어그레서 메모리 셀 보상에 사용된다. 대체 예에서, 메모리 셀들은 멀티 레벨 셀들로서 동작되지 않고, “하드” 데이터의 단일 비트만이 사용된다. “소프트” 비트들의 수는 대체 실시예들에서, 원하는 보상 정확성 또는 분해능의 정도에 따라 유사하게 변화될 수 있다.
도 9는 본 발명의 일부 실시예들을 실행하기 위해 사용될 수 있는 바와 같이, 플래시 메모리의 블록도를 도시한다. 플래시 메모리는 단일 레벨 셀 부분(902) 및 멀티 레벨 셀 부분(903)을 포함한다. 메모리의 SLC(single-level cell) 부분은 3개의 페이지를 단일 레벨 셀 모드로 일시적으로 저장하기 위해 사용될 수 있으며, 그 후 데이터의 3개의 페이지는 플래시 메모리의 셀 MLC(multi-level cell) 부분 당 3 비트로 데이터의 단일 페이지로서 결합되고 저장된다.
더 구체적인 예에서, 데이터의 3개의 페이지는 컨트롤러(904)에 의해 플래시 메모리(902)의 단일 레벨 셀 부분에 신속하게 그리고 신뢰할 수 있게 기록될 수 있다. 단일 레벨 셀 부분에 저장되는 3개의 페이지는 메모리의 멀티 레벨 셀 부분에 기록될 데이터의 페이지의 각각의 셀의 3개의 비트 중 하나와 각각 연관된다. 컨트롤러는 단일 레벨 셀 부분으로부터 데이터의 3개의 저장된 페이지를 판독하고 그것들을 버퍼(905)에 저장하며, 그것들은 메모리의 멀티 레벨 셀 부분에 결합되고 기록되어, 멀티 레벨 셀 부분(903)에 기록되는 각각의 셀은 데이터의 3 비트를 저장하며, 데이터의 3개의 페이지 각각으로부터의 하나는 905에서 단일 레벨 셀 메모리(902)에 저장되고 컨트롤러에서 버퍼링된다.
본 발명의 대표적인 실시예에 따른 인접 어그레서 셀들을 갖는 메모리 셀이 도 10에 도시된다. 이 실시예에서의 셀(1001)은 상이한 페이지들에서만 어느 한측에 있는 셀들(A1 및 A2), 인접 워드 라인 상에서만 동일한 페이지에 있는 셀(A3), 및 인접 워드 라인들 및 상이한 페이지 상에 둘 다 있는 셀들(A4 및 A5)을 포함하는 인접 셀들의 전하 저장 구조들의 프로그램된 상태들에 의해 잠재적으로 영향을 받는다. 여기서, 인접 셀들(A1 및 A2)은 셀(1001)의 전하 저장 구조에 더 가까운 전하 저장 구조들을 가지므로, 다른 인접 셀들(A3-A5)보다 셀(1001)의 임계 전압에 더 큰 영향을 미친다. 셀(A3)은 또한 비교적 가까운 셀(1001)이지만, 셀들(A1 및 A2)보다 1001로부터 약간 더 멀리 있으므로, 그것의 전하 저장 구조의 프로그램된 상태는 셀들(A1 및 A2)보다 약간 더 적게 셀(1001)의 임계 전압에 영향을 미친다. 셀들(A4 및 A5)은 셀들(A1-A3)보다 더 멀리 있으므로, 이 예에서 셀(1001)의 임계 전압에 관한 그것들의 영향이 낮을 때 사전 보상에 포함되지 않는다.
예를 들어, 1001의 타겟 임계 전압이 3V이고, 인접 셀들(A1, A2, 및 A3)이 셀(1001)을 판독할 때 관측되는 임계 전압에 거의 1 볼트를 기여하도록 프로그램되면, 셀(1001)은 그것을 판독할 때 원하는 3 볼트 임계 전압을 갖는 것으로 나타나도록 거의 2 볼트의 임계 전압으로 프로그램될 것이다.
도 11은 본 발명의 대표적인 실시예에 따른 임계 전압 사전 보상의 더 상세한 예를 도시한다. 여기서 도시된 차트는 프로그래밍 동안 SS(소프트 상태) 보상과 함께 1102에서 도시된 바와 같은 HS(하드 상태) 프로그램되는 전압을 사용함으로써 1101에서 도시된 바와 같은 소기의 임계 전압(Vt)이 어떻게 달성되는지를 예시한다. 1102에 도시된 하드 상태 전압 레벨은 그것들의 프로그램된 상태들(일부 멀티 레벨 실시예들에서 그것들의 최고 충전 상태로 프로그램되는 것과 같은)에서 하드 상태 임계 전압 플러스 모든 보상된 어그레서들의 영향이 원하는 Vt의 임계 전압을 야기하도록 선택된다. 이것은 1103에 도시되며, 1102에 도시된 하드 상태 플러스 인접 메모리 셀들에 의한 어떤 어그레션도 표시하지 않는 1111의 소프트 상태는 Vt의 프로그램된 임계 전압을 야기한다.
프로그램된 어그레서 메모리 셀들이 있으면, 소프트 상태는 1111보다 더 적어, 약간 감소된 프로그램된 임계 전압을 야기한다. 선택된 플래시 메모리 셀이 판독될 때, 어그레서 메모리 셀들의 영향은 프로그램된 임계 전압의 감소를 보상하여, Vt에 가까운 실효 임계 전압을 야기한다. 이것은 1104에 도시되고, 소프트 상태(0000)는 HS의 임계 전압에 셀을 프로그래밍을 야기하여, 어그레서들은 관측되는 임계 전압을 HS 전압에서 Vt로 제공할 것이다.
일부 불확실성은 보상되지 않은 어그레서 셀들로 인해 임계 전압에 남을 수 있지만, 1105 및 1106에 도시된 바와 같이, 불확실성의 레벨은 소프트 상태 값 또는 보상된 어그레서들의 어그레서 상태에 관계없이 동일하다. 최종 결과는 어그레서 보상이 인접 프로그램된 메모리 셀들의 결과로서 임계 전압의 불확실성의 레벨을 1108에 도시된 전압 범위로부터 1107에 도시된 전압 범위로 감소시킨다는 것이다. 이러한 개선은 셀 당 데이터의 더 많은 데이터 상태들 또는 더 많은 비트들을 제공하거나, 메모리에서 판독 에러들의 수를 감소시키거나, 그렇지 않으면 메모리 성능을 개선하기 위해 사용될 수 있다.
소프트 상태 비트들은 도 10에 도시된 바와 같이, 인접 셀들의 하드 상태 프로그래밍 데이터를 관찰함으로서 상기 예에서 결정된다. 도 12는 본 발명의 대표적인 실시예에 따른 프로그래밍되는 셀에 대한 소프트 상태 비트들을 결정하는 더 상세한 예를 도시한다. 여기서, 셀(1201)은 프로그램되고 있고, 소프트 비트들은 인접 셀들(A1, A2, 및 A3)의 하드 상태 비트들을 사용하여 결정된다. 이 예에서, 어그레서들(A1-A3)의 하드 상태들은 셀(1201)의 프로그램된 상태를 보상하기 위해 소프트 상태 비트들을 출력하도록 룩업 테이블에 적용된다. 대체 실시예들에서, 셀(A1)의 H5 및 H4와 같은, 어그레서들의 고차 비트들만이 사용되거나, 더 적은 또는 더 많은 인접 어그레서 메모리 셀들이 보상 계산들에 포함된다.
페이지 버퍼는 이러한 예에서 4개의 소프트 비트를 허용하기 때문에, 각각의 인접 셀의 2개의 최상위 비트, 또는 인접 셀 당 4개의 가능한 데이터 상태는 0-12의 범위에 있는 보상 값을 생성하기 위해 추가될 수 있다. 이것은 룩업 테이블을 사용하여 0-16의 인코딩된 값들의 범위에 있는 4 비트로 인코딩/확장될 수 있어, 추가된 하드 상태 비트들이 12이면 인코딩된 소프트 상태는 16이다. 대체 실시예에서, 후보 어그레서들로부터의 하드 비트들의 전체 수는 소프트 상태를 형성하기 위해 인코딩되며, 예컨대 3개의 하드 비트 또는 인접 셀 당 16개의 가능한 상태는 48개의 가능한 상태의 보상 값을 생성하기 위해 부가된다. 이러한 보상 값은 룩업 테이블을 사용하거나 3으로 나눔으로써 16개의 상태 중 하나로 감소되어, 최종 감소된 값은 소프트 비트들(0000-1111)에 의해 인코딩될 수 있다.
1201과 같은 셀을 프로그래밍하는데 사용되는 소프트 비트들을 생성하는 인접 어그레서 메모리 셀 상태들의 평가는 셀(1201)이 프로그램되기 전에 인접 어그레서 메모리 셀 상태들의 지식을 사용한다. 일 예에서, 프로프래밍 로직은 메모리의 원하는 페이지 또는 페이지들을 SRAM 또는 페이지 버퍼와 같은 버퍼의 하드 비트 위치들로 로딩하고 소프트 비트들은 메모리 셀들을 순차적으로 스캔하고 인접 셀들로부터 소프트 비트 데이터를 유도함으로써와 같이 룩업 테이블을 사용하여 하드 비트들로부터 결정되고 버퍼에 기록된다. 그 다음, 버퍼링된 페이지 데이터는 하드 비트 데이터 및 소프트 비트 보상 데이터 둘 다를 포함하는 메모리 페이지들에 기록될 수 있다.
프로그램가능 임계 전압들은 일부 실시예들에서, 멀티 레벨 셀 플래시 메모리에서 임계 전압으로부터 임계 전압으로 전압의 변화의 더 큰 퍼센티지를 제공하기 위해 사용될 수 있다. 플래시 메모리의 프로그램된 상태는 이러한 대표적인 실시예에서 7-비트 인코딩된 값이어서, 멀티 레벨 셀에서 128개 만큼 많은 다른 가능한 임계 전압 상태들을 야기한다. 일부 기술들은 현재 이전 예들의 3개의 하드 상태 비트와 같은 16개 미만의 임계 상태 또는 데이터의 3-4 비트에 제한된다.
도 13은 본 발명의 일부 실시예들에 따른 배치가능한 임계 전압을 갖는 하나의 대표적인 플래시 메모리를 도시한다. 여기서, 워드 라인 DAC(1301)는 디지털 신호를 수신하고 그것을 프로그램될 셀의 워드 라인에 적용되는 아날로그 램핑 전압 신호로 변환한다. 디지털 신호는 또한 페이지 버퍼 DAC(1302)로 공급되고, 페이지 버퍼 DAC(1302)는 디지털 신호를 페이지 버퍼(1303)에 제공한다. 페이지 버퍼는 플래시 메모리 셀(1305)에 대한 임계 전압에 도달된 것을 표시하는, 전류가 NAND 플래시 스트링에서 흐르고 있는지를 검출하도록 설계되는 감지 증폭기에 결합된다.
페이지 버퍼(1303)는 기록되면 셀(1305)의 타겟 임계값을 저장하거나, 판독되면 플래시 메모리 셀(1305)의 관찰된 임계값을 래치하도록 사용된다. 비교기는 페이지 버퍼(1303) 내의 래치들(L0-L6)에 저장되는 값을 페이지 버퍼 DAC(1302)로부터 수신되는 디지털 값과 비교하여, 페이지 버퍼가 데이터 값을 플래시 메모리 셀(1305)에 기록하거나 판독할 수 있게 한다.
판독 동작을 수행하기 위해, 워드 라인 DAC(1301)은 1305에서 판독될 셀에 적용되는 아날로그 전압 램프를 생성하기 위해 증분된다. 워드 라인 DAC의 각각의 단계 동안, 감지 증폭기는 전도에 대해 감시한다. NAND 스트링이 전도되지 않으면, 그것은 그것의 전하 저장 구조 상에 저장되는 전하로부터 프로그램된 플래시 메모리 셀(1305)의 상승된 임계 전압으로 인한 것이고, 셀은 적어도 현재 DAC 신호의 임계 전압에 프로그램되어 있다고 결정된다. NAND 스트링이 전도되면, 임계 전압이 도달되었고, 페이지 버퍼 래치들(1303)에 래치된 페이지 버퍼 DAC 디지털 값에 의해 결정될 수 있다. 그 다음, 페이지 버퍼(1303)에 저장되는 값은 이러한 예에서 셀의 관측되는 임계 전압으로서 출력된다.
프로그램 동작을 수행하기 위해, 페이지 버퍼들(1303)에는 1305과 같은 플래시 메모리 셀들에 기록될 값이 저장된다. 제 1 프로그래밍 펄스는 메모리 셀의 임계 전압이 멀티 레벨 셀의 타겟 프로그램된 데이터 상태의 가장 낮은 임계 전압을 초과하지 않게 해야 하는 전압 레벨에서 메모리 셀(1305)의 제어 게이트에 적용된다. 그 다음, 판독 동작은 셀이 프로그램되는 임계 레벨을 검증하기 위해 상술한 바와 같이 수행된다. 셀이 소기의 임계 전압에 프로그램되지 않으면, 더 높은 전압 또는 더 긴 길이 펄스를 선택적으로 포함하는 추가 프로그래밍 펄스가 적용되고, 임계 전압이 재검사된다. 이러한 과정은 판독 동작이, 셀이 소기의 임계 전압에 프로그램되는 것을 확인할 때까지 반복되며, 이 시점에서 비트 라인은 셀(1305)의 추가의 프로그래밍을 방지하기 위해 장래의 프로그래밍 펄스들 동안 억제된다.
이러한 시스템은 도 14의 예에서 수정되며, 워드 라인 DAC(1401) 및 페이지 버퍼 DAC(1402)는 변환 테이블을 저장하는 SRAM 또는 룩업 테이블과 같은 요소들에 의해 분리된다. 이것은 임계값들이 도 13의 시스템에 의해 제공되는 임계 전압들 사이의 선형 전압 증분 이외의 다른 분포를 갖게 할 수 있어, 개선된 신뢰성, 멀티 레벨 셀 당 더 많은 정보의 인코딩, 어레이에서 기생 결합의 영향의 감소, 및 임계 전압 배치에 의존하는 다른 그러한 유익을 제공한다.
타겟 임계 전압들이 1 볼트에서 8 볼트까지인 상태에서, 8개의 데이터 상태 또는 프로그램가능 임계 레벨들을 갖는 예시적 3 비트 시스템을 일 예로서 고려한다. 도 13의 시스템에서, 인접 임계 전압들 사이의 차이는 거의 동등하여, 8개의 임계 전압 레벨들을 1, 2, 3, 4, 5, 6, 7, 및 8 볼트에 배치한다. SRAM 룩업 테이블(1406)을 사용함으로써, 페이지 버퍼(1403)는 임계값(Vt)을 저장하는 것이 아니라, 임계 전압(Vt)으로부터 결정되는 SRAM 룩업 테이블로부터의 값을 저장하여, SRAM 룩업 테이블(1406)에서 다양한 임계 전압들에 상응하는 프로그램된 데이터 상태를 지정함으로써 상이한 프로그램된 데이터 상태들에 상응하는 임계 전압이 메모리 시스템의 요구들에 따라 변화될 수 있게 한다.
예를 들어, 임계 전압들은 전압의 퍼센티지 변화가 임계 전압이 상승함에 따라 감소되는 대신에, 데이터 상태와 데이터 상태 사이에 유사하도록 분포될 수 있다. 더 상세한 예에서, 1 볼트에서 8 볼트까지의 8개의 데이터 상태 전압은 도 13의 예에서 논의되는 바와 같이, 이제 1, 1.35, 1.81, 2.44, 3.28, 4.42, 5.95, 및 8 볼트로 분포되어, 각각의 데이터 상태 타겟 전압은 그 다음으로 낮은 데이터 상태의 타겟 전압의 거의 1.346배이다. 다른 예들에서, 피보나치 수열 또는 다항식 연속과 같은 다른 분포들이 사용된다. 예를 들어, 임계 전압(Vt)=a + a*2^1 + a*2^2 + ... a*2^n이며, n은 더 상세한 실시예에서의 셀에서 인코딩되는 8개의 데이터 상태들 중 하나이다.
도 14의 메모리는 도 13의 메모리와 동일하게 동작하지만, 임계 전압들의 외부 인코딩 또는 디코딩이 비선형 임계 전압 분포를 제공하기 위해 요구되지 않도록 임계 전압 인코딩을 내부적으로 수행한다. 이것은 도 14의 개선된 회로가 프로그래밍 또는 제어에서의 외부 변경들에 대한 요구 없이 도 13의 회로를 간단히 대체할 수 있으므로, 프로그램가능 임계 전압들의 구현을 단순화한다.
여기에 도시된 대표적인 시스템들은 플래시 메모리에서의 임계 전압들이 보다 신뢰성있는 동작을 제공하고 인접 프로그램된 메모리 셀들 및 기생 결합과 같은 인자들의 영향을 감소시키기 위해, 임계 전압 배치를 허용하는 시스템 내에서 어떻게 제어될 수 있는지를 예시한다. 메모리 시스템에서 임계 전압 불확실성을 감소시키는 인접하는 프로그램된 “어그레서” 메모리 셀들에 대한 임계 전압의 사전 보상 및 사후 보상이 도시되었다. 멀티 레벨 셀 플래시 메모리 내의 임계 전압들의 분포가 보다 신뢰성있는 동작을 제공하도록 조정될 수 있게 하는 프로그램가능 임계 전압 분포들을 제공하는 데이터 구조 또는 룩업 테이블의 사용이 또한 도시되었다. 이것들과 같은 예들은 메모리, 메모리 컨트롤러, 스마트폰 또는 고체 상태 스토리지와 같은 전자 디바이스들, 또는 다른 그러한 디바이스들에 통합될 수 있다.
특정 실시예들이 본 명세서에 예시되고 설명되었지만, 동일한 목적, 구조, 또는 기능을 달성하는 임의의 배열은 도시된 특정 실시예들을 위해 대체된다는 점이 당해 기술에서 통상의 기술자들에 의해 이해될 것이다. 본 출원은 본 명세서에 설명되는 본 발명의 대표적인 실시예들의 임의의 개조들 또는 변형들을 커버하도록 의도된다. 본 발명은 청구항들, 및 그것의 균등물들의 전체 범위에 의해서만 제한되도록 의도된다.

Claims (12)

  1. 메모리를 동작하는 방법으로서,
    아날로그 램프 신호를 메모리 셀의 제어 게이트에 제공하는 단계;
    상기 아날로그 램프 신호에 대응하는 디지털 신호의 값을 변환된 디지털 값으로 변환하는 단계; 및
    상기 변환된 디지털 값을 상기 메모리 셀에 결합된 버퍼에 제공하는 단계를 포함하고, 상기 변환된 디지털 값과 상기 디지털 신호의 값의 차이가 상기 메모리 셀에서 임계 전압의 차이를 일으키는 메모리 동작 방법.
  2. 제1항에 있어서,
    상기 아날로그 램프 신호에 대응하는 디지털 신호는 상기 아날로그 램프 신호를 상기 메모리 셀의 제어 게이트에 제공하도록 선택 라인에 결합된 디지털-아날로그 변환기에 결합되는 메모리 동작 방법.
  3. 제1항에 있어서,
    상기 메모리 셀에서 낮은 임계 전압 데이터 상태들보다 높은 임계 전압 데이터 상태들 사이에 더 큰 전압 차이가 있는 메모리 동작 방법.
  4. 제1항에 있어서,
    상기 변환된 디지털 값을 버퍼에 제공하는 단계는 상기 변환된 디지털 값을 감지 증폭기를 통해 상기 메모리 셀에 선택적으로 결합되도록 동작가능한 버퍼에 제공하는 단계를 포함하는 메모리 동작 방법.
  5. 제1항에 있어서,
    디지털 신호의 값을 변환하는 단계는 SRAM 또는 룩업 테이블을 이용하여 상기 디지털 신호의 값을 변환하는 단계를 포함하는 메모리 동작 방법.
  6. 제1항에 있어서,
    상기 메모리는 메모리 칩, 메모리 카드, 스마트폰, 또는 고체 상태 스토리지 디바이스를 포함하는 메모리 동작 방법.
  7. 메모리로서,
    아날로그 램프 신호를 수신하도록 동작가능한 제어 게이트를 갖는 메모리 셀;
    상기 아날로그 램프 신호에 대응하는 디지털 신호를 수신하도록 동작가능한 변환 로직 - 상기 변환 로직은 상기 디지털 신호의 값을 변환된 디지털 값으로 변환하도록 동작가능함 -; 및
    상기 변환된 디지털 값을 수신하도록 동작가능한 버퍼를 포함하고, 상기 버퍼는 상기 메모리 셀에 선택적으로 결합되도록 더 동작가능하고, 상기 변환된 디지털 값과 상기 디지털 신호의 값의 차이가 상기 메모리 셀에서 임계 전압의 차이를 일으키는 메모리.
  8. 제7항에 있어서,
    상기 아날로그 램프 신호에 대응하는 디지털 신호는 상기 아날로그 램프 신호를 상기 메모리 셀의 제어 게이트에 제공하도록 선택 라인에 결합된 디지털-아날로그 변환기에 결합되는 메모리.
  9. 제7항에 있어서,
    상기 버퍼에 결합되고 상기 메모리 셀에 선택적으로 결합되도록 동작가능한 감지 증폭기를 더 포함하는 메모리.
  10. 제7항에 있어서,
    상기 변환 로직은 SRAM 또는 룩업 테이블을 갖는 버퍼를 포함하는 메모리.
  11. 제7항에 있어서,
    상기 변환 로직은 상기 메모리 셀에서 낮은 임계 전압 데이터 상태들보다 높은 임계 전압 데이터 상태들 사이에 더 큰 전압 차이를 제공하도록 동작가능한 메모리.
  12. 제7항에 있어서,
    상기 메모리는 메모리 칩, 메모리 컨트롤러, 메모리 카드, 또는 고체 상태 스토리지 디바이스를 포함하는 메모리.
KR1020187031249A 2011-08-26 2012-08-24 메모리에서의 임계 전압 보상 KR102318742B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US13/219,439 US9030870B2 (en) 2011-08-26 2011-08-26 Threshold voltage compensation in a multilevel memory
US13/219,439 2011-08-26
KR1020147007737A KR101914519B1 (ko) 2011-08-26 2012-08-24 메모리에서의 임계 전압 보상
PCT/US2012/052333 WO2013032928A1 (en) 2011-08-26 2012-08-24 Threshold voltage compensation in a memory

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020147007737A Division KR101914519B1 (ko) 2011-08-26 2012-08-24 메모리에서의 임계 전압 보상

Publications (2)

Publication Number Publication Date
KR20180122468A KR20180122468A (ko) 2018-11-12
KR102318742B1 true KR102318742B1 (ko) 2021-10-29

Family

ID=47743566

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020187031249A KR102318742B1 (ko) 2011-08-26 2012-08-24 메모리에서의 임계 전압 보상
KR1020147007737A KR101914519B1 (ko) 2011-08-26 2012-08-24 메모리에서의 임계 전압 보상

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020147007737A KR101914519B1 (ko) 2011-08-26 2012-08-24 메모리에서의 임계 전압 보상

Country Status (7)

Country Link
US (4) US9030870B2 (ko)
EP (2) EP3493211B1 (ko)
JP (1) JP2014527254A (ko)
KR (2) KR102318742B1 (ko)
CN (1) CN103843068B (ko)
TW (1) TWI512736B (ko)
WO (1) WO2013032928A1 (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI471862B (zh) 2011-08-19 2015-02-01 Silicon Motion Inc 快閃記憶體控制器
US9030870B2 (en) 2011-08-26 2015-05-12 Micron Technology, Inc. Threshold voltage compensation in a multilevel memory
US9076547B2 (en) 2012-04-05 2015-07-07 Micron Technology, Inc. Level compensation in multilevel memory
US9043679B2 (en) * 2012-07-02 2015-05-26 Kabushiki Kaisha Toshiba Memory device
US9135972B2 (en) * 2013-02-20 2015-09-15 Apple Inc. Readout of interfering memory cells using estimated interference to other memory cells
US9122626B2 (en) 2013-05-13 2015-09-01 Seagate Technology Llc Linearly related threshold voltage offsets
KR101503822B1 (ko) * 2013-10-14 2015-03-18 주식회사 디에이아이오 비휘발성 메모리 장치
US9818488B2 (en) * 2015-10-30 2017-11-14 Seagate Technology Llc Read threshold voltage adaptation using bit error rates based on decoded data
US9455029B2 (en) * 2014-05-23 2016-09-27 Micron Technology, Inc. Threshold voltage analysis
JP6282535B2 (ja) * 2014-06-16 2018-02-21 東芝メモリ株式会社 メモリシステムおよび制御方法
US9502125B2 (en) 2014-09-08 2016-11-22 Micron Technology, Inc. Concurrently reading first and second pages of memory cells having different page addresses
US9406377B2 (en) 2014-12-08 2016-08-02 Sandisk Technologies Llc Rewritable multibit non-volatile memory with soft decode optimization
US9639420B2 (en) 2015-03-13 2017-05-02 Micron Technology, Inc. High performance memory controller
TWI727960B (zh) * 2015-07-21 2021-05-21 美商愛德斯托科技公司 具形成於位元線下共用導體之具可程式阻抗元件記憶體裝置
JP2017027540A (ja) * 2015-07-28 2017-02-02 株式会社東芝 半導体装置及び電子機器
US10474525B2 (en) * 2015-08-11 2019-11-12 Sandisk Technologies Llc Soft bit techniques for a data storage device
KR20170030697A (ko) * 2015-09-09 2017-03-20 에스케이하이닉스 주식회사 균일한 프로그램 문턱전압값을 갖는 불휘발성 메모리장치 및 그 프로그램 방법
US10198316B2 (en) 2015-10-28 2019-02-05 Avago Technologies International Sales Pte. Limited Systems and methods for efficient flash memory access
US10108489B2 (en) 2015-10-28 2018-10-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for efficient soft data based flash memory data recovery
US10204006B2 (en) 2015-10-28 2019-02-12 Avago Technologies International Sales Pte. Limited Systems and methods for side data based soft data flash memory access
US9589659B1 (en) 2016-05-25 2017-03-07 Micron Technology, Inc. Pre-compensation of memory threshold voltage
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10297338B2 (en) 2016-09-20 2019-05-21 Toshiba Memory Corporation Memory system
US10157670B2 (en) * 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
US9865357B1 (en) * 2016-12-30 2018-01-09 Intel Corporation Performing read operations on a memory device
US11264094B2 (en) 2018-03-05 2022-03-01 Intel Corporation Memory cell including multi-level sensing
US10755781B2 (en) * 2018-06-06 2020-08-25 Micron Technology, Inc. Techniques for programming multi-level self-selecting memory cell
US10559353B2 (en) * 2018-06-06 2020-02-11 Micron Technology, Inc. Weight storage using memory device
CN109408402B (zh) * 2018-10-09 2021-06-01 长江存储科技有限责任公司 一种闪存器的数据写入方法及闪存器
US10636501B1 (en) * 2019-03-18 2020-04-28 Sandisk Technologies Llc Memory device with reduced neighbor word line interference using adjustable voltage on source-side unselected word line
US11056211B1 (en) * 2020-01-08 2021-07-06 Western Digital Technologies, Inc. Apparatus and method for handling temperature dependent failures in a memory device
US11217308B1 (en) 2020-08-14 2022-01-04 Micron Technology Programming memory cells using asymmetric current pulses
US11562791B1 (en) * 2021-08-09 2023-01-24 Micron Technology, Inc. Memory devices with four data line bias levels
US11942179B2 (en) * 2022-04-11 2024-03-26 Macronix International Co., Ltd. Threshold voltage variation compensation in integrated circuits

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008536251A (ja) 2005-04-05 2008-09-04 サンディスク コーポレイション 不揮発性メモリの読み出し動作中の結合の補償
JP2009545093A (ja) 2006-07-20 2009-12-17 サンディスク コーポレイション プログラミング中における結合の補償
US20110141815A1 (en) * 2008-07-01 2011-06-16 Haratsch Erich F Methods and Apparatus for Read-Side Intercell Interference Mitigation in Flash Memories

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508958A (en) 1994-09-29 1996-04-16 Intel Corporation Method and apparatus for sensing the state of floating gate memory cells by applying a variable gate voltage
US5867429A (en) * 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6154157A (en) * 1998-11-25 2000-11-28 Sandisk Corporation Non-linear mapping of threshold voltages for analog/multi-level memory
US6314026B1 (en) * 1999-02-08 2001-11-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor device using local self boost technique
US6822903B2 (en) * 2003-03-31 2004-11-23 Matrix Semiconductor, Inc. Apparatus and method for disturb-free programming of passive element memory cells
TW589738B (en) * 2003-07-28 2004-06-01 Macronix Int Co Ltd ONO flash memory array for alleviating interference of adjacent memory cells
DE102005034406A1 (de) * 2005-07-22 2007-02-01 Ratiopharm Gmbh Neue Salze von Rosiglitazon
US7349260B2 (en) * 2005-12-29 2008-03-25 Sandisk Corporation Alternate row-based reading and writing for non-volatile memory
US7400532B2 (en) * 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
US7502254B2 (en) * 2006-04-11 2009-03-10 Sandisk Il Ltd Method for generating soft bits in flash memories
KR101041595B1 (ko) * 2006-06-19 2011-06-15 샌디스크 코포레이션 비휘발성 메모리에서 개선된 판독 동작을 위해 선택 상태에서 보상을 사용하여 감지 및 다른 크기의 마진 프로그래밍
US7606084B2 (en) * 2006-06-19 2009-10-20 Sandisk Corporation Programming differently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory
US7894269B2 (en) * 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
TWI360126B (en) * 2006-09-28 2012-03-11 Sandisk Corp Nonvolatile memory with adaptive operations and me
US7551483B2 (en) * 2007-04-10 2009-06-23 Sandisk Corporation Non-volatile memory with predictive programming
US7577036B2 (en) * 2007-05-02 2009-08-18 Micron Technology, Inc. Non-volatile multilevel memory cells with data read of reference cells
ITRM20070273A1 (it) 2007-05-16 2008-11-17 Micron Technology Inc Lettura di celle di memoria non volatile a livello mutiplo.
US7936599B2 (en) 2007-06-15 2011-05-03 Micron Technology, Inc. Coarse and fine programming in a solid state memory
US7630246B2 (en) 2007-06-18 2009-12-08 Micron Technology, Inc. Programming rate identification and control in a solid state memory
US7460398B1 (en) 2007-06-19 2008-12-02 Micron Technology, Inc. Programming a memory with varying bits per cell
US7463514B1 (en) 2007-06-21 2008-12-09 Intel Corporation Multi-level cell serial-parallel sense scheme for non-volatile flash memory
US7800951B2 (en) 2007-08-20 2010-09-21 Marvell World Trade Ltd. Threshold voltage digitizer for array of programmable threshold transistors
KR101425958B1 (ko) * 2007-09-06 2014-08-04 삼성전자주식회사 멀티-비트 데이터를 저장하는 메모리 시스템 및 그것의읽기 방법
US7652929B2 (en) * 2007-09-17 2010-01-26 Sandisk Corporation Non-volatile memory and method for biasing adjacent word line for verify during programming
US7751237B2 (en) * 2007-09-25 2010-07-06 Sandisk Il, Ltd. Post-facto correction for cross coupling in a flash memory
US7577034B2 (en) 2007-09-26 2009-08-18 Sandisk Corporation Reducing programming voltage differential nonlinearity in non-volatile storage
US8117375B2 (en) 2007-10-17 2012-02-14 Micron Technology, Inc. Memory device program window adjustment
US7948802B2 (en) * 2007-12-04 2011-05-24 Micron Technology, Inc. Sensing memory cells
JP4510072B2 (ja) * 2007-12-20 2010-07-21 力晶半導体股▲ふん▼有限公司 不揮発性半導体記憶装置とその書き込み方法
US8085591B2 (en) 2008-05-20 2011-12-27 Micron Technology, Inc. Charge loss compensation during programming of a memory device
US8677056B2 (en) * 2008-07-01 2014-03-18 Lsi Corporation Methods and apparatus for interfacing between a flash memory controller and a flash memory array
KR101468149B1 (ko) 2008-09-19 2014-12-03 삼성전자주식회사 플래시 메모리 장치 및 시스템들 그리고 그것의 읽기 방법
KR101486980B1 (ko) * 2008-10-27 2015-01-30 삼성전자주식회사 불휘발성 메모리의 문턱 전압 산포의 분석 방법
US7787307B2 (en) 2008-12-08 2010-08-31 Micron Technology, Inc. Memory cell shift estimation method and apparatus
KR101642465B1 (ko) * 2008-12-12 2016-07-25 삼성전자주식회사 불휘발성 메모리 장치의 액세스 방법
US7944754B2 (en) 2008-12-31 2011-05-17 Sandisk Corporation Non-volatile memory and method with continuous scanning time-domain sensing
US8081516B2 (en) * 2009-01-02 2011-12-20 Macronix International Co., Ltd. Method and apparatus to suppress fringing field interference of charge trapping NAND memory
JP2010192049A (ja) * 2009-02-19 2010-09-02 Toshiba Corp 半導体記憶装置
KR101556779B1 (ko) 2009-04-17 2015-10-02 삼성전자주식회사 저장 장치의 액세스 방법
KR101530997B1 (ko) * 2009-06-23 2015-06-25 삼성전자주식회사 셀간 간섭을 집중시키는 불휘발성 메모리 장치의 프로그램 방법
KR20110001074A (ko) * 2009-06-29 2011-01-06 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
WO2011070599A1 (en) 2009-12-10 2011-06-16 Ferdinando Bedeschi Apparatus and method for reading a phase-change memory cell
KR101618311B1 (ko) * 2010-02-08 2016-05-04 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
US8451664B2 (en) * 2010-05-12 2013-05-28 Micron Technology, Inc. Determining and using soft data in memory devices and systems
US8670273B2 (en) * 2011-08-05 2014-03-11 Micron Technology, Inc. Methods for program verifying a memory cell and memory devices configured to perform the same
US9030870B2 (en) 2011-08-26 2015-05-12 Micron Technology, Inc. Threshold voltage compensation in a multilevel memory
US9076547B2 (en) 2012-04-05 2015-07-07 Micron Technology, Inc. Level compensation in multilevel memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008536251A (ja) 2005-04-05 2008-09-04 サンディスク コーポレイション 不揮発性メモリの読み出し動作中の結合の補償
JP2009545093A (ja) 2006-07-20 2009-12-17 サンディスク コーポレイション プログラミング中における結合の補償
US20110141815A1 (en) * 2008-07-01 2011-06-16 Haratsch Erich F Methods and Apparatus for Read-Side Intercell Interference Mitigation in Flash Memories

Also Published As

Publication number Publication date
EP2748821B1 (en) 2019-01-23
EP2748821A1 (en) 2014-07-02
KR101914519B1 (ko) 2018-11-05
US9520183B2 (en) 2016-12-13
TWI512736B (zh) 2015-12-11
US20130051141A1 (en) 2013-02-28
CN103843068A (zh) 2014-06-04
JP2014527254A (ja) 2014-10-09
US20130058164A1 (en) 2013-03-07
US9646683B2 (en) 2017-05-09
US20150325309A1 (en) 2015-11-12
EP3493211B1 (en) 2020-10-28
US9030870B2 (en) 2015-05-12
KR20180122468A (ko) 2018-11-12
TW201324517A (zh) 2013-06-16
WO2013032928A1 (en) 2013-03-07
US20150243351A1 (en) 2015-08-27
KR20140051454A (ko) 2014-04-30
CN103843068B (zh) 2016-11-02
EP2748821A4 (en) 2015-05-27
US9087594B2 (en) 2015-07-21
EP3493211A1 (en) 2019-06-05

Similar Documents

Publication Publication Date Title
KR102318742B1 (ko) 메모리에서의 임계 전압 보상
US7755946B2 (en) Data state-based temperature compensation during sensing in non-volatile memory
US9245637B2 (en) Systems and methods for read disturb management in non-volatile memory
US7916533B2 (en) Forecasting program disturb in memory by detecting natural threshold voltage distribution
US7808831B2 (en) Read disturb mitigation in non-volatile memory
CN103081015B (zh) 利用位线电压逐步增加来对非易失性存储器进行编程
US7532516B2 (en) Non-volatile storage with current sensing of negative threshold voltages
US7616505B2 (en) Complete word line look ahead with efficient data latch assignment in non-volatile memory read operations
US7606076B2 (en) Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise
US7545678B2 (en) Non-volatile storage with source bias all bit line sensing
US7616506B2 (en) Systems for complete word line look ahead with efficient data latch assignment in non-volatile memory read operations
US20090003068A1 (en) Method for source bias all bit line sensing in non-volatile storage
TWI391934B (zh) 非揮發記憶體系統及讀取非揮發儲存器之方法
CN114596904A (zh) 用于减轻擦除干扰的对未选定子块抑制偏置的温度补偿

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right