JP5339759B2 - 自己適応型及び自己調整型多レベル不揮発性メモリ - Google Patents

自己適応型及び自己調整型多レベル不揮発性メモリ Download PDF

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Description

本明細は、多レベルセル（ＭＬＣ）不揮発性メモリ（ＮＶＭ）用の自己適応型及び自己調整型方法及び構造に関する。
データは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のチャネルからの電荷担体の電荷蓄積層への注入を介するＮＶＭ内のＭＯＳＦＥＴの閾値電圧Ｖｔｈの調節によってＮＶＭ内に格納される。例えば、ＭＯＳＦＥＴに関しては、フローティングゲート内又はＦＥＴチャネル領域上の誘電体層内の電荷蓄積が、ＭＯＳＦＥＴが比較的高いＶｔｈを呈示することを生起し、一方、フローティングゲート内又はＦＥＴチャネル領域上の誘電体層内の正孔蓄積が、ＭＯＳＦＥＴが比較的低いＶｔｈを呈示することを生起する。図１に図解するように、同一のドレイン電圧バイアスの下、ソース−ドレイン電流Ｉｄｓ対印加ゲート電圧Ｖｇに関する曲線は、比較的高い閾値電圧によって印加ゲート電圧軸に沿って右側へと変位された又はその逆の並列である。
ＮＶＭセル内に格納されるビット数は、Ｎｕｍｂｅｒ ｏｆ Ｂｉｔｓ＝ｌｏｇ２（分解可能な閾値電圧レベル）によって規定される分解可能閾値電圧レベルの数によって決定される。より多くの数の閾値電圧が検知され且つ分解されるならば、それだけより多くの数のビットの単一ＮＶＭセル内での格納が可能となる。
慣用的なＭＬＣ ＮＶＭでは、閾値電圧レベル検知は、メモリセルからの電流（電圧）応答を、基準セルの電流（電圧）応答と比較することによって行われているが、この基準セルの閾値電圧レベルは、同一ゲート電圧バイアスの下で基準応答電流（電圧）レベルに予め調整される。しかしながら、製造工程から受け継いだＮＶＭセルに関する相互コンダクタンスｇｍ（ここでｇｍ＝ΔＩｄｓ／ΔＶｇ）と閾値電圧Ｖｔｈの非均一性の故に、駆動電流ゲート電圧曲線は、図１に図解するように推定上同一の閾値電圧を有する異なるＮＶＭセルに関し勾配（相互コンダクタンス）及び閾値電圧（始点）が異なる。図１において、各特定閾値電圧レベルについて、実線は、中間の相互コンダクタンスを有するセルに関する典型的なセル駆動電流対制御ゲート電圧曲線を表し、破線は、その特定閾値電圧レベルに関連する最大相互コンダクタンスを有するセルに関するその曲線を表し、点線は、その特定閾値電圧レベルに関連する最小相互コンダクタンスを有するセルに関するその曲線を表す。特定閾値電圧レベルに関する各曲線グループ（実線、破線、点線）は、ＮＶＭセルの３つの異なる相互コンダクタンスを表すことに留意されたい。図示される４つの曲線グループは、４つの異なる閾値電圧レベルでそれらの閾値電圧（ΔＶｔｈｏ，ΔＶｔｈ１，ΔＶｔｈ２，ΔＹｔｈ３）を変える。特定的には、ＮＶＭセルの母集団において、リソグラフィー、酸化膜厚、又は酸化物トラップ密度によるセルからセルへのアスペクト比（幅／長さ）の偏差が、ＮＶＭセル相互コンダクタンスでの偏差を生起し、一方、チャネル不純物又は固定電荷での偏差が、プログラミング前のＮＶＭセル原閾値電圧の偏差を生起する。基準セルを含むＮＶＭセル間の偏差が、図１に見られるように印加される一定ゲート電圧により特に基準セル比較方式内で実現可能な分解可能閾値電圧レベルの数に制限を加える。
さらに、メモリセルは、基準セルよりも多い書込み／消去サイクルを経験するので、メモリセルにおける相互コンダクタンス劣化（駆動電流ゲート電圧曲線での比較的小さい勾配）は、基準セルにおける相互コンダクタンス劣化よりも一層深刻である。デバイス寿命を通して、この結果を補償するため、基準セルをサイクル使用する又はセンス増幅器のオフセットを再調節するような他の技法が必要である。
ＮＶＭセルに階段ゲート電圧を使用してＮＶＭセル内の駆動電流を検知する他の技法が、ＮＯＲ型ＮＶＭ（Ｍ．Ｂａｕｅｒ他、Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ、２００５年 ＩＥＥＥ集積回路及び技術についての国際会議） 及びＮＡＮＤ型ＮＶＭ（Ｔ．Ｓ．Ｊｕｎｅ他、Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ，ＩＥＥＥ Ｊ．、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ、Ｖｏｌ．３１，Ｎｏ．１１，ｐｐ．１５７５，１９９６年１１月）に適用された。これらの技法の両者とも、予め調整された基準セルを必要としない。特定の閾値電圧レベルの間で階段ゲート電圧が選択される。また、特定の閾値電圧レベルへとプログラムされた複数のメモリセルに関連する全閾値電圧分布を含んでおり、消去／書込みサイクル及び高温ベーキング（ｂａｋｉｎｇ）の後のレベルに対するプログラムされたＮＶＭセルの全閾値電圧分布が図２に図解するような階段ゲート電圧の間にとどまり得るように、階段電圧増分は、特定レベルへとプログラムされたセルに対する最小（最大）許容閾値電圧と次の比較的低い（比較的高い）特定レベルへとプログラムされたセルに対する最小（最大）許容閾値電圧の間の保護帯域を必要とする。ＮＶＭセルの制御ゲートへの十分に大きいゲート電圧増分によって、センス回路の応答を受信する組合せ論理回路は、全ての３つの階段電圧を印加した後、ＮＶＭセルの閾値電圧レベルを決定することができ、そしてメモリセルに蓄積された電荷によって示される２進情報を決定することができる。
図２に図解されたように階段ゲート電圧方式に見られるように、ＭＬＣ ＮＶＭに関する分解可能なレベルは、レベル間のプログラムされたＮＶＭ閾値電圧及び保護帯域電圧の分布によって制限される。各閾値電圧レベルに関するＭＬＣ ＮＶＭに関連する閾値電圧分布の幅は、プログラミング条件（速度、バックグラウンドカップリング、及び雑音）の均一性とＮＶＭセルの特性とに依拠する。ＮＡＮＤ型フラッシュメモリに関するプログラムされた閾値電圧の分布は、セルプログラム速度、バックグラウンドパターン従属性、読取−検証オフセット、及び隣接フローティングゲート結合（Ｔ．Ｈ．Ｃｈｏ他、Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ、ＩＥＥＥ Ｊ．、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ、Ｖｏｌ．３６、Ｎｏ．１１、ｐｐ．１７００、２００１年１１月）によって拡張されることが報告されている。消去／書込みサイクル及び高温ベーキングの後の閾値電圧の拡張された分布は、(点線曲線によって図２に示されるように)ゲート誘電体厚とＮＶＭセルの品質に確実に依拠する。これらのパラメーターは、メモリからメモリへのＮＶＭセルに伴うと同様に、規定のメモリ内のＮＶＭセルに伴って変わることができる。そこで、図２は、実線で、ＮＶＭセルが比較的新しく且つ数回のみプログラムされたときの４つの異なる規定閾値電圧レベルに関連する実閾値電圧の分布を示し、また、点線で、ＮＶＭセルが数回使用され且つ多数回数再プログラムされた後の同様の分布を示す。点線分布は、使用によってＮＶＭセルの閾値電圧が下方へ変位することを示す。規定のＮＶＭセルに関連する特定閾値電圧を決定するべく、階段ゲート電圧がセルの制御ゲートに印加され、駆動電流Ｉｄｓが計測された。非Ｉｄｓ電流とＩｄｓ電流を生ずる２個の階段ゲート電圧が、センス増幅器が論理回路と伴に働いてＮＶＭセルの実閾値電圧レベル及び従ってセル内に格納された２進情報を検出することを可能とする。
ＮＶＭセルアレイ内のいくつかのセルの閾値電圧が、時間経過とともに、規定された基準閾値電圧に関する階段ゲート電圧の比較的低いものの下方に降下する閾値電圧を有することを目的として、メモリアレイ内のＮＶＭセルに関する最低位閾値電圧であると予測されるものと規定の基準閾値電圧直下の階段ゲート電圧の間に保護帯域が設けられる。セルが規定の閾値電圧へプログラムされたときに、次の比較的高い階段ゲート電圧を越える実閾値電圧を、メモリアレイ内のいずれのＮＶＭセルも有さないことを確保するべく、規定の閾値電圧レベルに関連する最高位予測閾値電圧とこの規定の閾値電圧レベル直上の階段ゲート電圧の間に、同様の保護帯域が設けられる。図２は、ＮＶＭセルの典型的アレイに関する階段ゲート電圧に関係するこれらの保護帯域電圧を示す。
ＮＶＭセルからＮＶＭセルへの実閾値電圧の非均一性による閾値電圧レベル偏差を緩和するため、そしてＮＶＭセルに関する分解可能な閾値電圧のレベルの数を増やすために、ＮＶＭセルのアレイ内でセルからセルへの実閾値電圧の偏差を処理制御するべく自己適応型及び自己調整型方法及び構造が開示される。これらの方法及び構造の１つの特徴は、ＮＶＭセルへの印加レベルゲート電圧により基準電流(電圧)をその中心とした固定応答許容差ウインドウ内に、ＮＶＭを自己適応型（ｓｅｌｆ−ａｄａｐｔｉｖｅｌｙ）にプログラムすることである。センス回路利得の適正な選択と応答ウインドウの選択とが、閾値電圧許容差ウインドウの所望の数値への制御を可能とする。閾値電圧許容差ウインドウよりも大きな増分ゲート電圧が、増分電圧による２個の階段電圧のＮＶＭセルの制御ゲートへの印加からの応答が、基準電流（電圧）との比較において、電流（電圧）遷移を通過するであろうことを保証する。ＮＶＭセル内に格納された電圧レベル情報は、前記遷移から検出されることが可能であり、且つビットワード情報に変換され得る。
さらに、また、時間経過によるＮＶＭセルの相互コンダクタンス劣化及び電荷拘留をカバーするための保護帯域電圧を含むように基準閾値電圧間のゲート電圧増分を選択することが可能である。特定の閾値電圧レベルに関するＮＶＭセルの閾値電圧が許容差ウインドウから出て保護帯域領域内へと降下したときには、ＮＶＭセルは再調整され、そして、元の応答許容差ウインドウへと復旧されることが可能である。ＮＶＭセル内に格納されたビットワード情報は、消失から救われ得る。
本開示では、単一ＮＶＭセル内で多レベル及び多ビット記憶を実現する方法及び構造を記述する。当業者は、方法及び構造との関係においてこの明細書に記述する本発明実施例が例示のためのみであり、いずれの意味においても限定を意図したものでないことを理解されるであろう。本開示の他の実施例は本開示に関心のある当業者にその内容を理解容易に教示するであろう。
図３は、自己適応型及び自己調整型ＭＬＣ ＮＶＭの一般的な方式を示す。ｎ個のレベルのレベルゲート電圧は、Ｌ０，Ｌ１，．．．．．，Ｌｎ−１によって規定され、各レベルは２進数で１つのｍ−ビットワードによって示され、ここでｍ＝ｌｏｇ２（ｎ）である。図３に示される構造を使用して、ＮＶＭセルが、標準的な公知のプログラミング技法を使って特定レベルＬｉにプログラムされた場合には、電流（電圧）応答をＩｒｅｆ＋／−ΔＩ（Ｖｒｅｆ＋／−ΔＶ）内に検証するべくレベルゲート電圧ＬｉがＮＶＭセルの制御ゲートに印加される。この検証は、比較器内の基準電圧を上方境界Ｉｒｅｆ＋ΔＩ（Ｖｒｅｆ＋ΔＶ）と下方境界Ｉｒｅｆ−Δ（Ｖｒｅｆ−ΔＶ）へ又はその逆に連続して切り換えることによって行われる。このプログラミングシーケンスは、ＮＶＭセル閾値電圧をｉｔｈレベル付近まで迅速に動かすための１つのきめのあらいプログラミングとＮＶＭセル閾値電圧を応答許容差ウインドウＩｒｅｆ＋／−ΔＩ（Ｖｒｅｆ＋／−ΔＶ）内へと微調整するための２つのきめの細かいプログラミングを含む。すなわち、プログラムされるＮＶＭセルの実閾値電圧が、特定閾値電圧レベルＬｉに関連する最小受容可能閾値電圧に比べて非常に低い場合には、そのセルの閾値電圧が少なくとも最小受容可能閾値電圧レベルの上になるまで、プログラミングが、プログラムされるＮＶＭセルのチャネル領域の上のフローティングゲート又は関連する誘電体に追加的な電荷を付与する。ＮＶＭセルの実閾値電圧が、特定閾値電圧レベルＬｉに関連する最大受容可能閾値電圧より上において、非常に高い場合には、そのセルの閾値電圧が少なくとも特定閾値電圧レベルＬｉに関連する最大受容可能閾値電圧の下となるまで、プログラミングは、プログラムされるＮＶＭセルのチャネル領域の上のフローティングゲート又は関連する誘電体上の電荷を除去する。
ゲート電圧に関する符合する許容差ウインドウΔＬは、センス回路利得関係ΔＬ＝ΔＩ／ＡＩ又はΔＬ＝ΔＶ／ＡＶによって規定され、ここで、ＡＩとＡＶは、各々、電流と電圧に関するセンス増幅利得である。図４は、最も単純なセンス増幅器に関する典型的なＮＶＭセル駆動電流対制御ゲート電圧曲線、すなわち、固定ドレインバイアスによるＮＶＭセルを図解する。センス回路利得ＡＩは、ＮＶＭセルの相互コンダクタンスである。２個の特定閾値電圧Ｌｉ及びＬｉ＋１の各々は同一セルに関して相互に並列であるので、駆動電流対ゲート電圧曲線は、所望閾値電圧（実線）と最高位の受容可能な閾値電圧（破線）と最低位の受容可能な閾値電圧（点線）を示している。自己適応型方式は、プログラムされるセルのフローティングゲート又は誘電体内での各種電荷の付与又は除去によって、ＮＶＭセルの閾値電圧を符合する応答電流ΔＩの拘束下に入れるので、各ＮＶＭセルの絶対閾値電圧による不均一性は無関係となる。ＮＶＭセルのフローティングゲート（誘電体）上の蓄積された電荷の絶対量は、計測された出力応答を応答許容差ウインドウ内とするとの要求の拘束によって順応的に変化する。
他の偏差は、センス回路利得偏差から生じる。ΔＡＩ（ΔＡＶ）をセンス回路利得での偏差であると仮定した場合、ＮＶＭセル及びセンス回路に関するセンス回路利得は、ＡＩ＝ＡＩ０＋ΔＡＩ（ＡＶ＝Ａｖ０＋ΔＡｖ）と書くことができ、ここでＡＩ０（Ａｖ０）は、ＮＶＭセルのアレイに関するセンス回路利得の平均である。図４の最も単純なセンス回路の場合に関しては、利得偏差は、主に、ＮＶＭセル相互コンダクタンス偏差による。すなわち、ゲート電圧許容差ウインドウは、ΔＬ＝ΔＩ／ＡＩ０（１＋Ｏ（ΔＡＩ／ＡＩ０））によって書くことができ、ここでＯ（ΔＡＩ／ＡＩ０）は（ΔＡＩ／ＡＩ０）の比較的高い順位である。ゲート許容差ウインドウ上の利得偏差の効果は、比較的高い順位の範囲（ΔＡＩ／ＡＩ０）内にある。例えば、典型的ＭＯＳＦＥＴ劣化基準用に使用される相互コンダクタンス劣化の１０％（図４内の小勾配）は、ゲート電圧許容差ウインドウの下方境界の下〜１０％に動くのみである。
階段ゲート電圧Ｓｉ及びＳｉ＋１（図３、ブロック３１１）は、段電圧増分Ｓｉ＋１−Ｓｉが（特定閾値電圧レベルＬｉに符合する）レベルｉに関するゲート電圧許容差ウインドウΔＬよりも大きくなければならないように選択される。ＳｉからＳｉ＋１への印加された階段ゲート電圧条件下において、センス回路出力からの応答は、基準電流（電圧）との比較において電流（電圧）遷移を通過する。比較器３１７の出力は、前記遷移が発生したときにその状態を変える。比較器３１７の出力ノードからの出力信号は、ＮＶＭセル内に格納された電圧レベルの識別を目的として印加され得る。この電圧レベルにビットワードを割り当てることにより、ＮＶＭセル内に格納されたビットワードが理解され得る。
実施においては、階段電圧の増分は、閾値電圧レベル間の境界に関する不明瞭を防止するべく、保護帯域電圧が含まれることを必要とする。トンネル現象又は応力誘起漏れ電流（ＳＬＩＣ）による蓄積電荷損失のようなＮＶＭセルに共通な他の現象が、ある程度の蓄積時期間の後に、並列な曲線を下方へと動かす。各ＮＶＭセルに関連する閾値電圧の保護帯域電圧と周期的検証を適切に選択することにより、蓄積された電荷により表される情報を含有するＮＶＭセルは、常に、（すなわち、周期的に又は他のいずれかのアルゴリズムに従って）再調整されることができる。すなわち、ビットワード情報は消失から救われることができる。
図３の概略方式に示されるように、ＮＶＭセルのフローティングゲートトランジスタ又は電荷トラッピングトランジスタＱ１に関連する制御ゲート電極３３０は、各々、検証と読取のため、スイッチ３１２ａと導線３１３ａ、３１３ｂ、３１３ｃを介してゲートレベル電圧源３１０に接続可能であり、且つ、スイッチ３１２ｂと導線３１３ｅ、３１３ｄ、３１３ｅを介して階段ゲート電圧源３１１に接続可能である。ＮＶＭセル内のフローティングゲートトランジスタ又は電荷トラッピングトランジスタＱ１のソースノードｓ及びドレインノードｄは、制御ゲート３３０に印加されるゲート電圧の各レベルに応答してＱ１によって通過される電流を検知するためのセンス増幅器３１５に接続される。センス増幅器３１５からの出力信号は、線３１６ａにて比較器３１７の一方の入力ノードへと供給される。比較器３１７の他方の入力ノードは、線３１６ｂを介して、下方境界検証、上方境界検証、読取に関係するスイッチ３１９ａ、３１９ｂ、３１９ｃの１つを閉じることによって３つの基準電流（電圧）のいずれか１つに接続される（読取オペレーションに関係するスイッチ３１９ａが閉じて示されている）。
プログラミングの際、ゲート電圧レベルＬｉがトランジスタＱ１の制御ゲート３３０に印加されたときにセンス回路の応答が下方境界Ｉｒｅｆ−ΔＩ（Ｖｒｅｆ−ΔＶ）と上方境界Ｉｒｅｆ＋ΔＩ（Ｖｒｅｆ＋ΔＶ）の内側にあるようにそのセルの閾値電圧を調節するため、比較器３１７の出力状態が各ＮＶＭセルの検証に使用される。下方境界検証のため、ＮＶＭセルＱ１の制御ゲート電極３３０はスイッチ３１２ａを介してゲートレベル電圧源３１０に接続され、比較器３１７の入力線３１６ｂはスイッチ３１９ｂを介して下方境界基準電流（電圧）源３２０ａに接続される。比較器３１７の読出しは、センス増幅器３１５からの応答電流（電圧）が、下方境界基準電流（電圧）Ｉｒｅｆ−ΔＩ（Ｖｒｅｆ−ΔＶ）よりも高いか低いかを検出するために適用され得る。上方境界検証のため、ＮＶＭセルＱ１の制御ゲート電極３３０は、スイッチ３１２ａを介してゲートレベル電圧源３１０に接続され、比較器３１７の入力線３１６ｂはスイッチ３１９ｃを介して上方境界基準電流（電圧）源３２０ｂに接続される。比較器３１７の読出しは、センス増幅器３１５からの応答電流（電圧）が上方境界基準電流（電圧）Ｉｒｅｆ＋ΔＩ（Ｖｒｅｆ＋ΔＶ）よりも高いか低いかを検出するために適用されることができる。
レベルｉに関する格納ビット情報を読出すため、トランジスタＱ１の制御ゲート３３０はスイッチ３１２ｂを介して階段ゲート電圧源３１１に接続され、源３１８からの基準電流（電圧）Ｉｒｅｆ（Ｖｒｅｆ）はスイッチ３１９ａを閉じることによって比較器３１７の入力ノード３１６ｂに印加される。階段ゲート電圧源３１１により供給される階段電圧がＳｉからＳｉ＋１に変化した場合には、比較器３１７の線３１６ａへのセンス増幅器３１５の出力電流（電圧）は、他の入力線３１６ｂでの基準電流（電圧）Ｉｒｅｆ（Ｖｒｅｆ）よりも比較的高いから比較的低いへの（比較的低いから比較的高いへの）電流（電圧）遷移を生ずる。比較器３１７の出力は、この電流（電圧）遷移に起因してその状態を変化する。同比較器３１７の出力状態は、格納されたレベルの識別に適用され、且つＮＶＭセル内に格納されるビットワード情報に変換される。
ＭＬＣ ＮＶＭの自己適応型方法の効果を図解するため、図１のＩｄｓ−Ｖｇ曲線（実線曲線は中間相互コンダクタンスを表し、点線曲線は最大相互コンダクタンスを表し、破線曲線は最小相互コンダクタンスを表す）の同一グループを利用して、図４の本発明に開示の検証方法でのプログラミング閾値電圧変位を模倣するべく、これらの曲線を並列に配置する。図１との比較において図４に明確に見られるように、ゲートレベル電圧に関する偏差は制御可能なウインドウに集束され得る。ゲートレベル電圧の偏差は、センス増幅器利得及び基準電流（電圧）の設定点、並びに上方境界基準電流（電圧）及び下方境界基準電流（電圧）によって制御されることが可能である。
本発明の自己適応型及び自己調整型ＮＶＭの好実施例の図解のためには、「ビットシンボル認識方法及び非揮発性メモリに複数個のビットを格納するための方法」との標題の２００６年３月１６日出願の米国特許出願第１１／３７８０７４号に開示のインバータ型構造を備えたビットワード識別検証方式が有用である。同出願は、本出願の譲受人であるフラッシュシリコン社に譲渡されており、引用としてその全体が本出願に加えられる。本出願の図５は、０．１８μｍ技法で処理されたＮＶＭセルに関するインバータセンス回路の入力／出力特性の１６レベルの計測データを示す。
図６は、ＮＭＯＳＦＥＴ ＮＯＲ型ＮＶＭアレイに関する自己適応型及び自己調整型ＭＬＣ ＮＶＭを実施するブロック配線図を示す。ＮＯＲ型ＮＶＭアレイは、１つの行Ｒｍ（行Ｒ１乃至ＲＭのいずれかであり、ここで、Ｍはセクタ６２０内の行の総数を表す整数であり、ｍは１＝ｍ＝Ｍで規定される整数である）にｎ個のセルを備えるように構成される。ＮＶＭセルの各列Ｃｎ（列Ｃ１乃至ＣＮのいずれかであり、ここで、Ｎはメモリセクタ６２０内の列の最大数であり、ｎは１＝ｎ＝Ｎによって規定される整数である）は、単一ビットラインに沿った「センス増幅器回路及びビットラインスイッチ」と称されるブロック６１３内の同一センス増幅器を共有する。３つの基準電圧が、基準電圧発生器６０７内の分圧器からセンス回路へと供給される。発生器６０７内の分圧器には、読取電圧供給ＶＤＤＲから直接誘導される、基準電圧Ｖｒｅｆと、下方境界基準電圧Ｖｒｅｆ−ΔＶと、上方境界基準電圧Ｖｒｅｆ＋ΔＶとが供給される。ワードラインアドレスレジスタ及び前復号器６０６からワードラインアドレスを受信する行復号器６１５からの出力信号は、高電圧スイッチ６０３を介してワードラインＲｍ（これは行Ｒ１乃至ＲＭのいずれか１つに符合する）を励起するために印加される。高電圧スイッチ６０３が、選択されたワードラインＲｍを、検証及び読取のため電荷ポンピング及び調整器回路６０８からの高電圧供給ＶＤＤＨによってバイアスされたデジタルアナログ変換器（ＤＡＣ）６０４の出力線に接続するのに使用される。
Ｉ／Ｏ及びシフトレジスタブロック６１０は、命令レジスタ６０５への命令と、アドレスレジスタブロック６０６へのワードラインアドレスと、格納されるべき入力データを受信し且つ格納し、そして、データバッフア６１１からの読取データをバス６３０によって送出する。コンボ論理回路ブロック６１２は、センス回路及びビットラインスイッチ６１３からの比較器の読出しと４ビット状態レジスタ６０１からの「４ビット状態」を受信して、プログラミング、検証及び読取のための選択されたビットラインを励起する。４ビット状態レジスタ６０１は、プログラミング及び読取の際の（０，０，０，０）の最小状態から（１，１，１，１）の最大状態までの状態を表す。４状態レジスタ６０１は、プログラミングと検証のため、ＤＡＣ６０４への電圧ポインタ６０２に関する中央状態基準を提供し、読取のため、データバッフア６１１に４ビット格納データを供給する。クロック及びカウンタ６０９からの信号は、オペレーションの同期化のため、そして４ビット状態レジスタの起動のために供給される。
消去モード
Ｉ／Ｏブロック６１０から消去命令とブロックアドレスを受信した後、ＮＯＲアレイは消去モード内にある。消去オペレーションでは、ＮＯＲアレイは当業界で公知のようにセクタモード又はページモードで作動可能である。ＮＶＭ ＮＯＲアレイのセクタが消去された後に、そのセクタ内の全てのワードラインがペーシ検証シーケンスによって１行ずつ検証される。ページ検証シーケンスは第１のゲートレベル電圧Ｌ０を各ワードラインに印加し、一方、基準電圧は、センス増幅器及びビットラインスイッチブロック６１３内の基準電圧（図３内の３１６ｂ、３１９ａ及び３１８）に切り換えられる。選択されたワードライン（Ｎ ＮＶＭセルのページ）に関するＮＶＭセルの行が次に検証され、公知の方法で必要閾値電圧の下へ消去される。
プログラミングモード
Ｉ／Ｏブロック６１０からプログラミング命令とワードラインアドレスを受信した後、ＮＯＲアレイは、プログラミングモード内にある。プログラミングのため、ＮＯＲ ＮＶＭセルの行に適用すべくホットキャリヤ注入（ＨＣＬ）が生起される。プログラミングオペレーションにおいて、Ｉ／Ｏ６１０からのビットデータは並列な４×Ｎデータバッフア６１１内にロードされる。４ビット状態レジスタは、第１レベル（０，０，０，１）から始まり、プログラミング過程と同期して、増分的に（ｉｎｃｒｅｍｅｎｔａｌｌｙ）最終状態（１，１，１，１）に至る。アレイ内の全ての各ビットラインはバッフアブロック６１１内の符合する４ビットデータバッフアに独特に整合させられる。状態ビットは、次にＮＯＲアレイ内の並列な全ての各ビットラインに符合する４ビットデータバッフアの各々の中のビットと比較される。もしも４ビット状態レジスタ内のビットとビットラインに関する４ビットデータバッフア内のビットとの間にマッチ（ｍａｔｃｈ）すなわちビットマッチがあれば、符合するビットラインが励起される。一方、４ビット状態レジスタ６０１は、４ビット−８ビット電圧ポインタ６０２を介して８ビットＤＡＣ入力に変換され、ＤＡＣ出力端子上にｉ＝１，２，．．．，１５に対するレベル電圧Ｌｉに関する符合するゲートプログラミング電圧Ｐｉを発生する。この電圧レベルに関するゲートプログラミング電圧パルスは、高電圧スイッチ６０３を介して選択されたワードライン上へ送出される。「状態」に関し選択されたワードライン内のビットマッチのあったＮＶＭセルは閾値電圧レベル付近にプログラムされる。
所望閾値電圧レベルへのきめのあらいプログラミングの後、ビットマッチのあったセルは、下方境界検証シーケンスで検証される。すなわち、基準電圧は、センス増幅器及びビットラインスイッチブロック６１３内のビットマッチのあったＮＶＭセル対して符合するユニットに関係する下方境界閾値電圧（図３内の３１６ｂ、３１９ｂ、３２０ａ）に切り換えられ、ＤＡＣ６０４の出力電圧はレベルｉに関係するゲートレベル電圧Ｌｉに切り換えられる。センス増幅器回路及びビットラインスイッチブロック６１３内の符合するビットラインに関する比較器３１７（図３）からの出力信号はコンボ論理回路６１２に供給される。論理回路６１２の出力信号は、閾値電圧増加プログラミングシーケンス（閾値電圧の増加に関するきめの細かいプログラミングシーケンス）内の下方境界条件に合致しないビットマッチのあったセルに関するビットラインを励起するように印加される。
ワードライン内のビットマッチのあったセル全てが下方境界条件に合致したとき、上方境界検証シーケンスが、次に基準電圧をセンス増幅器及びビットラインスイッチブロック６１３内のビットマッチのあったセルに対する符合するユニットに関する上方境界基準電圧（図３内の３１６ｂ、３１９ｃ、３２０ｂ）への切り換えによりビットマッチのあったセルに関して励起される。選択されたワードラインにはゲートレベル電圧Ｌｉが供給される。センス増幅器回路及びビットラインスイッチブロック６１３内の符合するビットラインに関する比較器３１７からの出力信号は、コンボ論理回路６１２内に供給される。論理回路６１２からの出力信号は、閾値電圧減少プログラミングシーケンス（閾値電圧の減少に関するきめの細かいプログラミングシーケンス）を適用することにより上方境界条件に合致しないビットマッチのあったセルに関するビットラインを励起するように適用される。
ワードライン内のビットマッチのあったセル全てが上方境界条件に合致した場合には、選択されたレベルに関するプログラミングが完了され、クロック及びカウンタブロック６０９により４ビット状態レジスタ６０１が次のレベルへと起動される。
上述したプログラミング過程は、最終状態（１，１，１，１）が完了されるまで繰り返される。最終状態（最高閾値電圧）は上方境界検証を必要としない。最終状態プログラミング完了の後、４×Ｎデータビットが選択されたワードラインに関するＮ ＮＶＭセルの行内に格納される。
読取モード
Ｉ／Ｏブロック６１０から読取命令及びアドレスを受信した後、ＮＯＲアレイ６２０は読取モード内にある。読取オペレーションでは、４ビット状態レジスタ６０１は、（０，０，０，０）から開始し、読取クロックによって（１，１，１，０）まで増分的に（ｉｎｃｒｅｍｅｎｔａｌｌｙ）駆動される。ＤＡＣ６０４の入力に対する４ビット−８ビット電圧ポインタ６０２を介して、ＤＡＣ６０４からの出力信号はＳ１からＳ１５への階段電圧を提供する。センス増幅器及びビットラインブロック６１３において、全ての符合するビットラインに対する比較器３１７の入力線３１６ｂは、基準電圧Ｖｒｅｆ（図３に示される３１６ｂ、３１９ａ、３１８）に切り換えられる。最初に、ブロック６１１内のデータバッフア内のデータは全て（１，１，１，１）の状態のために「１」に予め設定される。比較器３１７の出力信号は、コンボ論理回路６１２内へ供給される。符合する比較器の出力信号が、Ｓ１からＳｉ＋１への階段電圧に応答して原状態から反対状態に変化したとき、論理回路６１２は、４ビット状態レジスタ６０１からの「状態ビット」を符合するビットラインに関するデータバッフア６１１内に通過させるようにトランスミッションゲートの切り換えを行う。規定のビットラインに関連するデータバッフア６１１が一杯になった後に、後続の連続過程におけるデータバッフアの上書きを防止するべくデータバッフアのロック（ｌｏｃｋ）を目的として論理状態がフィードバックする。選択されたワードライン上において印加されたワードライン電圧が階段電圧Ｓ１４から最終段電圧Ｓ１５に切り換わったとき、（１，１，１，０）が、他の状態がデータバッフアに書き込まれたのと同じ方法にてデータバッフアに書き込まれ、一方、（１，１，１，１）に関する論理状態は（１，１，１，１）の予め設定した値によっており、符合するビットラインに関するブロック６１３内の比較器３１７の出力信号が、全ての段電圧Ｓ１，．．．，Ｓ１５に応答してその原状態を変化させないとの条件によって決定される。
自己調整
Ｉ／Ｏ及びシフトレジスタ６１０からの自己調整命令を受信した後、本装置は、自己調整モード内にある。自己調整オペレーションにおいて、選択されたワードラインに関するＮＶＭセルの行内のデータは、読取オペレーションとほぼ同一の様式で読取られ且つデータバッフア６１１内に格納される。読取オペレーションでのようにデータをＩ／Ｏ及びシフトレジスタ６１０に送出する代わりに、下方境界シーケンスに関する検証が励起される。４ビット状態レジスタ６０１は（０，０，０，０）状態から開始し、（１，１，１，１）状態まで増分的（ｉｎｃｒｅｍｅｎｔａｌｌｙ）に上昇する。ＤＡＣ６０４からの出力信号が４ビットレジスタ６０１からのデジタル信号の状態に符合するレベル電圧Ｌｉを発生する。４ビットデータバッフア／レジスタ６０１内のデータが、選択されたワードラインに接続された或るセル内に格納されたデータを表すブロック６１１内のバッフア内の状態ビットにマッチ（ｍａｔｃｈ）したときには、そのような各セルに関するビットラインは下方境界検証のために励起される。もしも、ビッマッチのあったＮＶＭセルの閾値電圧が下方境界閾値電圧の下ならば、それらの閾値電圧が下方境界条件に合致するまでビットマッチのあったＮＶＭセルの閾値電圧が動くようにきめの細かい増加閾値電圧シーケンスが適用される。この手順は、プログラミングシーケンス内の下方境界検証及びきめの細かいプロセスと全く同一である。全てのレベルに関する再調整が完了した後、ＮＶＭセル内のデータが再格納される。
ＮＡＮＤ型ＮＶＭアレイ
図７は、ＮＭＯＳＦＥＴ ＮＡＮＤ型ＮＶＭアレイに関する自己適応型及び自己調整型ＭＬＣ ＮＶＭを実施するブロック配線図を示す。ＮＡＮＤ型ＮＶＭアレイは、Ｎ ＮＡＮＤストリングで構成される。各ＮＡＮＤストリングは直列に接続されたＭ ＮＶＭセルより成る。すなわち、アレイ内のワードラインは行Ｒ１から行ＲＭまでであり、ここで、Ｍは、セクタ７２０内のＮＡＮＤストリング内のセルの総数を表す整数であり、ｍは、１＝ｍ＝Ｍによって規定された整数である。ＮＡＮＤストリングは、Ｃ１からＣＮの列を形成し、ここで、Ｎは、メモリセクタ７２０内のＮＡＮＤストリングの数であり、ｎは、１＝ｎ＝Ｎによって規定された整数である。全ての各ＮＡＮＤストリングはビットラインを表し、センス増幅器回路及びビットラインスイッチブロック７１３内側のセンス回路ユニットに接続される。３つの基準電圧が、基準電圧発生器７０７内の分圧器からセンス回路に提供される。発生器７０７内の分圧器は、読取電圧供給ＶＤＤＲから直接誘導される、基準電圧Ｖｒｅｆと、下方境界基準電圧Ｖｒｅｆ−ΔＶと、上方境界基準電圧Ｖｒｅｆ＋ΔＶを発生する。ワードラインアドレスレジスタ及び前復号器７０６からワードラインアドレスを受信する行復号器７１５の出力信号は、高電圧スイッチ７０３を介してワードラインＲｍを励起するために印加される。高電圧スイッチ７０３は、選択されたワードラインＲｍをデジタルアナログ変換器（ＤＡＣ）７０４の出力線に接続するのに使用され、該デジタルアナログ変換器（ＤＡＣ）７０４は、プログラミング及び読取に関する電荷ポンピング及び調整器回路７０８からの高電圧供給ＶＤＤＨによりバイアスされる。選択されなかったワードラインは、高電圧スイッチ７０３を介して電荷ポンピング及び調整器回路７０８からの通過ゲート電圧Ｖｐａｓｓに接続される。選択されなかったワードラインに印加される通過ゲート電圧Ｖｐａｓｓは、最高にプログラムされた閾値電圧による場合でもＮＡＮＤストリングに沿ったＮＶＭセルを完全にターンオンする程に十分に高くなければならない。
Ｉ／Ｏ及びシフトレジスタブロック７１０は、命令レジスタ７０５への命令と、アドレスレジスタブロック７０６へのワードラインアドレスと、格納されるべき入力ビットデータを受信し且つ格納し、そして、データバッフアブロック７１１からの読取ビットデータを送出する。コンボ論理回路ブロック７１２は、センス回路及びビットラインスイッチ７１３からの比較器（図３内の比較器３１７のような）から読出し信号、及び、プログラミング、検証及び読取に関する選択されたビットラインを励起する４ビット状態レジスタ７０１内の「４ビット状態」を表すデジタル信号を受信する。４ビット状態レジスタ７０１は、プログラミング及び読取の際に、（０，０，０，０）の最小状態から（１，１，１，１）の最大状態までの「状態」基準を表す信号を提供する。４ビット状態レジスタ７０１は、プログラミング及び検証に関しては、電圧ポインタ７０２を介してＤＡＣ７０４に中央状態基準電圧を提供し、読取に関しては、データバッフアブロック７１１内の４ビットデータバッフアに４ビット情報を提供する。オペレーションの同期化のためそして４ビット状態レジスタの起動のため、クロック及びカウンタ７０９からの同期化信号が印加される。
消去モード
Ｉ／Ｏブロック７１０から消去命令及びブロックアドレスを受信した後、ＮＡＮＤアレイ７２０は消去モード内にある。フアウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）（ＦＮ）トンネル方法がＮＡＮＤ ＮＶＭアレイ７２０の消去のために適用される。消去オペレーションのため、ＮＡＮＤアレイは、当業界で公知のセクタモード又はページモードで作動されることが可能である。ＮＶＭ ＮＡＮＤアレイのセクタが消去された後、セクタ内の全てのワードラインがページ検証シーケンスによって１行ずつ検証される。ページ検証シーケンスは第１ゲートレベル電圧Ｌ０を各ワードラインに印加し、一方、基準電圧は、センス増幅器及びビットラインスイッチブロック７１３内の基準電圧（図３内の３１６ｂ、３１９ａ及び３１８）へと切り換えられる。選択されたワードライン（Ｎ ＮＶＭセルのページ）に関するＮＶＭセルの行は、次に検証され且つ所望の閾値電圧の下へ消去される。
プログラミング
Ｉ／Ｏブロック７１０からプログラミング命令及びワードラインアドレスを受信した後、ＮＡＮＤアレイは、プログラミングモード内にある。プログラミングのため、フアウラー・ノルドハイム（ＦＮ）トンネル方法が選択されたワードラインに関するＮＡＮＤ ＮＶＭセルの行に適用される。ＮＡＮＤストリング上の選択されていないワードラインには、ＮＡＮＤストリング内の選択されていないＮＶＭセルに電気的に接続されるべき通過ゲート電圧Ｖｐａｓｓが供給される。チャネル・フアウラー・ノルドハイム（ＦＮ）プログラミング方法は、印加ゲート電圧を変更することにより、各メモリセルの制御ゲートに大増分閾値電圧シーケンスと小増分閾値電圧シーケンスを適用する過程を含む。大増分閾値電圧シーケンスと小増分閾値電圧シーケンスは、それぞれ、大きな閾値電圧変位と小さな閾値電圧変位を生起するためのものである。
プログラミングオペレーションにおいて、Ｉ／Ｏ７１０からのビットデータはデータブロック７１１内の４×Ｎデータバッフア内にロードされた並列である。４ビット状態レジスタ７０１は、第１レベル（０，０，０，１）から開始してプログラミング過程と同期して最終状態（１，１，１，１）まで増分的に（ｉｎｃｒｅｍａｎｔａｌｌｙ）動作する。アレイ内の全ての各ビットラインは、ブロック７１１内の符合する４ビットデータバッフアと整合する。レジスタ７０１からの状態ビットは、次にＮＡＮＤアレイ内の全ての各ビットラインと１対１を基本として符合する４ビットデータバッフア内のビットと比較される並列である。第１のプログラミング過程に関して、（０，０，０，０）状態にあるデータバッフアの符合するビットラインは、ＮＡＮＤストリングの両側の正電圧に接続され、閾値電圧が上昇するのを防止するための自己抑制電界を発生する。次に、大きな段チャネル・フアウラー・ノルドハイム（ＦＮ）トンネルプログラミングシーケンスが選択されたワードライン及び基板に適用される。このプログラミングの結果は、符合するバッフアデータ（０，０，０，０）によるもの以外のＮＶＭセルの閾値電圧が第１閾値電圧レベル付近まで動かさせられるということである。
第１のレベルに対する第１のきめのあらいプログラミングの後、符合するバッフアデータ（０，０，０，０）を持つもの以外の選択されたワードライン内の全てのＮＶＭセルが、下方境界検証シーケンスによって検証される。後の検証が下方境界条件に合致することのできないＮＶＭセルには、下方境界条件が合致するまで小増分閾値電圧シーケンスが供給される。次に、プログラムされたＮＶＭセルに関して上方検証シーケンスが適用される。後の上方境界検証が上方境界条件に合致することのできないＮＶＭセルには、上方境界条件に合致するまで、閾値電圧を下方に適切に動かすように閾値電圧減少プログラミングシーケンスが供給される。それらの符合するバッフア保持データ（０，０，０，０）を伴うもの以外の選択されたワードラインに接続された全てのＮＶＭセルに関する閾値電圧は、第１ステッププログラミング及び検証の終了後の第１電圧レベルのウインドウ内である。
閾値電圧の第２レベルへの動作において、符合するバッフアデータ（０，０，０，１）と（０，０，０，０）を伴う選択されたワードラインに接続されたＮＶＭセルは、第２レベルプログラミングの際にそれらの閾値電圧レベルが上昇移動するのを防止するべく自己抑制電界が供給される。第１レベルプログラミングに関すると同様の手順に従って、大増分閾値電圧シーケンスが、符合しないバッフアデータ（０，０，０，１）と（０，０，０，０）を伴う選択されたワードライン内のプログラムされたセルを第２電圧レベルの付近へ動かす。第２レベルよりも高い閾値電圧を伴うプログラムされたセルは、第１レベルプログラミングに関して記述されたと同様の様式で検証され且つ第２レベルのウインドウ内に適切にプログラムされる。この過程が、全ての閾値電圧レベルに関して、且つそれらの符合するデータバッフア内のそれらの４ビットデータに従うそれらの符合する閾値電圧レベルを伴うセルに関して繰り返される。最高閾値電圧レベルに関しては、上方境界検証は必要としない。最高閾値電圧レベルに対するプログラミングの後、選択されたワードライン（すなわち、行）内のＮ ＮＶＭセルは、それらの符合するデータバッフア内の４ビット情報に従ってそれらの閾値電圧レベルにプログラムされる。
読取モード
Ｉ／Ｏブロック７１０から読取命令及びアドレスを受信した後、ＮＡＮＤアレイは、読取モード内にある。読取オペレーションでは、４ビット状態レジスタ７０１は、（０，０，０，０）を表す信号で開始し、読取クロックに同期して、（１，１，１，０）まで増分的に（ｉｎｃｒｅｍｅｎｔａｌｌｙ）増える信号を生成する。４ビット−８ビット電圧ポインタ７０２を介して、ＤＡＣ７０４からの出力信号は、Ｓ１からＳ１５までのゲート階段電圧を提供する。センス増幅器及びビットラインブロック７１３内において、全ての符合するビットラインに関する比較器（図３の比較器３１７のような）への入力信号は、（図３に示される線３１６ｂ、３１８及びスイッチ３１９ａを使って）基準電圧へ切り換えられる。最初、ビットラインに関連する全てのデータバッフアは、（１，１，１，１）の状態を表す「１」に予め設定される。ビットラインに接続する比較器３１７の出力信号は、コンボ論理回路７１２に供給される。ＳｉからＳｉ＋１への階段電圧に応答して、比較器の符合する出力信号が、その原状態から反対状態へと変化したとき、論理回路７１２はトランスミッションゲート上において４ビット状態レジスタ７０１から符合するビットラインに関するデータバッフア７１１へと「状態ビット」を通過するように切り換わる。ビットラインに符合する各データバッフア７１１が一杯になった後、後続の連続過程においてデータバッフアが上書きされるのを防止するため各一杯のデータバッフア７１１をロック（ｌｏｃｋ）すべく論理状態がフィードバックする。印加されたワードライン電圧が、選択されたワードライン上で階段電圧Ｓ１４から最終段電圧Ｓ１５へと動作したときに、（１，１，１，０）がそのワードラインに接続された残りの一杯になっていないデータバッフアに（他の状態に関するような通常の方法で）書き込まれ、一方、（１，１，１，１）に関する論理状態は予め設定された値であって、符合するビットラインに関する比較器３１７の出力信号が全ての段電圧Ｓ１，．．．，Ｓ１５に応答してその原状態を変化させないとの条件によって決定される。選択されたワードラインに関するＮ ＮＶＭセルの全ての行への階段電圧の１５サイクルの終了後、データバッフアは、４×Ｎビットのデータで一杯にされる。選択されたワードラインに関するＮＶＭセルの行の並列読取が迅速な読取スループットを提供する。
自己調整
Ｉ／Ｏ及びシフトレジスタ７１０からの自己調整命令の受信の後、本装置は、自己調整モード内にある。自己調整オペレーションにおいて、選択されたワードラインに関するＮＶＭセルの行内のデータは、読取オペレーション内と同様な様式で読取られ且つデータバッフア内に格納される。読取オペレーションでのようなＩ／Ｏ及びシフトレジスタ７１０へのデータの送出の代わりに、下方境界シーケンスに関する検証が励起される。４ビット状態レジスタ７０１は、（０，０，０，１）から開始して増分的に（１，１，１，１）に至る。選択されたワードライン内の符合するセルに関する４ビットデータバッフア７０１が、その状態ビットにマッチしたとき（ビットマッチがあったとき）に、下方境界検証に対してビットラインが励起される。選択されたワードラインは、下方境界検証に関するＤＡＣ７０４の出力端子からのゲートレベル電圧Ｌｉで印加される。ビットマッチのあったＮＶＭセルの閾値電圧が下方境界閾値電圧の下の場合には、ビットマッチのあったＮＶＭセルの閾値電圧を閾値電圧ウインドウ内へ動かすためにきめの細かい増加閾値電圧シーケンスが適用される。この過程は、プログラミングシーケンス内の下方境界検証と正確に同一である。全てのレベルに関する再調整終了後、ＮＶＭセル内のデータは、再格納される。
本発明のいくつかの実施例が記述されたが、本開示を検討して当業者には本発明の他の実施例は自明であろう。本発明にて使用の不揮発性メモリセルは、メモリ内に格納される情報格納のためフローティングゲートトランジスタを使用するように記述されているが、酸化シリコン、窒化シリコン及び酸化シリコン誘電体構造のような誘電体上に電荷を蓄積するメモリのような他の種類の不揮発性メモリがまた使用されることが可能である。
本発明の特徴として、閾値レベル間の保護帯域電圧が、メモリセルの老化に伴い、時の経過による閾値電圧内の変位にも拘わらず、セルの閾値電圧がいぜんとしてメモリセル内に格納された適正な２進ワードを表すことを確実にする。これは、メモリが長期の寿命にわたりその仕様を満たすことを確実にする。本発明のシステムが、そのメモリセルの閾値電圧が変位するほどに多数回繰り返し使用された特定メモリセル上で動作した場合、本発明のシステムは、閾値電圧のその変位を検出し、そして、ＮＶＭセルに格納されるデータの特定値に対して設計されたウインドウ内にメモリセルのオペレーションを戻すようにＭＯＳＦＥＴチャネルの上のフローティングゲート又は誘電体上に蓄積される電荷量を調節することができる。本発明は、基本的に、メモリセルを電圧及び電流の予定動作範囲内に戻すためにメモリセルの再調整を行う。この理由から、本発明は、しばしば、「自己調整型」方法及び構造、を使用する、又は、であると言及される。本発明に従い、通常条件下のメモリセルの実作動は、メモリセルを所望仕様内に戻すように調節されることができる。結果的に、通常は仕様外であるとして排除されるメモリを本発明の方法及び構造によって仕様内へ戻すことが可能である。本発明は、フローティングゲート上に又は誘電体上に与えられた電荷が、常に、閾値応答を所望範囲内に戻す適正量であることを確実にする。
本発明の追加的利点は、規定の閾値電圧に関して認容可能に確保できる電流の範囲を非常に正確に制御することができ、これにより、従来可能であったよりも多い数の検出可能な電圧をＮＶＭセル内に蓄積できることである。その中にある規定の２進ワードの識別が可能な電流の範囲を削減することによって、規定の不揮発性メモリセル上により多くの２進ワードの格納が可能である。すなわち、その閾値電圧に関する所望範囲内ある規定の閾値電圧に関する特定出力電流の達成のためＮＶＭ上での電荷の付加又は除去が可能であることによって、規定の不揮発性メモリセル上に格納可能なデータレベルの数を増加することができる。このことが、そのようなメモリセルの複数個を含有する不揮発性メモリ内に格納可能なデータレベルの数を増加する。
本発明の他の利点は、通常は仕様外にあるメモリセルを仕様内に入れるための再プログラムが可能であることである。このことは、不揮発性メモリに関連する収率損失を削減する。出力電流を規定閾値電圧に関する所望範囲内に入れるように再プログラムが可能な全ての各不揮発性メモリは、本発明の方法及び構造に従い作動状態に回復されることができる。すなわち、本発明の１実施例において、そのようなセルのアレイ内の各不揮発性メモリセルは、標準的なアルゴリズムを使用してプログラムされる。しかしながら、各セルがプログラムされた後、そのセルがプログラムされた特定の閾値電圧に関する出力電流が計測され、次に、フローティングゲート上又は誘電体内に付与された電荷量が出力電流をその特定の閾値電圧に関する所望範囲内に入れるために増加又は減少させられる。このことは、セルが薄い酸化物層を有し、したがって構造上に付与される規定の電荷量に関して通常予測されるよりも電流が多い場合には、フローティングゲート上の電荷量を増加してこれにより電流を削減できることを意味する。逆に、規定の電荷に関して出力電流が非常に低い場合には、電荷量を減少してこれにより所望電圧に関する出力電流を増加することができる。すなわち、これらのセルを含有するメモリセルは、回収されることができ、仕様外の作動をするとして廃棄されることはなくなる。このことは、高収率と低コストを結果する。したがって、この構造は、通常の環境下においてそのセルが仕様外であったとしても、各セルがその仕様に従って作動するように適応されることが可能であることから、自己適応型で且つ自己調整型である。
本発明に従うセルの再プログラミングは迅速である。これは、セルの閾値電圧を所望範囲内に入れるための再プログラムに約１マイクロ秒を要する。多くても、４Ｋメモリセルのプログラムのため約１０マイクロ秒を要する。このことは、４メガのセルメモリが、約１００分の１秒（０．０１秒）内にプログラムされることが可能であることを意味する。これは事実である。２０メガビット又は２メガバイトのメモリは、１秒以下の時間内にプログラム可能であると見積もられる。
要約するに、開示したものは、不揮発性メモリに関する自己適応型及び自己調整型方法及び構造である。この自己適応型及び自己調整型方法及び構造は、ＮＯＲ型及びＮＡＮＤ型フラッシュメモリの両者において実施可能である。自己適応型及び自己調整型方法及び構造は、多レベルセル不揮発性メモリの容量及び信頼性を劇的に向上する。
図１は、４つの異なる閾値電圧レベルでのＮＶＭセルに関する典型的な駆動電流対制御ゲート電圧曲線、特に閾値電圧レベル偏差ΔＶｔｈ０，ΔＶｔｈ１，ΔＶｔｈ２及びΔＶｔｈ３による中間勾配（実線曲線は中間相互コンダクタンスによるセルを示す）と、急勾配（点線曲線は最大相互コンダクタンスによるセルを示す）と、緩勾配（破線曲線は最小相互コンダクタンスによるセルを示す）に関連した曲線を示す。慣用的な一定ゲート電圧方式では、垂直線によって示されるように、第２及び第３レベルに関する電流偏差（垂直線と、実線、点線、破線との間の会合）が、第１及び第４レベルからの分離のために非常に重要である。 図２は、消去及びプログラミング後のアレイ内の多数のＮＶＭセルに関する典型的な閾値電圧分布を示す。実線と点線は、各々、元の分布と消去／書込みサイクル及び高温ベーキングの後の分布を示す。階段電圧１，２及び３は、従来技術でのＮＶＭ劣化及びデータ保存に関する保護帯域電圧を含むように選択される。ＮＶＭセル毎に２ビット（４レベル）当たりの格納レベルの情報は、コンボ論理回路を介するＮＶＭの「オン」又は「オフ」状態の精査のための３つの階段電圧の供給により獲得される。 図３は、ＭＣＬ ＮＶＭ内での検証と読取に関する全般的なブロック配線方式を示す。当業界において広く知られている本発明に使用するための適切なプログラミング及び消去方式は図示されていない。 図４は、最も単純なセンス回路、すなわち、図１に示したと同一の相互コンダクタンス偏差を使用する固定ドレインバイアスによるＮＶＭセルに関する作動原理を図解する。レベルｉへのプログラミングの際に、ＮＶＭセルの制御ゲートにレベルゲート電圧Ｌｉを印加することによるＮＶＭセルの応答が、基準電流（Ｉｒｅｆ ＋ ΔＩ及びＩｒｅｆ − ΔＩ）内へと検証される。ＮＶＭセル内に格納レベル情報を得る一方、電圧増分（レベルゲート許容差電圧ΔＬｉプラス保護帯域電圧）によって分離された階段電圧ＳｉとＳｉ＋１が、基準電流Ｉｒｅｆとの比較において電流遷移を精査するように印加される。 図５は、．１８μｍ技法で処理されたＮＶＭセルに関する並列入力電圧／出力電圧特性の１６のレベルの計測データを示す。センス回路利得は、応答許容差ウインドウとレベル許容差ウインドウの間での実施容易な変換用に−１に設計される。基準電圧は、センス回路のためバイアス読取電圧の５分の４に選択される。入力／出力特性の１６のレベルは、１６の可能な２進数を表す１６の異なる可能な特定閾値電圧レベルを有するＮＶＭセルのアレイと関連する。 図６は、「ｍ 行（ｒｏｗｓ）」×「ｎ 列（ｃｏｌｕｍｎｓ）」のＮＯＲ型ＮＶＭアレイブロック図表を示す。ＮＯＲフラッシュメモリは、ｎ ＮＶＭセルの１行で並列に（４×ｎ ビット）プログラムされ、検証され、読取られる。並列なオペレーションが迅速な読取り／書込みスループットを可能とする。 図７は、「ｍ 行（ｒｏｗｓ）」×「ｎ ストリング（ｓｔｒｉｎｇｓ）」のＮＡＮＤ型ＮＶＭアレイブロック図表を示す。ＮＡＮＤフラッシュメモリセルは、ＮＡＮＤ列の１ストリングで並列に（４×ｎ ビット）プログラムされ、検証され、読取られる。並列オペレーションが、迅速な読取り／書込みスループットを可能とする。
符号の説明
３１０ ゲートレベル電圧源
３１１ 階段ゲート電圧源
３１５ センス増幅器
３１７ 比較器
３１８ 基準電流（電圧）源
３２０ａ 下方基準電流（電圧）源
３２０ｂ 上方基準電流（電圧）源
３３０ 制御ゲート電極
Ｑ１ 電荷トラッピングトランジスタ

Claims (12)

  1. 電荷の受け取り及び蓄積を行ってセルの閾値電圧を変えるためのフローティングゲート又は誘電体と、電圧の印可を受ける制御ゲートであって、前記制御ゲート上の電圧が前記セルの前記閾値電圧以上のときに前記セルをターンオンする制御ゲートとを有する不揮発性メモリセルの閾値電圧を調節する方法であって、
    前記メモリセルに蓄積されたデータをデータバッファに読み出す過程と、
    前記メモリセルのために選択される閾値電圧を前記データバッファ内の前記データに基づいて決定する過程と、
    前記選択された閾値電圧に応じた電圧が前記制御ゲートに印加された後に前記メモリセルからの電流を計測する過程と、
    前記計測された電流を、前記メモリセルの制御ゲートに前記選択された閾値電圧が印加されたときに流れるであろう電流と比較する過程と、
    前記制御ゲートに前記選択された閾値電圧が印加されたときに、計測された前記電流が前記選択された閾値電圧に対する所望範囲内にない場合には、前記計測された電流が前記所望範囲内の値を取るように、前記フローティングゲート又は誘電体上の電荷を調節する過程を含むことを特徴とする方法。
  2. 前記フローティングゲート上の電荷を調節する過程が、前記フローティングゲート上に追加的電荷を与えて前記不揮発性メモリセルからの出力電流を前記選択された閾値電圧に関連する許容差帯域内に入れる過程を含むことを特徴とする請求項１に記載の方法。
  3. 前記フローティングゲート上の電荷を再調節する過程が、前記フローティングゲート上の電荷を削減して前記不揮発性メモリセルからの出力電流を選択された閾値電圧に関連する許容差帯域内に入れる過程を含むことを特徴とする請求項１に記載の方法。
  4. 電荷の受け取り及び蓄積を行ってセルの閾値電圧を変えるフローティングゲート又は誘電体と、電圧の印可を受ける制御ゲートであって、前記制御ゲート上の電圧がセルの閾値電圧以上のときにセルをターンオンする制御ゲートを有する不揮発性メモリセルの閾値電圧を調節する構造体であって、
    前記メモリセルに蓄積されたデータがデータバッファに読み出され、前記データバッファ中の前記データにしたがって、前記メモリセルのために選択される閾値電圧が決定される調節モードに前記メモリセルを設定する手段と、
    前記選択された閾値電圧に応じた電圧が前記制御ゲートに印加された後に前記メモリセルからの電流を計測する手段と、
    前記計測された電流を、前記不揮発性メモリセルの制御ゲートに前記選択された閾値電圧が印加されたときに流れるであろう電流と比較する手段と、
    前記制御ゲートに前記選択された閾値電圧が印加されたときに、計測された前記電流が前記選択された閾値電圧に対する所望範囲内にない場合には、前記測定された電流が前記所望範囲内の値を取るように、前記フローティングゲート又は誘電体上の電荷を調節する手段とを含むことを特徴とする構造体。
  5. 前記フローティンクゲート上の電荷を調節する手段が、前記フローティングゲート又は誘電体上に追加的電荷を与えて前記不揮発性メモリセルからの出力電流を選択された閾値電圧に関連する許容差帯域内に入れる手段を含むことを特徴とする請求項４に記載の構造体。
  6. 前記フローティングゲート上の電荷を調節する手段が、前記フローティングゲート又は誘電体上の電荷を削減して前記不揮発性メモリセルからの出力電流を選択された閾値電圧に関連する許容差帯域内に入れる手段を含むことを特徴とする請求項４に記載の構造体。
  7. 各不揮発性メモリセルが、電荷の受け取り及び蓄積を行ってセルの閾値電圧を制御するフローティングゲート又は誘電体と、電圧の印可を受ける制御ゲートであって、前記制御ゲート上の電圧がセルの閾値電圧以上のときにセルをターンオンする制御ゲートとを有する該不揮発性メモリセルのアレイと、
    メモリセル内に蓄積されたデータを読み出すためのデータバッファ及び前記データバッファ内のデータに基づいて前記メモリセルのための選択された閾値電圧を決定するための手段と、
    選択された閾値電圧応じて電荷をいずれか１つをアレイ内の各メモリセルに関連するフローティングゲート又は誘電体上に与える手段と、
    前記制御ゲートに印加される選択された閾値電圧に応答してセルのターンオンを可能とすると信じられる量の電荷が各メモリセルに関連するフローティングゲート又は誘電体上に付与され且つ前記選択された閾値電圧に応じた電圧が前記制御ゲートに印加された後に各メモリセルからの電流を計測する手段と、
    計測された前記電流を、各不揮発性メモリセルの制御ゲートに選択された閾値電圧が印加されたときに流れるであろう電流と比較する手段と、
    前記制御ゲートに前記選択された閾値電圧が印加されたときに、メモリセルから流れるであろう電流の範囲の外に計測された前記電流がある場合には前記電流が、前記制御ゲートに印加される選択された閾値電圧に関する所望範囲内の値を取るように、各メモリセルのフローティングゲート又は誘電体上の電荷を調節する手段とを含むことを特徴とする構造体。
  8. 前記フローティンクゲート上の電荷を調節する手段が、
    フローティングゲート又は誘電体上に追加的電荷を与えて不揮発性メモリセルからの出力電流を選択された閾値電圧に関連する許容差帯域内に入れる手段を含むことを特徴とする請求項７に記載の構造体。
  9. 前記フローティングゲート上の電荷を調節する手段が、
    フローティングゲート又は誘電体上の電荷を削減して不揮発性メモリセルからの出力電流を選択された閾値電圧に関連する許容差帯域内に入れる手段を含むことを特徴とする請求項７に記載の構造体。
  10. アレイ内の１以上の不揮発性メモリセルの閾値電圧が最小所望値より下に降下した場合にアレイ内の１以上の不揮発性メモリセルのフローティングゲート又は誘電体上に電荷を追加する手段をさらに含むことを特徴とする請求項７に記載の構造体。
  11. Ｍ行Ｎ列に配置された不揮発性メモリセルのアレイであって、アレイ内の各セルが異なる電荷量を蓄積することが可能なアレイと、
    行ｍへ複数の選択された電圧を連続して印加し、これにより前記行に接続する選択された個々の不揮発性メモリセルに異なる大きさの電荷を蓄積する電圧源（ここでｍは１以上Ｍ以下の整数）と、
    行ｍに比較的低い電圧を印加する間に所望の電荷を蓄積した不揮発性メモリセルが、行ｍに比較的高い電圧が印加されるのにともなってその蓄積された電荷が改変を受けることを防止する論理回路と、
    何らかの理由で１若しくは複数のメモリセル上の電荷が減少した場合、行ｍに関連する１若しくは複数のメモリセル上に所望の電荷を再蓄積する回路を含み、
    前記論理回路は、
    前記メモリセルの１つに蓄積されたデータをデータバッファに読み出すための回路と、
    電荷が減少していない場合の前記データバッファ内のデータに対応する閾値電圧を、データを蓄積している前記メモリセルの閾値電圧と比較することにより電荷の損失を判断するための回路とを含むことを特徴とする構造体。
  12. 最初に行ｍに第１の大きさの電圧増分を印加し、１若しくは複数の選択された不揮発性メモリセル内に蓄積された電荷が或る大きさに達したとき、前記１若しくは複数の選択された不揮発性メモリセル上に所望の電荷が蓄積されるまで行ｍに第２の大きさの電圧増分を印加するように前記電圧源を働かせる手段をさらに含み、前記第２の大きさは前記第１の大きさより小さいことを特徴とする請求項１１に記載の構造体。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100885914B1 (ko) * 2007-02-13 2009-02-26 삼성전자주식회사 독출동작 방식을 개선한 불휘발성 메모리 장치 및 그구동방법
JP2009123292A (ja) * 2007-11-15 2009-06-04 Toshiba Corp 半導体記憶装置
US7701763B2 (en) * 2008-04-23 2010-04-20 Micron Technology, Inc. Leakage compensation during program and read operations
US7830708B1 (en) * 2009-04-22 2010-11-09 Seagate Technology Llc Compensating for variations in memory cell programmed state distributions
US8782495B2 (en) * 2010-12-23 2014-07-15 Sandisk Il Ltd Non-volatile memory and methods with asymmetric soft read points around hard read points
US8498152B2 (en) 2010-12-23 2013-07-30 Sandisk Il Ltd. Non-volatile memory and methods with soft-bit reads while reading hard bits with compensation for coupling
US8099652B1 (en) * 2010-12-23 2012-01-17 Sandisk Corporation Non-volatile memory and methods with reading soft bits in non uniform schemes
US8345483B2 (en) * 2011-01-21 2013-01-01 Spansion Llc System and method for addressing threshold voltage shifts of memory cells in an electronic product
US8427877B2 (en) * 2011-02-11 2013-04-23 Freescale Semiconductor, Inc. Digital method to obtain the I-V curves of NVM bitcells
US8804429B2 (en) 2011-12-08 2014-08-12 Silicon Storage Technology, Inc. Non-volatile memory device and a method of programming such device
US8730723B2 (en) * 2012-03-12 2014-05-20 Flashsilicon Incorporation Structures and methods of high efficient bit conversion for multi-level cell non-volatile memories
JP5651627B2 (ja) 2012-03-22 2015-01-14 株式会社東芝 Ｄａ変換器および無線通信装置
EP2867897B1 (en) 2012-06-28 2020-01-22 Hewlett-Packard Enterprise Development LP Multi-level cell memory
US8879323B2 (en) * 2012-11-21 2014-11-04 Flashsilicon Incorporation Interconnection matrix using semiconductor non-volatile memory
CN105453053B (zh) * 2013-08-13 2018-10-09 英派尔科技开发有限公司 存储器系统
US9607710B2 (en) * 2014-11-10 2017-03-28 Sk Hynix Memory Solutions Inc. Read-threshold calibration in a solid state storage system
US9508397B1 (en) * 2015-12-03 2016-11-29 Freescale Semiconductor, Inc. Non-volatile memory (NVM) with endurance control
JP2017111503A (ja) * 2015-12-14 2017-06-22 株式会社東芝 半導体記憶装置及びその制御方法
US9747974B2 (en) * 2016-01-19 2017-08-29 Via Technologies, Inc. Non-volatile memory apparatus and on-the-fly self-adaptive read voltage adjustment method thereof
TWI607445B (zh) * 2016-03-28 2017-12-01 卡比科技有限公司 非揮發性記憶體裝置及其運作方法
CN107768515B (zh) * 2016-08-18 2020-05-08 华邦电子股份有限公司 存储器装置的形成方法
DE102017113967A1 (de) * 2016-09-26 2018-03-29 Sandisk Technologies Llc Adaptiver betrieb von 3-d-speicher
TWI615854B (zh) * 2016-12-09 2018-02-21 Powerchip Technology Corporation 記憶體裝置
KR20190001387A (ko) * 2017-06-27 2019-01-04 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10289341B2 (en) * 2017-06-30 2019-05-14 Western Digital Technologies, Inc. Operating parameter offsets in solid state memory devices
CN107134269B (zh) * 2017-07-03 2020-11-10 京东方科技集团股份有限公司 栅极驱动电路、栅极驱动方法、阵列基板和显示装置
US10854289B2 (en) 2018-05-14 2020-12-01 Samsung Electronics Co., Ltd. Resistive memory device providing reference calibration, and operating method thereof
CN110415739B (zh) * 2019-07-17 2021-06-08 上海华虹宏力半导体制造有限公司 电荷转移型灵敏放大器及应用于其中的参考电压产生电路

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2231138A (en) * 1989-04-26 1990-11-07 Full Spectrum Lighting Inc Computer controlled light with continuously variable colour temperature, colour, focus, magnification, and position
US5673127A (en) * 1993-12-01 1997-09-30 Matsushita Electric Industrial Co., Ltd. Display panel and display device using a display panel
JP3531081B2 (ja) * 1994-11-30 2004-05-24 富士通株式会社 半導体装置およびその製造方法、ならびにそれを利用したベリファイ方法
US5767924A (en) * 1995-06-09 1998-06-16 Semiconductor Energy Laboratory Co., Display unit which is immersed in a coolant
US5596526A (en) * 1995-08-15 1997-01-21 Lexar Microsystems, Inc. Non-volatile memory system of multi-level transistor cells and methods using same
US5815439A (en) * 1996-04-30 1998-09-29 Agate Semiconductor, Inc. Stabilization circuits and techniques for storage and retrieval of single or multiple digital bits per memory cell
JP3180669B2 (ja) * 1996-06-03 2001-06-25 日本電気株式会社 不揮発性半導体メモリおよびその書き込み方法
JPH1055690A (ja) * 1996-08-07 1998-02-24 Nec Corp 電気的書込可能な不揮発性半導体記憶装置
US5754477A (en) * 1997-01-29 1998-05-19 Micron Technology, Inc. Differential flash memory cell and method for programming
JPH10326495A (ja) * 1997-05-26 1998-12-08 Toshiba Corp 不揮発性半導体記憶装置
DE19737374C2 (de) * 1997-08-27 1999-09-02 Ldt Gmbh & Co Verfahren zur Kompensation geometrischer Bildfehler bei Videobildern sowie ein Projektor zur Durchführung des Verfahrens
JP3489978B2 (ja) * 1997-10-20 2004-01-26 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体メモリ
JP2000236031A (ja) * 1999-02-16 2000-08-29 Toshiba Corp 不揮発性半導体記憶装置
JP2001076496A (ja) * 1999-09-02 2001-03-23 Fujitsu Ltd 不揮発性メモリのデータ化け防止回路およびその方法
US6501680B1 (en) * 1999-10-07 2002-12-31 Hyundai Electronics Industries Co., Ltd. Nonvolatile memory, cell array thereof, and method for sensing data therefrom
JP2001264662A (ja) * 2000-03-16 2001-09-26 Fuji Photo Film Co Ltd カラーレーザディスプレイ
JP2002184190A (ja) * 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
JP3631463B2 (ja) * 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
JP2002230982A (ja) * 2001-02-01 2002-08-16 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2002230984A (ja) * 2001-02-05 2002-08-16 Fujitsu Ltd 不揮発性半導体記憶装置
JP4064154B2 (ja) * 2001-05-31 2008-03-19 株式会社半導体エネルギー研究所 不揮発性メモリ及びそれを用いた電子機器
JP4156248B2 (ja) * 2002-02-18 2008-09-24 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4012150B2 (ja) * 2002-02-28 2007-11-21 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
CN100428102C (zh) * 2003-08-29 2008-10-22 中芯国际集成电路制造(上海)有限公司 一种电压基准电路
US7177199B2 (en) * 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
US6888758B1 (en) * 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
KR101009392B1 (ko) * 2004-06-09 2011-01-19 동부일렉트로닉스 주식회사 비휘발성 메모리 소자의 문턱전압 측정 방법
US8045947B2 (en) * 2004-09-17 2011-10-25 Massachusetts Institute Of Technology RF power extracting circuit and related techniques
JP2006294144A (ja) * 2005-04-12 2006-10-26 Toshiba Corp 不揮発性半導体記憶装置
JP2006294135A (ja) * 2005-04-12 2006-10-26 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100719368B1 (ko) * 2005-06-27 2007-05-17 삼성전자주식회사 플래시 메모리 장치의 적응적 프로그램 방법 및 장치
JP4796360B2 (ja) * 2005-09-07 2011-10-19 富士通セミコンダクター株式会社 冗長置換方法、半導体記憶装置及び情報処理装置

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