JP2004199794A

JP2004199794A - 半導体不揮発性記憶装置

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Publication number: JP2004199794A
Application number: JP2002367689A
Authority: JP
Inventors: Yasuyuki Onishi; 康之大西; Takuya Yonezawa; 卓也米澤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2002-12-19
Filing date: 2002-12-19
Publication date: 2004-07-15

Abstract

【課題】ＮＯＲ型フラッシュＥＥＰＲＯＭ等に記憶されたデータの全ビット一括またはブロック消去動作の際に、データ消去時にソース−基板間に流れる電流を従来技術よりも更に低減するとともに、作り込みバラツキの影響を受け難くしながら消去時間の延長を抑え、各メモリセルの消去特性のバラツキをも抑えることができる半導体不揮発性記憶装置を提供する。
【解決手段】半導体不揮発性記憶装置において、各記憶素子の出力と基準素子の出力との比較を行う比較回路と、その比較結果に応じて前記消去動作の際の前記ソースまたは前記ゲートに印加する電圧を変更する制御回路とを有し、消去動作時にトランジスタのしきい値電圧がデータ保持時のしきい値電圧とデータ消去時のしきい値電圧との間の第１のしきい値電圧レベルに達するように各フローティングゲートの電荷をソースを介して所定時間引き抜き、その後少なくとも１つのしきい値電圧が所定のしきい値電圧になっているかしきい値電圧検出回路で確認する中間の消去確認動作を行うように構成する。
【選択図】図１

Description

【０００１】
【発明が属する技術分野】本発明は、電気的に書き換え可能な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭなどの半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】一般的なＮＯＲ型フラッシュＥＥＰＲＯＭでは、ＦＮ（Fowler- Nordheim）トンネリングによるゲート電流（ＩG )により各記憶素子（「メモリセル」とも言う）の電荷蓄積層（「フローティングゲート」とも言う）からソースへ電子を引き抜くことにより各記憶素子に記憶されたデータを消去することが行われるため、書き込み動作に比べると低消費電流で行うことができる。そのため、消去動作は、全ビット一括的に、あるいはブロック毎に行うことによって消去時間を短縮するようにしている。
【０００３】
図８は、ＮＯＲ型フラッシュＥＥＰＲＯＭのデータ消去時の各記憶素子の一般的なバイアス条件を示す回路説明図であり、ＷＬｍ（ｍ＝１，２，・・ｍ）はワード線、ＢＬｎ（ｎ＝１，２，・・ｎ）はビット線、ＳＬｎ（ｎ＝１，２，・・ｎ）はソース線、ＣＧは各記憶素子のコントロールゲート、ＦＧは各記憶素子のフローティングゲートをそれぞれ示しており、各線により選択された記憶素子のデータを消去するようになっている。
【０００４】
実際に全ビット一括またはブロック消去を行う場合には、同図に示すように、消去すべきメモリセルのワード線ＷＬｍに負の高電圧−１０Ｖを印加しソース線ＳＬｎに正電圧５Ｖを印加するとともに、ビット線ＢＬｎをフローティング状態に設定することにより、フローティングゲート中の電子をソースから引き抜く。これにより、メモリセルのしきい値電圧ＶTHが８Ｖ以上から１〜２Ｖ程度にシフトし、メモリセルのデータが消去されたことになる。
【０００５】
ところが、消去動作時には、前述のゲート電流ＩGよりもはるかに大きなバンド間トンネリング電流（または「ソース−基板間電流」と称する）ＩSBが各メモリセルのソースと基板との間に流れる。そのため、全ビット一括的に、あるいはブロック毎に消去動作を行うような場合には、各メモリセルのバンド間トンネリング電流ＩSBの総計となる大電流のバンド間トンネリング総電流ＩSBが半導体基板中を流れることになる。この電流は、ソースの拡散抵抗を通して各メモリセルのソース電位の低下をもたらし、各メモリセルの消去特性のバラツキの要因となる。図９は、図８の消去条件とバンド間トンネル総電流ＩSBの時間変化を示す図であり、図８の消去条件を約５ｍｓ間印加することにより、データ消去が完了していることを表している。
【０００６】
図１０は、図８のメモリ回路の消去動作による素子特性を示しており、横軸はコントロールゲートＣＧに印加する電圧の印加時間を、縦軸はメモリセルのしきい値電圧ＶTHをそれぞれ表している。図１０によれば、ソース線ＳＬｎに対してＶS ＝５Ｖを約５ｍＳ間印加（ワード線ＷＬｍにはＶG ＝−１０Ｖを印加）することにより、メモリセルのしきい値電圧ＶTHが９Ｖから１Ｖに遷移し、消去状態になる（消去動作の完了）ことを表している。一方、ＶS ＝３Ｖや４Ｖの条件では、ソース線ＳＬｎに対してＶS ＝５Ｖを５ｍｓ間の印加しただけでは、データ消去状態には達していないことを表している。
【０００７】
また、図１１は、データの消去動作における単メモリセルのソース−基板間電流ＩSB（計算値）としきい値電圧ＶTHとの関係を示す図である。同図において、縦軸はメモリセルのしきい値電圧ＶTHを、横軸は単メモリセルのソース−基板間電流ＩSBの電流をそれぞれ表している。同図より、ソース−基板間電流ＩSBはソース電圧ＶS が一定の場合、消去動作によるしきい値ＶTHの低下とともに減少することが判る。従来の消去条件（８図参照）に当てはめるとＶTHが９Ｖの場合のメモリセル１個に流れるソース−基板間電流ＩSBは１００ｎＡ程になる。
【０００８】
従って、ＮＯＲ型フラッシュＥＥＰＲＯＭのように、全ビット一括的にあるいは、ブロック毎に消去動作を行うと、前述したように、ソース−基板間電流ＩSBがビット数分流れることになりソースと基板との間に大電流が流れることになる。
【０００９】
そこで、後述する特許文献１には、上述したバンド間トンネル電流を低減する方法として、消去時のソース電圧（ソース線ＳＬへの印加電圧）を下げる第１の方法と、消去時における初期しきい値電圧ＶTH、つまりデータ書き込み直後のしきい値電圧ＶTHを下げる第２の方法があること、及び、以上の方法は、消去時のバンド間トンネル電流を低減するのに有効ではあるが、第１の方法では、しきい値電圧ＶTHが所望のレベル（〜２Ｖ程度）にまで下がるのに非常に時間がかかるし、第２の方法では、データ書き込みのしきい値電圧ＶTHが低いため、過電での読み出しが不可能となるので、これを直接、実行することは不可能であること。更に、これらの課題を解決する方法として、消去動作時のソース電圧を２段階に高めながら消去動作を行うことによってバンド間トンネル電流を低減すること、が示されている。（特許文献１参照）
【００１０】
【特許文献１】
特開平７−２３５１９０号公報（第３−７頁、図１−７）
【００１１】
【発明が解決しようとする課題】
しかしながら、上記特許文献１による提案の方法では、作り込みバラツキによる消去時間のバラツキが考慮されていないため、ソース−基板間電流ＩSB低減の効果を充分に発揮出来ない場合がある。そこで、本発明の目的は、従来技術よりも更に、データ消去時にソース−基板間に流れる電流を更に低減するとともに、作り込みバラツキの影響を受け難くしながら消去時間の延長を抑え、各メモリセルの消去特性のバラツキをも抑えることができる半導体不揮発性記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体不揮発性記憶装置は、不揮発性の記憶素子のソースまたはゲートに所定の電圧を印加して電荷蓄積層からＦＮトンネリングによりソースを介して電荷蓄積層に蓄積された電荷を引き抜き、記憶素子のデータ保持時のしきい値電圧をデータ消去時のしきい値電圧に遷移させる消去動作を行うことにより記憶素子に記憶されたデータの消去を行う記憶素子を多数有する半導体不揮発性記憶装置であって、各記憶素子の出力と基準素子の出力との比較を行う比較回路と、その比較結果に応じて消去動作の際の前記ソースまたは前記ゲートに印加する電圧を変更する制御回路とを有し、該制御回路の制御により電荷蓄積層の電荷をソースを介して引き抜く消去動作と、該消去動作の後に記憶素子のしきい値電圧をその出力と基準素子の出力との比較により確認するしきい値電圧の確認動作と、からなる消去確認動作を行うことを特徴とする。
【００１３】
また、請求項１に記載の半導体不揮発性記憶装置において、消去確認動作は、記憶素子のしきい値電圧がデータ保持時のしきい値電圧とデータ消去時のしきい値電圧との間の中間のしきい値電圧レベルに達するように電荷蓄積層の電荷を引き抜く中間の消去確認動作と、記憶素子のしきい値電圧が中間のしきい値電圧よりも低いデータ消去時のしきい値電圧になるように電荷蓄積層の電荷を引き抜く最終の消去確認動作を有することを特徴とする。
また、請求項２に記載の半導体不揮発性記憶装置の中間の消去確認動作において、消去動作時にソースに印加する電圧レベルを少なくとも２段階有し、各段階の消去確認動作を完了する毎に前段階の消去確認動作よりも高い電圧をソースに印加するように構成されていることを特徴とする。
また、請求項２に記載の半導体不揮発性記憶装置の中間の消去確認動作において、その消去動作は、少なくとも１つの記憶素子の出力電圧が基準素子の出力電圧を越えるまで繰り返し行い、最終の消去確認動作は、全ての記憶素子の出力電圧が基準素子の出力電圧を越えるまで繰り返し行うように構成されていることを特徴とする。
【００１４】
【作用】請求項１記載の発明によれば、記憶素子の出力と基準素子の出力との比較することにより、各記憶素子のしきい値電圧レベル、言い換えれば各記憶素子の消去レベルを確認できるようになる。
【００１５】
また、請求項２に記載の本発明によれば、中間の消去確認動作が含まれるので、しきい値電圧が一度に消去時のしきい値電圧レベルになることがない。また、請求項３に記載の本発明によれば、中間の消去確認動作が２段階以上含まれるので、しきい値電圧の変化幅が少なくなる。また、請求項４に記載の本発明によれば、中間のしきい値電圧の確認動作の確認時間必要以上に伸びることはない。
【００１６】
【発明の実施の形態】
図１乃至図７に基づいて、本発明に係る半導体不揮発性記憶装置の一実施形態例を説明する。各図について簡単に説明する。図１は半導体不揮発性記憶装置１００の全体構成を示す構成図、図２はそのメモリブロックがＮＯＲ型フラッシュＥＥＰＲＯＭの場合の全ビット一括またはブロック消去時のバイアス条件を示す回路説明図、図３は図２と同じメモリブロックの場合の全ビット一括またはセクタ消去時に共通ソース線ＳＬｎおよびワード線ＷＬｍに印加する消去パルスの波形とソース−基板間電流ＩSBとを示すタイミング図、図４乃至図７はメモリセルのしきい値電圧の変化の様子を説明するための説明図である。なお、図２及び図７においては、従来例である図８と同一の構成には同一符号を用いるようにしている。すなわち、ＷＬｍはワード線、ＳＬｎは共通ビット線としてのソース線、ＢＬｎはビット線、ＭＴｍｎはメモリセルトランジスタ、ＣＧは各メモリセルトランジスタのコントロールゲート、ＦＧは各メモリセルトランジスタのフローティングゲートをそれぞれ示している。
【００１７】
各図について更に説明する。図１に示すように、本発明の不揮発性半導体記憶装置１００は、多数のメモリセルを有するメモリ部１と、その書込や読み出しを制御するための制御回路部２と、メモリ部１で用いる書込や読み出しのための電圧を発生する昇圧回路３と、選択されたメモリセルの出力と基準となる素子の出力とを比較し、制御回路２を介してメモリセルに印加する電圧を変更させるＶTH（しきい値電圧）検出回路４と、昇圧回路３で発生する電圧を検出し電圧値を制御するための電圧検出回路５とから構成されている。そして、ＶTH検出回路４は、基準電圧または基準となるドレイン電流を発生するための基準素子と、選択されたメモリセルの出力電圧値またはドレイン電流と基準素子の出力とを比較する比較回路により構成されている。尚、メモリ部１は従来からのメモリ部と同一の構成であり、多数のメモリセルからなるメモリブロックと、制御回路２の制御に応じて各メモリセルへの書込や読み出しを行うためのソースライン制御、ワードライン制御、ビットライン制御からなるデコーダ回路と、読み出されたデータを増幅するリードセンスアンプ回路とから構成されており、ＶTH検出回路４の基準素子はメモリブロックのメモリセルと同じ構成（基準メモリ）をしている。
【００１８】
次に、ＶTH検出回路４を用いた制御動作について説明する。本発明のメモリブロック（ＮＯＲ型フラッシュＥＥＰＲＯＭ）においては、図２および図３に示すように、少なくとも３段階の消去動作を行うようにしている。すなわち、まず第１段階（中間１）の消去動作でソース電圧として３Ｖを印加して、フローティングゲートＦＧ中の電子をソースより引き抜き、しきい値電圧ＶTHを９Ｖから第１の中間しきい値電圧（７Ｖ程度）に下げる。この後、図３のｔ１で示すタイミングで消去ビット中の全部または一部が第１の中間しきい値に達したのを図１のＶTH検出回路４を用いて後述する方法で確認する。続いて、第２段階（中間２）の消去動作で、より高いソース電圧、たとえば４Ｖを印加して、フローティングゲートＦＧ中の電子を更にソースから引き抜き、第１の中間しきい値電圧から第２の中間しきい値電圧（５Ｖ程度）まで下げた後、図３のｔ２で示すタイミングで消去ビット中の全部または一部が第２の中間しきい値に達するのをＶTH検出回路４を用いて確認する。
【００１９】
そして、第３段階（最終）の消去動作では、更に高いソース電圧、たとえば５Ｖを印加して、フローティングゲートＦＧ中の電子を更にソースから引き抜き、しきい値電圧ＶTHを第２の中間しきい値電圧から所望のデータ消去時のしきい値電圧（１〜２Ｖ）にまで下げる。その後、図３のｔ３で示すタイミングで消去ビットのしきい値電圧をＶTH検出回路４を用いて確認する。その際、消去ビット中の全部のしきい値電圧が所望の値に達していないときは、同一条件でソースからの引き抜きを更に行い、消去ビット中の全部のしきい値電圧が所望のしきい値に達したのを確認して消去動作を完了する。尚、後述する読み出し動作に伴い、図３のｔ１、ｔ２乃びｔ３の各タイミングではワード線（ＷＬｍ）やソース線（ＳＬｎ）の電圧値が変化するが、ここでは省略している。
【００２０】
フローティングゲートＦＧ中の電子をソースから引き抜き方について更に説明する。第１段階の消去動作を約２．５ｍｓ（図４参照）間行った後、各メモリセルのしきい値電圧レベルを確認する。この時、メモリセルのしきい値電圧が所定の電圧値に１つも達していなければ再度同じソース電圧（３Ｖ）で消去動作を短時間行ってしきい値電圧レベルの確認動作を行うことを繰り返す。一方、少なくとも１つのメモリセルのしきい値電圧が所定の電圧値に達している場合には、ソース電圧を変更して第２段階の消去動作を約３．０ｍｓ間行うとともに第２のしきい値電圧レベルを確認する。この時も、各メモリセルのしきい値電圧レベルが第２の所定の電圧値に１つも達していなければ再度同じソース電圧（４Ｖ）で消去動作及びを消去確認動作を行うことを繰り返す。そして、少なくとも１つのメモリセルのしきいしきい値電圧レベルが第２の電圧値に達している場合には、引き続いて第３段階（最終）の消去動作を約３．５ｍｓ間行う。この最終の確認動作では、全メモリセルのしきい値電圧が所望の電圧レベルに達するまで最終のソース電圧（５Ｖ）で第３段階の消去動作及び消去確認動作を繰り返し、全ビットしきい値電圧が所定の電圧レベルに達すれば消去動作を完了する。
【００２１】
次に、上述のように３段階の消去動作を行うことによりバンド間トンネル電流が低減される理由について、図４〜図６を参照しながら段階毎に順を追って説明する。図４は、ソース電圧を順次変更した場合の、Gate電圧印加時間とメモリセルのしきい値電圧との関係を示す図であり、横軸は時間ｔを、縦軸はしきい値電圧ＶTHを表している。また、図５は、ソース電圧を順次変更した場合の、単メモリセルのＩSBとしきい値電圧との関係を示す図であり、横軸は単メモリセルのソース−基板間電流ＩSBを、縦軸はしきい値電圧ＶTHを表している。なお、両図において、ＶS＝５.０Ｖで示す曲線はソース電圧が５Ｖのときの特性を、ＶS＝４.０Ｖで示す曲線はソース電圧が４Ｖのときの特性を、ＶS＝３.０Ｖで示す曲線はソース電圧が３Ｖのときの特性をそれぞれ示している。図６は、各段階での消去動作による概ねのしきい値電圧の分布を示す図であり、縦軸方向の上（頻度多）方向に行くほど該当する記憶素子のビット数が多いことを表している。そして、分布１はデータ書込状態のしきい値電圧の分布を表し、分布４はデータ消去状態のしきい値電圧の分布を表している。
【００２２】
図４および図５から、ソース電圧を下げることにより、データ消去に必要な時間は大幅に増大するが、ソース−基板間電流ＩSBは大幅に減少することが判る。即ち、第１段階目の消去動作として、従来のようにしきい値電圧ＶTHを書込状態のしきい値電圧（９Ｖ）からデータ消去状態のしきい値電圧（２Ｖ）まで一気に下げて消去を行うのではなく、一端中間のしきい値電圧（７Ｖ程度）程度まで下げるのであれば、ソース電圧が３Ｖであっても、およそ２ｍｓで第１段階の消去動作が完了する。そして、この消去動作に伴うバンド間トンネル電流ＩSBの最大値がソース電圧が５Ｖの場合のおよそ半分になるとともに、必要とされる電流量もおよそ１／３〜１／４にまで減少させることができることが判る。同様にして、第２の中間のしきい値電圧（５Ｖ程度）を経由すれば、図４及び図５の実線（I〜III）で示すような特性になり、データの消去時間が大幅に延びたりしきい値電圧ＶTHが一度に変化したりするのを抑制しつつ、ソース−基板間のバンド間トンネル電流ＩSBを大幅に低減できることが判る。中間のしきい値電圧ＶTHを上述のように設定した場合の分布は、図６の分布２及び分布３で示すような分布になる。
【００２３】
次に、図７に基づいて、各段階のデータ消去動作後のしきい値電圧ＶTHを確認する確認動作について説明する。しきい値電圧ＶTHの確認の際には、各ソース線（ＳＬｎ）に基準電位（０Ｖ）を印加し、各ワード線（ＷＬｍ）に所定の電圧（確認段階に応じて７Ｖ→５Ｖ→２Ｖと変化）を印加することによって選択されたメモリセルの電圧出力を各ビット線（ＢＬｎ）を介してＶTH検出回路４の比較回路によりしきい値電圧ＶTHが２Ｖで導通状態（ＶＷＬ＝ＶＤＤ、ＶＳＬ＝０Ｖ）にある基準メモリのドレイン電流と消去動作を行ったメモリセルのドレイン電流を比較する。比較の結果、基準メモリのドレイン電流が消去動作を行ったメモリセルのドレイン電流を上回っている場合は、データの消去が不十分であり未達状態（０）である。逆に基準メモリのドレイン電流が消去動作を行ったメモリセルのドレイン電流を下回っている場合は、データの消去が十分であり到達状態（１）となる。この読み出し（リード）動作で（０）となるか（１）となるかで各しきい値電圧を上回っているか下回っているかが判る。
【００２４】
次に、第１段階（中間１）目の消去動作とその確認について説明する。第１段階のデータ消去動作が正常に行われたかを確認するためにワード線（ＷＬｍ）に７Ｖを印加し、基準メモリのドレイン電流と消去動作を行ったメモリセルのドレイン電流を比較する。この時、図４及び図５の曲線Iの部分をたどる消去動作となり、図６の分布２が消去ビットの概ねのしきい値電圧ＶTHの分布となる。第１段階目の消去動作が完了しているか否かの判断は少なくとも一部のビットが（１）と読めれば良く、全ビットが（１）と読める必要はない。言い換えれば、第１段階目の消去動作が概ね完了していることを確認する目的で行うため厳密な条件を必要としない。
【００２５】
次に、第２段階（中間２）目の消去動作とその確認について説明する。第１段階目の消去動作でしきい値ＶTHを第１の中間レベル（７Ｖ）程度まで下げた後、第２のソース電圧（４Ｖ）に設定して、第２段階目の消去動作を行う。これにより図４及び図５の曲線IIの部分をたどる消去動作となり、図６の分布３のようなしきい値電圧ＶTHの分布となる。第２段階目の消去動作が正常に行われたかを確認するために図７の条件でワード線（ＷＬｍ）に５Ｖを印加しリード動作を行う。前述の第１段階目の消去動作の確認と同様この条件のリード動作で（０）となるか（１）となるかで消去動作を行ったメモリセルのしきい値電圧ＶTHが５Ｖを上回っているか下回っているかが判る。第２段階目の消去動作が完了しているか否かの判断は、第１段階の判断と同様な判断を行う。
【００２６】
最後に、第３段階（最終）目の消去動作とその確認について説明する。第２段階目の消去動作でしきい値ＶTHを第２の中間レベル（５Ｖ）程度まで下げた後、第３のソース電圧（５Ｖ）に設定して、第３段階（最終）目の消去動作を行う。これにより図４及び図５の曲線IIIの部分をたどる消去動作となり、図６の分布４のような最終的なしきい値電圧ＶTHの分布となる。第３段階目の消去動作が正常に行われたかを確認するために図７の条件でワード線（ＷＬｍ）に２Ｖを印加しリードを行う。最終段階の消去動作が完了しているか否かの判断は全ビットが（１）と読めることを確認する必要があり、全ビット（１）と読めない場合は最終段階の消去動作を繰り返し行う。言い換えれば、第３段階では、全てのメモリセルの消去動作が完全に完了している必要がある。
【００２７】
以上のような動作により、ソース線ＳＬｎに印加する電圧及びその印加時間を逐次変えながら消去動作を行うことにより、最終的に所望のしきい値に達するまでにかかる消去時間を大幅に増やすことなく消去電流を大幅に押さえ込むことができる。
【００２８】
尚、本説明ではＶS＝３Ｖ→４Ｖ→５Ｖの場合のみで示したが、もっと多段階に分けても良く、多段階に分けるほど消去工程における消去バラツキを抑えることが出来る。また、ＶSを一定電圧ずつではなく３.０Ｖ→３.５Ｖ→５.０Ｖの様に不均一に変化させても良い。また、基準メモリのしきい値電圧が２Ｖの場合のみを示したが、他のしきい値電圧でも構わないし、異なるしきい値電圧の基準メモリを複数用意しておいて、消去条件に応じて切り換えるようにしても構わない。また、基準メモリを用いる代わりに、各記憶素子の出力を任意に分圧できるような回路構成にしてこの分電圧と基準電圧とを比較するようにしても良い。
【００２９】
【発明の効果】以上説明したように、本発明の半導体不揮発性記憶装置によれば、記憶素子の出力と基準素子の出力との比較することにより、その記憶素子のしきい値電圧レベルを確認できるようになるので、各記憶素子の消去レベルを確認しながらそのしきい値電圧を変更できるようになるとともに、各記憶素子間のしきい値電圧のばらつきを抑えられるようになる。
【００３０】
また、請求項２または請求項３に記載の半導体不揮発性記憶装置によれば、中間の消去確認動作が含まれ、各記憶素子のしきい値電圧が一度に消去時のしきい値電圧になることがないので、ＮＯＲ型フラッシュＥＥＰＲＯＭ等の半導体不揮発性記憶装置において、全ビット一括的あるいはブロックやセクタ毎にデータの消去動作を行った場合のソース−基板間に流れる電流を大幅に低減できるようになる。これにより、昇圧系回路の能力を低減できるようになり、単一電源で動作させることが可能となる。また、請求項４に記載の半導体不揮発性記憶装置によれば、中間のしきい値電圧の確認動作に要する確認時間が必要以上に伸びることがなくなるので、本発明の構成による消去時間が伸びるのを抑えられるようになる。
【図面の簡単な説明】
【図１】本発明の半導体不揮発性記憶装置の全体構成を示す構成図である。
【図２】図１のメモリブロックがＮＯＲ型フラッシュＥＥＰＲＯＭの場合における全ビット一括またはブロック消去時のバイアス条件を示す回路図である。
【図３】図２のメモリブロックの全ビット一括またはセクタ消去時の消去パルス信号とソース−基板間電流との関係を示す図である。
【図４】ソース電圧を順次変更した場合の、Gate電圧印加時間としきい値電圧との関係を示す図である。
【図５】ソース電圧を順次変更した場合の、単メモリセルのソース−基板間電流としきい値電圧との関係を示す図である。
【図６】本発明での消去動作各段階での概ねのしきい値分布を示す図である。
【図７】本発明での消去確認動作時のバイアス条件を示す構成図である。
【図８】一般的なＮＯＲ型フラッシュＥＥＰＲＯＭの全ビット一括またはブロック消去時のバイアス条件を示す説明回路図である。
【図９】図８のメモリブロックにおける消去パルス信号とソース−基板間電流との関係を示す図である。
【図１０】標準的な消去動作による消去パルス印加時間としきい値電圧の関係を示す図である。
【図１１】標準的な消去動作によるしきい値電圧と消去電流の関係を示す図である。
【符号の説明】
１：メモリ部
２：制御回路
３：昇圧回路
４：ＶTH検出回路
５：電圧検出回路
ＷＬ1 〜ＷＬ3（ＷＬｍ）：ワード線
ＳＬ1 〜ＳＬ3（ＳＬｎ）：ソース線
ＢＬ1 〜ＢＬ3（ＢＬｎ）：ビット線
ＭＴ11〜ＭＴ33（ＭＴｎｍ）：メモリセルトランジスタ
ＣＧ：コントロールゲート
ＦＧ：フローティングゲート（電荷蓄積層）

Claims

不揮発性の記憶素子のソースまたはゲートに所定の電圧を印加して電荷蓄積層からＦＮトンネリングにより前記ソースを介して前記電荷蓄積層に蓄積された電荷を引き抜き、前記記憶素子のデータ保持時のしきい値電圧をデータ消去時のしきい値電圧に遷移させる消去動作を行うことにより前記記憶素子に記憶されたデータの消去を行う記憶素子を多数有する半導体不揮発性記憶装置であって、
各記憶素子の出力と基準素子の出力との比較を行う比較回路と、その比較結果に応じて前記消去動作の際の前記ソースまたは前記ゲートに印加する電圧を変更する制御回路とを有し、
該制御回路の制御により前記電荷蓄積層の電荷を前記ソースを介して引き抜く消去動作と、該消去動作の後に前記記憶素子のしきい値電圧をその出力と前記基準素子の出力との比較により確認するしきい値電圧の確認動作と、からなる消去確認動作を行うことを特徴とする半導体不揮発性記憶装置。
前記消去確認動作は、前記記憶素子のしきい値電圧が前記データ保持時のしきい値電圧とデータ消去時のしきい値電圧との間の中間のしきい値電圧レベルに達するように前記電荷蓄積層の電荷を引き抜く中間の消去確認動作と、前記記憶素子のしきい値電圧が前記中間のしきい値電圧よりも低いデータ消去時のしきい値電圧になるように前記電荷蓄積層の電荷を引き抜く最終の消去確認動作を有することを特徴とする請求項１記載の半導体不揮発性記憶装置。
前記中間の消去確認動作において、前記消去動作時に前記ソースに印加する電圧レベルを少なくとも２段階有し、各段階の消去確認動作を完了する毎に前段階の消去確認動作よりも高い電圧を前記ソースに印加するように構成されていることを特徴とする請求項２に記載の半導体不揮発性記憶装置。
前記中間の消去確認動作の消去動作は、少なくとも１つの前記記憶素子の出力電圧が前記基準素子の出力電圧を越えるまで繰り返し行い、前記最終の消去確認動作は、全ての前記記憶素子の出力電圧が前記基準素子の出力電圧を越えるまで繰り返し行うように構成されていることを特徴とする請求項２に記載の半導体不揮発性記憶装置。