JP3489978B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリに関し、特にＥＥＰＲＯＭやフラッシュメモリ等の
電気的消去書込可能な不揮発性半導体メモリに関する。
モリに関し、特にＥＥＰＲＯＭやフラッシュメモリ等の
電気的消去書込可能な不揮発性半導体メモリに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭやフラッシュメモリなどの
不揮発性半導体メモリ装置においては、メモリセルのフ
ローティングゲートと呼ばれる領域に蓄えられる電荷量
を可変にすることにより、メモリセルトランジスタのし
きい値を変化させ、これによりデータが記憶される。ま
た、書込・消去時には、メモリセルトランジスタのゲー
ト・ソース・ドレインの各端子に所定の電圧を印加し、
フローティングゲートに電荷を注入することにより、ま
たはフローティングゲートから電荷を引き抜くことによ
り、メモリセルトランジスタのしきい値を変化させるこ
とによりデータの書込・消去が行われる。
不揮発性半導体メモリ装置においては、メモリセルのフ
ローティングゲートと呼ばれる領域に蓄えられる電荷量
を可変にすることにより、メモリセルトランジスタのし
きい値を変化させ、これによりデータが記憶される。ま
た、書込・消去時には、メモリセルトランジスタのゲー
ト・ソース・ドレインの各端子に所定の電圧を印加し、
フローティングゲートに電荷を注入することにより、ま
たはフローティングゲートから電荷を引き抜くことによ
り、メモリセルトランジスタのしきい値を変化させるこ
とによりデータの書込・消去が行われる。
【０００３】また、正確なデータの読み出しを行うに
は、書込時に正確なしきい値制御を行う必要がある。特
に、３値以上をメモリセルに記憶させる多値メモリで
は、各値のしきい値間隔を狭くする必要があるので、書
込時のしきい値制御をより正確にする必要がある。
は、書込時に正確なしきい値制御を行う必要がある。特
に、３値以上をメモリセルに記憶させる多値メモリで
は、各値のしきい値間隔を狭くする必要があるので、書
込時のしきい値制御をより正確にする必要がある。
【０００４】このため、従来は、１メモリセル毎に書込
動作中に書込動作を中断し、読み出しによる検証動作を
行い、メモリセルのしきい値を読み出し書込動作を終了
するかどうかの判断を行っていた。しかしながら、書込
時にメモリセルに印加する電圧と、読み出し時にメモリ
セルに印加する電圧は表１に示すように異なるため、検
証動作を行う毎にワード線やビット線に印加する電圧を
変化させなければならず、これにかかる時間が長くなり
全体の書込時間が増大するという問題があった。
動作中に書込動作を中断し、読み出しによる検証動作を
行い、メモリセルのしきい値を読み出し書込動作を終了
するかどうかの判断を行っていた。しかしながら、書込
時にメモリセルに印加する電圧と、読み出し時にメモリ
セルに印加する電圧は表１に示すように異なるため、検
証動作を行う毎にワード線やビット線に印加する電圧を
変化させなければならず、これにかかる時間が長くなり
全体の書込時間が増大するという問題があった。
【０００５】
【表１】
表１は、書込・読み出し時に選択メモリセルのゲート，
ドレイン，ソースに印加する電圧の一例を示すものであ
る。
ドレイン，ソースに印加する電圧の一例を示すものであ
る。
【０００６】特に、書込時のしきい値制御を正確に行お
うとすればするほど、一回の書込時間を短くする必要が
あるため、検証回数が増大し、全体の書込時間も増大す
る。
うとすればするほど、一回の書込時間を短くする必要が
あるため、検証回数が増大し、全体の書込時間も増大す
る。
【０００７】これらの問題点を解決するために、特開昭
６０−２３６１９５号公報や特開昭６２−１８５２９８
号公報に示されるようなドレイン電流検知型自動検証書
込回路が従来から提案されている。これらは、書込時に
選択メモリセルのドレインからソースに流れる電流を検
知し、書込の終了判断を行うようにしたものである。図
６はチャネルホットエレクトロン電流書き込み方式を用
いた書き込み動作におけるドレイン電流の時間変化を示
している。図６に示すようにメモリセルのドレインから
ソースには書き込み初期に最大の電流が流れ、書き込み
が進み、メモリセルのしきい値が高くなるにしたがい電
流値は減少する。つまり、書き込み終了時のメモリセル
しきい値をＶＴＥＮＤに設定したならば、書き込み電流
がＩＥＮＤ以下になった時間ＴＥＮＤに書き込みを終了
するようにすればよい。
６０−２３６１９５号公報や特開昭６２−１８５２９８
号公報に示されるようなドレイン電流検知型自動検証書
込回路が従来から提案されている。これらは、書込時に
選択メモリセルのドレインからソースに流れる電流を検
知し、書込の終了判断を行うようにしたものである。図
６はチャネルホットエレクトロン電流書き込み方式を用
いた書き込み動作におけるドレイン電流の時間変化を示
している。図６に示すようにメモリセルのドレインから
ソースには書き込み初期に最大の電流が流れ、書き込み
が進み、メモリセルのしきい値が高くなるにしたがい電
流値は減少する。つまり、書き込み終了時のメモリセル
しきい値をＶＴＥＮＤに設定したならば、書き込み電流
がＩＥＮＤ以下になった時間ＴＥＮＤに書き込みを終了
するようにすればよい。
【０００８】この回路を用いれば、書込を中断し読み出
しによる検証動作を行う必要がないので、書込時間を大
幅に短縮できる。図７に従来から提案されている４値セ
ル用のドレイン電流検知型自動検証書込回路を示す。
しによる検証動作を行う必要がないので、書込時間を大
幅に短縮できる。図７に従来から提案されている４値セ
ル用のドレイン電流検知型自動検証書込回路を示す。
【０００９】この回路は以下のとおりに動作する。すな
わち、書込開始信号ＢＰＲＯＧがＬＯＷ状態になると、
選択されたメモリセルのドレインに対して、選択トラン
ジスタ４２や書込電圧供給トランジスタ４３などを介し
て書込電圧ＶＰＧが印加される。この時、書込電圧ＶＰ
Ｇには書込時に選択メモリセルのドレインに必要な高電
圧ＶＰＰが供給されている。同時に参照電流発生回路４
５に対しても同じ電圧ＶＰＧが印加され、データに応じ
た参照電流が流れる。入力データが”１１”状態（ＩＯ
１＝ＨＩＧＨ、ＩＯ０＝ＨＩＧＨ）の場合には、比較器
４４の出力によらず書込電圧ＶＰＧには高電圧は印加さ
れず書込は行われない。入力データが”１０”状態（Ｉ
Ｏ１＝ＨＩＧＨ、ＩＯ０＝ＬＯＷ）状態の場合には参照
電流はＩＲＥＦ１が選択され、メモリセルのドレイン電
流がＩＲＥＦ１以下になったときに比較器４４の出力が
反転し、書込電圧ＶＰＧへの高電圧の供給が停止し、書
込が終了する。同様に入力データが”０１”（ＩＯ１＝
ＬＯＷ、ＩＯ０＝ＨＩＧＨ）の場合には、参照電流はＩ
ＲＥＦ２、”００”（ＩＯ１＝ＬＯＷ、ＩＯ０＝ＬＯ
Ｗ）データの場合にはＩＲＥＦ３が選択され、ドレイン
電流が参照電流以下になったときに書込が停止し、選択
メモリセルのしきい値が各入力データに応じた値に設定
される。図８にメモリセルのしきい値電圧とドレイン電
流の時間変化および書込後のしきい値分布を示す。
わち、書込開始信号ＢＰＲＯＧがＬＯＷ状態になると、
選択されたメモリセルのドレインに対して、選択トラン
ジスタ４２や書込電圧供給トランジスタ４３などを介し
て書込電圧ＶＰＧが印加される。この時、書込電圧ＶＰ
Ｇには書込時に選択メモリセルのドレインに必要な高電
圧ＶＰＰが供給されている。同時に参照電流発生回路４
５に対しても同じ電圧ＶＰＧが印加され、データに応じ
た参照電流が流れる。入力データが”１１”状態（ＩＯ
１＝ＨＩＧＨ、ＩＯ０＝ＨＩＧＨ）の場合には、比較器
４４の出力によらず書込電圧ＶＰＧには高電圧は印加さ
れず書込は行われない。入力データが”１０”状態（Ｉ
Ｏ１＝ＨＩＧＨ、ＩＯ０＝ＬＯＷ）状態の場合には参照
電流はＩＲＥＦ１が選択され、メモリセルのドレイン電
流がＩＲＥＦ１以下になったときに比較器４４の出力が
反転し、書込電圧ＶＰＧへの高電圧の供給が停止し、書
込が終了する。同様に入力データが”０１”（ＩＯ１＝
ＬＯＷ、ＩＯ０＝ＨＩＧＨ）の場合には、参照電流はＩ
ＲＥＦ２、”００”（ＩＯ１＝ＬＯＷ、ＩＯ０＝ＬＯ
Ｗ）データの場合にはＩＲＥＦ３が選択され、ドレイン
電流が参照電流以下になったときに書込が停止し、選択
メモリセルのしきい値が各入力データに応じた値に設定
される。図８にメモリセルのしきい値電圧とドレイン電
流の時間変化および書込後のしきい値分布を示す。
【００１０】
【発明が解決しようとする課題】しかしながら、以上に
説明したようなドレイン電流検知型自動検証書込回路に
おいては、一定の書込電圧をメモリセルに印加するた
め、ドレイン電流を検知してから書込電圧ＶＰＧの供給
を停止し、書込を停止するまでに時間差が発生し、この
間も書込が行われているために、メモリセルのしきい値
が設定した値以上になり、正確なしきい値制御が行えな
いという問題があった。また、書込初期に高い電圧をメ
モリセルに対して印加すると、メモリセルを劣化させる
という問題があった。このために、書込電圧を低くする
と書込時間が増大するという問題があった。
説明したようなドレイン電流検知型自動検証書込回路に
おいては、一定の書込電圧をメモリセルに印加するた
め、ドレイン電流を検知してから書込電圧ＶＰＧの供給
を停止し、書込を停止するまでに時間差が発生し、この
間も書込が行われているために、メモリセルのしきい値
が設定した値以上になり、正確なしきい値制御が行えな
いという問題があった。また、書込初期に高い電圧をメ
モリセルに対して印加すると、メモリセルを劣化させる
という問題があった。このために、書込電圧を低くする
と書込時間が増大するという問題があった。
【００１１】本発明の目的は、ドレイン電流検知型自動
検証書込回路を用いて、書込初期に低い電圧を選択メモ
リセル印加し、書込後期には高い電圧を印加し書込を行
うことにより、書込時に高速に正確なしきい値制御が行
え、さらに、メモリセルの劣化を防止することができる
不揮発性半導体メモリを提供することにある。
検証書込回路を用いて、書込初期に低い電圧を選択メモ
リセル印加し、書込後期には高い電圧を印加し書込を行
うことにより、書込時に高速に正確なしきい値制御が行
え、さらに、メモリセルの劣化を防止することができる
不揮発性半導体メモリを提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明による不揮発性半導体メモリセルにおいて
は、電気的消去及び書込可能な不揮発性の半導体素子で
あるメモリセルをマトリクス状に配列したメモリセレア
レイと、アドレス信号の供給に応答して所定のメモリセ
ルを選択するアドレス選択回路と、予め定めた書込電圧
を選択メモリセルに供給する書込電圧発生回路と、選択
メモリセルの書込動作中に選択メモリセルのドレインか
らソースに流れるドレイン電流と参照電流発生回路で発
生した参照電流とを比較する比較回路とを備える不揮発
性メモリであって、前記比較回路の出力信号を用い、前
記書込電圧発生回路に発生する書込電圧の値を書込初期
に低く、書込後期に高くなるように段階的に変化させる
ものである。
め、本発明による不揮発性半導体メモリセルにおいて
は、電気的消去及び書込可能な不揮発性の半導体素子で
あるメモリセルをマトリクス状に配列したメモリセレア
レイと、アドレス信号の供給に応答して所定のメモリセ
ルを選択するアドレス選択回路と、予め定めた書込電圧
を選択メモリセルに供給する書込電圧発生回路と、選択
メモリセルの書込動作中に選択メモリセルのドレインか
らソースに流れるドレイン電流と参照電流発生回路で発
生した参照電流とを比較する比較回路とを備える不揮発
性メモリであって、前記比較回路の出力信号を用い、前
記書込電圧発生回路に発生する書込電圧の値を書込初期
に低く、書込後期に高くなるように段階的に変化させる
ものである。
【００１３】また、前記比較回路および前記参照電流発
生回路を複数個有し、複数の値の異なる参照電流と前記
選択メモリセルのドレイン電流とを複数個の比較回路に
より比較した複数の出力結果信号を書込電圧発生回路に
入力してメモリセルに供給する書込電圧の値を低い電圧
から高い電圧に順次切り替えるものである。
生回路を複数個有し、複数の値の異なる参照電流と前記
選択メモリセルのドレイン電流とを複数個の比較回路に
より比較した複数の出力結果信号を書込電圧発生回路に
入力してメモリセルに供給する書込電圧の値を低い電圧
から高い電圧に順次切り替えるものである。
【００１４】また、前記比較回路および複数の前記参照
電流発生回路および複数の参照電流のいずれかを選択す
る参照電流選択回路を有し、初期値の参照電流と前記選
択メモリセルのドレイン電流とを比較回路で比較した結
果の信号を前記書込電圧発生回路および前記参照電流選
択回路に入力して、メモリセルに供給する書込電圧の値
を低い電圧から高い電圧に順次切り替えると同時に、書
込電圧の値に対応して参照電流の値を順次切り替えるも
のである。
電流発生回路および複数の参照電流のいずれかを選択す
る参照電流選択回路を有し、初期値の参照電流と前記選
択メモリセルのドレイン電流とを比較回路で比較した結
果の信号を前記書込電圧発生回路および前記参照電流選
択回路に入力して、メモリセルに供給する書込電圧の値
を低い電圧から高い電圧に順次切り替えると同時に、書
込電圧の値に対応して参照電流の値を順次切り替えるも
のである。
【００１５】また、前記書込電圧発生回路の内部に、前
記比較回路の出力信号とチップ外部から入力される２値
以上の書込データとを入力し、複数の高電圧のいずれか
を選択する信号を出力する論理回路を有し、前記論理回
路の出力信号を用いて低い電圧から高い電圧に順次切り
替えるものである。
記比較回路の出力信号とチップ外部から入力される２値
以上の書込データとを入力し、複数の高電圧のいずれか
を選択する信号を出力する論理回路を有し、前記論理回
路の出力信号を用いて低い電圧から高い電圧に順次切り
替えるものである。
【００１６】本発明においては、書込を行いながら、書
込電流を参照電流と比較することにより、書込電圧を複
数の値に変化させることができるので、書込初期に低い
書込電圧を印加し、書込後期に高い書込電圧を印加する
ようにすれば、書込時の正確なしきい値制御を高速に行
うことができ、さらに、メモリセルの劣化を防止するこ
とができる。
込電流を参照電流と比較することにより、書込電圧を複
数の値に変化させることができるので、書込初期に低い
書込電圧を印加し、書込後期に高い書込電圧を印加する
ようにすれば、書込時の正確なしきい値制御を高速に行
うことができ、さらに、メモリセルの劣化を防止するこ
とができる。
【００１７】
【発明の実施の形態】以下に図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００１８】図１は、本発明の第１の実施形態のドレイ
ン電流検知型自動検証書込回路を示す図である。本実施
形態のドレイン電流検知型自動検証書込回路は、従来の
ドレイン電流検知型自動検証書込回路と同様に、４値を
メモリセルに記憶する４値メモリ用のドレイン電流検知
型自動検証書込回路であるが、従来の回路と異なる点
は、比較器１４，１５，１６を３台持ち、比較器１４〜
１６の１入力端子には選択トランジスタ１２を介して選
択メモリセルトランジスタ１１のドレインと書込電圧供
給トランジスタ１３のドレインが接続され、残りの入力
端子にはそれぞれ、第１の参照電流発生回路２０に対し
て書込電圧を供給する第１の書込電圧供給トランジスタ
１７のドレイン、第２の参照電流発生回路２１に対して
書込電圧を供給する第２の書込電圧供給トランジスタ１
８のドレイン、第３の参照電流発生回路２２に対して書
込電圧を供給する第３の書込電圧供給トランジスタ１９
のドレインを接続するようにした点である。
ン電流検知型自動検証書込回路を示す図である。本実施
形態のドレイン電流検知型自動検証書込回路は、従来の
ドレイン電流検知型自動検証書込回路と同様に、４値を
メモリセルに記憶する４値メモリ用のドレイン電流検知
型自動検証書込回路であるが、従来の回路と異なる点
は、比較器１４，１５，１６を３台持ち、比較器１４〜
１６の１入力端子には選択トランジスタ１２を介して選
択メモリセルトランジスタ１１のドレインと書込電圧供
給トランジスタ１３のドレインが接続され、残りの入力
端子にはそれぞれ、第１の参照電流発生回路２０に対し
て書込電圧を供給する第１の書込電圧供給トランジスタ
１７のドレイン、第２の参照電流発生回路２１に対して
書込電圧を供給する第２の書込電圧供給トランジスタ１
８のドレイン、第３の参照電流発生回路２２に対して書
込電圧を供給する第３の書込電圧供給トランジスタ１９
のドレインを接続するようにした点である。
【００１９】図２は本発明の第１の実施形態の書込電圧
発生回路であって、書込電圧選択用論理回路２３と、書
込電圧分圧回路２４とを有し、図１に示す３台の比較器
１４、１５、１６の出力結果Ｆ１，Ｆ２，Ｆ３およびチ
ップ外部から入力される書込データＩＯ１、ＩＯ０が書
込電圧選択用論理回路２３に入力され、その値に応じ
て、出力端子ＶＰＧには高電圧ＶＰＰを書込電圧分圧回
路２４により分圧したレベルＶＰＧ１，ＶＰＧ２，ＶＰ
Ｇ３が出力されるように構成されている。
発生回路であって、書込電圧選択用論理回路２３と、書
込電圧分圧回路２４とを有し、図１に示す３台の比較器
１４、１５、１６の出力結果Ｆ１，Ｆ２，Ｆ３およびチ
ップ外部から入力される書込データＩＯ１、ＩＯ０が書
込電圧選択用論理回路２３に入力され、その値に応じ
て、出力端子ＶＰＧには高電圧ＶＰＰを書込電圧分圧回
路２４により分圧したレベルＶＰＧ１，ＶＰＧ２，ＶＰ
Ｇ３が出力されるように構成されている。
【００２０】次に、図３に示す波形図を用いて本実施形
態の動作を説明する。
態の動作を説明する。
【００２１】はじめに書込データが”００”状態の時の
動作を説明する。書込制御信号ＢＰＲＯＧがＨＩＧＨ状
態からＬＯＷ状態に変化すると、図１の書込電圧供給ト
ランジスタ１３がＯＮになり、書込電圧ＶＰＧが選択メ
モリセルトランジスタ１１のドレインに供給される。こ
のとき、Ｆ１，Ｆ２，Ｆ３は全てＬＯＷ状態にあるた
め、書込電圧ＶＰＧにはＶＰＧ１が出力されている。次
に制御信号ＴＰＲＯＧがＬＯＷ状態からＨＩＧＨ状態に
変化すると比較器１４が動作を開始する。書込が進み、
ドレイン電流がＩＲＥＦ１以下になる時間ｔ１におい
て、比較器１４の出力Ｆ１がＬＯＷ状態からＨＩＧＨ状
態に変化し、書込電圧発生回路において、書込電圧ＶＰ
Ｇ端子にはＶＰＧ１からＶＰＧ２に切り替わり、そのレ
ベルが出力される。
動作を説明する。書込制御信号ＢＰＲＯＧがＨＩＧＨ状
態からＬＯＷ状態に変化すると、図１の書込電圧供給ト
ランジスタ１３がＯＮになり、書込電圧ＶＰＧが選択メ
モリセルトランジスタ１１のドレインに供給される。こ
のとき、Ｆ１，Ｆ２，Ｆ３は全てＬＯＷ状態にあるた
め、書込電圧ＶＰＧにはＶＰＧ１が出力されている。次
に制御信号ＴＰＲＯＧがＬＯＷ状態からＨＩＧＨ状態に
変化すると比較器１４が動作を開始する。書込が進み、
ドレイン電流がＩＲＥＦ１以下になる時間ｔ１におい
て、比較器１４の出力Ｆ１がＬＯＷ状態からＨＩＧＨ状
態に変化し、書込電圧発生回路において、書込電圧ＶＰ
Ｇ端子にはＶＰＧ１からＶＰＧ２に切り替わり、そのレ
ベルが出力される。
【００２２】同様に、ドレイン電流がＩＲＥＦ２以下に
なる時間ｔ２において、書込電圧ＶＰＧ端子にはＶＰＧ
２からＶＰＧ３に切り替わり、そのレベルが出力され
る。最後に、ドレイン電流がＩＲＥＦ３以下になる時間
ｔ３において、書込電圧ＶＰＧ端子への高電圧の供給が
停止し、書込が終了する。図４に、ドレイン電流の時間
変化を示した。図４の上図には、書込電圧が一定で、そ
れぞれＶＰＧ１，ＶＰＧ２，ＶＰＧ３の時のドレイン電
流の変化を示してある。図４の下図には、本発明の回路
における上記書き込み動作時のドレイン電流変化を示し
た。
なる時間ｔ２において、書込電圧ＶＰＧ端子にはＶＰＧ
２からＶＰＧ３に切り替わり、そのレベルが出力され
る。最後に、ドレイン電流がＩＲＥＦ３以下になる時間
ｔ３において、書込電圧ＶＰＧ端子への高電圧の供給が
停止し、書込が終了する。図４に、ドレイン電流の時間
変化を示した。図４の上図には、書込電圧が一定で、そ
れぞれＶＰＧ１，ＶＰＧ２，ＶＰＧ３の時のドレイン電
流の変化を示してある。図４の下図には、本発明の回路
における上記書き込み動作時のドレイン電流変化を示し
た。
【００２３】書込データが”０１”の場合には、ドレイ
ン電流がＩＲＥＦ２以下になる時間ｔ２までは”００”
データ時と同じ動作をするが、ｔ２以降には書込電圧Ｖ
ＰＧへの高電圧の供給が停止し、書込が終了する。書込
データが”１０”の場合には、ドレイン電流がＩＲＥＦ
１以下になる時間ｔ１までは”００”データ時と同じ動
作をするが、ｔ１以降には書込電圧ＶＰＧへの高電圧の
供給が停止し、書込が終了する。各書込データにおける
書込電圧の遷移を表２に示した。
ン電流がＩＲＥＦ２以下になる時間ｔ２までは”００”
データ時と同じ動作をするが、ｔ２以降には書込電圧Ｖ
ＰＧへの高電圧の供給が停止し、書込が終了する。書込
データが”１０”の場合には、ドレイン電流がＩＲＥＦ
１以下になる時間ｔ１までは”００”データ時と同じ動
作をするが、ｔ１以降には書込電圧ＶＰＧへの高電圧の
供給が停止し、書込が終了する。各書込データにおける
書込電圧の遷移を表２に示した。
【００２４】
【表２】
表２は、各書込データにおける書込電圧ＶＰＧのレベル
を示すものである。
を示すものである。
【００２５】これにより、ドレイン電流検知型自動検証
書込回路を用いて、書込時の正確にしきい値制御を高速
に行うことができ、さらに、メモリセルの劣化を防止す
ることができる。
書込回路を用いて、書込時の正確にしきい値制御を高速
に行うことができ、さらに、メモリセルの劣化を防止す
ることができる。
【００２６】図５は、本発明の第２の実施形態における
ドレイン電流検知型自動検証書込回路であって、本実施
形態の構成が第１の実施形態の構成と異なる点は、比較
器を１台にして、複数の参照電流発生回路３６および複
数の参照電流のいずれかを選択する参照電流選択回路３
５を有し、初期値の参照電流と選択メモリセルのドレイ
ン電流とを比較器３４で比較した結果の信号を書込電圧
発生回路および参照電流選択回路３５に入力してメモリ
セルに供給する書込電圧の値と参照電流の値を順次切り
替えるようにした点である。本実施形態においては、書
込電圧発生回路は第１の実施形態と構成を同じくする。
ドレイン電流検知型自動検証書込回路であって、本実施
形態の構成が第１の実施形態の構成と異なる点は、比較
器を１台にして、複数の参照電流発生回路３６および複
数の参照電流のいずれかを選択する参照電流選択回路３
５を有し、初期値の参照電流と選択メモリセルのドレイ
ン電流とを比較器３４で比較した結果の信号を書込電圧
発生回路および参照電流選択回路３５に入力してメモリ
セルに供給する書込電圧の値と参照電流の値を順次切り
替えるようにした点である。本実施形態においては、書
込電圧発生回路は第１の実施形態と構成を同じくする。
【００２７】次に本実施形態の動作を書込データが”０
０”状態の場合を例にして説明する。書込制御信号ＢＰ
ＲＯＧがＨＩＧＨ状態からＬＯＷ状態に変化すると、書
込電圧供給トランジスタ３３がＯＮになり、書込電圧Ｖ
ＰＧがメモリセルアレイ３０の選択メモリセルトランジ
スタ３１のドレインに供給される。このとき、出力信号
Ｆ１，Ｆ２，Ｆ３は全てＬＯＷ状態にあるため、書込電
圧ＶＰＧにはＶＰＧ１が出力されている。書込みが進
み、ドレイン電流がＩＲＥＦ１以下になる時間ｔ１にお
いて、比較器３４の出力がＬＯＷ状態からＨＩＧＨ状態
に変化するため、反転した比較器３４の出力が参照電流
発生回路３５に取り込まれ、参照電流発生回路３６の参
照電流ＩＲＥＦは、ＩＲＥＦ１からＩＲＥＦ２に相当す
る電流値に切り替わる。それと同時に書込電圧発生回路
において、書込電圧ＶＰＧ端子には、ＶＰＧ１からＶＰ
Ｇ２に切り替わり、そのレベルが出力される。参照電流
の値がＩＲＥＦ１からＩＲＥＦ２に変化したため、比較
器３４の出力は、再反転し初期化される。同様に、ドレ
イン電流がＩＲＥＦ２以下になる時間ｔ２において、参
照電流ＩＲＥＦは、ＩＲＥＦ２からＩＲＥＦ３に相当す
る電流値に切り替わり、書込電圧ＶＰＧ端子には、ＶＰ
Ｇ２からＶＰＧ３に切り替わり、そのレベルが出力され
る。最後に、ドレイン電流がＩＲＥＦ３以下になる時間
ｔ３において書込電圧ＶＰＧへの高電圧の供給が停止し
書込が終了する。本実施形態においては、第１の実施形
態と同じ動作を比較器１台で実現することができる。
０”状態の場合を例にして説明する。書込制御信号ＢＰ
ＲＯＧがＨＩＧＨ状態からＬＯＷ状態に変化すると、書
込電圧供給トランジスタ３３がＯＮになり、書込電圧Ｖ
ＰＧがメモリセルアレイ３０の選択メモリセルトランジ
スタ３１のドレインに供給される。このとき、出力信号
Ｆ１，Ｆ２，Ｆ３は全てＬＯＷ状態にあるため、書込電
圧ＶＰＧにはＶＰＧ１が出力されている。書込みが進
み、ドレイン電流がＩＲＥＦ１以下になる時間ｔ１にお
いて、比較器３４の出力がＬＯＷ状態からＨＩＧＨ状態
に変化するため、反転した比較器３４の出力が参照電流
発生回路３５に取り込まれ、参照電流発生回路３６の参
照電流ＩＲＥＦは、ＩＲＥＦ１からＩＲＥＦ２に相当す
る電流値に切り替わる。それと同時に書込電圧発生回路
において、書込電圧ＶＰＧ端子には、ＶＰＧ１からＶＰ
Ｇ２に切り替わり、そのレベルが出力される。参照電流
の値がＩＲＥＦ１からＩＲＥＦ２に変化したため、比較
器３４の出力は、再反転し初期化される。同様に、ドレ
イン電流がＩＲＥＦ２以下になる時間ｔ２において、参
照電流ＩＲＥＦは、ＩＲＥＦ２からＩＲＥＦ３に相当す
る電流値に切り替わり、書込電圧ＶＰＧ端子には、ＶＰ
Ｇ２からＶＰＧ３に切り替わり、そのレベルが出力され
る。最後に、ドレイン電流がＩＲＥＦ３以下になる時間
ｔ３において書込電圧ＶＰＧへの高電圧の供給が停止し
書込が終了する。本実施形態においては、第１の実施形
態と同じ動作を比較器１台で実現することができる。
【００２８】上記第１および第２の実施形態において
は、４値メモリ用のドレイン電流検知型自動検証書込回
路について説明してきたが、本発明はこれに限るもので
はなく、書込時のメモリセルドレイン電流を検出し、書
込電圧を切り替えるようにしたドレイン電流検知型自動
検証書込回路ならば、どのような構成でも同様に用いる
ことができる。
は、４値メモリ用のドレイン電流検知型自動検証書込回
路について説明してきたが、本発明はこれに限るもので
はなく、書込時のメモリセルドレイン電流を検出し、書
込電圧を切り替えるようにしたドレイン電流検知型自動
検証書込回路ならば、どのような構成でも同様に用いる
ことができる。
【００２９】
【発明の効果】以上説明したように本発明によれば、ド
レイン電流検知型自動検証書込回路を用いて、書込を行
いながら書込電流を参照電流と比較することにより、書
込電圧を複数の値に変化させることができるので、書込
初期に低い書込電圧を、また書込後期に高い書込電圧を
段階的に印加することにより、書込時の正確なしきい値
制御を高速に行うことができ、さらに、メモリセルの劣
化を防止することができる。
レイン電流検知型自動検証書込回路を用いて、書込を行
いながら書込電流を参照電流と比較することにより、書
込電圧を複数の値に変化させることができるので、書込
初期に低い書込電圧を、また書込後期に高い書込電圧を
段階的に印加することにより、書込時の正確なしきい値
制御を高速に行うことができ、さらに、メモリセルの劣
化を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のドレイン電流検知型
自動検証書込回路を示す回路図である。
自動検証書込回路を示す回路図である。
【図２】本発明の第１の実施形態の書込電圧発生回路を
示す回路図である。
示す回路図である。
【図３】本発明の動作を説明する波形図である。
【図４】本発明の選択メモリセルのドレイン電流変化を
示す図である。
示す図である。
【図５】本発明の第２の実施形態のドレイン電流検知型
自動検証書込回路を示す回路図である。
自動検証書込回路を示す回路図である。
【図６】選択メモリセルのドレイン電流としきい値変化
を示す図である。
を示す図である。
【図７】従来のドレイン電流検知型自動検証書込回路を
示す回路図である。
示す回路図である。
【図８】メモリセルのしきい値電圧とドレイン電流の時
間変化および書込後のしきい値分布を示す図である。
間変化および書込後のしきい値分布を示す図である。
ＶＰＰ 書込用高電圧
ＶＰＧ 書込時にメモリセルに必要な高電圧
ＢＰＲＯＧ、ＴＰＲＯＧ 書込制御信号
ＩＣＥＬＬ 書込時に選択メモリセルのドレインからソ
ースに流れる電流 ＩＲＥＦ 参照電流 ＩＯ１，ＩＯ０ 書込データ信号 １０、３０、４０ メモリセルアレイ １１、３１、４１ 選択メモリセル １２、３２、４２ 選択トランジスタ １３、３３、４３、１７〜１９ 書込電圧供給トランジ
スタ １４、１５、１６、３４、４４ 比較器 ２０、２１、２２、３６、４５ 参照電流発生回路 ２３ 書込電圧選択用論理回路 ２４ 書込電圧分圧回路 ３５ 参照電流選択回路
ースに流れる電流 ＩＲＥＦ 参照電流 ＩＯ１，ＩＯ０ 書込データ信号 １０、３０、４０ メモリセルアレイ １１、３１、４１ 選択メモリセル １２、３２、４２ 選択トランジスタ １３、３３、４３、１７〜１９ 書込電圧供給トランジ
スタ １４、１５、１６、３４、４４ 比較器 ２０、２１、２２、３６、４５ 参照電流発生回路 ２３ 書込電圧選択用論理回路 ２４ 書込電圧分圧回路 ３５ 参照電流選択回路
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/06
Claims (3)
- 【請求項１】 電気的消去及び書込可能な不揮発性の半
導体素子であるメモリセルをマトリクス状に配列したメ
モリセレアレイと、アドレス信号の供給に応答して所定
のメモリセルを選択するアドレス選択回路と、予め定め
た書込電圧を選択メモリセルに供給する書込電圧発生回
路と、選択メモリセルの書込動作中に選択メモリセルの
ドレインからソースに流れるドレイン電流と参照電流発
生回路で発生した参照電流とを比較する比較回路とを備
える不揮発性メモリであって、前記比較回路の出力信号
を用い、前記書込電圧発生回路に発生する書込電圧の値
を書込初期に低く、書込後期に高くなるように段階的に
変化させ、 前記比較回路および前記参照電流発生回路を複数個有
し、複数の値の異なる参照電流と前記選択メモリセルの
ドレイン電流とを複数個の比較回路により比較した複数
の出力結果信号を書込電圧発生回路に入力してメモリセ
ルに供給する書込電圧の値を低い電圧から高い電圧に順
次切り替えることを特徴とする不揮発性半導体メモリ。 - 【請求項２】 電気的消去及び書込可能な不揮発性の半
導体素子であるメモリセルをマトリクス状に配列したメ
モリセレアレイと、アドレス信号の供給に応答して所定
のメモリセルを選択するアドレス選択回路と、予め定め
た書込電圧を選択メモリセルに供給する書込電圧発生回
路と、選択メモリセルの書込動作中に選択メモリセルの
ドレインからソースに流れるドレイン電流と参照電流発
生回路で発生した参照電流とを比較する比較回路とを備
える不揮発性メモリであって、前記比較回路の出力信号
を用い、前記書込電圧発生回路に発生する書込電圧の値
を書込初期に低く、書込後期に高くなるように段階的に
変化させ、 前記比較回路および複数の前記参照電流発生回路および
複数の参照電流のいずれかを選択する参照電流選択回路
を有し、初期値の参照電流と前記選択メモリセルのドレ
イン電流とを比較回路で比較した結果の信号を前記書込
電圧発生回路および前記参照電流選択回路に入力してメ
モリセルに供給する書込電圧の値を低い電圧から高い電
圧に順次切り替えると同時に、書込電圧の値に対応して
参照電流の値を順次切り替えることを特徴とする不揮発
性半導体メモリ。 - 【請求項３】 前記書込電圧発生回路の内部に、前記比
較回路の出力信号とチップ外部から入力される２値以上
の書込データとを入力し、複数の高電圧のいずれかを選
択する信号を出力する論理回路を有し、前記論理回路の
出力信号を用いて低い電圧から高い電圧に順次切り替え
ることを特徴とする請求項１または２に記載の不揮発性
半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28683197A JP3489978B2 (ja) | 1997-10-20 | 1997-10-20 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28683197A JP3489978B2 (ja) | 1997-10-20 | 1997-10-20 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126487A JPH11126487A (ja) | 1999-05-11 |
| JP3489978B2 true JP3489978B2 (ja) | 2004-01-26 |
Family
ID=17709609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28683197A Expired - Fee Related JP3489978B2 (ja) | 1997-10-20 | 1997-10-20 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3489978B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004055012A (ja) | 2002-07-18 | 2004-02-19 | Renesas Technology Corp | 不揮発性半導体メモリ |
| WO2006046300A1 (ja) | 2004-10-29 | 2006-05-04 | Spansion Llc | 半導体装置及び半導体装置の制御方法 |
| US7729165B2 (en) * | 2007-03-29 | 2010-06-01 | Flashsilicon, Incorporation | Self-adaptive and self-calibrated multiple-level non-volatile memories |
| JP4901827B2 (ja) * | 2008-08-22 | 2012-03-21 | ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー | 半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体 |
-
1997
- 1997-10-20 JP JP28683197A patent/JP3489978B2/ja not_active Expired - Fee Related
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| JPH11126487A (ja) | 1999-05-11 |
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