CN113658629A - 具有多阶型存储单元阵列的非易失性存储器及其控制方法 - Google Patents

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CN113658629A CN202010721841.7A CN202010721841A CN113658629A CN 113658629 A CN113658629 A CN 113658629A CN 202010721841 A CN202010721841 A CN 202010721841A CN 113658629 A CN113658629 A CN 113658629A
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Abstract

一种非易失性存储器包括存储单元阵列、电流供应电路、路径选择电路与判断电路。存储单元阵列包括m×n个多阶型存储单元，连接至m条字线以及n条位线。电流供应电路根据电流控制数值，可提供多个参考电流其中之一。路径选择电路连接至该电流供应电路以及该n条位线。判断电路连接至该路径选择电路，并产生n个输出数据。路径选择电路中的第一路径选择器连接至该电流供应电路与第一位线。判断电路中的第一判断元件连接至该第一路径选择器并产生第一输出数据。

Description

具有多阶型存储单元阵列的非易失性存储器及其控制方法
技术领域
本发明是有关于一种非易失性存储器与其相关控制方法，且特别是有关于一种具多阶型存储单元阵列的非易失性存储器及其相关读取控制方法。
背景技术
众所周知，非易失性存储器在电源停止供应后仍可持续地记录数据，因此非易失性存储器已经广泛地运用在各式电子装置中。一般来说，非易失性存储器可分为一次编程非易失性存储器(one-time programmable non-volatile memory，简称OTP非易失性存储器)与多次编程非易失性存储器(multi-time programmable non-volatile memory，简称MTP非易失性存储器)。再者，OTP非易失性存储器的存储单元即为OTP存储单元，MTP非易失性存储器的存储单元即为MTP存储单元。
另外，根据储存的数据量，存储单元可区分为单阶型存储单元(single levelcell)以及多阶型存储单元(multiple level cell)。基本上，一个单阶型存储单元可储存1比特(bit)的数据，亦即此数据可为第一储存状态或者第二储存状态。再者，一个多阶型存储单元可储存2比特(bit)以上的数据。
以储存2比特的多阶型存储单元为例，每个存储单元的数据可为第一储存状态、第二储存状态、第三储存状态或第四储存状态。储存3比特的多阶型存储单元会有八种(23)储存状态，储存4比特的多阶型存储单元会有十六种(24)储存状态。以下介绍几种非易失性存储单元(memory cell)。
请参照图1A，其所绘示为OTP存储单元示意图。OTP存储单元c1包括一浮动栅晶体管F与一开关晶体管M。OTP存储单元c1的第一端连接至源极线(source line，SL)，OTP存储单元c1的第二端连接至位线(bit line，BL)，OTP存储单元c1的控制端连接至字线(wordline，WL)。其中，OTP存储单元c1为多阶型存储单元。
如图1A所示，开关栅晶体管M的第一源/漏极端(source/drain terminal)连接至源极线SL，开关栅晶体管M的栅极端连接至字线WL。浮动栅晶体管F的第一源/漏极端连接至开关晶体管M的第二源/漏极端，浮动栅晶体管F的第二源/漏极端连接位线BL。
于写入动作(write action)时，提供适当的偏压至OTP存储单元c1，可以编程(program)OTP存储单元c1，并控制注入浮动栅极的热载流子(hot carrier)数量，使的OTP存储单元c1可以呈现不同的储存状态。其中，热载流子为电子。
举例来说，于写入动作时，提供编程电压(program voltage)至源极线SL、开启电压(on voltage)至字线WL、接地电压至位线BL。因此，热载流子经由浮动栅晶体管F的通道区域(channel region)注入浮动栅极。再者，于写入动作时，调整偏压的时间即可控制注入浮动栅极的热载流子数量，使得OTP存储单元c1呈现各种储存状态。当存储单元c1接受偏压的时间越长，注入浮动栅极的热载流子数量越多。当存储单元c1接受偏压的时间越短，注入浮动栅极的热载流子数量越少。
举例来说，根据浮动栅极所注入热载流子的数目由少至多，存储单元c1可为第一储存状态至第X储存状态，且X大于等于4。当多阶型存储单元c1可储存二比特的数据时，则X＝4，亦即存储单元c1为第一储存状态至第四储存状态其中之一。同理，多阶型存储单元c1可储存三比特数据时，X＝8，亦即存储单元c1可为第一储存状态至第八储存状态其中之一。多阶型存储单元c1可储存四比特数据时，X＝16，亦即存储单元c1可为第一储存状态至第十六储存状态其中之一。
除此了上述控制存储单元c1接受偏压的时间之外，控制编程电压也可以使得OTP存储单元c1呈现不同的储存状态。一般来说，编程电压越高，注入浮动栅极的热载流子数量越多。编程电压越低，注入浮动栅极的热载流子数量越少。
另外，于读取动作(read action)时，提供适当的偏压至OTP存储单元c1，使得OTP存储单元c1产生存储单元电流(cell current)，而根据存储单元电流的大小即可判断OTP存储单元c1的各种储存状态。
于读取动作时，提供读取电压(read voltage)至源极线SL、开启电压至字线WL、接地电压至位线BL，因此不同储存状态的OTP存储单元c1即产生不同大小的存储单元电流。
举例来说，假设储存二比特数据的多阶型存储单元，于读取动作时，第一储存状态的存储单元电流为0.1μA、第二储存状态的存储单元电流为0.6μA、第二储存状态的存储单元电流为1.1μA、第四储存状态的存储单元电流为1.6μA。同理，储存三比特数据的多阶型存储单元，有八种储存状态，于读取动作时可产生八种存储单元电流。储存四比特数据的多阶型存储单元，有十六种储存状态，于读取动作时可产生十六种存储单元电流。
由于编程电压很高，为了防止开关晶体管M在写入动作时受损，可以在OTP存储单元中增加一跟随晶体管(following transistor)。如照图1B所示，其为另一OTP存储单元示意图。OTP存储单元c2包括一浮动栅晶体管F、一跟随晶体管Mg与一开关晶体管M。其中，OTP存储单元c2的第一端连接至源极线SL，OTP存储单元c2的第二端连接至位线BL，OTP存储单元c2的第一控制端连接至字线WL，OTP存储单元c2的第二控制端连接至跟随线(followingline，FL)。
如图1B所示，开关晶体管M的第一源/漏极端连接至源极线SL，开关晶体管M的栅极端连接至字线WL。跟随晶体管Mg的第一源/漏极端连接至开关晶体管M的第二源/漏极端，跟随晶体管Mg的栅极端连接至跟随线FL。浮动栅晶体管F的第一源/漏极端连接至跟随晶体管Mg的第二源/漏极端，浮动栅晶体管F的第二源/漏极端连接位线BL。相同地，OTP存储单元c2为多阶型存储单元。
基本上，开关晶体管M与跟随晶体管Mg有相同的运作关系，当开关晶体管M开启时，跟随晶体管Mg也会开启；当开关晶体管M关闭时，跟随晶体管Mg也会关闭。另外，OTP存储单元c1与c2的写入动作与读取动作的偏压与运作原理类似，此处不再赘述。
请参照图1C，其所绘示为MTP存储单元示意图。其中，MTP存储单元c3为多阶型存储单元。相较于图1A之OTP存储单元c1，MTP存储单元c3还包括擦除电容(erase capacitor)C，连接于浮动栅晶体管F的浮动栅极与擦除线(erase line，EL)之间。于写入动作与读取动作时，提供接地电压至擦除线EL，且MTP存储单元c3其他端点的偏压类似于OTP存储单元c1，其详细运作情形不再赘述。
于擦除动作时，提供擦除电压(erase voltage)至擦除线EL，使得热载流子经由擦除电容C移动至擦除线EL并退出(eject)浮动栅极。
请参照图1D，其所绘示为另一MTP存储单元示意图。其中，MTP存储单元c4为多阶型存储单元。相较于图1B之OTP存储单元c2，MTP存储单元c4还包括一擦除电容C，连接于浮动栅晶体管F的浮动栅极与擦除线(erase line，EL)之间。于写入动作与读取动作时，提供接地电压至擦除线EL，且MTP存储单元c4其他端点的偏压类似于OTP存储单元c2，其详细运作情形不再赘述。
相同地，于擦除动作时，提供擦除电压至擦除线EL，使得热载流子经由擦除电容C移动至擦除线EL并退出浮动栅极。
上述图1A至图1D的存储单元皆以P型晶体管为例来作说明。实际上，利用N型晶体管也可以实现OTP存储单元以及MTP存储单元。
请参照图1E，其所绘示为另一MTP存储单元示意图。其中，MTP存储单元c5为多阶型存储单元。MTP存储单元c5包括一开关晶体管M以及一电阻器R。其中，MTP存储单元c5的第一端连接至源极线SL，MTP存储单元c5的第二端连接至位线BL，MTP存储单元c5的控制端连接至字线WL。
再者，开关晶体管M的第一源/漏极端连接至源极线SL，开关晶体管M的栅极端连接至字线WL，开关晶体管M的第二源/漏极端连接至电阻器R的第一端，电阻器R的第二端连接至位线BL。其中，电阻器R可由过渡金属氧化物(Transition metal oxide,TMO)所组成。
基本上，控制电阻器R两端所接收的电压差(voltage difference)可以决定电阻器R的电阻值及其对应的储存状态。换言之，于写入动作(write action)时，提供适当的偏压至MTP存储单元c5，即可以控制MTP存储单元c5呈现各种储存状态。
另外，利用上述存储单元c1～c5可以组成存储单元阵列(cell array)。以下以OTP存储单元c1为例来进行说明，当然存储单元阵列也可以由其他存储单元所组成。
如图2所示，存储单元阵列200包括m×n个存储单元c11～cmn，每个存储单元c11～cmn中包括一开关晶体管M1,1～Mm,n以及一浮动栅晶体管F1,1～Fm,n。再者，每个存储单元c11～cmn的结构相同于图1A的OTP存储单元c1，其详细结构不再赘述。另外，每个存储单元c11～cmn的第一端皆连接至源极线SL，且m、n为正整数。
在存储单元阵列200中，第一行n个存储单元c11～c1n的控制端皆连接至字线WL1，第一行n个存储单元c11～c1n的第二端连接至对应的位线BL1～BLn。第二行n个存储单元c21～c2n的控制端皆连接至字线WL2，第二行n个存储单元c21～c2n的第二端连接至对应的位线BL1～BLn。同理，其他行的存储单元也有类似的连接关系，此处不再赘述。
基本上，于非易失性存储器的写入动作或者读取动作时，存储单元阵列200中的m条字线WL1～WLm仅有一条字线会动作(activated)，其他字线则不会动作。
举例来说，于写入动作时，字线WL1动作，使得第一行为选定行(selected row)。此时，控制选定行中存储单元c11～c1n接受偏压的时间，即可控制存储单元c11～c1n呈现各种储存状态。
发明内容
本发明的目的在于提出一种具多阶型存储单元阵列的非易失性存储器及其相关读取控制方法。非易失性存储器中的感测电路在读取动作时，会依序提供不同的参考电流，用来判断存储单元的储存状态。当所有的参考电流皆提供之后，感测电路即可决定选定行上的所有存储单元的储存状态。
本发明提出一种非易失性存储器，包括：存储单元阵列，包括m×n个多阶型存储单元，连接至m条字线以及n条位线，其中每一该多阶型存储单元可为X种储存状态其中之一，且X大于等于4；电流供应电路，根据Mc提供X个参考电流其中之一，其中Mc为电流控制数值；路径选择电路，连接至该电流供应电路以及该n条位线，其中该路径选择电路包括n个路径选择器，且第一路径选择器连接至该电流供应电路与第一位线；判断电路，连接至该路径选择电路，并产生n个输出数据，其中该判断电路包括n个判断元件，且第一判断元件连接至该第一路径选择器并产生第一输出数据；其中，于读取动作的第Mc储存状态判断相位时，该电流供应电路先提供第Mc参考电流，经由该第一路径选择器传递至该第一判断元件，并转换为第一参考电压；之后，第一多阶型存储单元产生第一存储单元电流，经由该第一位线与该第一路径选择器传递至该第一判断元件，并转换为第一感测电压；以及，该判断元件根据该第一参考电压与该第一感测电压的比较结果选择性地将Mc作为该第一输出数据。其中m、n、Mc与X为正整数，Mc大于等于1且Mc小于等于X。
本发明提出一种运用于上述非易失性存储器的读取控制方法，包括下列步骤：于该存储单元阵列中决定一选定中的n个存储单元；设定Mc等于X；(a)该电流供应电路提供该第Mc参考电流；(b)n个判断电路依序接收该第Mc参考电流，并产生对应的参考电压；(c)n个判断电路接收该选定行上该n个存储单元产生的n个存储单元电流，并产生n个感测电压；(d)每个判断电路根据该感测电压与该参考电压的比较结果来选择性地储存Mc；判断Mc是否等于1；当Mc不等于1时，将M减少1之后，回到步骤(a)；以及，当M等于1时，将n个判断电路储存的n个该电流控制数值作为该n个输出数据，并决定该n个存储单元的储存状态。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1A至图1E为各种存储单元示意图。
图2为存储单元阵列示意图。
图3为本发明的非易失性存储器。
图4A与图4B为电流供应电路、路径选择电路以及判断电路的详细结构及其相关信号示意图。
图5A至图5D为路径选择器以及判断元件在第四储存状态判断相位的运作示意图。
图6A至图6C为运用于多阶型存储单元阵列的读取控制方法及其范例。
图7A与图7B为电压钳位电路与路径选择电路的其他实施例。
具体实施方式
本发明为一种具多阶型存储单元阵列的非易失性存储器及其相关读取控制方法。本发明的非易失性存储器中的感测电路在读取动作时，会依序提供不同的参考电流，用来判断存储单元的储存状态。当所有的参考电流皆提供之后，感测电路即可决定选定行上的所有存储单元的储存状态。
以图1A所示存储单元c1为例，根据浮动栅极所注入热载流子的数目由少至多，存储单元c1可为第一储存状态至第X储存状态，且X大于等于4。举例来说，当多阶型存储单元c1可储存二比特的数据时，则X＝4，亦即存储单元c1为第一储存状态至第四储存状态其中之一。同理，当多阶型存储单元c1可储存三比特数据时，X＝8，亦即存储单元c1可为第一储存状态至第八储存状态其中之一。当多阶型存储单元c1可储存四比特数据时，X＝16，亦即存储单元c1可为第一储存状态至第十六储存状态其中之一。
再者，假设储存二比特数据的多阶型存储单元，第一储存状态的存储单元电流为0.1μA、第二储存状态的存储单元电流为0.6μA、第二储存状态的存储单元电流为1.1μA、第四储存状态的存储单元电流为1.6μA。如果存储单元阵列由储存二比特数据的多阶型存储单元所组成，则感测电路在读取动作时，会依序提供1.6μA、1.1μA、0.6μA、0.1μA的参考电流，用来判断选定行中所有存储单元的储存状态。
以下是以储存二比特数据的多阶型存储单元为例来作说明，当然本发明并不限定于此，在此领域的技术人员也可以将本发明应用于储存更多比特的存储单元。
请参照图3，其所绘示为本发明的非易失性存储器。非易失性存储器包括存储单元阵列300与感测电路(sensing circuit)350。感测电路350包括一电流供应电路(currentsupplying circuit)310、路径选择电路(path selecting circuit)320以及判断电路(judging circuit)330。其中，m×n的存储单元阵列300之结构相同于图2，此处不再赘述。再者，存储单元阵列300中的存储单元为多阶型存储单元，且存储单元可以是OTP存储单元，也可以是MTP存储单元。
感测电路350中的电流供应电路(current supplying circuit)310包括多个电流源(current source)。电流供应电路310接收电流控制数值Mc，并输出多个参考电流其中之一。举例来说，运用于储存二比特数据的多阶型存储单元时，电流供应电路310可根据电流控制数值Mc输出4个参考电流其中之一。运用于储存三比特数据的多阶型存储单元时，电流供应电路310可根据电流控制数值Mc输出8个参考电流其中之一。运用于储存四比特数据的多阶型存储单元时，电流供应电路310可根据电流控制数值Mc输出16个参考电流其中之一。
感测电路350中的路径选择电路(path selecting circuit)320包括n个路径选择器(path selector)321～32n。再者，判断电路330包括n个判断元件(judging device)331～33n，可产生n个输出数据Do1～Don。其中，每个路径选择器321～32n的结构相同，每个判断元件331～33n的结构相同。
以路径选择器321以及判断元件331为例来作说明，路径选择器321中包括参考电流路径与存储单元电流路径。其中，参考电流路径连接至电流供应电路310，存储单元电流路径连接至位线BL1。再者，参考电流路径受控于参考电流致能信号(reference currentenable signal)ENsa1，存储单元电流路径受控于存储单元电流致能信号(cell currentenable signal)ENcell。亦即，当参考电流致能信号ENsa1动作时，路径选择器321的参考电流路径连接于电流供应电路310与判断元件331之间；当存储单元电流致能信号ENcell动作时，路径选择器321的存储单元电流路径连接于位线BL1与判断元件331之间。
于读取动作时，电流供应电路310根据电流控制数值Mc产生对应的参考电流。再者，判断元件331会先接收电流供应电路310所提供的参考电流，并转换为参考电压(reference voltage)。之后，判断元件331再接收位线BL1上的存储单元电流，并转换为感测电压(sensed voltage)。最后，判断元件331根据参考电压与感测电压的比较结果来产生一锁存信号(latching signal)。当锁存信号动作时，判断元件331内的锁存电路(latchingcircuit)被致能，并储存电流控制数值Mc成为输出数据Do1，而输出数据Do1即代表存储单元的储存状态。
请参照图4A与图4B，其所绘示为电流供应电路、路径选择电路以及判断电路的详细结构及其相关信号示意图。在图4A中，存储单元阵列300仅绘示一行存储单元cj1～cjn，连接至字线WLj，其余不再绘示。
电流供应电路310包括四个电流源(current source)以及多工器312。第一电流源产生第一参考电流Ir1、第二流源产生第二参考电流Ir2、第三电流源产生第三参考电流Ir3、第四电流源产生第四参考电流Ir4。多工器312的四个输入端连接至四个电流源，多工器312的控制端接收电流控制数值Mc，并输出四个参考电流Ir1～Ir4其中之一。
举例来说，以储存二比特数据的多阶型存储单元中，电流供应电路310可以产生四个(X＝4)对应于不同储存状态的参考电流。当电流控制数值Mc为"1"时，电流供应电路310输出0.1μA的第一参考电流；当电流控制数值Mc为"2"时，电流供应电路310输出0.6μA的第二参考电流；当电流控制数值Mc为"3"时，电流供应电路310输出1.1μA的第三参考电流；当电流控制数值Mc为"4"时，电流供应电路310输出1,6μA的第四参考电流。
路径选择电路320包括n个路径选择器321～32n，判断电路330包括n个判断元件331～33n。以下仅介绍径选择器321以及判断元件331。
路径选择器321中的参考电流路径包括开关晶体管s11。开关晶体管s11的第一源/漏极端(source/drain terminal)连接至电流供应电路310，开关晶体管s11的第二源/漏极端连接至节点a1，开关晶体管s11的栅极端接收参考电流致能信号ENsa1。再者，路径选择器321中的存储单元电流路径包括一开关晶体管s12。开关晶体管s12的第一源/漏极端连接至位线BL1，开关晶体管s12的第二源/漏极端连接至节点a1，开关晶体管s12的栅极端接收存储单元电流致能信号ENcell。
判断元件331包括一运算放大器341、开关s13、s14，电容器C11、C12、锁存电路361。开关s13的第一端连接至节点a1，开关s13的第二端连接至接地端GND，开关s13的控制端接收放电致能信号(discharge enable signal)ENdisc。电容器C11的第一端连接至节点a1，电容器C11的第二端连接至接地端GND。电容器C12的第一端连接至运算放大器的负输入端，电容器C12的第二端连接至接地端GND。运算放大器341的正输入端连接至节点a1，运算放大器341的输出端产生锁存信号La1。开关s14的第一端连接运算放大器341的输出端，开关s14的第二端连接至运算放大器341的负输入端，开关s14的控制端接收闭环致能信号(closeloop enable signal)ENcls1。锁存电路361接收电流控制数值Mc与锁存信号La1，当锁存信号La1动作时，锁存电路361被致能，并储存电流控制数值Mc，并成为输出数据Do1用以代表存储单元的储存状态。其中，开关s13、s14可用晶体管来实现。
如图4A示，当字线WLj动作时，选定行的存储单元cj1～cjn可进行读取动作。而在读取时，电流供应电路310、路径选择电路320以及判断电路330即开始运作并判断选定行的存储单元cj1～cjn的储存状态。
再者，读取动作包括四个储存状态判断相位(storage state judging phase)。以下仅介绍第四储存状态判断相位时，电流供应电路310、路径选择电路320以及判断电路330。
如图4B所示，第四储存状态判断相位中，电流控制数值Mc为"4"，电流供应电路310输出第四参考电流Ir4。另外，第四储存状态判断相位还包括n个参考电流取样相位(reference current sampling phase)以及一个存储单元电流取样相位(cell currentsampling phase)。在n个参考电流取样相位中，对应的参考电流致能信号ENsa1～ENsan与闭环致能信号ENcls1～ENclsn会动作。
在图4B中，时间点t0至时间点t1为第一个参考电流取样相位，路径选择器321以及判断元件331动作。时间点t1至时间点t2为第二个参考电流取样相位，路径选择器322以及判断元件332动作。依此类推，时间点tn-1至时间点tn为第n个参考电流取样相位，路径选择器32n以及判断元件33n动作。另外，时间点tn～时间点tn+1为存储单元电流取样相位，所有的路径选择器321～32n以及判断元件331～33n皆动作。
再者，每个参考电流取样相位包括放电区间(discharge period)以及取样区间(sample period)。以第一个参考电流取样相位为例，时间点t0～时间点t0a为，放电区间(Discharge)，时间点t0a～时间点t1为取样区间(Sample_1)。
根据本发明的实施例，参考电流取样相位中的取样区间Samle_1～Sample_n的时间长度相同于存储单元电流取样相位中的判断区间Judge的时间长度。当然本发明并不限定于此，在此领域的技术人员可以根据实际的状况而修改取样区间Samle_1～Sample_n以及判断区间Judge的时间长度。
如图5A至图5D，其所绘示为路径选择器321以及判断元件331在第四储存状态判断相位的运作示意图。请参考图4B与图5A，在时间点t0～t0a的放电区间(Discharge)，仅有放电致能信号ENdisc动作。因此，判断元件331中的开关s13为关闭状态(close state)，使得电容器C11被放电至接地电压(0V)。
请参考图4B与图5B，在时间点t0a～t1的取样区间(Sample_1)，参考电流致能信号ENsa1与闭环致能信号ENcls1动作。因此，路径选择器321中的参考电流路径连接于电流供应电路310以及判断元件331之间，并且判断元件331中的开关s14为关闭状态(closestate)，使得运算放大器341成为单增益缓冲器(unit gain buffer)。此时，电流供应电路310提供的第四参考电流Ir4对电容器C11充电。同时，单增益缓冲器复制(duplicate)电容器C11的电压到电容器C12。换言之，于时间点t1时，电容器C11会被充电到参考电压Vr4，而电容器C12的电压也为参考电压Vr4。
于时间点t1至时间点t2之间，为第二个参考电流取样相位，路径选择器322与判断元件332运作，其运作情形类似于图5A与图5B，此处不再赘述。再者，请参考图4B与图5C，于时间点t1之后，判断元件331中的开关s13会根据放电致能信号ENdisc让电容器C11放电至接地电压(0V)，仅剩下电容器C12储存参考电压Vr4。
由以上的说明可知，经过n个参考电流取样相位后，于时间点tn时，所有判断元件331～33n中的电容器C12～Cn2皆储存了对应的参考电压Vr4。
如图4B所示，时间点tn至时间点tn+1为验证动作的存储单元电流取样相位。于存储单元电流取样相位的放电区间(Discharge)，放电致能信号ENdisc动作，以确保所有判断元件331～33n中的晶体管C11～Cn1皆放电至接地电压(0V)。接着，在存储单元电流取样相位的判断区间(Judge)时，存储单元电流致能信号ENcell动作。因此，所有路径选择器321～32n中的存储单元电流路径将对应位线BL1～BLn连接至对应的判断元件331～32n。此时，选定行上的所有存储单元cj1～cjn皆产生存储单元电流至对应的判断元件331～32n。
以判断元件331为例来作说明。如图5D所示，路径选择器321的存储单元电流路径连接于位线BL1与判断元件331之间。因此，选定行上的存储单元cj1产生存储单元电流Icell1至判断元件331，并对电容器C11充电。
于存储单元电流取样相位结束时，亦即时间点tn+1，运算放大器341可视为比较器(comparator)，用以比较电容器C11上的感测电压(sensed voltage)Vcell1以及电容器C12上的参考电压Vr4。当感测电压Vcell1小于参考电压Vr4时，代表存储单元电流Icell1小于参考电流Ir4，锁存信号La1为低准位，锁存电路361被禁能(disable)，代表存储单元cj1不是第四储存状态。反之，当感测电压Vcell1大于参考电压Vr4时，代表存储单元电流Icell1大于参考电流Ir4，锁存信号La1为高准位，使得锁存器361被致能(enable)用以锁存住电流控制数值Mc(Mc＝"4")，并成为输出数据Do1用以代表存储单元cj1为第四储存状态。
同理，其他判断元件332～33n内部，根据锁存信号La2～Lan的动作与否来致能或者禁能对应的锁存电路。而根据判断元件332～33n的输出数据Do2～Don，可确定存储单元cj2～cjn是否为第四储存状态。再者，当锁存电路致能并产生输出数据后，于后续的储存状态判断相位不会改变其输出数据。
再者，第四储存状态判断相位之后即为第三储存状态判断相位。在第三储存状态判断相位中，电流控制数值Mc为3，电流供应电路310输出第三参考电流Ir3。判断电路331～33n可判断出选定行中第三储存状态的存储单元。
同理，在第二储存状态判断相位中，电流控制数值Mc为2，电流供应电路310输出第二参考电流Ir2，判断电路331～33n可判断出选定行中第二储存状态的存储单元。在第一储存状态判断相位中，电流控制数值Mc为1，电流供应电路310输出第一参考电流Ir1，判断电路331～33n可判断初选定行中第一储存状态的存储单元。
由以上的说明可知，本发明在读取动作时，于多个储存状态判断相位之后，根据n个锁存电路361～36n的输出数据Do1～Don即可确认选定行上所有存储单元cj1～cjn的储存状态。
请参照图6A至图6C，其所绘示为本发明运用于多阶型存储单元阵列的读取控制方法及其范例。根据本发明的实施例，于读取动作时，判断存储单元阵列300中一选定行(selected row)的n个存储单元之储存状态。
如图6A所示，于读取动作开始时，将电流控制数值Mc设定为X(步骤S604)，并且电流供应电路310提供第Mc参考电流(步骤S606)。亦即，当电流控制数值Mc设定为X时，即为第X储存状态判断相位。
此时，n个判断电路依序接收第Mc参考电流，并产生对应的参考电压(步骤S608)。亦即，经过n个参考电流取样相位后，所有判断元件331～33n中皆储存了对应的参考电压。
接着，n个判断电路接收选定行上的n个存储单元电流，并产生n个感测电压(步骤S610)。亦即，在存储单元电流取样相位时，所有判断元件331～33n根据接收的存储单元电流产生对应的感测电压。
接着，每个判断电路根据感测电压与参考电压的比较结果来决定禁能锁存电路或致能锁存电路以储存Mc(步骤S612)。换言之，当步骤S612完成之后，即可决定选定行中第Mc储存状态的存储单元。
之后，判断Mc是否等于1(步骤S614)。当Mc不等于1时，将Mc减少1(步骤S616)并且回到步骤S606用以进入下一个储存状态判断相位。反之，当M等于1时，则代表已经进行完X个储存状态判断相位，选定行所有n个存储单元皆判断完成。此时，根据n个锁存电路的n个输出信号决定选定行n个存储单元的储存状态(步骤S618)。其中，X与Mc皆为正整数。
以下以图6B与图6C来说明上述的读取控制方法。相同地，以下以储存二比特数据的多阶型存储单元为例来作说明，亦即X＝4。
如图6B所示，存储单元阵列中的选定行包括六个存储单元ci1～ci6。六个存储单元ci1～ci6的储存状态分别为第四储存状态(4th)、第二储存状态(2nd)、第一储存状态(1st)、第三储存状态(3nd)、第二储存状态(2nd)、第三储存状态(4th)。
如图6C所示，于读取动作开始后，于电流控制数值Mc为4时，电流供应电路310提供第四参考电流，代表第四储存状态判断相位。因此，在第四储存状态判断相位中，锁存电路361被致能并储存电流控制数值Mc，代表存储单元ci1被判断为第四储存状态，而其他存储单元ci2～ci6被禁能，尚无法判断出储存状态。
于电流控制数值Mc为3时，电流供应电路310提供第三参考电流，代表第三储存状态判断相位。因此，在第三储存状态判断相位中，锁存电路364、366被致能并储存电流控制数值Mc，代表存储单元ci4、ci6被判断为第三储存状态。
于电流控制数值Mc为2时，电流供应电路310提供第二参考电流，代表第二储存状态判断相位。因此，在第二储存状态判断相位中，锁存电路362、365被致能并储存电流控制数值Mc，代表存储单元ci2、ci5被判断为第二储存状态。
于电流控制数值Mc为1时，电流供应电路310提供第一参考电流，代表第一储存状态判断相位。因此，在第一储存状态判断相位中，锁存电路363被致能并储存电流控制数值Mc，代表存储单元ci3被判断为第一储存状态。
当进行完四个储存状态判断相位后，读取动作结束，所有锁存电路361～366储存的数值即为输出数据，用以指示选定存储单元中存储单元ci1～ci6的储存状态。之后，可以对存储单元阵列的下一个选定行进行新的读取动作。
由以上的说明可知，储存二比特数据的多阶型存储单元阵列，于读取动作时，需要进行四个(X＝4)储存状态判断相位才可以确认选定行中所有存储单元的储存状态。同理，储存三比特数据的多阶型存储单元阵列，于读取动作时，需要进行八个(X＝8)储存状态判断相位才可以确认选定行中所有存储单元的储存状态。储存四比特数据的多阶型存储单元阵列，于读取动作时，需要进行十六个(X＝16)储存状态判断相位才可以确认选定行中所有存储单元的储存状态。
另外，为了让存储单元产生更准确的存储单元电流，可以增加一电压钳位电路(voltage clamping circuit)使得参考电流路径以及存储单元电流路径固定在特定的偏压电压。请参照图7A与图7B，其所绘示为路径选择电路的其他实施例。
如图7A所示，路径选择电路320a包括n个路径选择器321a～32na以及电压钳位电路313。其中，每个路径选择器321a～32na的结构相同，以下仅介绍径选择器321a。
路径选择器321a中的参考电流路径包括开关晶体管s11与一控制晶体管s15。控制晶体管s15的第一源/漏极端(source/drain terminal)连接至电流供应电路310，控制晶体管s15的栅极端接收钳位电压Vclamp，开关晶体管s11的第一源/漏极端连接至控制晶体管s15的第二源/漏极端，开关晶体管s11的第二源/漏极端连接至节点a1，开关晶体管s11的栅极端接收参考电流致能信号ENsa1。
路径选择器321a中的存储单元电流路径包括开关晶体管s12与控制晶体管s16。控制晶体管s16的第一源/漏极端连接至位线BL1，控制晶体管s16的栅极端接收钳位电压Vclamp，开关晶体管s12的第一源/漏极端连接至控制晶体管s16的第二源/漏极端，开关晶体管s12的第二源/漏极端连接至节点a1，开关晶体管s12的栅极端接收存储单元电流致能信号ENcell。
再者，电压钳位电路313包括运算放大器315、开关晶体管sc2与控制晶体管sc1。运算放大器315的正输入端接收偏压电压Vb，运算放大器315的负输入端接连接至控制晶体管sc1的第一源/漏极端，运算放大器315的输出端产生钳位电压Vclamp。控制晶体管sc1的第一源/漏极端连接至电流供应电路310，控制晶体管sc1的栅极端连接至运算放大器315的输出端，开关晶体管sc2的第一源/漏极端连接至控制晶体管sc1的第二源/漏极端，开关晶体管sc2的第二源/漏极端连接至电源电压Vss，开关晶体管sc2的栅极端接收钳位致能信号(clamp enable signal，ENclamp)。
当路径选择电路320a运作时，钳位致能信号ENclamp动作，电压钳位电路313中运算放大器315的负输入端会被固定在偏压电压Vb，而偏压电压Vb与钳位电压Vclamp之间相差临限电压Vt。其中，临限电压Vt为控制晶体管sc1的临限电压，亦即Vb＝Vclamp+Vt。相同地，由于路径选择电路320a中其他控制晶体管s16～sn5、s16～sn6的栅极端也接收钳位电压Vclamp，因此也可以将控制晶体管s16～sn5、s16～sn6的第一源/漏极端固定在约偏压电压Vb。
如图7B所示，路径选择电路320b包括n个路径选择器321b～32nb以及电压钳位电路314。其中，每个路径选择器321b～32nb的结构相同，以下仅介绍径选择器321b。
路径选择器321b中的参考电流路径包括开关晶体管s11与控制晶体管s15。开关晶体管s11的第一源/漏极端连接至电流供应电路310，开关晶体管s11的栅极端接收参考电流致能信号ENsa1，控制晶体管s15的第一源/漏极端连接至开关晶体管s11的第二源/漏极端，控制晶体管s15的第二源/漏极端连接至节点a1，控制晶体管s15的栅极端接收钳位电压Vclamp。
路径选择器321a中的存储单元电流路径包括开关晶体管s12与控制晶体管s15。开关晶体管s12的第一源/漏极端连接至位线BL1，开关晶体管s12的第二源/漏极端连接至控制晶体管s15的第一源/漏极端，开关晶体管s12的栅极端接收存储单元电流致能信号ENcell。
再者，电压钳位电路314包括运算放大器316、开关晶体管sc3与控制晶体管sc4。运算放大器316的正输入端接收偏压电压Vb，运算放大器316的负输入端接连接至控制晶体管sc4的第一源/漏极端，运算放大器316的输出端产生钳位电压Vclamp。开关晶体管sc3的第一源/漏极端连接至电流供应电路310，开关晶体管sc3的栅极端接收钳位致能信号ENclamp，控制晶体管sc4的第一源/漏极端连接至开关晶体管sc3的第二源/漏极端，控制晶体管sc4的第二源/漏极端连接至电源电压Vss，控制晶体管sc4的栅极端连接至运算放大器316的输出端。
当路径选择电路320b运作时，钳位致能信号ENclamp动作，电压钳位电路313中运算放大器316的负输入端会被固定在偏压电压Vb，而偏压电压Vb与钳位电压Vclamp之间相差临限电压Vt。其中，临限电压Vt为控制晶体管sc4的临限电压，亦即Vb＝Vclamp+Vt。相同地，由于其他控制晶体管sn1～sn5的栅极端也接收钳位电压Vclamp，因此也可以将控制晶体管sn1～sn5的第一源/漏极端固定在约偏压电压Vb。
由以上的说明可知，本发明提出一种具多阶型存储单元阵列的非易失性存储器及其相关读取控制方法。非易失性存储器中的感测电路在读取动作时，会依序提供不同的参考电流，用来判断存储单元的储存状态。当所有的参考电流皆提供之后，感测电路即可决定选定行上的所有存储单元的储存状态。。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作各种之更动与润饰。因此，本发明之保护范围当视后附的权利要求书所界定者为准。
【符号说明】
200,300:存储单元阵列
310:电流供应电路
312:多工器
313,314:电压钳位电路
315,316,341,34n:运算放大器
320,320a,320b:路径选择电路
321～32n,321a～32na,321b～32nb:路径选择器
330:判断电路
331～33n:判断元件
350:感应电路
361～36n:锁存电路

Claims (11)

1.一种非易失性存储器，包括：
存储单元阵列，包括m×n个多阶型存储单元，连接至m条字线以及n条位线，其中每一该多阶型存储单元可为X种储存状态其中之一，且X大于等于4；
电流供应电路，根据Mc提供X个参考电流其中之一，其中Mc为电流控制数值；
路径选择电路，连接至该电流供应电路以及该n条位线，其中该路径选择电路包括n个路径选择器，且第一路径选择器连接至该电流供应电路与第一位线；
判断电路，连接至该路径选择电路，并产生n个输出数据，其中该判断电路包括n个判断元件，且第一判断元件连接至该第一路径选择器并产生第一输出数据；
其中，于读取动作的第Mc储存状态判断相位时，该电流供应电路先提供第Mc参考电流，经由该第一路径选择器传递至该第一判断元件，并转换为第一参考电压；之后，第一多阶型存储单元产生第一存储单元电流，经由该第一位线与该第一路径选择器传递至该第一判断元件，并转换为第一感测电压；以及，该判断元件根据该第一参考电压与该第一感测电压的比较结果选择性地将Mc作为该第一输出数据；
其中，m、n、Mc与X为正整数，Mc大于等于1且Mc小于等于X。
2.根据权利要求1所述的非易失性存储器，其中该第一路径选择器包括参考电流路径与存储单元电流路径；该参考电流路径受控于参考电流致能信号；该存储单元电流路径受控于存储单元电流致能信号；当该参考电流致能信号动作时，该参考电流路径连接于该电流供应电路与该第一判断元件之间；以及，当该存储单元电流致能信号动作时，该存储单元电流路径连接于该第一位线与该第一判断元件之间。
3.根据权利要求2所述的非易失性存储器，其中该参考电流路径包括第一开关晶体管；该存储单元电流路径包括第二开关晶体管；该第一开关晶体管的第一源/漏极端连接至该电流供应电路，该第一开关晶体管的第二源/漏极端连接至该第一判断元件，该第一开关晶体管的栅极端接收该参考电流致能信号；以及，该第二开关晶体管的第一源/漏极端连接至该第一位线，该第二开关晶体管的第二源/漏极端连接至该第一判断元件，该第二开关晶体管的栅极端接收该存储单元电流致能信号。
4.根据权利要求2所述的非易失性存储器，还包括电压钳位电路连接至该电流供应电路与该路径选择电路，该电压钳位电路提供钳位电压至该路径控制电路，用以将该第一路径选择器的该参考电流路径与该存储单元电流路径固定在偏压电压。
5.根据权利要求2所述的非易失性存储器，其中该参考电流路径包括第一开关晶体管与第一控制晶体管；该存储单元电流路径包括第二开关晶体管与第二控制晶体管；该电压钳位电路包括运算放大器、第三开关晶体管与第三控制晶体管；该运算放大器的第一输入端接收该偏压电压，该运算放大器的第二输入端连接至该第三控制晶体管的第一源/漏极端，该运算放大器的输出端产生该钳位电压；该第三控制晶体管的该第一源/漏极端连接至该电流供应电路，该第三控制晶体管的栅极端连接至该运算放大器的该输出端；该第三开关晶体管的第一源/漏极端连接至该第三控制晶体管的第二源/漏极端，该第三开关晶体管的第二源/漏极端连接至电源电压，该第三开关晶体管的栅极端接收钳位致能信号；该第一控制晶体管的该第一源/漏极端连接至该电流供应电路，该第一控制晶体管的栅极端连接至该运算放大器的该输出端；该第一开关晶体管的第一源/漏极端连接至该第一控制晶体管的第二源/漏极端，该第一开关晶体管的第二源/漏极端连接至该第一判断元件，该第开关晶体管的栅极端接收该参考电流致能信号；以及，该第二控制晶体管的第一源/漏极端连接至该第一位线，该第二开关晶体管的栅极端连接至该运算放大器该输出端；该第二开关晶体管的第一源/漏极端连接至该第二开关晶体管的第二源/漏极端，该第二开关晶体管的第二源/漏极端连接至该第一判断元件，该第二开关晶体管的栅极端接收该存储单元电流致能信号。
6.根据权利要求2所述的非易失性存储器，其中该参考电流路径包括第一开关晶体管与第一控制晶体管；该存储单元电流路径包括第二开关晶体管与该第一控制晶体管；该电压钳位电路包括运算放大器、第三开关晶体管与第三控制晶体管；该运算放大器的第一输入端接收该偏压电压，该运算放大器的第二输入端连接至该第三控制晶体管的第一源/漏极端，该运算放大器的输出端产生该钳位电压；该第三开关晶体管的第一源/漏极端连接至该电流供应电路，该第三开关晶体管的栅极端接收钳位致能信号；该第三控制晶体管的该第一源/漏极端连接至该第三开关晶体管的第二源/漏极端，该第三控制晶体管的第二源/漏极端连接至一电源电压，该第三控制晶体管的栅极端连接至该运算放大器的该输出端；该第一开关晶体管的第一源/漏极端连接至该电流供应电路，该第一开关晶体管的栅极端接收该参考电流致能信号，该第一控制晶体管的第一源/漏极端连接至该第一开关晶体管的第二源/漏极端，该第一控制晶体管的第二源/漏极端连接至该第一判断元件，该第一控制晶体管的栅极端连接至该运算放大器的一输出端；以及，该第二开关晶体管的第一源/漏极端连接至该第一位线，该第二开关晶体管的栅极端接收该存储单元电流致能信号，该第二开关晶体管的第二源/漏极端连接至该第一控制晶体管的该第一源/漏极端。
7.根据权利要求2所述的非易失性存储器，其中该第一判断元件包括：
运算放大器，具有第一输入端连接至该第一路径选择器，输出端产生第一锁存信号；
第一开关，具有第一端连接至该运算放大器的该第一输入端，第二端连接至接地端，以及控制端接收放电致能信号；
第二开关，具有第一端连接至该运算放大器的该输出端，第二端连接至该运算放大器的第二输入端，以及控制端接收闭环致能信号；
第一电容器，具有第一端连接至该运算放大器的该第一输入端，第二端连接至该接地端；
第二电容器，具有第一端连接至该运算放大器的该第二输入端，第二端连接至该接地端；以及
第一锁存电路，接收该第一锁存信号与该电流控制数值，其中当该第一锁存信号动作时，该第一锁存电路被致能用以储存该电流控制数值，并将该电流控制数值作为该第一输出数据。
8.根据权利要求7所述的非易失性存储器，其中于该验证动作的参考电流取样相位时，该第Mc参考电流充电该第一电容器至该第一参考电压，该闭环致能信号动作，使得该运算放大器复制该第一参考电压至该第二电容器；于该验证动作的一存储单元电流取样相位时，该第一存储单元电流充电该第一电容器至该第一感测电压；以及，该运算放大器根据该第一参考电压与该第一感测电压的比较结果来动作或者不动作该第一锁存信号。
9.根据权利要求8所述的非易失性存储器，其中于该参考电流取样相位的放电区间以及该存储单元电流取样相位的该放电区间时，该放电致能信号动作，使得该第一电容器被放电至接地电压。
10.一种根据权利要求1所述的非易失性存储器的读取控制方法，包括下列步骤：
于该存储单元阵列中决定一选定中的n个存储单元；
设定Mc等于X；
(a)该电流供应电路提供该第Mc参考电流；
(b)n个判断电路依序接收该第Mc参考电流，并产生对应的参考电压；
(c)n个判断电路接收该选定行上该n个存储单元产生的n个存储单元电流，并产生n个感测电压；
(d)每个判断电路根据该感测电压与该参考电压的比较结果来选择性地储存Mc；
判断Mc是否等于1；
当Mc不等于1时，将M减少1之后，回到步骤(a)；以及
当M等于1时，将n个判断电路储存的n个该电流控制数值作为n个输出数据，并决定该n个存储单元的储存状态。
11.根据权利要求10所述的读取控制方法，其中该步骤(c)还包括下列步骤：
根据该感测电压与该参考电压的比较结果来产生锁存信号；
当该锁存信号动作时，致能锁存电路用以储存Mc；以及
当该锁存信号不动作时，禁能该锁存电路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3125163A1 (fr) * 2021-07-12 2023-01-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de lecture d’une rram multi-niveaux

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3085782B2 (ja) * 1992-05-29 2000-09-11 株式会社東芝 半導体記憶装置
KR100226746B1 (ko) * 1996-12-30 1999-10-15 구본준 다중비트셀의데이타센싱장치및방법
EP1028433B1 (en) 1999-02-10 2004-04-28 SGS-THOMSON MICROELECTRONICS s.r.l. Nonvolatile memory and reading method therefor
EP1071094B1 (en) 1999-06-25 2005-11-23 STMicroelectronics S.r.l. A circuit for reading a semiconductor memory
JP3568868B2 (ja) * 2000-02-28 2004-09-22 沖電気工業株式会社 読み出し専用メモリ
JP2004103104A (ja) 2002-09-09 2004-04-02 Renesas Technology Corp 薄膜磁性体記憶装置
WO2006085459A1 (ja) * 2005-02-08 2006-08-17 Nec Corporation 半導体記憶装置及び半導体記憶装置の読み出し方法
US8085615B2 (en) * 2006-12-29 2011-12-27 Spansion Llc Multi-state resistance changing memory with a word line driver for applying a same program voltage to the word line
JP2008176830A (ja) * 2007-01-16 2008-07-31 Matsushita Electric Ind Co Ltd 半導体微少電流判定方法および手段、半導体メモリ
KR101308048B1 (ko) * 2007-10-10 2013-09-12 삼성전자주식회사 반도체 메모리 장치
US9437257B2 (en) * 2012-12-31 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Sensing circuit, memory device and data detecting method
US9099191B2 (en) * 2013-06-04 2015-08-04 Ememory Technology Inc. Current sensing amplifier and sensing method thereof
US9240226B2 (en) * 2013-08-05 2016-01-19 Kabushiki Kaisha Toshiba Semiconductor storage device
US9859000B1 (en) 2016-06-17 2018-01-02 Winbond Electronics Corp. Apparatus for providing adjustable reference voltage for sensing read-out data for memory
TWI618074B (zh) * 2017-03-06 2018-03-11 力旺電子股份有限公司 一次編程非揮發性記憶體及其讀取感測方法

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