CN113643743B - 具有多阶型存储单元阵列的非易失性存储器及其控制方法 - Google Patents

Abstract

一种非易失性存储器包括一存储单元阵列、一电流供应电路、一路径选择电路与一验证电路。存储单元阵列包括m×n个多阶型存储单元，连接至m条字线以及n条位线。每一个多阶型存储单元可为多个储存状态其中之一。电流供应电路可提供多个参考电流。路径选择电路连接至该电流供应电路以及该n条位线。验证电路连接至该路径选择电路，并产生n个验证信号。路径选择电路中的一第一路径选择器连接至该电流供应电路与一第一位线。验证电路中的一第一验证元件连接至该第一路径选择器并产生一第一验证信号。

Description

具有多阶型存储单元阵列的非易失性存储器及其控制方法

技术领域

本发明是有关于一种非易失性存储器与其相关控制方法，且特别是有关于一种具多阶型存储单元阵列之非易失性存储器及其相关编程控制方法。

背景技术

众所周知，非易失性存储器在电源停止供应后仍可持续地记录数据，因此非易失性存储器已经广泛地运用在各式电子装置中。一般来说，非易失性存储器可分为一次编程非易失性存储器(one-time programmable non-volatile memory，简称OTP非易失性存储器)与多次编程非易失性存储器(multi-time programmable non-volatile memory，简称MTP非易失性存储器)。以下介绍几种非易失性存储单元(memory cell)。

请参照图1A，其所绘示为OTP存储单元示意图。OTP存储单元c1包括一浮动栅晶体管F与一开关晶体管M。OTP存储单元c1的第一端连接至源极线(source line，SL)，OTP存储单元c1的第二端连接至位线(bit line，BL)，OTP存储单元c1的控制端连接至字线(wordline，WL)。

如图1A所示，开关栅晶体管M的第一源/漏极端(source/drain terminal)连接至源极线SL，开关栅晶体管M的栅极端连接至字线WL。浮动栅晶体管F的第一源/漏极端连接至开关晶体管M的第二源/漏极端，浮动栅晶体管F的第二源/漏极端连接位线BL。

于写入动作(write action)时，提供适当的偏压至OTP存储单元c1，可以编程(program)OTP存储单元c1或者抑制编程(program inhibit)OTP存储单元c1。其中，编程OTP存储单元c1即控制热载流子(hot carrier)注入浮动栅晶体管F的浮动栅极，编程抑制OTP存储单元c1即控制热载流子不注入浮动栅晶体管F的浮动栅极。另外，热载流子为电子。

举例来说，于编程OTP存储单元c1时，提供编程电压(program voltage)至源极线SL、开启电压(on voltage)至字线WL、接地电压至位线BL。因此，热载流子经由浮动栅晶体管F的通道区域(channel region)注入浮动栅极。反之，于编程抑制OTP存储单元c1时，提供编程电压(program voltage)至源极线SL、开启电压(on voltage)至字线WL、并将位线BL浮接(floating)。因此，热载流子无法注入浮动栅晶体管F的浮动栅极。当然，除了将位线浮接之外，于编程抑制OTP存储单元c1时，也可以提供编程电压至位线BL，使得热载流子无法注入浮动栅晶体管F的浮动栅极。

再者，当浮动栅晶体管F的浮动栅极未储存热载流子时，OTP存储单元c1会呈现第一储存状态(亦即，关闭状态(off state))。当浮动栅晶体管F的浮动栅极储存热载流子时，OTP存储单元c1会呈现第二储存状态(亦即，开启状态(on state))。换句话说，编程抑制OTP存储单元c1后，OTP存储单元c1会呈现第一储存状态，编程OTP存储单元c1后，OTP存储单元c1会呈现第二储存状态。

另外，于读取动作(read action)时，提供适当的偏压至OTP存储单元c1，使得OTP存储单元c1产生存储单元电流(cell current)，而根据存储单元电流的大小即可判断OTP存储单元c1的储存状态。

于读取动作时，提供读取电压(read voltage)至源极线SL、开启电压至字线WL、接地电压至位线BL。当OTP存储单元c1为第一储存状态(关闭状态)时，存储单元电流几乎为零。当OTP存储单元c1为第二储存状态(开启状态)时，存储单元电流会较大。因此，将OTP存储单元c1的位线BL连接至感测电路(sensing circuit)，即可判断OTP存储单元c1为第一储存状态(关闭状态)或者第二储存状态(开启状态)。

由于编程电压很高，为了防止开关晶体管M在写入动作时受损，可以在OTP存储单元中增加一跟随晶体管(following transistor)。如照图1B所示，其为另一OTP存储单元示意图。OTP存储单元c2包括一浮动栅晶体管F、一跟随晶体管Mg与一开关晶体管M。其中，OTP存储单元c2的第一端连接至源极线SL，OTP存储单元c2的第二端连接至位线BL，OTP存储单元c2的第一控制端连接至字线WL，OTP存储单元c2的第二控制端连接至跟随线(followingline，FL)。

如图1B所示，开关晶体管M的第一源/漏极端连接至源极线SL，开关晶体管M的栅极端连接至字线WL。跟随晶体管Mg的第一源/漏极端连接至开关晶体管M的第二源/漏极端，跟随晶体管Mg的栅极端连接至跟随线FL。浮动栅晶体管F的第一源/漏极端连接至跟随晶体管Mg的第二源/漏极端，浮动栅晶体管F的第二源/漏极端连接位线BL。

基本上，开关晶体管M与跟随晶体管Mg有相同的运作关系，当开关晶体管M开启时，跟随晶体管Mg也会开启；当开关晶体管M关闭时，跟随晶体管Mg也会关闭。另外，OTP存储单元c1与c2的写入动作与读取动作的偏压与运作原理类似，此处不再赘述。

请参照图1C，其所绘示为MTP存储单元示意图。相较于图1A之OTP存储单元c1，MTP存储单元c3还包括一擦除电容(erase capacitor)C，连接于浮动栅晶体管F的浮动栅极与擦除线(erase line，EL)之间。于写入动作与读取动作时，提供接地电压至擦除线EL，且MTP存储单元c3其他端点的偏压类似于OTP存储单元c1，其详细运作情形不再赘述。

于擦除动作时，提供擦除电压(erase voltage)至擦除线EL，使得热载流子经由擦除电容C移动至擦除线EL并退出(eject)浮动栅极。

请参照图1D，其所绘示为另一MTP存储单元示意图。相较于图1B的OTP存储单元c2，MTP存储单元c4还包括一擦除电容C，连接于浮动栅晶体管F的浮动栅极与擦除线(eraseline，EL)之间。于写入动作与读取动作时，提供接地电压至擦除线EL，且MTP存储单元c4其他端点的偏压类似于OTP存储单元c2，其详细运作情形不再赘述。

相同地，于擦除动作时，提供擦除电压至擦除线EL，使得热载流子经由擦除电容C移动至擦除线EL并退出浮动栅极。

上述图1A至图1D的存储单元皆以P型晶体管为例来作说明。实际上，利用N型晶体管也可以实现OTP存储单元以及MTP存储单元。

请参照图1E，其所绘示为另一MTP存储单元示意图。MTP存储单元c5包括一开关晶体管M以及一电阻器R。其中，MTP存储单元c5的第一端连接至源极线SL，MTP存储单元c5的第二端连接至位线BL，MTP存储单元c5的控制端连接至字线WL。

再者，开关晶体管M的第一源/漏极端连接至源极线SL，开关晶体管M的栅极端连接至字线WL，开关晶体管M的第二源/漏极端连接至电阻器R的第一端，电阻器R的第二端连接至位线BL。其中，电阻器R可由过渡金属氧化物(Transition metal oxide,TMO)所组成。

基本上，控制电阻器R两端所接收的电压差(voltage difference)可以决定电阻器R的储存状态。举例来说，当电阻器R的两端接收第一极性(例如，负极性)的电压差时，电阻器R呈现高电阻值的第一储存状态。当电阻器R的两端接收第二极性(例如，正极性)的电压差时，电阻器R呈现低电阻值的第二储存状态。换言之，于写入动作(write action)时，提供适当的偏压至MTP存储单元c5，即可以控制MTP存储单元c5的储存状态。

另外，利用上述存储单元c1～c5可以组成存储单元阵列(cell array)。以下以OTP存储单元c1为例来进行说明，当然存储单元阵列也可以由其他存储单元所组成。

如图2所示，存储单元阵列200包括m×n个存储单元c11～cmn，每个存储单元c11～cmn中包括一开关晶体管M1,1～Mm,n以及一浮动栅晶体管F1,1～Fm,n。再者，每个存储单元c11～cmn的结构相同于图1A的存储单元c1，其详细结构不再赘述。另外，每个存储单元c11～cmn的第一端皆连接至源极线SL，且m、n为正整数。

在存储单元阵列200中，第一列n个存储单元c11～c1n的控制端皆连接至字线WL1，第一列n个存储单元c11～c1n的第二端连接至对应的位线BL1～BLn。第二列n个存储单元c21～c2n的控制端皆连接至字线WL2，第二列n个存储单元c21～c2n的第二端连接至对应的位线BL1～BLn。同理，其他列的存储单元也有类似的连接关系，此处不再赘述。

基本上，于非易失性存储器的写入动作或者读取动作时，存储单元阵列200中的m条字线WL1～WLm仅有一条字线会动作(activated)，其他字线则不会动作。

举例来说，于写入动作时，字线WL1动作，使得第一列为选定列(selected row)。此时，提供各种偏压至位线BL1～BLn，即可编程选定列上对应的存储单元或者编程抑制对应的存储单元。而被编程抑制的存储单元，其浮动栅晶体管的浮动栅极不会注入热载流子而成为第一储存状态。另外，被编程的存储单元，其浮动栅晶体管的浮动栅极会注入热载流子而成为第二储存状态。例如，提供接地电压至位线BL1，则存储单元c11会成为第二储存状态。将位线BL2浮接，则存储单元c12会成为第一储存状态。

公知的存储单元阵列中的存储单元是单阶型存储单元(single level cell)。亦即，一个存储单元储存1比特(bit)的数据，此数据可为第一储存状态或者第二储存状态。因此，于写入动作时，仅需要控制热载流子注入或者不注入浮动栅极，就可以让存储单元呈现二种不同的储存状态。

再者，将公知存储单元作为多阶型存储单元(multiple level cell)时，一个存储单元至少要储存2比特以上的数据。以储存2比特的多阶型存储单元为例，每个存储单元的数据可为第一储存状态、第二储存状态、第三储存状态或第四储存状态。同理，储存3比特的多阶型存储单元会有八种(23)储存状态，储存4比特的多阶型存储单元会有十六种(24)储存状态。

为了让多阶型存储单元能够呈现不同的储存状态，在写入动作时需要进一步地控制注入浮动栅极的热载流子数量。然而，由于存储单元的制程变异以及位线BL1～BLn上负载的差异，就算二个存储单元注入相同数量的热载流子，也有可能让二个存储单元呈现不同的储存状态。

发明内容

本发明是有关于一种非易失性存储器，包括一存储单元阵列，包括m×n个多阶型存储单元，连接至m条字线以及n条位线，其中每一该多阶型存储单元可为X种储存状态其中之一，且X大于等于4；一电流供应电路，提供X个参考电流；一路径选择电路，连接至该电流供应电路以及该n条位线，其中该路径选择电路包括n个路径选择器，且一第一路径选择器连接至该电流供应电路与一第一位线；一验证电路，连接至该路径选择电路，并产生n个验证信号，其中该验证电路包括n个验证元件，且一第一验证元件连接至该第一路径选择器并产生一第一验证信号；其中，于一验证动作时，该电流供应电路先提供一第M参考电流，经由该第一路径选择器传递至该第一验证元件，并转换为一第一参考电压；之后，一第一多阶型存储单元产生一第一存储单元电流，经由该第一位线与该第一路径选择器传递至该第一验证元件，并转换为一第一感测电压；以及，根据该第一参考电压与该第一感测电压，该验证元件产生该第一验证信号用以决定该第一多阶型存储单元是否到达一第M储存状态，其中m、n、M与X为正整数，M大于等于1且M小于等于X。

本发明是有关于一种运用于上述非易失性存储器的编程控制方法，包括下列步骤：于该存储单元阵列中决定一选定列，并对该选定列开始一编程周期；设定M等于1；(a)该电流供应电路提供该第M参考电流；(b)进行一写入动作，编程未到达该第M储存状态的存储单元；(c)进行该验证动作，判断被编程的存储单元是否到达该第M储存状态；当被编程的存储单元未到达储存状态时，回到步骤(b)；当被编程的存储单元到达储存状态时，判断M是否等于X；当M不等于X时，将M增加1之后，回到步骤(a)；以及，当M等于X时，结束该编程周期。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A至图1E为各种存储单元示意图。

图2为存储单元阵列示意图。

图3为本发明的非易失性存储器。

图4A与图4B为路径选择电路与验证电路的详细结构及相关信号示意图。

图5A至图5D为路径选择器与验证元件在验证动作时的运作示意图。

图6A至图6C为本发明运用于多阶型存储单元阵列的编程控制方法及范例。

图7A与图7B为电压钳位电路与路径选择电路的其他实施例。

具体实施方式

根据本发明的实施例，本发明利用图1A至图1E的存储单元来组成多阶型存储单元阵列。由于存储单元阵列中的所有存储单元皆为多阶型存储单元(multiple level cell)，所以存储单元至少有四个储存状态，且不同储存状态的存储单元会产生不同大小的存储单元电流。

以图1A所示的存储单元c1为例，根据浮动栅极所注入热载流子的数目由少至多，存储单元c1可为第一储存状态至第X储存状态，且X大于等于4。举例来说，多阶型存储单元c1可储存二比特的数据时，则X＝4，亦即存储单元c1为第一储存状态至第四储存状态其中之一。同理，多阶型存储单元c1可储存三比特数据时，X＝8，亦即存储单元c1可为第一储存状态至第八储存状态其中之一。多阶型存储单元c1可储存四比特数据时，X＝16，亦即存储单元c1可为第一储存状态至第十六储存状态其中之一。

举例来说，假设储存二比特数据的多阶型存储单元，于读取动作时，第一储存状态的存储单元电流为0.1μA、第二储存状态的存储单元电流为0.6μA、第二储存状态的存储单元电流为1.1μA、第四储存状态的存储单元电流为1.6μA。

根据本发明的实施例，在编程周期(programcycle)中会进行多次的写入动作(write action)与验证动作(verify action)。而每次写入动作的时间非常短暂，例如100ns，使得少量的热载流子注入存储单元中的浮动栅极。当写入动作完成后，立即进行验证动作用以判断存储单元所产生的存储单元电流是否到达预定的储存状态(predetermined storage state)。如果存储单元尚未到达预定的储存状态时，则继续进行写入动作再次将少量热载流子注入存储单元的浮动栅极。而写入动作与验证动作会持续进行到存储单元产生的存储单元电流符合预定的储存状态为止。

再者，以下是以储存二比特数据的多阶型存储单元为例来作说明，当然本发明并不限定于此，在此领域的技术人员也可以将本发明应用于储存更多比特的存储单元。

请参照图3，其所绘示为本发明的非易失性存储器。非易失性存储器包括一存储单元阵列300、一电流供应电路310、一路径选择电路320以及一验证电路330。其中，m×n的存储单元阵列300的结构相同于图2，此处不再赘述。当然，存储单元阵列300中的存储单元可以是OTP存储单元，也可以是MTP存储单元。

电流供应电路(current supplying circuit)310中包括多个电流源(currentsource)可提供X个参考电流。举例来说，假设储存二比特数据的多阶型存储单元中，第一储存状态的存储单元电流为0.1μA、第二储存状态的存储单元电流为0.6μA、第三储存状态的存储单元电流为1.1μA、第四储存状态的存储单元电流为1.6μA，则电流供应电路310可以产生四个(X＝4)对应于不同储存状态的参考电流。亦即，第一参考电流为0.1μA、第二参考电流为0.6μA、第三参考电流为1.1μA、第四参考电流为1.6μA。

同理，运用于储存三比特数据的多阶型存储单元时，电流供应电路310可提供8个参考电流。运用于储存四比特数据的多阶型存储单元时，电流供应电路310可提供16个参考电流。

路径选择电路(path selecting circuit)320包括n个路径选择器(pathselector)321～32n。再者，验证电路(verifying circuit)330包括n个验证元件(verifying device)331～33n。其中，每个路径选择器321～32n的结构相同，每个验证元件331～33n的结构相同。

以路径选择器321以及验证元件331为例来作说明，路径选择器321中包括一参考电流路径与一存储单元电流路径。其中，参考电流路径连接至电流供应电路310，存储单元电流路径连接至位线BL1。再者，参考电流路径受控于参考电流致能信号(referencecurrent enable signal)ENsa1，存储单元电流路径受控于存储单元电流致能信号(cellcurrent enable signal)ENcell。亦即，当参考电流致能信号ENsa1动作时，路径选择器321的参考电流路径连接于电流供应电路310与验证元件331之间；当存储单元电流致能信号ENcell动作时，路径选择器321的存储单元电流路径连接于位线BL1与验证元件331之间。

于验证动作时，验证元件331会先接收电流供应电路310所提供的参考电流，并转换为参考电压(reference voltage)。之后，验证元件331再接收位线BL1上的存储单元电流，并转换为感测电压(sensed voltage)。最后，验证元件331根据参考电压与感测电压来产生一验证信号(verifying signal)Vok1。而根据验证信号Vok1即可确认位线BL1上的存储单元是否到达预定的储存状态。

请参照图4A与图4B，其所绘示为路径选择电路以及验证电路的详细结构及其相关信号示意图。在图4A中，存储单元阵列300仅绘示一列存储单元cj1～cjn，连接至字线WLj，其余不再绘示。

路径选择电路320包括n个路径选择器321～32n，验证电路330包括n个验证元件331～33n。以下仅介绍径选择器321以及验证元件331。

路径选择器321中的参考电流路径包括一开关晶体管s11。开关晶体管s11的第一源/漏极端(source/drain terminal)连接至电流供应电路310，开关晶体管s11的第二源/漏极端连接至节点a1，开关晶体管s11的栅极端接收参考电流致能信号ENsa1。再者，路径选择器321中的存储单元电流路径包括一开关晶体管s12。开关晶体管s12的第一源/漏极端连接至位线BL1，开关晶体管s12的第二源/漏极端连接至节点a1，开关晶体管s12的栅极端接收存储单元电流致能信号ENcell。

验证元件331包括一运算放大器341、开关s13、s14，电容器C11、C12。开关s13的第一端连接至节点a1，开关s13的第二端连接至接地端GND，开关s13的控制端接收放电致能信号(discharge enable signal)ENdisc。电容器C11的第一端连接至节点a1，电容器C11的第二端连接至接地端GND。电容器C12的第一端连接至运算放大器的负输入端，电容器C12的第二端连接至接地端GND。运算放大器341的正输入端连接至节点a1，运算放大器341的输出端产生验证信号Vok1。开关s14的第一端连接运算放大器341的输出端，开关s14的第二端连接至运算放大器341的负输入端，开关s14的控制端接收闭回路致能信号(close loop enablesignal)ENcls1。其中，开关s13、s14可用晶体管来实现。

如图4A示，当字线WLj动作时，选定列的存储单元cj1～cjn可进行写入动作。而在写入动作后的验证动作时，路径选择电路320以及验证电路330即判断选定列的存储单元cj1～cjn是否编程到达预定的储存状态。

如图4B所示，验证动作包括n个参考电流取样相位(reference current samplingphase)以及一个存储单元电流取样相位(cell current sampling phase)。在n个参考电流取样相位中，对应的参考电流致能信号ENsa1～ENsan与闭回路致能信号ENcls1～ENclsn会动作。

在图4B中，时间点t0至时间点t1为第一个参考电流取样相位，路径选择器321以及验证元件331动作。时间点t1至时间点t2为第二个参考电流取样相位，路径选择器322以及验证元件332动作。依此类推，时间点tn-1至时间点tn为第n个参考电流取样相位，路径选择器32n以及验证元件33n动作。另外，时间点tn～时间点tn+1为存储单元电流取样相位，所有的路径选择器321～32n以及验证元件331～33n皆动作。

再者，每个参考电流取样相位包括一放电区间(discharge period)以及一取样区间(sample period)。以第一个参考电流取样相位为例，时间点t0～时间点t0a为，放电区间(Discharge)，时间点t0a～时间点t1为取样区间(Sample_1)。

根据本发明的实施例，参考电流取样相位中的取样区间Samle_1～Sample_n的时间长度相同于存储单元电流取样相位中的验证区间Verify的时间长度。当然本发明并不限定于此，在此领域的技术人员可以根据实际的状况而进行修改。

如图5A至图5D，其所绘示为路径选择器321以及验证元件331在验证动作时的运作示意图。请参考图4B与图5A，在时间点t0～t0a的放电区间(Discharge)，仅有放电致能信号ENdisc动作。因此，验证元件331中的开关s13为关闭状态(close state)，使得电容器C11被放电至接地电压(0V)。

请参考图4B与图5B，在时间点t0a～t1的取样区间(Sample_1)，参考电流致能信号ENsa1与闭回路致能信号ENcls1动作。因此，路径选择器321中的参考电流路径连接于电流供应电路310以及验证元件331之间，并且验证元件331中的开关s14为关闭状态(closestate)，使得运算放大器341成为单增益缓冲器(unit gain buffer)。此时，电流供应电路310提供的参考电流Iref1对电容器C11充电。同时，单增益缓冲器复制(duplicate)电容器C11的电压到电容器C12。换言之，于时间点t1时，电容器C11会被充电到参考电压Vref1，而电容器C12的电压也为参考电压Vref1。

于时间点t1至时间点t2之间，为第二个参考电流取样相位，路径选择器322与验证元件332运作，其运作情形类似于图5A与图5B，此处不再赘述。再者，请参考图4B与图5C，于时间点t1之后，验证元件331中的开关s13会根据放电致能信号ENdisc让电容器C11放电至接地电压(0V)，仅剩下电容器C12储存参考电压Vref1。

由以上的说明可知，经过n个参考电流取样相位后，于时间点tn时，所有验证元件331～33n中的电容器C12～Cn2皆储存了对应的参考电压。

如图4B所示，时间点tn至时间点tn+1为验证动作的存储单元电流取样相位。于存储单元电流取样相位的放电区间(Discharge)，放电致能信号ENdisc动作，以确保所有验证元件331～33n中的晶体管C11～Cn1皆放电至接地电压(0V)。接着，在存储单元电流取样相位的验证区间(Verify)时，存储单元电流致能信号ENcell动作。因此，所有路径选择器321～32n中的存储单元电流路径将对应位线BL1～BLn连接至对应的验证元件331～32n。此时，选定列上的所有存储单元cj1～cjn皆产生存储单元电流至对应的验证元件331～32n。

以验证元件331为例来作说明。如图5D所示，路径选择器321的存储单元电流路径连接于位线BL1与验证元件331之间。因此，选定列上的存储单元cj1产生存储单元电流Icell1至验证元件331，并对电容器C11充电。

于存储单元电流取样相位结束时，亦即时间点tn+1，运算放大器341可视为一比较器(comparator)，用以比较电容器C11上的感测电压(sensed voltage)Vcell1以及电容器C12上的参考电压Vref1。当感测电压Vcell1小于参考电压Vref1时，验证信号Vok1为低准位，代表存储单元电流Icell1小于参考电流Iref1。亦即，存储单元cj1尚未到达预定的储存状态，需要继续编程存储单元cj1。反之，当感测电压Vcell1大于参考电压Vref1时，验证信号Vok1为高准位，代表存储单元电流Icell1大于参考电流Iref1。亦即，存储单元cj1已到达预定的储存状态，需要编程抑制此存储单元cj1。

同理，其他验证元件332～33n所产生的验证信号Vok2～Vokn分别代表选定列上对应的存储单元cj2～cjn是否到达预定的储存状态。

举例来说，假设预定的储存状态为第一储存状态，则电流供应电路310提供的参考电流为0.1μA。因此，于验证动作结束时，即可根据验证信号Vok1～Vokn来判定选定列中对应的存储单元是否能产生0.1μA的存储单元电流。

以验证元件331为例，如果验证信号Vok1为低准位，代表存储单元cj1产生小于0.1μA的存储单元电流，则确认存储单元尚未到达第一储存状态。反之，如果验证信号Vok1为高准位，代表存储单元cj1产生大于0.1μA的存储单元电流，则可确认存储单元cj1到达第一储存状态。

同理，假设预定的储存状态为第二储存状态，则电流供应电路310提供的参考电流为0.6μA。假设预定的储存状态为第三储存状态，则电流供应电路310提供的参考电流为1.1μA。假设预定的储存状态为第四储存状态，则电流供应电路310提供的参考电流为1.6μA。而于验证动作时，即可根据验证信号Vok1～Vokn来确认存储单元是否到达预定的储存状态。

由以上的说明可知，本发明进行多次的写入动作来多次编程(program)多阶型存储单元，使得多阶型存储单元到达预定的储存状态。再者，由于选定列上的n个存储单元的特性差异，无法让选定列的所有存储单元同时到达预定的储存状态。因此，本发明提出运用于多阶型存储单元阵列的编程控制方法。

请参照图6A至图6C，其所绘示为本发明运用于多阶型存储单元阵列的编程控制方法及其范例。根据本发明的实施例，于编程周期(program cycle)时，于存储单元阵列300中决定一选定列(selected row)，并对选定列进行一编程周期，使得选定列的n个存储单元会由第一储存状态逐步被编程至目标储存状态(target storage state)。

接着，如图6A所示，于编程周期开始时，将M设定为1(步骤S604)且电流供应电路310提供第M参考电流(步骤S606)。

接着，进行写入动作以编程存储单元(步骤S608)。根据本发明的实施例，进行写入动作时会根据选定列上n个存储单元的储存状态来编程特定存储单元。例如，在选定列的n个存储单元中，一部分的存储单元已经到达目标储存状态或者到达第M储存状态，则此部分存储单元会被编程抑制。而另一部分尚未到达第M储存状态的存储单元，则会被编程。

接着，进行验证动作，用以验证存储单元是否到达第M储存状态(步骤S612)。于验证动作时，是判断前一步骤中被编程的存储单元是否到达第M储存状态。而根据验证电路330产生的验证信号Vok1～Vokn即可判断存储单元是否到达第M储存状态。当被编程的存储单元仍未全部到达第M储存状态时，则回到步骤S608，再进行另一次写入动作。

另外，当被编程的存储单元已全部到达第M储存状态时，则代表认选定列中的存储单元到达第M储存状态或者到达目标储存状态。之后，判断M是否等于X(步骤S614)。当M不等于X时，将M增加1(步骤S616)并且回到步骤S606。反之，当M等于X时，则代表选定列所有存储单元皆到达目标储存状态，并且结束编程周期。其中，X与M皆为正整数。

以下以图6B与图6C来说明上述的编程控制方法。相同地，以下以储存二比特数据的多阶型存储单元为例来作说明，亦即X＝4。

如图6B所示，存储单元阵列中的选定列包括六个存储单元ci1～ci6，其目标储存状态分别为第四储存状态(4th)、第二储存状态(2nd)、第一储存状态(1st)、第三储存状态(3nd)、第二储存状态(2nd)、第三储存状态(4th)。亦即，于编程周期(program cycle)时，选定列的六个存储单元需要被编程至目标储存状态。

如图6C所示，于编程周期开始后，于M等于1时，电流供应电路310提供第一参考电流。再者，选定列上的存储单元ci1～ci6经过多次写入动作以及验证动作后皆到达第一储存状态。另外，由于存储单元ci3已经到达目标储存状态，因此后续的步骤中存储单元ci3会被抑制编程。

当然，由于存储单元ci1～ci6的特性差异，并非所有存储单元ci1～ci6可同时到达第一储存状态，因此先到达第一储存状态的存储单元在进行下一次写入动作时会被抑制编程，仅尚未到达第一储存状态的存储单元被编程。

接着，设定M＝2，电流供应电路310提供第二参考电流。因此，除了存储单元ci3之外，选定列上其他五个存储单元ci1～ci2、ci4～ci6经过多次写入动作以及验证动作后到达第二储存状态。另外，由于存储单元ci2、ci5已经到达目标储存状态，因此后续的步骤中存储单元ci2、ci5会被抑制编程。

接着，设定M＝3，电流供应电路310提供第三参考电流。除了存储单元ci2、ci3、ci5之外，其他三个存储单元ci1、ci4、ci6经过多次写入动作以及验证动作后到达第三储存状态。由于存储单元ci4、ci6已经到达目标储存状态，因此后续的步骤中存储单元ci4、ci6会被抑制编程。

最后，设定M＝4，电流供应电路310提供第四参考电流。仅剩下存储单元ci1经过多次写入动作以及验证动作后到达第四储存状态(亦即，目标储存状态)后，该选定列的编程周期(program cycle)结束。

接着，可以对存储单元阵列的下一条选定列进行新的编程周期。

由以上的说明可知，储存二比特数据的多阶型存储单元阵列，于编程周期时，需要进行四个(X＝4)控制流程(procedure)才可以确认选定列中的所有存储单元被编程到目标储存状态。同理，储存三比特数据的多阶型存储单元阵列，于编程周期时，需要进行八个(X＝8)控制流程才可以确认选定列中的所有存储单元被编程到目标储存状态。储存四比特数据的多阶型存储单元阵列，于编程周期时，需要进行十六个(X＝16)控制流程才可以确认选定列中的所有存储单元被编程到目标储存状态。

另外，为了让存储单元产生更准确的存储单元电流，可以增加一电压钳位电路(voltage clamping circuit)使得参考电流路径以及存储单元电流路径固定在特定的偏压电压。请参照图7A与图7B，其所绘示为电压钳位电路与路径选择电路的其他实施例。

如图7A所示，路径选择电路320a包括n个路径选择器321a～32na以及一电压钳位电路313。其中，每个路径选择器321a～32na的结构相同，以下仅介绍径选择器321a。

路径选择器321a中的参考电流路径包括开关晶体管s11与一控制晶体管s15。控制晶体管s15的第一源/漏极端(source/drain terminal)连接至电流供应电路310，控制晶体管s15的栅极端接收一钳位电压Vclamp，开关晶体管s11的第一源/漏极端连接至控制晶体管s15的第二源/漏极端，开关晶体管s11的第二源/漏极端连接至节点a1，开关晶体管s11的栅极端接收参考电流致能信号ENsa1。

路径选择器321a中的存储单元电流路径包括一开关晶体管s12与一控制晶体管s16。控制晶体管s16的第一源/漏极端连接至位线BL1，控制晶体管s16的栅极端接收钳位电压Vclamp，开关晶体管s12的第一源/漏极端连接至控制晶体管s16的第二源/漏极端，开关晶体管s12的第二源/漏极端连接至节点a1，开关晶体管s12的栅极端接收存储单元电流致能信号ENcell。

再者，电压钳位电路313包括一运算放大器315、一开关晶体管sc2与一控制晶体管sc1。运算放大器315的正输入端接收一偏压电压Vb，运算放大器315的负输入端接连接至控制晶体管sc1的第一源/漏极端，运算放大器315的输出端产生钳位电压Vclamp。控制晶体管sc1的第一源/漏极端连接至电流供应电路310，控制晶体管sc1的栅极端连接至运算放大器315的输出端，开关晶体管sc2的第一源/漏极端连接至控制晶体管sc1的第二源/漏极端，开关晶体管sc2的第二源/漏极端连接至一电源电压Vss，开关晶体管sc2的栅极端接收钳位致能信号(clamp enable signal，ENclamp)。

当路径选择电路320a运作时，钳位致能信号ENclamp动作，电压钳位电路313中运算放大器315的负输入端会被固定在偏压电压Vb，而偏压电压Vb与钳位电压Vclamp之间相差一临限电压Vt。其中，临限电压Vt为控制晶体管sc1的临限电压，亦即Vb＝Vclamp+Vt。相同地，由于路径选择电路320a中其他控制晶体管s16～sn5、s16～sn6的栅极端也接收钳位电压Vclamp，因此也可以将控制晶体管s16～sn5、s16～sn6的第一源/漏极端固定在约偏压电压Vb。

如图7B所示，路径选择电路320b包括n个路径选择器321b～32nb以及一电压钳位电路314。其中，每个路径选择器321b～32nb的结构相同，以下仅介绍径选择器321b。

路径选择器321b中的参考电流路径包括开关晶体管s11与控制晶体管s15。开关晶体管s11的第一源/漏极端连接至电流供应电路310，开关晶体管s11的栅极端接收参考电流致能信号ENsa1，控制晶体管s15的第一源/漏极端连接至开关晶体管s11的第二源/漏极端，控制晶体管s15的第二源/漏极端连接至节点a1，控制晶体管s15的栅极端接收一钳位电压Vclamp。

路径选择器321a中的存储单元电流路径包括开关晶体管s12与控制晶体管s15。开关晶体管s12的第一源/漏极端连接至位线BL1，开关晶体管s12的第二源/漏极端连接至控制晶体管s15的第一源/漏极端，开关晶体管s12的栅极端接收存储单元电流致能信号ENcell。

再者，电压钳位电路314包括一运算放大器316、一开关晶体管sc3与一控制晶体管sc4。运算放大器316的正输入端接收一偏压电压Vb，运算放大器316的负输入端接连接至控制晶体管sc4的第一源/漏极端，运算放大器316的输出端产生钳位电压Vclamp。开关晶体管sc3的第一源/漏极端连接至电流供应电路310，开关晶体管sc3的栅极端接收钳位致能信号ENclamp，控制晶体管sc4的第一源/漏极端连接至开关晶体管sc3的第二源/漏极端，控制晶体管sc4的第二源/漏极端连接至一电源电压Vss，控制晶体管sc4的栅极端连接至运算放大器316的输出端。

当路径选择电路320b运作时，钳位致能信号ENclamp动作，电压钳位电路313中运算放大器316的负输入端会被固定在偏压电压Vb，而偏压电压Vb与钳位电压Vclamp之间相差一临限电压Vt。其中，临限电压Vt为控制晶体管sc4的临限电压，亦即Vb＝Vclamp+Vt。相同地，由于路径选择电路320b中其他控制晶体管s15～sn5的栅极端也接收钳位电压Vclamp，因此也可以将控制晶体管s15～sn5的第一源/漏极端固定在约偏压电压Vb。

由以上的说明可知，本发明提出一种具多阶型存储单元阵列之非易失性存储器及其相关编程控制方法。本发明在编程周期时会持续的进行写入动作与验证动作，因此当编程周期结束后可确认选定列上的所有存储单元到达目标储存状态，并且可以产生对应的存储单元电流。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作各种之更动与润饰。因此，本发明之保护范围当视后附之申请专利范围所界定者为准。

【符号说明】

200,300:存储单元阵列

310:电流供应电路

313,314:电压钳位电路

315,316,341,34n:运算放大器

320,320a,320b:路径选择电路

321～32n,321a～32na,321b～32nb:路径选择器

330:验证电路

331～33n:验证元件

Claims (12)

1.一种非易失性存储器，包括：

一存储单元阵列，包括m×n个多阶型存储单元，连接至m条字线以及n条位线，其中每一所述多阶型存储单元可为X种储存状态其中之一，且X大于等于4；

一电流供应电路，提供X个参考电流；

一路径选择电路，连接至所述电流供应电路以及所述n条位线，其中所述路径选择电路包括n个路径选择器，且一第一路径选择器连接至所述电流供应电路与一第一位线；

一验证电路，连接至所述路径选择电路，并产生n个验证信号，其中所述验证电路包括n个验证元件，且一第一验证元件连接至所述第一路径选择器并产生一第一验证信号；

其中，于一验证动作时，所述电流供应电路先提供一第M参考电流，经由所述第一路径选择器传递至所述第一验证元件，并转换为一第一参考电压；之后，一第一多阶型存储单元产生一第一存储单元电流，经由所述第一位线与所述第一路径选择器传递至所述第一验证元件，并转换为一第一感测电压；以及，所述第一验证元件根据所述第一参考电压与所述第一感测电压，产生所述第一验证信号，以决定所述第一多阶型存储单元是否到达一第M储存状态，其中m、n、M与X为正整数，M大于等于1且M小于等于X；

其中，所述第一验证元件包括：一第一运算放大器、一第一开关、一第二开关、一第一电容器与一第二电容器；所述第一运算放大器的一第一输入端连接至所述第一路径选择器，且所述第一运算放大器的一输出端产生所述第一验证信号；所述第一开关的一第一端连接至所述第一运算放大器的所述第一输入端，所述第一开关的一第二端连接至一接地端，且所述第一开关的一控制端接收一放电致能信号；所述第二开关的一第一端连接至所述第一运算放大器的所述输出端，所述第二开关的一第二端连接至所述第一运算放大器的一第二输入端，且所述第二开关的一控制端接收一闭回路致能信号；所述第一电容器的一第一端连接至所述第一运算放大器的所述第一输入端，且所述第一电容器的一第二端连接至所述接地端；以及，所述第二电容器的有一第一端连接至所述第一运算放大器的所述第二输入端，且所述第二电容器的一第二端连接至所述接地端。

2.根据权利要求1所述的非易失性存储器，其中所述第一路径选择器包括一参考电流路径与一存储单元电流路径；所述参考电流路径受控于一参考电流致能信号；所述存储单元电流路径受控于一存储单元电流致能信号；当所述参考电流致能信号动作时，所述参考电流路径连接于所述电流供应电路与所述第一验证元件之间；以及，当所述存储单元电流致能信号动作时，所述存储单元电流路径连接于所述第一位线与所述第一验证元件之间。

3.根据权利要求2所述的非易失性存储器，其中所述参考电流路径包括一第一开关晶体管；所述存储单元电流路径包括一第二开关晶体管；所述第一开关晶体管的一第一源/漏极端连接至所述电流供应电路，所述第一开关晶体管的一第二源/漏极端连接至所述第一验证元件，所述第一开关晶体管的一栅极端接收所述参考电流致能信号；以及，所述第二开关晶体管的一第一源/漏极端连接至所述第一位线，所述第二开关晶体管的一第二源/漏极端连接至所述第一验证元件，所述第二开关晶体管的一栅极端接收所述存储单元电流致能信号。

4.根据权利要求2所述的非易失性存储器，还包括一电压钳位电路连接至所述电流供应电路与所述路径选择电路，所述电压钳位电路提供一钳位电压至所述路径选择电路，用以将所述第一路径选择器的所述参考电流路径与所述存储单元电流路径固定于一偏压电压。

5.根据权利要求4所述的非易失性存储器，其中所述参考电流路径包括一第一开关晶体管与一第一控制晶体管；所述存储单元电流路径包括一第二开关晶体管与一第二控制晶体管；所述电压钳位电路包括一第二运算放大器、一第三开关晶体管与一第三控制晶体管；所述第二运算放大器的一第一输入端接收所述偏压电压，所述第二运算放大器的一第二输入端连接至所述第三控制晶体管的一第一源/漏极端，所述第二运算放大器的一输出端产生所述钳位电压；所述第三控制晶体管的所述第一源/漏极端连接至所述电流供应电路，所述第三控制晶体管的一栅极端连接至所述第二运算放大器的所述输出端；所述第三开关晶体管的一第一源/漏极端连接至所述第三控制晶体管的一第二源/漏极端，所述第三开关晶体管的一第二源/漏极端连接至一电源电压，所述第三开关晶体管的一栅极端接收一钳位致能信号；所述第一控制晶体管的所述第一源/漏极端连接至所述电流供应电路，所述第一控制晶体管的一栅极端连接至所述第二运算放大器的所述输出端；所述第一开关晶体管的一第一源/漏极端连接至所述第一控制晶体管的一第二源/漏极端，所述第一开关晶体管的一第二源/漏极端连接至所述第一验证元件，所述第一开关晶体管的一栅极端接收所述参考电流致能信号；以及，所述第二控制晶体管的一第一源/漏极端连接至所述第一位线，所述第二控制晶体管的一栅极端连接至所述第二运算放大器的所述输出端；所述第二开关晶体管的一第一源/漏极端连接至所述第二控制晶体管的一第二源/漏极端，所述第二开关晶体管的一第二源/漏极端连接至所述第一验证元件，所述第二开关晶体管的一栅极端接收所述存储单元电流致能信号。

6.根据权利要求4所述的非易失性存储器，其中所述参考电流路径包括一第一开关晶体管与一第一控制晶体管；所述存储单元电流路径包括一第二开关晶体管与所述第一控制晶体管；所述电压钳位电路包括一第二运算放大器、一第三开关晶体管与一第三控制晶体管；所述第二运算放大器的一第一输入端接收所述偏压电压，所述第二运算放大器的一第二输入端连接至所述第三控制晶体管的一第一源/漏极端，所述第二运算放大器的一输出端产生所述钳位电压；所述第三开关晶体管的一第一源/漏极端连接至所述电流供应电路，所述第三开关晶体管的一栅极端接收一钳位致能信号；所述第三控制晶体管的所述第一源/漏极端连接至所述第三开关晶体管的一第二源/漏极端，所述第三控制晶体管的一第二源/漏极端连接至一电源电压，所述第三控制晶体管的一栅极端连接至所述第二运算放大器的所述输出端；所述第一开关晶体管的一第一源/漏极端连接至所述电流供应电路，所述第一开关晶体管的一栅极端接收所述参考电流致能信号，所述第一控制晶体管的一第一源/漏极端连接至所述第一开关晶体管的一第二源/漏极端，所述第一控制晶体管的一第二源/漏极端连接至所述第一验证元件，所述第一控制晶体管的一栅极端连接至所述第二运算放大器的一输出端；以及，所述第二开关晶体管的一第一源/漏极端连接至所述第一位线，所述第二开关晶体管的一栅极端接收所述存储单元电流致能信号，所述第二开关晶体管的一第二源/漏极端连接至所述第一控制晶体管的所述第一源/漏极端。

7.根据权利要求1所述的非易失性存储器，其中于所述验证动作的一参考电流取样相位时，所述第M参考电流充电所述第一电容器至所述第一参考电压，所述闭回路致能信号动作，使得所述第一运算放大器复制所述第一参考电压至所述第二电容器；于所述验证动作的一存储单元电流取样相位时，所述第一存储单元电流充电所述第一电容器至所述第一感测电压；以及，所述第一运算放大器根据所述第一参考电压与所述第一感测电压产生所述第一验证信号。

8.根据权利要求7所述的非易失性存储器，其中于所述参考电流取样相位的一放电区间以及所述存储单元电流取样相位的所述放电区间时，所述放电致能信号动作，使得所述第一电容器被放电至一接地电压。

9.一种非易失性存储器的编程控制方法，所述非易失性存储器，包括：一存储单元阵列，包括m×n个多阶型存储单元，连接至m条字线以及n条位线，其中每一所述多阶型存储单元可为X种储存状态其中之一，且X大于等于4；一电流供应电路，提供X个参考电流；一路径选择电路，连接至所述电流供应电路以及所述n条位线，其中所述路径选择电路包括n个路径选择器，且一第一路径选择器连接至所述电流供应电路与一第一位线；一验证电路，连接至所述路径选择电路，并产生n个验证信号，其中所述验证电路包括n个验证元件，且一第一验证元件连接至所述第一路径选择器并产生一第一验证信号；其中，于一验证动作时，所述电流供应电路先提供一第M参考电流，经由所述第一路径选择器传递至所述第一验证元件，并转换为一第一参考电压；之后，一第一多阶型存储单元产生一第一存储单元电流，经由所述第一位线与所述第一路径选择器传递至所述第一验证元件，并转换为一第一感测电压；以及，所述第一验证元件根据所述第一参考电压与所述第一感测电压，产生所述第一验证信号，以决定所述第一多阶型存储单元是否到达一第M储存状态，其中m、n、M与X为正整数，M大于等于1且M小于等于X；

其中，所述编程控制方法包括下列步骤：

于所述存储单元阵列中决定一选定列，并对所述选定列开始一编程周期；

设定M等于1；

(a)所述电流供应电路提供所述第M参考电流；

(b)进行一写入动作，编程未到达所述第M储存状态的存储单元；

(c)进行所述验证动作，判断被编程的存储单元是否到达所述第M储存状态；

当被编程的存储单元未到达储存状态时，回到步骤(b)；

当被编程的存储单元到达储存状态时，判断M是否等于X；

当M不等于X时，将M增加1之后，回到步骤(a)；以及

当M等于X时，结束所述编程周期。

10.根据权利要求9所述的编程控制方法，其中进行所述验证动作还包括下列步骤：

于所述验证动作的n个参考电流取样相位时，所述n个验证元件依序接收所述第M参考电流，并产生对应的n个参考电压；

于所述验证动作的一存储单元电流取样相位时，所述选定列的n个存储单元产生n个存储单元电流至所述n个验证元件，使得所述n个验证元件对应地产生n个感测电压；以及

所述n个验证元件根据所述参考电压与所述感测电压产生所述n个验证信号。

11.根据权利要求9所述的编程控制方法，其中根据所述验证电路产生的所述n个验证信号判断被编程的存储单元是否到达所述第M储存状态。

12.根据权利要求9所述的编程控制方法，其中步骤(b)还包括下列步骤：

决定所述选定列的n个存储单元中一第一部分存储单元已到达一目标储存状态或者到达所述第M储存状态，且决定一第二部分存储单元尚未到达所述第M储存状态的存储单元；

编程抑制所述第一部分存储单元；以及

编程所述第二部分存储单元。