TWI777610B - 具多階型記憶胞陣列之非揮發性記憶體及其相關編程控制方法 - Google Patents

具多階型記憶胞陣列之非揮發性記憶體及其相關編程控制方法 Download PDF

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Abstract

非揮發性記憶體包括一記憶胞陣列、一電流供應電路、一路徑選擇電路、一驗證電路與一控制電路。於一驗證動作的一取樣區間時，該控制電路控制該電流供應電路提供n個第M參考電流至該n個驗證元件，並轉換為n個參考電壓。於該驗證動作的一驗證區間時，該控制電路控制一選定列的n個多階型記憶胞產生n個記憶胞電流至該n個驗證元件，並轉換為n個感測電壓。該n個驗證元件根據對應的該參考電壓與對應的該感測電壓，產生該n個驗證信號，使得該控制電路決定該n個多階型記憶胞是否到達一第M儲存狀態。

Description

具多階型記憶胞陣列之非揮發性記憶體及其相關編程控制方 法
本發明是有關於一種非揮發性記憶體與其相關控制方法，且特別是有關於一種具多階型記憶胞陣列之非揮發性記憶體及其相關編程控制方法。
眾所周知，非揮發性記憶體在電源停止供應後仍可持續地記錄資料，因此非揮發性記憶體已經廣泛地運用在各式電子裝置中。一般來說，非揮發性記憶體可分為一次編程非揮發性記憶體(one-time programmable non-volatile memory，簡稱OTP非揮發性記憶體)與多次編程非揮發性記憶體(multi-time programmable non-volatile memory，簡稱MTP非揮發性記憶體)。以下第1A圖至第1E圖為各種非揮發性記憶胞(memory cell)。
請參照第1A圖，其所繪示為OTP記憶胞示意圖。OTP記憶胞c1包括一浮動閘電晶體F與一開關電晶體M。OTP記憶胞c1的第一端連接至源極線(source line，SL)，OTP記憶胞c1的第二端連接至位元線(bit line，BL)，OTP記憶胞c1的控制端連接至字元線(word line，WL)。
如第1A圖所示，開關閘電晶體M的第一源/汲極端(source/drain terminal)連接至源極線SL，開關閘電晶體M的閘極端連接至字元線WL。浮動閘電晶體F的第一源/汲極端連接至開關電晶體M的第二源/汲極端，浮動閘電晶體F的第二源/汲極端連接位元線BL。
於寫入動作(write action)時，提供適當的偏壓至OTP記憶胞c1，可以編程(program)OTP記憶胞c1或者抑制編程(program inhibit)OTP記憶胞c1。其中，編程OTP記憶胞c1即控制熱載子(hot carrier)注入浮動閘電晶體F的浮動閘極，編程抑制OTP記憶胞c1即控制熱載子不注入浮動閘電晶體F的浮動閘極。另外，熱載子為電子。
舉例來說，於編程OTP記憶胞c1時，提供編程電壓(program voltage)至源極線SL、開啟電壓(on voltage)至字元線WL、接地電壓至位元線BL。因此，熱載子經由浮動閘電晶體F的通道區域(channel region)注入浮動閘極。反之，於編程抑制OTP記憶胞c1時，提供編程電壓(program voltage)至源極線SL、開啟電壓(on voltage)至字元線WL、並將位元線BL浮接(floating)。因此，熱載子無法注入浮動閘電晶體F的浮動閘極。當然，除了將位元線浮接之外，於編程抑制OTP記憶胞c1時，也可以提供編程電壓至位元線BL，使得熱載子無法注入浮動閘電晶體F的浮動閘極。
再者，當浮動閘電晶體F的浮動閘極未儲存熱載子時，OTP記憶胞c1會呈現第一儲存狀態(亦即，關閉狀態(off state))。當浮動閘電晶體F的浮動閘極儲存熱載子時，OTP記憶胞c1會呈現第二儲存狀態(亦即，開啟狀態(on state))。換句話說，編程抑制OTP記憶胞c1後，OTP記憶胞c1會呈現第一儲存狀態，編程OTP記憶胞c1後，OTP記憶胞c1會呈現第二儲存狀態。
另外，於讀取動作(read action)時，提供適當的偏壓至OTP記憶胞c1，使得OTP記憶胞c1產生記憶胞電流(cell current)，而根據記憶胞電流的大小即可判斷OTP記憶胞c1的儲存狀態。
於讀取動作時，提供讀取電壓(read voltage)至源極線SL、開啟電壓至字元線WL、接地電壓至位元線BL。當OTP記憶胞c1為第一儲存狀態(關閉狀態)時，記憶胞電流幾乎為零。當OTP記憶胞c1為第二儲存狀態(開啟狀態)時，記憶胞電流會較大。因此，將OTP記憶胞c1的位元線BL連接至感測電路(sensing circuit)，即可判斷OTP記憶胞c1為第一儲存狀態(關閉狀態)或者第二儲存狀態(開啟狀態)。
由於編程電壓很高，為了防止開關電晶體M在寫入動作時受損，可以在OTP記憶胞中增加一跟隨電晶體(following transistor)。如照第1B圖所示，其為另一OTP記憶胞示意圖。OTP記憶胞c2包括一浮動閘電晶體F、一跟隨電晶體Mg與一開關電晶體M。其中，OTP記憶胞c2的第一端連接至源極線SL，OTP記憶胞c2的第二端連接至位元線BL，OTP記憶胞c2的第一控制端連接至字元線WL，OTP記憶胞c2的第二控制端連接至跟隨線(following line，FL)。
如第1B圖所示，開關電晶體M的第一源/汲極端連接至源極線SL，開關電晶體M的閘極端連接至字元線WL。跟隨電晶體Mg的第一源/汲極端連接至開關電晶體M的第二源/汲極端，跟隨電晶體Mg的閘極端連接至跟隨線FL。浮動閘電晶體F的第一源/汲極端連接至跟隨電晶體Mg的第二源/汲極端，浮動閘電晶體F的第二源/汲極端連接位元線BL。
基本上，開關電晶體M與跟隨電晶體Mg有相同的運作關係，當開關電晶體M開啟時，跟隨電晶體Mg也會開啟；當開關電晶體M關閉時，跟隨 電晶體Mg也會關閉。另外，OTP記憶胞c1與c2的寫入動作與讀取動作的偏壓與運作原理類似，此處不再贅述。
請參照第1C圖，其所繪示為MTP記憶胞示意圖。相較於第1A圖之OTP記憶胞c1，MTP記憶胞c3更包括一抹除電容(erase capacitor)C，連接於浮動閘電晶體F的浮動閘極與抹除線(erase line，EL)之間。於寫入動作與讀取動作時，提供接地電壓至抹除線EL，且MTP記憶胞c3其他端點的偏壓類似於OTP記憶胞c1，其詳細運作情形不再贅述。
於抹除動作時，提供抹除電壓(erase voltage)至抹除線EL，使得熱載子經由抹除電容C移動至抹除線EL並退出(eject)浮動閘極。
請參照第1D圖，其所繪示為另一MTP記憶胞示意圖。相較於第1B圖之OTP記憶胞c2，MTP記憶胞c4更包括一抹除電容C，連接於浮動閘電晶體F的浮動閘極與抹除線(erase line，EL)之間。於寫入動作與讀取動作時，提供接地電壓至抹除線EL，且MTP記憶胞c4其他端點的偏壓類似於OTP記憶胞c2，其詳細運作情形不再贅述。
相同地，於抹除動作時，提供抹除電壓至抹除線EL，使得熱載子經由抹除電容C移動至抹除線EL並退出浮動閘極。
上述第1A圖至第1D圖的記憶胞皆以P型電晶體為例來作說明。實際上，利用N型電晶體也可以實現OTP記憶胞以及MTP記憶胞。
請參照第1E圖，其所繪示為另一MTP記憶胞示意圖。MTP記憶胞c5包括一開關電晶體M以及一電阻器R。其中，MTP記憶胞c5的第一端連接至源極線SL，MTP記憶胞c5的第二端連接至位元線BL，MTP記憶胞c5的控制端連接至字元線WL。
再者，開關電晶體M的第一源/汲極端連接至源極線SL，開關電晶體M的閘極端連接至字元線WL，開關電晶體M的第二源/汲極端連接至電阻器R的第一端，電阻器R的第二端連接至位元線BL。其中，電阻器R可由過渡金屬氧化物(Transition metal oxide,TMO)所組成。
基本上，控制電阻器R兩端所接收的電壓差(voltage difference)可以決定電阻器R的儲存狀態。舉例來說，當電阻器R的兩端接收第一極性(例如，負極性)的電壓差時，電阻器R呈現高電阻值的第一儲存狀態。當電阻器R的兩端接收第二極性(例如，正極性)的電壓差時，電阻器R呈現低電阻值的第二儲存狀態。換言之，於寫入動作(write action)時，提供適當的偏壓至MTP記憶胞c5，即可以控制MTP記憶胞c5的儲存狀態。
第2圖為非揮發性記憶體的記憶胞陣列(cell array)。如第2圖所示，非揮發性記憶體的記憶胞陣列200包括m×n個記憶胞c11~cmn。每個記憶胞c11~cmn的結構相同於第1A圖的OTP記憶胞c1。當然，憶胞陣列200的記憶胞c11~cmn也可由第1B圖至第1E圖的記憶胞c2~c5其中之一所構成。
每個記憶胞c11~cmn中包括一開關電晶體M1,1~Mm,n以及一浮動閘電晶體F1,1~Fm,n。再者，每個記憶胞c11~cmn的結構相同於第1A圖的記憶胞c1，其詳細結構不再贅述。另外，每個記憶胞c11~cmn的第一端皆連接至源極線SL，且m、n為正整數。
在記憶胞陣列200中，第一列n個記憶胞c11~c1n的控制端皆連接至字元線WL1，第一列n個記憶胞c11~c1n的第二端連接至對應的位元線BL1~BLn。第二列n個記憶胞c21~c2n的控制端皆連接至字元線WL2，第二列n個 記憶胞c21~c2n的第二端連接至對應的位元線BL1~BLn。同理，其他列的記憶胞也有類似的連接關係，此處不再贅述。
基本上，於非揮發性記憶體的寫入動作或者讀取動作時，記憶胞陣列200中的m條字元線WL1~WLm僅有一條字元線會動作(activated)，其他字元線則不會動作。舉例來說，於寫入動作時，字元線WL1動作，使得第一列為選定列(selected row)。此時，提供各種偏壓至位元線BL1~BLn，即可編程選定列上對應的記憶胞或者編程抑制對應的記憶胞。而被編程抑制的記憶胞，其浮動閘電晶體的浮動閘極不會注入熱載子而成為第一儲存狀態。另外，被編程的記憶胞，其浮動閘電晶體的浮動閘極會注入熱載子而成為第二儲存狀態。例如，提供接地電壓至位元線BL1，則記憶胞c11會成為第二儲存狀態。將位元線BL2浮接，則記憶胞c12會成為第一儲存狀態。
習知的記憶胞陣列中的記憶胞是單階型記憶胞(single level cell)。亦即，一個記憶胞儲存1位元(bit)的資料，此資料可為第一儲存狀態或者第二儲存狀態。因此，於寫入動作時，僅需要控制熱載子注入或者不注入浮動閘極，就可以讓記憶胞呈現二種不同的儲存狀態。
再者，將習知記憶胞作為多階型記憶胞(multiple level cell)時，一個記憶胞至少要儲存2位元以上的資料。以儲存2位元的多階型記憶胞為例，每個記憶胞的資料可為第一儲存狀態、第二儲存狀態、第三儲存狀態或第四儲存狀態。同理，儲存3位元的多階型記憶胞會有八種(23)儲存狀態，儲存4位元的多階型記憶胞會有十六種(24)儲存狀態。
為了讓多階型記憶胞能夠呈現不同的儲存狀態，在寫入動作時需要進一步地控制注入浮動閘極的熱載子數量。然而，由於記憶胞的製程變異以 及位元線BL1~BLn上負載的差異，就算二個記憶胞注入相同數量的熱載子，也有可能讓二個記憶胞呈現不同的儲存狀態。
本發明係有關於一種非揮發性記憶體，包括：一記憶胞陣列，包括m×n個多階型記憶胞，連接至m條字元線以及n條位元線，其中每一該多階型記憶胞可為X種儲存狀態其中之一，且X大於等於4；一電流供應電路；一路徑選擇電路，連接至該電流供應電路以及該n條位元線，其中該路徑選擇電路包括n個路徑選擇器，且該n個路徑選擇器連接至該電流供應電路與對應的該n條位元線；一驗證電路，連接至該路徑選擇電路，其中該驗證電路包括n個驗證元件連接至對應的該n個路徑選擇器，用以產生n個驗證信號；以及一控制電路，接收該n個驗證信號；其中，於一驗證動作的一取樣區間時，該控制電路控制該電流供應電路提供n個第M參考電流至該n個路徑選擇器，經由該n個路徑選擇器傳遞至該n個驗證元件，並轉換為n個參考電壓；其中，於該驗證動作的一驗證區間時，該控制電路控制一選定列的n個多階型記憶胞產生n個記憶胞電流，經由該n條位元線與該n個路徑選擇器傳遞至該n個驗證元件，並轉換為n個感測電壓；其中，該n個驗證元件根據對應的該參考電壓與對應的該感測電壓，產生該n個驗證信號，使得該控制電路決定該n個多階型記憶胞是否到達一第M儲存狀態，其中m、n、M與X為正整數，M小於等於X。
本發明係有關於一種運用於上述非揮發性記憶體的編程控制方法，包括下列步驟：於該記憶胞陣列中決定一選定列，並對該選定列開始一第M編程週期；設定M等於1；(a)該電流供應電路提供n個該第M參考電流至路徑選擇 電路；(b)在該選定列的n個記憶胞中，將已經到達一目標儲存狀態的記憶胞抑制編程；(c)在該選定列的n個記憶胞中，將尚未到達該目標儲存狀態的記憶胞進行一第M次編程流程；以及，(d)判斷M是否等於X，其中當M不等於X時，將M增加1之後，回到步驟(a)；且當M等於X時，結束該第M編程週期。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
200,300:記憶胞陣列
310:電流供應電路
313,314:電壓箝位電路
315,316,341,34n:運算放大器
320,320a,320b:路徑選擇電路
321~32n,321a~32na,321b~32nb:路徑選擇器
330:驗證電路
331~33n:驗證元件
410:電流複製電路
411~41n:複製單元
420:電流產生器
422:開關組
第1A圖至第1E圖為各種記憶胞示意圖；第2圖為記憶胞陣列示意圖；第3圖為本發明的非揮發性記憶體；第4A圖與第4B圖為電流供應電路的詳細電路與相關信號示意圖；第5A圖至第5C圖為複製單元的運作示意圖；第6A圖與第6B圖為路徑選擇電路及驗證電路的詳細結構及相關信號示意圖；第7A圖至第7D圖為路徑選擇器以及驗證元件在驗證動作時的運作示意圖；第8A圖至第8C圖為本發明運用於多階型記憶胞陣列的編程控制方法及範例；第9A圖與第9B圖為本發明縮短編程流程的方法與尋找表的範例；第10A圖與第10B圖為電壓箝位電路與路徑選擇電路的其他實施例；以及第11圖為電流供應電路的另一實施例。
根據本發明的實施例，本發明利用第1A圖至第1E圖的記憶胞來組成多階型記憶胞陣列。由於記憶胞陣列中的所有記憶胞皆為多階型記憶胞(multiple level cell)，所以記憶胞至少有四個儲存狀態，且不同儲存狀態的記憶胞會產生不同大小的記憶胞電流。
以第1A圖所示之記憶胞c1為例，根據浮動閘極所注入熱載子的數目由少至多，記憶胞c1可為第一儲存狀態至第X儲存狀態，且X大於等於4。舉例來說，多階型記憶胞c1可儲存二位元的資料時，則X=4，亦即記憶胞c1為第一儲存狀態至第四儲存狀態其中之一。同理，多階型記憶胞c1可儲存三位元資料時，X=8，亦即記憶胞c1可為第一儲存狀態至第八儲存狀態其中之一。多階型記憶胞c1可儲存四位元資料時，X=16，亦即記憶胞c1可為第一儲存狀態至第十六儲存狀態其中之一。
舉例來說，假設儲存二位元資料的多階型記憶胞c1，於讀取動作時，第一儲存狀態的記憶胞電流為0.1μA、第二儲存狀態的記憶胞電流為0.6μA、第三儲存狀態的記憶胞電流為1.1μA、第四儲存狀態的記憶胞電流為1.6μA。
根據本發明的實施例，在編程週期(program cycle)中會進行多次的寫入動作(write action)與驗證動作(verify action)。而每次寫入動作的時間非常短暫，例如100ns，使得少量的熱載子注入記憶胞中的浮動閘極。當寫入動作完成後，立即進行驗證動作用以判斷記憶胞所產生的記憶胞電流是否到達預定的儲存狀態(predetermined storage state)。如果記憶胞尚未到達預定的儲存狀態時，則繼續進行寫入動作再次將少量熱載子注入記憶胞的浮動閘極。而寫入動作與驗證動作會持續進行到記憶胞產生的記憶胞電流符合預定的儲存狀態為止。
再者，以下係以儲存二位元資料的多階型記憶胞為例來作說明，當然本發明並不限定於此，在此領域的技術人員也可以將本發明應用於儲存更多位元的記憶胞。
請參照第3圖，其所繪示為本發明的非揮發性記憶體。非揮發性記憶體包括一記憶胞陣列300、一電流供應電路310、一路徑選擇電路320、一驗證電路330以及一控制電路340。其中，m×n的記憶胞陣列300之結構相同於第2圖，此處不再贅述。當然，記憶胞陣列300中的記憶胞可以是OTP記憶胞，也可以是MTP記憶胞。
電流供應電路(current supplying circuit)310接收一控制信號CtrlM。電流供應電路310中包括多個電流源(current source)，並根據控制信號CtrlM來提供X個參考電流其中之一。舉例來說，假設儲存二位元資料的多階型記憶胞中，第一儲存狀態的記憶胞電流為0.1μA、第二儲存狀態的記憶胞電流為0.6μA、第三儲存狀態的記憶胞電流為1.1μA、第四儲存狀態的記憶胞電流為1.6μA，則電流供應電路310可以產生四個(X=4)對應於不同儲存狀態的參考電流。亦即，第一參考電流為0.1μA、第二參考電流為0.6μA、第三參考電流為1.1μA、第四參考電流為1.6μA。
同理，運用於儲存三位元資料的多階型記憶胞時，電流供應電路310可提供8個參考電流。運用於儲存四位元資料的多階型記憶胞時，電流供應電路310可提供16個參考電流。
路徑選擇電路(path selecting circuit)320包括n個路徑選擇器(path selector)321~32n。再者，驗證電路(verification circuit)330包括n個驗證元件(verification device)331~33n連接至對應的n個路徑選擇器321~32n，並產生n個驗 證信號Vok1~Vokn。其中，每個路徑選擇器321~32n的結構相同，每個驗證元件331~33n的結構相同。
根據本發明的實施例，電流供應電路310可將X個參考電流其中之一輸出至n個路徑選擇器321~32n。舉例來說，電流供應電路310可同時供應n個0.1μA的第一參考電流至n個路徑選擇器321~32n。或者，電流供應電路310可同時供應n個0.6μA的第二參考電流至n個路徑選擇器321~32n，依此類推。
以路徑選擇器321以及驗證元件331為例來作說明，路徑選擇器321中包括一參考電流路徑與一記憶胞電流路徑。其中，參考電流路徑連接至電流供應電路310，記憶胞電流路徑連接至位元線BL1。再者，參考電流路徑受控於參考電流致能信號(reference current enable signal)ENsa，記憶胞電流路徑受控於記憶胞電流致能信號(cell current enable signal)ENcell。亦即，當參考電流致能信號ENsa動作時，路徑選擇器321的參考電流路徑連接於電流供應電路310與驗證元件331之間；當記憶胞電流致能信號ENcell動作時，路徑選擇器321的記憶胞電流路徑連接於位元線BL1與驗證元件331之間。
於驗證動作時，驗證元件331會先接收電流供應電路310所提供的參考電流，並轉換為參考電壓(reference voltage)。之後，驗證元件331再接收位元線BL1上的記憶胞電流，並轉換為感測電壓(sensed voltage)。最後，驗證元件331根據參考電壓與感測電壓來產生一驗證信號(verification signal)Vok1。
控制電路340連接至驗證電路330用以接收n個驗證信號Vok1~Vokn。再者，控制電路340可輸出多個信號(例如：控制信號CtrlM、參考電流致能信號ENsa、記憶胞電流致能信號ENcell...等等)。控制電路340可在寫入 動作與驗證動作中控制非揮發性記憶體的運作，並根據驗證信號Vok1~Vokn來確認選定列上的記憶胞是否到達預定的儲存狀態。
請參照第4A圖與第4B圖，其所繪示為電流供應電路的詳細電路與相關信號示意圖。電流供應電路310包括一電流複製電路(current copy circuit)410與一電流產生器(current generator)420。電流複製電路410可接收電流產生器420輸出的X個參考電流其中之一，並複製成n個相同的參考電流傳遞至路徑選擇電路320中的n個路徑選擇器321~32n。
電流複製電路410包括n個複製單元(copy unit)411~41n，n個複製單元411~41n的電流輸出端oi1~oin連接至對應的路徑選擇器321~32n。再者，每個複製單元411~41n的結構相同。以下僅介紹複製單元411，其餘不再贅述。
複製單元411包括電晶體m11~m14、開關w11~w12、電容器c1。電晶體m11的第一源/汲極端(source/drain terminal)接收電源電壓Vdd。電晶體m13的第一源/汲極端接收電源電壓Vdd，電晶體m13的閘極端連接至電晶體m11的閘極端。電晶體m12的第一源/汲極端連接至電晶體m11的第二源/汲極端。電晶體m14的第一源/汲極端連接至電晶體m13的第二源/汲極端，電晶體m14的閘極端連接至電晶體m12的閘極端，且電晶體m14的第二源/汲極端為電流輸出端oi1。電容器c1的第一端連接至電晶體m11的閘極端。開關w11的第一端連接至電晶體m12的第二源/汲極端，開關w11的第二端連接至電容器c1的第二端。開關w12的第一端連接至電晶體m12的第二源/汲極端，開關w12的第二端連接至節點c。
電流產生器420連接於節點c與接地GND之間。電流產生器420包括X個電流源Iref1~Irefx與一開關組(switch set)422，開關組422包括X個開關w1~wx。電流源Iref1與開關w1串接於節點c與接地端GND之間，電流源Iref2與開 關w2串接於節點c與接地端GND之間，依此類推，電流源Irefx與開關wx串接於節點c與接地端GND之間。再者，控制信號CtrlM控制開關組422，使得X個開關w1~wx其中之一為閉合狀態(close state)，其他為斷開狀態(open state)。舉例來說，當控制信號CtrlM為1時，開關w1為閉合狀態，開關w2~wx為斷開狀態(open state)，電流源Iref1連接於節點c與接地端GND之間。
根據本發明的實施例，複製單元411~41n中的n個動作區間(activated period)T1~Tn會依序動作。如第4B圖所示，時間點ta與tb之間為第一動作區間。於n個動作區間T1~Tn之後，複製單元411~41n中的電容器c1~cn會儲存驅動電壓。換言之，當複製單元411~41n中的動作區間T1~Tn依序動作之後，複製單元411~41n中的電容器c1~cn已經儲存對應的驅動電壓，而複製單元411~41n的電流輸出端oi1~oin即可輸出相同大小的參考電流。
如第5A圖至第5C圖，其所繪示為複製單元的運作示意圖。以下僅以複製單元411為例來作說明，其餘複製單元412~41n的運作方式類似，此處不再贅述。
請參考第4B圖與第5A圖，在時間點ta之前，控制信號CtrlM為1，開關w11、w12為接收斷開準位(turn off level)，亦即低準位。此時，開關w11、w12為斷開狀態(open state)。而在電流產生器420內部，電流源Iref1則連接於節點c與接地端GND之間。
請參考第4B圖與第5B圖，在時間點ta至時間點tb之間，控制信號CtrlM為1。在第一動作區間T1，開關w11、w12為接收閉合準位(turn on level)，亦即高準位。此時，開關w11、w12為閉合狀態(close state)。因此，電流源Iref1產 生的第一參考電流Iref1流經電晶體m11與m12，而電容器c1上產生一驅動電壓Vd1。
請參考第4B圖與第5C圖，在時間點tb之後，控制信號CtrlM為1，第一動作區間T1結束。此時，開關w11為接收閉合準位而呈現閉合狀態，開關w12接收斷開準位而呈現斷開狀態。再者，電流源Iref1未流經電晶體m11與m12，電容器c1上儲存驅動電壓Vd1。
同理，其他的複製單元412~41n也會在對應的動作期間T2~Tn來運作。因此，於所有動作區間T2~Tn後，複製單元412~41n中的電容器c2~cn會儲存對應的驅動電壓。
於非揮發性記憶體的驗證動作時，複製單元411~41n的電流輸出端oi1~oin即可根據電容器c1~cn上的驅動信號輸出第一參考電流Iref1至路徑選擇電路320的n個路徑選擇器321~32n。
再者，控制信號CtrlM可以為1至X的任一數值，使得電流產生器410對應地產生參考電流Iref1~Irefx。舉例來說，控制信號CtrlM為2時，開關w2為閉合狀態，電流產生器410將電流源Iref2連接至節點c與接地端GND之間。因此，於非揮發性記憶體的驗證動作時，複製單元411~41n的電流輸出端oi1~oin即可輸出第二參考電流Iref2至路徑選擇電路320的n個路徑選擇器321~32n。
再者，由於動作區間T1~Tn是依序動作，使得電流複製電路410中的複製單元411~41n準備驅動電壓需要較長的時間。因此，在此領域的技術人員更可以修改電流供應電路310以縮短準備驅動電壓的時間。
舉例來說，電源供應電路310中包括二個結構相同的電流複製電路。在控制電路340的控制之下，當第一的電流複製電路的n個複製單元輸出n個 第一參考電流Iref1時，第二個電流複製電路的n個複製單元則準備第二參考電流Iref2對應的驅動電壓。同理，當第二個電流複製電路的n個複製單元輸出n個第二參考電流Iref2時，第一個電流複製電路的n個複製單元則準備第三參考電流Iref3對應的驅動電壓。依此類推。
請參照第6A圖與第6B圖，其所繪示為路徑選擇電路以及驗證電路的詳細結構及其相關信號示意圖。在第6A圖中，記憶胞陣列300僅繪示一列記憶胞cj1~cjn，連接至字元線WLj，其餘不再繪示。
路徑選擇電路320包括n個路徑選擇器321~32n，驗證電路330包括n個驗證元件331~33n。以下僅介紹徑選擇器321以及驗證元件331。
路徑選擇器321中的參考電流路徑包括一開關電晶體s11。開關電晶體s11的第一源/汲極端(source/drain terminal)連接至電流供應電路310，開關電晶體s11的第二源/汲極端連接至節點a1，開關電晶體s11的閘極端接收參考電流致能信號ENsa。再者，路徑選擇器321中的記憶胞電流路徑包括一開關電晶體s12。開關電晶體s12的第一源/汲極端連接至位元線BL1，開關電晶體s12的第二源/汲極端連接至節點a1，開關電晶體s12的閘極端接收記憶胞電流致能信號ENcell。
驗證元件331包括一運算放大器341、開關s13、s14，電容器C11、C12。開關s13的第一端連接至節點a1，開關s13的第二端連接至接地端GND，開關s13的控制端接收放電致能信號(discharge enable signal)ENdisc。電容器C11的第一端連接至節點a1，電容器C11的第二端連接至接地端GND。電容器C12的第一端連接至運算放大器的負輸入端，電容器C12的第二端連接至接地端GND。運算放大器341的正輸入端連接至節點a1，運算放大器341的輸出端產生驗證信號 Vok1。開關s14的第一端連接運算放大器341的輸出端，開關s14的第二端連接至運算放大器341的負輸入端，開關s14的控制端接收閉迴路致能信號(close loop enable signal)ENcls。其中，開關s13、s14可用電晶體來實現，且控制電路340輸出放電致能信號ENdisc與閉迴路致能信號ENcls。
如第6A圖示，當字元線WLj動作時，選定列的記憶胞cj1~cjn可進行寫入動作。而在寫入動作後的驗證動作時，控制電路340即根據驗證信號Vok1~Vokn判斷選定列的記憶胞cj1~cjn是否編程到達預定的儲存狀態。
如第6B圖所示，驗證動作包括一個參考電流取樣相位(reference current sampling phase)以及一個記憶胞電流取樣相位(cell current sampling phase)。在參考電流取樣相位中，參考電流致能信號ENsa與閉迴路致能信號ENcls會動作。
在第6B圖中，時間點t0至時間點t2為參考電流取樣相位，時間點t2至時間點t4為記憶胞電流取樣相位。再者，參考電流取樣相位包括一放電區間(discharge period)以及一取樣區間(sample period)，記憶胞電流取樣相位包括一放電區間以及一驗證區間(verify period)。其中，時間點t0至時間點t1為放電區間(Discharge)，時間點t1至時間點t2為取樣區間(Sample)，時間點t2至時間點t3放電區間(Discharge)，時間點t3至時間點t4為驗證區間(Verify)。
根據本發明的實施例，參考電流取樣相位中取樣區間(Sample)與驗證區間(Verify)的時間長度Ts與Tv可以根據實際需求而進行調整，用以判斷參考電流以及記憶胞電流之間的關係。基本上，驗證區間Tv大於等於取樣區間Ts。
如第7A圖至第7D圖，其所繪示為路徑選擇器321以及驗證元件331在驗證動作時的運作示意圖。以下係以取樣區間時間長度Ts等於驗證區間時間長度Tv(亦即，Ts=Tv)來進行說明。
請參考第6B圖與第7A圖，在時間點t0~t1的放電區間(Discharge)，僅有放電致能信號ENdisc動作。因此，驗證元件331中的開關s13為閉合狀態(close state)，使得電容器C11被放電至接地電壓(0V)。
請參考第6B圖與第7B圖，在時間點t1~t2的取樣區間(Sample)，參考電流致能信號ENsa與閉迴路致能信號ENcls動作。因此，路徑選擇器321中的參考電流路徑連接於電流供應電路310以及驗證元件331之間，並且驗證元件331中的開關s14為閉合狀態(close state)，使得運算放大器341成為單增益緩衝器(unit gain buffer)。此時，電流供應電路310提供的參考電流Iref1對電容器C11充電。同時，單增益緩衝器複製(duplicate)電容器C11的電壓到電容器C12。換言之，於時間點t2時，電容器C11會被充電到第一參考電壓Vref1，而電容器C12的電壓也為第一參考電壓Vref1。相同地，於時間點t2時，驗證電路330內的其他驗證元件322~32n內的二個電容器也會被充電到對應的參考電壓。舉例來說，驗證元件32n內的二個電容器Cn1、Cn2會被充電到第n參考電壓。
換句話說，於參考電流取樣相位後的時間點t2時，所有驗證元件331~33n中的電容器C12~Cn2皆儲存了對應的參考電壓。
再者，請參考第6B圖與第7C圖，時間點t2~t3為記憶胞電流取樣相位的放電區間(Discharge)，放電致能信號ENdisc動作。因此，驗證元件331中的開關s13會根據放電致能信號ENdisc讓電容器C11放電至接地電壓(0V)，僅剩下 電容器C12儲存第一參考電壓Vref1。相同地，於時間點t3時，驗證電路330內的其他驗證元件322~32n內僅剩下一個電容器儲存參考電壓。
如第6B圖所示，時間點t3~t4為記憶胞電流取樣相位的驗證區間(Verify)，記憶胞電流致能信號ENcell動作。因此，所有路徑選擇器321~32n中的記憶胞電流路徑將對應位元線BL1~BLn連接至對應的驗證元件331~33n。此時，選定列上的所有記憶胞cj1~cjn皆產生記憶胞電流至對應的驗證元件331~33n。
以驗證元件331為例來作說明。如第7D圖所示，路徑選擇器321的記憶胞電流路徑連接於位元線BL1與驗證元件331之間。因此，選定列上的記憶胞cj1產生記憶胞電流Icell1至驗證元件331，並對電容器C11充電。
於記憶胞電流取樣相位結束時，亦即時間點t4，運算放大器341可視為一比較器(comparator)，用以比較電容器C11上的第一感測電壓(sensed voltage)Vcell1以及電容器C12上的第一參考電壓Vref1。當第一感測電壓Vcell1小於第一參考電壓Vref1時，驗證信號Vok1為低準位，代表記憶胞電流Icell1小於參考電流Iref1。亦即，記憶胞cj1尚未到達預定的儲存狀態，需要繼續編程記憶胞cj1。反之，當第一感測電壓Vcell1大於第一參考電壓Vref1時，驗證信號Vok1為高準位，代表記憶胞電流Icell1大於參考電流Iref1。亦即，記憶胞cj1已到達預定的儲存狀態，需要編程抑制此記憶胞cj1。
同理，其他驗證元件332~33n所產生的驗證信號Vok2~Vokn分別代表選定列上對應的記憶胞cj2~cjn是否到達預定的儲存狀態。
舉例來說，假設預定的儲存狀態為第一儲存狀態，則電流供應電路310提供的參考電流為0.1μA。因此，於驗證動作結束時，即可根據驗證信號Vok1~Vokn來判定選定列中對應的記憶胞是否能產生0.1μA的記憶胞電流。
以驗證元件331為例，如果驗證信號Vok1為低準位，代表記憶胞cj1產生小於0.1μA的記憶胞電流，則確認記憶胞尚未到達第一儲存狀態。反之，如果驗證信號Vok1為高準位，代表記憶胞cj1產生大於0.1μA的記憶胞電流，則可確認記憶胞cj1到達第一儲存狀態。
同理，假設預定的儲存狀態為第二儲存狀態，則電流供應電路310提供的參考電流為0.6μA。假設預定的儲存狀態為第三儲存狀態，則電流供應電路310提供的參考電流為1.1μA。假設預定的儲存狀態為第四儲存狀態，則電流供應電路310提供的參考電流為1.6μA。而於驗證動作時，即可根據驗證信號Vok1~Vokn來確認記憶胞是否到達預定的儲存狀態。
除此之外，控制電路430可調整取樣區間(Sample)以及驗證區間(Verify)的時間長度Ts與Tv，用以判斷參考電流Iref與記憶胞電流Icell之間的比例關係。以下說明之：假設取樣區間Ts與驗證區間Tv的比例為3：4，亦即Ts=(3/4)Tv。於記憶胞電流取樣相位結束時，可根據運算放大器341輸出的驗證信號Vok1來判斷參考電流Iref1與記憶胞電流Icell1之間的關係。舉例來說，當驗證信號Vok1為高準位時，代表記憶胞電流Icell1到達參考電流Iref1的(3/4)倍，亦即Icell1=(3/4)Iref1。反之，當驗證信號Vok1為低準位時，代表記憶胞電流Icell1尚未到達參考電流Iref1的(3/4)倍，亦即Icell1<(3/4)Iref1。
同理，驗證電路330內的其他驗證元件332~33n也可以輸出驗證信號Vok2~Vokn，用以指示對應的記憶胞電流Icell與參考電流Iref1之間的關係。
當然，本發明並未限定取樣區間Ts與驗證區間Tv的比例。舉例來說，假設取樣區間Ts與驗證區間Tv的比例為b：a，a大於等於b。則可根據驗證信號Vok1來判斷記憶胞電流Icell1是否到達參考電流Iref1的(b/a)倍。
由以上的說明可知，本發明進行多次的寫入動作來多次編程(program)多階型記憶胞，使得多階型記憶胞到達預定的儲存狀態。再者，由於選定列上的n個記憶胞的特性差異，無法讓選定列的所有記憶胞同時到達預定的儲存狀態。因此，本發明提出運用於多階型記憶胞陣列的編程控制方法。
請參照第8A圖至第8C圖，其所繪示為本發明運用於多階型記憶胞陣列的編程控制方法及其範例。在控制電路340的控制之下，於編程週期(program cycle)時，可於記憶胞陣列300中決定一選定列(selected row)。編程週期包括X個編程流程(program procedure)，使得選定列的n個記憶胞會由第一儲存狀態逐步被編程至目標儲存狀態(target storage state)。其中，根據控制電路340的控制信號CtrlM可決定對應的編程流程。
如第8A圖所示，於編程週期開始時，將M設定為1(步驟S604)，電流供應電路310提供第M參考電流(步驟S606)。
接著，在選定列中的記憶胞中，已經到達目標儲存狀態的記憶胞被編程抑制(步驟S608)。另外，在選定列中的記憶胞中，尚未到達目標儲存狀態的記憶胞進行第M次編程流程(步驟S610)。舉例來說，在選定列的n個記憶胞中，一部分的記憶胞已經到達目標儲存狀態，則此部分記憶胞會被編程抑制。而另一部分尚未到達第M儲存狀態的記憶胞，則會進行第M次編程流。
當進行第M次編程流程的步驟S610完成後，選定列中的n個記憶胞不是到達目標儲存狀態就是到達第M儲存狀態。之後，判斷M是否等於X(步驟 S614)。當M不等於X時，將M增加1(步驟S616)並且回到步驟S606。反之，當M等於X時，則代表選定列所有記憶胞皆到達目標儲存狀態，並且結束編程週期。其中，X與M皆為正整數，且M大於小於等於X。
以下以第8B圖與第8C圖來說明上述的編程控制方法。相同地，以下以儲存二位元資料的多階型記憶胞為例來作說明，亦即X=4。
如第8B圖所示，記憶胞陣列中的選定列包括六個記憶胞ci1~ci6，其目標儲存狀態分別為第四儲存狀態(4th)、第二儲存狀態(2nd)、第一儲存狀態(1st)、第三儲存狀態(3rd)、第二儲存狀態(2nd)、第三儲存狀態(3rd)。亦即，於編程週期(program cycle)時，選定列的六個記憶胞需要被編程至目標儲存狀態。
如第8C圖所示，於編程週期開始後，於M等於1的第一次編程流程時，電流供應電路310提供第一參考電流。再者，選定列上的記憶胞ci1~ci6經過多次寫入動作以及驗證動作後皆到達第一儲存狀態。另外，由於記憶胞ci3已經到達目標儲存狀態，因此後續的步驟中記憶胞ci3會被抑制編程。
當然，由於記憶胞ci1~ci6的特性差異，並非所有記憶胞ci1~ci6可同時到達第一儲存狀態，因此先到達第一儲存狀態的記憶胞在進行下一次寫入動作時會被抑制編程，僅尚未到達第一儲存狀態的記憶胞被編程。
接著，設定M=2。於第二次編程流程時，電流供應電路310提供第二參考電流。因此，除了記憶胞ci3之外，選定列上其他五個記憶胞ci1~ci2、ci4~ci6經過多次寫入動作以及驗證動作後到達第二儲存狀態。另外，由於記憶胞ci2、ci5已經到達目標儲存狀態，因此後續的步驟中記憶胞ci2、ci5會被抑制編程。
接著，設定M=3。於第三次編程流程時，電流供應電路310提供第三參考電流。除了記憶胞ci2、ci3、ci5之外，其他三個記憶胞ci1、ci4、ci6經過多次寫入動作以及驗證動作後到達第三儲存狀態。由於記憶胞ci4、ci6已經到達目標儲存狀態，因此後續的步驟中記憶胞ci4、ci6會被抑制編程。
最後，設定M=4。於第四次編程流程時，電流供應電路310提供第四參考電流。僅剩下記憶胞ci1經過多次寫入動作以及驗證動作後到達第四儲存狀態(亦即，目標儲存狀態)後，該選定列的編程週期(program cycle)結束。
再者，於進行完四次的編程流程之後，選定列中的所有記憶胞已經到達目標儲存狀態。因此，可以對記憶胞陣列的下一條選定列進行新的編程週期。
由以上的說明可知，儲存二位元資料的多階型記憶胞陣列，於編程週期時，需要進行四個(X=4)編程流程才可以確認選定列中的所有記憶胞被編程到目標儲存狀態。同理，儲存三位元資料的多階型記憶胞陣列，於編程週期時，需要進行八個(X=8)編程流程才可以確認選定列中的所有記憶胞被編程到目標儲存狀態。儲存四位元資料的多階型記憶胞陣列，於編程週期時，需要進行十六個(X=16)編程流程才可以確認選定列中的所有記憶胞被編程到目標儲存狀態。
由於一個編程週期會進行X個編程流程，而在每一個編程流程中需要進行多次的寫入動作以及多次的驗證動作。因此，編程週期會耗費相當長的時間。舉例來說，每進行一次寫入動作之後會進行一次驗證動作，用以判斷記憶胞是否到達第M儲存狀態。然而，在實際的經驗中，每一個編程流程最多可 能進行超過100次的寫入動作以及驗證動作才能確認記憶胞被編程到第M儲存狀態。
為了減少編程週期的時間，本發明更提出縮短第M編程流程的方法。請參照第9A圖與第9B圖，其所繪示為本發明縮短編程流程的方法與尋找表(look up table)的範例。其中，尋找表中的定義為寫入動作的次數，比值(b/a)定義為取樣區間Ts與驗證區間Tv的比例。
如第9A圖所示，於開始步驟S610中的第M編程流程時，先設定P以及一比值(b/a)(步驟S802)，其中P為正整數，比值(b/a)大於零小於等於1。
接著，到達第M儲存狀態的記憶胞被編程抑制(步驟S804)。再者，尚未到達第M儲存狀態的記憶胞進行P次寫入動作(步驟S806)。換句話說，在選定列上，需要被編程至第M儲存狀態的記憶胞中，如果已經到達第M儲存狀態會被編程抑制，而尚未到達第M儲存狀態的記憶胞則會繼續進行P次寫入動作。
接著，進行驗證動作，並判斷被編程的記憶胞中是否出現一記憶胞的記憶胞電流Icell到達參考電流Iref的(b/a)倍(步驟5808)。基本上，在驗證動作時，調整取樣週期Ts以及驗證週期Tv的比值為(b/a)，即可判斷Icell=(b/a)Iref是否成立。舉例來說，於選定列中未出現記憶胞的記憶胞電流Icell到達參考電流Iref的(b/a)倍時，代表選定列中的所有記憶胞都尚未接近第M儲存狀態，此時回到步驟S806。
另外，於選定列中出現一個記憶胞的記憶胞電流Icell到達參考電流Iref的(b/a)倍時(亦即，Icell大於等於(b/a)Iref)，代表選定列中已經有記憶胞接 近第M儲存狀態。此時，需要降低寫入動作的次數，以防止記憶胞被過度編程(over programmed)。
接著，判斷P等於1且比值(b/a)等於1是否成立(步驟S810)。於P與比值(b/a)不等於1時，降低P並增加比值(b/a)(步驟S812)後，回到步驟S804。反之，當P與比值(b/a)皆等於1時(步驟S810)，則進行步驟S814。
於步驟S814中，判斷是否所有的記憶胞已經到達第M儲存狀態(步驟S814)。也就是說，選定記憶胞中，應該被編程至第M儲存狀態的所有記憶胞是否皆已到達第M儲存狀態。如果判斷不成立，則回到步驟S804；如果成立，則結束第M編程程流程。
基本上，P與比值(b/a)可以設定在尋找表中。以下以第9B圖之尋找表範例來介紹第9A圖之第M編程流程。
於開始編程流程後，先設定P等於5且比值(b/a)等於(2/3)。接著，針對尚未到達第M儲存狀態的記憶胞進行5次寫入動作。再者，於5次寫入動作完成後，即進行驗證動作，判斷是否有任一個記憶胞的記憶胞電流Icell到達(2/3)倍的參考電流Iref。
根據本發明的實施例，如果所有記憶胞的記憶胞電流Icell皆未到達(2/3)倍的參考電流Iref時，代表所有的記憶胞還需要進行多次的寫入動作才會到達第M儲存狀態。因此，所有記憶胞繼續進行5次寫入動作後，再進行驗證動作。反之，如果任一記憶胞的記憶胞電流Icell到達(2/3)倍的參考電流Iref時，則代表有記憶胞逐漸接近第M儲存狀態，所以需要降低記憶胞的寫入動作次數並增加比值。
因此，根據尋找表的內容，設定P等於2比值(b/a)等於(4/5)。再者，針對尚未到達第M儲存狀態的記憶胞進行2次寫入動作後，進行驗證動作並判斷是否有任一個記憶胞的記憶胞電流Icell到達(4/5)倍的參考電流Iref。
相同地，於驗證動作後，確認所有記憶胞的記憶胞電流Icell皆未到達(4/5)倍的參考電流Iref時，代表所有的記憶胞還需要進行多次的寫入動作才會到達第M儲存狀態。因此，所有記憶胞繼續進行2次寫入動作後，再進行驗證動作。反之，如果任一記憶胞的記憶胞電流Icell到達(4/5)倍的參考電流Iref時，則代表有記憶胞逐漸接近第M儲存狀態。所以需要降低記憶胞的寫入動作次數。
因此，根據尋找表的內容，設定P等於1比值(b/a)等於1。接著，針對尚未到達第M儲存狀態的記憶胞進行1次寫入動作後，進行驗證動作，並判斷是否有任一個記憶胞的記憶胞電流Icell到達參考電流Iref。
當其中一個記憶胞的記憶胞電流Icell到達參考電流Iref時，代表出現一個記憶胞已經被編程為第M儲存狀態。此時，必須進行單次的寫入動作搭配驗證動作，將所有的記憶胞編程至第M儲存狀態。
由以上的說明可知，在本發明的編程流程中係根據記憶胞電流與參考電流之間的關係來判斷記憶胞是否接近第M儲存狀態，並且改變寫入動作的次數。在上述的實施例中，P以及比值(b/a)共改變三次。然而，本發明並不限定於P以及比值(b/a)改變的次數。在此領域的技術人員可以根據實際需求來修改P以及比值(b/a)的改變次數。
也就是說，於編程流程的前期，設定第一數目以及一第一比值。其中，第一數目為大於1的整數，第一比值小於1。亦即，進行第一數目的寫入 動作之後，於驗證動作時根據第一比值來判斷是否有編程的記憶胞接近第M儲存狀態，並且決定後續的寫入動作次數。
於編程流程的後期，設定第二數目以及一第二比值。其中，第二數目為1，第二比值為1。亦即，進行一次寫入動作之後，於驗證動作時判斷是記憶胞被編程為第M儲存狀態，並且持續將所有編程的記憶胞編程至第M儲存狀態。
另外，為了讓記憶胞產生更準確的記憶胞電流，可以增加一電壓箝位電路(voltage clamping circuit)使得參考電流路徑以及記憶胞電流路徑固定在特定的偏壓電壓。
請參照第10A圖與第10B圖，其所繪示為電壓箝位電路與路徑選擇電路的其他實施例。
如第10A圖所示，路徑選擇電路320a包括n個路徑選擇器321a~32na以及一電壓箝位電路313。其中，每個路徑選擇器321a~32na的結構相同，以下僅介紹路徑選擇器321a。
路徑選擇器321a中的參考電流路徑包括開關電晶體s11與一控制電晶體s15。控制電晶體s15的第一源/汲極端(source/drain terminal)連接至電流供應電路310，控制電晶體s15的閘極端接收一箝位電壓Vclamp，開關電晶體s11的第一源/汲極端連接至控制電晶體s15的第二源/汲極端，開關電晶體s11的第二源/汲極端連接至節點a1，開關電晶體s11的閘極端接收參考電流致能信號ENsa。
路徑選擇器321a中的記憶胞電流路徑包括一開關電晶體s12與一控制電晶體s16。控制電晶體s16的第一源/汲極端連接至位元線BL1，控制電晶體s16的閘極端接收箝位電壓Vclamp，開關電晶體s12的第一源/汲極端連接至控制 電晶體s16的第二源/汲極端，開關電晶體s12的第二源/汲極端連接至節點a1，開關電晶體s12的閘極端接收記憶胞電流致能信號ENcell。
再者，電壓箝位電路313包括一運算放大器315、一開關電晶體sc2與一控制電晶體sc1。運算放大器315的正輸入端接收一偏壓電壓Vb，運算放大器315的負輸入端接連接至控制電晶體sc1的第一源/汲極端，運算放大器315的輸出端產生箝位電壓Vclamp。控制電晶體sc1的第一源/汲極端連接至電流供應電路310，控制電晶體sc1的閘極端連接至運算放大器315的輸出端，開關電晶體sc2的第一源/汲極端連接至控制電晶體sc1的第二源/汲極端，開關電晶體sc2的第二源/汲極端連接至一電源電壓Vss，開關電晶體sc2的閘極端接收箝位致能信號(clamp enable signal，ENclamp)。
當路徑選擇電路320a運作時，箝位致能信號ENclamp動作，電壓箝位電路313中運算放大器315的負輸入端會被固定在偏壓電壓Vb，而偏壓電壓Vb與箝位電壓Vclamp之間相差一臨限電壓Vt。其中，臨限電壓Vt為控制電晶體sc1的臨限電壓，亦即Vb=Vclamp+Vt。相同地，由於路徑選擇電路320a中其他控制電晶體s15~sn5、s16~sn6的閘極端也接收箝位電壓Vclamp，因此也可以將控制電晶體s15~sn5、s16~sn6的第一源/汲極端固定在約偏壓電壓Vb。
如第10B圖所示，路徑選擇電路320b包括n個路徑選擇器321b~32nb以及一電壓箝位電路314。其中，每個路徑選擇器321b~32nb的結構相同，以下僅介紹徑選擇器321b。
路徑選擇器321b中的參考電流路徑包括開關電晶體s11與控制電晶體s15。開關電晶體s11的第一源/汲極端連接至電流供應電路310，開關電晶體s11的閘極端接收參考電流致能信號ENsa，控制電晶體s15的第一源/汲極端連接 至開關電晶體s11的第二源/汲極端，控制電晶體s15的第二源/汲極端連接至節點a1，控制電晶體s15的閘極端接收一箝位電壓Vclamp。
路徑選擇器321b中的記憶胞電流路徑包括開關電晶體s12與控制電晶體s15。開關電晶體s12的第一源/汲極端連接至位元線BL1，開關電晶體s12的第二源/汲極端連接至控制電晶體s15的第一源/汲極端，開關電晶體s12的閘極端接收記憶胞電流致能信號ENcell。
再者，電壓箝位電路314包括一運算放大器316、一開關電晶體sc3與一控制電晶體sc4。運算放大器316的正輸入端接收一偏壓電壓Vb，運算放大器316的負輸入端接連接至控制電晶體sc4的第一源/汲極端，運算放大器316的輸出端產生箝位電壓Vclamp。開關電晶體sc3的第一源/汲極端連接至電流供應電路310，開關電晶體sc3的閘極端接收箝位致能信號ENclamp，控制電晶體sc4的第一源/汲極端連接至開關電晶體sc3的第二源/汲極端，控制電晶體sc4的第二源/汲極端連接至一電源電壓Vss，控制電晶體sc4的閘極端連接至運算放大器316的輸出端。
當路徑選擇電路320b運作時，箝位致能信號ENclamp動作，電壓箝位電路314中運算放大器316的負輸入端會被固定在偏壓電壓Vb，而偏壓電壓Vb與箝位電壓Vclamp之間相差一臨限電壓Vt。其中，臨限電壓Vt為控制電晶體sc4的臨限電壓，亦即Vb=Vclamp+Vt。相同地，由於路徑選擇電路320b中其他控制電晶體s15~sn5的閘極端也接收箝位電壓Vclamp，因此也可以將控制電晶體s15~sn5的第一源/汲極端固定在約偏壓電壓Vb。
相同地，電流供應電路310也可以接收電壓箝位電路313或電壓箝位電路314輸出的箝位電壓Vclamp。請參照第11圖，其所繪示為電流供應電路的 另一實施例。相較於第4A圖的電流供應電路310，其差異在於節點c與電流產生器420之間增加一電晶體mp，電晶體mp的第一源/汲極端連接至節點c，電晶體mp的第二源/汲極端連接至電流產生器420，電晶體mp的閘極端接收箝位電壓Vclamp。
由以上的說明可知，本發明提出一種具多階型記憶胞陣列之非揮發性記憶體及其相關編程控制方法。本發明在編程週期時會持續的進行寫入動作與驗證動作，因此當編程週期結束後可確認選定列上的所有記憶胞到達目標儲存狀態，並且可以產生對應的記憶胞電流。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300:記憶胞陣列
310:電流供應電路
320:路徑選擇電路
321~32n:路徑選擇器
330:驗證電路
331~33n:驗證元件
340:控制電路

Claims (18)

  1. 一種非揮發性記憶體，包括：一記憶胞陣列，包括m×n個多階型記憶胞，連接至m條字元線以及n條位元線，其中每一該多階型記憶胞可為X種儲存狀態其中之一，且X大於等於4；一電流供應電路；一路徑選擇電路，連接至該電流供應電路以及該n條位元線，其中該路徑選擇電路包括n個路徑選擇器，且該n個路徑選擇器連接至該電流供應電路與對應的該n條位元線；一驗證電路，連接至該路徑選擇電路，其中該驗證電路包括n個驗證元件連接至對應的該n個路徑選擇器，用以產生n個驗證信號；以及一控制電路，接收該n個驗證信號；其中，於一驗證動作的一取樣區間時，該控制電路控制該電流供應電路提供n個第M參考電流至該n個路徑選擇器，經由該n個路徑選擇器傳遞至該n個驗證元件，並轉換為n個參考電壓；其中，於該驗證動作的一驗證區間時，該控制電路控制一選定列的n個多階型記憶胞產生n個記憶胞電流，經由該n條位元線與該n個路徑選擇器傳遞至該n個驗證元件，並轉換為n個感測電壓；其中，該n個驗證元件根據對應的該參考電壓與對應的該感測電壓，產生該n個驗證信號，使得該控制電路決定該n個多階型記憶胞是否到達一第M儲存狀態，其中m、n、M與X為正整數，M小於等於X。
  2. 如請求項1所述之非揮發性記憶體，其中該電流供應電路包括： 一第一電流複製電路，連接於一電源電壓與一節點之間，其中該第一電流複製電路包括n個複製單元連接於該電源電壓與該節點之間，每一該複製單元包括一電流輸出端，該n個複製單元的n個電流輸出端連接至對應的該n個路徑選擇器；以及一電流產生器耦接至該節點；其中，該電流產生器選擇X個參考電流中的該第M參考電流至該n個複製單元，且於該驗證動作時，該第一電流複製電路產生n個該第M參考電流至該n個路徑選擇器。
  3. 如請求項2所述之非揮發性記憶體，其中該n個複製單元中的一第一複製單元包括：一第一電晶體，該第一電晶體的一第一源/汲極端接收該電源電壓；一第二電晶體，該第二電晶體的一第一源/汲極端連接至該第一電晶體的一第二源/汲極端；一第三電晶體，該第三電晶體的一第一源/汲極端接收該電源電壓，該第三電晶體的一閘極端連接至該第一電晶體的一閘極端；一第四電晶體，該第四電晶體的一第一源/汲極端連接至該第三電晶體的一第二源/汲極端，該第四電晶體的一閘極端連接至該第二電晶體的一閘極端，且該第四電晶體的一第二源/汲極端為該第一複製單元的一電流輸出端；一電容器，該電容器的一第一端連接至該第一電晶體的該閘極端；一第一開關，該第一開關的一第一端連接至該第二電晶體的一第二源/汲極端，該第一開關的一第二端連接至該電容器的一第二端；以及 一第二開關，該第二開關的一第一端連接至該第二電晶體的該第二源/汲極端，該第二開關的一第二端連接至該節點。
  4. 如請求項3述之非揮發性記憶體，其中該電流產生器接收一控制信號，並使得該X個參考電流中的該第M參考電流輸入該節點。
  5. 如請求項3所述之非揮發性記憶體，其中該電流供應電路更包括一第五電晶體，該第五電晶體的一第一源/汲極端連接至該節點，該第五電晶體的一第二源/汲極端連接至該電流產生器，該第五電晶體的一閘極端接收一箝位電壓。
  6. 如請求項2所述之非揮發性記憶體，其中該電流供應電路更包括：一第二電流複製電路，包括n個複製單元連接至對應的該n個路徑選擇器；以及該電流產生器耦接至第二電流複製電路的該n個複製單元；其中，當該第一電流複製電路輸出n個該第M參考電流至該n個路徑選擇器時，該第二電流複製電路接收該電流產生器輸出的一第(M+1)參考電流，使得該n個複製單元準備n個驅動電壓用以輸出n個該第(M+1)參考電流。
  7. 如請求項1所述之非揮發性記憶體，其中該n個路徑選擇器中的一第一路徑選擇器包括一參考電流路徑與一記憶胞電流路徑；該參考電流路徑受控於一參考電流致能信號；該記憶胞電流路徑受控於一記憶胞電流致能信號；當該參考電流致能信號動作時，該參考電流路徑連接於該電流供應電路與該n個驗證元件中的一第一驗證元件之間；以及，當該記憶胞電流致能信號動作時，該記憶胞電流路徑連接於該第一位元線與該第一驗證元件之間。
  8. 如請求項7所述之非揮發性記憶體，其中該參考電流路徑包括一第一開關電晶體；該記憶胞電流路徑包括一第二開關電晶體；該第一開關電晶體的一第一源/汲極端連接至該電流供應電路，該第一開關電晶體的一第二源/汲極端連接至該第一驗證元件，該第一開關電晶體的一閘極端接收該參考電流致能信號；以及，該第二開關電晶體的一第一源/汲極端連接至該第一位元線，該第二開關電晶體的一第二源/汲極端連接至該第一驗證元件，該第二開關電晶體的一閘極端接收該記憶胞電流致能信號。
  9. 如請求項7所述之非揮發性記憶體，更包括一電壓箝位電路連接至該電流供應電路與該路徑選擇電路，該電壓箝位電路提供一箝位電壓至該路徑選擇電路，用以將該第一路徑選擇器的該參考電流路徑與該記憶胞電流路徑固定在一偏壓電壓。
  10. 如請求項9所述之非揮發性記憶體，其中該參考電流路徑包括一第一開關電晶體與一第一控制電晶體；該記憶胞電流路徑包括一第二開關電晶體與一第二控制電晶體；該電壓箝位電路包括一運算放大器、一第三開關電晶體與一第三控制電晶體；該運算放大器的一第一輸入端接收該偏壓電壓，該運算放大器的一第二輸入端連接至該第三控制電晶體的一第一源/汲極端，該運算放大器的一輸出端產生該箝位電壓；該第三控制電晶體的該第一源/汲極端連接至該電流供應電路，該第三控制電晶體的一閘極端連接至該運算放大器的該輸出端；該第三開關電晶體的一第一源/汲極端連接至該第三控制電晶體的一第二源/汲極端，該第三開關電晶體的一第二源/汲極端連接至一電源電壓，該第三開關電晶體的一閘極端接收一箝位致能信號；該第一控制電晶體的該第一源/汲極端連接至該電流供應電路，該第一控制電晶體的一閘極端連接至該運算放大 器的該輸出端；該第一開關電晶體的一第一源/汲極端連接至該第一控制電晶體的一第二源/汲極端，該第一開關電晶體的一第二源/汲極端連接至該第一驗證元件，該第一開關電晶體的一閘極端接收該參考電流致能信號；以及，該第二控制電晶體的一第一源/汲極端連接至該第一位元線，該第二控制電晶體的一閘極端連接至該運算放大器的該輸出端；該第二開關電晶體的一第一源/汲極端連接至該第二控制電晶體的一第二源/汲極端，該第二開關電晶體的一第二源/汲極端連接至該第一驗證元件，該第二開關電晶體的一閘極端接收該記憶胞電流致能信號。
  11. 如請求項9所述之非揮發性記憶體，其中該參考電流路徑包括一第一開關電晶體與一第一控制電晶體；該記憶胞電流路徑包括一第二開關電晶體與該第一控制電晶體；該電壓箝位電路包括一運算放大器、一第三開關電晶體與一第二控制電晶體；該運算放大器的一第一輸入端接收該偏壓電壓，該運算放大器的一第二輸入端連接至該第二控制電晶體的一第一源/汲極端，該運算放大器的一輸出端產生該箝位電壓；該第三開關電晶體的一第一源/汲極端連接至該電流供應電路，該第三開關電晶體的一閘極端接收一箝位致能信號；該第二控制電晶體的該第一源/汲極端連接至該第三開關電晶體的一第二源/汲極端，該第二控制電晶體的一第二源/汲極端連接至一電源電壓，該第二控制電晶體的一閘極端連接至該運算放大器的該輸出端；該第一開關電晶體的一第一源/汲極端連接至該電流供應電路，該第一開關電晶體的一閘極端接收該參考電流致能信號，該第一控制電晶體的一第一源/汲極端連接至該第一開關電晶體的一第二源/汲極端，該第一控制電晶體的一第二源/汲極端連接至該第一驗證元件，該第一控制電晶體的一閘極端連接至該運算放大器的該輸出端；以及，該第二 開關電晶體的一第一源/汲極端連接至該第一位元線，該第二開關電晶體的一閘極端接收該記憶胞電流致能信號，該第二開關電晶體的一第二源/汲極端連接至該第一控制電晶體的該第一源/汲極端。
  12. 如請求項7所述之非揮發性記憶體，其中該第一驗證元件包括：一運算放大器，具有一第一輸入端連接至該第一路徑選擇器，一輸出端產生一第一驗證信號；一第一開關，具有一第一端連接至該運算放大器的該第一輸入端，一第二端連接至一接地端，以及一控制端接收一放電致能信號；一第二開關，具有一第一端連接至該運算放大器的該輸出端，一第二端連接至該運算放大器的一第二輸入端，以及一控制端接收一閉迴路致能信號；一第一電容器，具有一第一端連接至該運算放大器的該第一輸入端，一第二端連接至該接地端；以及一第二電容器，具有一第一端連接至該運算放大器的該第二輸入端，一第二端連接至該接地端。
  13. 如請求項12所述之非揮發性記憶體，其中於該驗證動作的一參考電流取樣相位時，該第M參考電流充電該第一電容器至一第一參考電壓，該閉迴路致能信號動作，使得該運算放大器複製該第一參考電壓至該第二電容器；於該驗證動作的一記憶胞電流取樣相位時，一第一記憶胞電流充電該第一電容器至一第一感測電壓；以及，該運算放大器根據該第一參考電壓與該第一感測電壓產生該n個驗證信號中的一第一驗證信號。
  14. 如請求項13所述之非揮發性記憶體，其中於該參考電流取樣相位的一放電區間以及該記憶胞電流取樣相位的一放電區間時，該放電致能信號動作，使得該第一電容器被放電至一接地電壓。
  15. 一種如請求項1所述之非揮發性記憶體的編程控制方法，包括下列步驟：於該記憶胞陣列中決定一選定列，並對該選定列開始一第M編程週期；設定M等於1；(a)該電流供應電路提供n個該第M參考電流至路徑選擇電路；(b)在該選定列的n個記憶胞中，將已經到達一目標儲存狀態的記憶胞抑制編程；(c)在該選定列的n個記憶胞中，將尚未到達該目標儲存狀態的記憶胞進行一第M次編程流程；以及(d)判斷M是否等於X，其中當M不等於X時，將M增加1之後，回到步驟(a)；且當M等於X時，結束該第M編程週期。
  16. 如請求項15所述之編程控制方法，其中進行該第M編程流程更包括下列步驟：(c1)設定一第一數目以及一第一比值，其中該第一數目為正整數，該第一比值大於零且小於等於1；(c2)編程抑制到達該第M儲存狀態的記憶胞；(c3)編程尚未到達該第M儲存狀態的記憶胞，並進行該第一數目的寫入動作；(c4)在編程的記憶胞中，判斷是否出現一個記憶胞的記憶胞電流到達該第一比值乘上該第M參考電流； (c5)於步驟(c4)不成立時，跳至步驟(c3)；(c6)於步驟(c4)成立時，判斷是否該第一數目與該第一比值皆不等於1；(c7)於該第一數目與該第一比值皆不等於1時，降低該第一數目且增加該第一比值，並跳至步驟(c2)；(c8)於該第一數目與該第一比值皆等於1時，判斷被編程記憶胞是否皆到達該第M儲存狀態；(c9)於步驟(c8)不成立時，跳至步驟(c2)；以及(c10)於步驟(c8)成立時，結束該第M編程流程。
  17. 如請求項16所述之編程控制方法，其中該取樣區間除以該驗證區間為該第一比值。
  18. 如請求項16所述之編程控制方法，其中步驟(c7)更包括下列步驟：根據一尋找表的內容來降低該第一數目且增加該第一比值。
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