JP2001504973A - 新規な多状態メモリ - Google Patents

新規な多状態メモリ

Info

Publication number
JP2001504973A
JP2001504973A JP51217399A JP51217399A JP2001504973A JP 2001504973 A JP2001504973 A JP 2001504973A JP 51217399 A JP51217399 A JP 51217399A JP 51217399 A JP51217399 A JP 51217399A JP 2001504973 A JP2001504973 A JP 2001504973A
Authority
JP
Japan
Prior art keywords
memory
cell
read
state
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP51217399A
Other languages
English (en)
Other versions
JP4299371B2 (ja
Inventor
ダニエル シー ガターマン
ユッピン カーウィン フォン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Corp
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=25429549&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2001504973(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by SanDisk Corp filed Critical SanDisk Corp
Publication of JP2001504973A publication Critical patent/JP2001504973A/ja
Application granted granted Critical
Publication of JP4299371B2 publication Critical patent/JP4299371B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】 メモリ状態の振る舞いにおける最大多状態緻密化及びより大きな裕度が、広いダイナミックレンジをカバーする融通性のある自己適合及び自己適応性の検出モードにより達成される。高密度の多状態エンコードの場合、この解決策は、データを再構成及び処理するためのＡ−Ｄ型変換を含むアナログ技術を示す完全アナログ処理と境を接している。本発明の教示によれば、メモリアレーは、高忠実度で読み取られ、実際の最終デジタルデータを与えず、むしろ、アナログ記憶状態を正確に反映する生のデータを与え、この情報がメモリコントローラヘ送られて、実際の最終デジタルデータが分析及び検出される。

Description

【発明の詳細な説明】 新規な多状態メモリ関連出願 本発明は、１９９６年４月２６日に出願された米国特許出願第０８／６３９， １２８号の一部継続出願であり、この出願は、次いで、１９９４年２月２日に出 願された来国特許出願第０８／１９３，７０７号の継続出願であり、そして更に この出願は、現在の米国特許第５，３１３，４２１号である１９９２年１月１４ 日に出願された米国特許出願第０７／８２０，３６４号の継続出願である。発明の分野 本発明は、半導体メモリデバイスに係り、より詳細には、多状態メモリに係る 。先行技術の説明 良く知られたように、半導体メモリセルでは、所望のスレッシュホールド電圧 を有するようにセルをプログラミングすることによりデータが記憶される。簡単 なメモリセルは、２つの状態即ち論理１又は論理０の一方を記憶し、この場合に 、セルは、読み取り条件が確立されたときに各々ターンオンするか又はターンオ ンしないようにプログラムされ、従って、読み取り動作は、メモリセルに論理１ が記憶されたか又は論理０が記憶されたかを決定することができる。もっと精巧 な半導体メモリセルは、２つ以上の複数の論理状態の１つに各々関連した種々の スレッシュホールド電圧をメモリセルに記憶する能力を備えることにより２つ以 上の複数のメモリ状態の１つを記憶することができる。このような多状態メモリ セル及びアレーが、例えば、ドクター・エリアホフ・ハラリの発明に関して発行 された米国特許第５，０４３，９４０号及び第５，４３４，８２５号に説明され ている。 高密度の多状態メモリデバイスの概念を充分活用するために、余裕／弁別オー バーヘッドに対して最小のスレッシュホールド分離でメモリの状態をできるだけ 緻密にパックしなければならない。このオーバーヘッドを指示するファクタは、 ノイズ、ドリフト(特に共通モードとは逆にランダム)、感知速度(ΔＴ＝Ｃ＊Δ Ｖ／Ｉ)、及び安全余裕保護帯域、並びに基準ソース／感知回路の精度及び安 定性である。このオーバーヘッドは、メモリセルの書き込み精度（これも基準ソ ースに対する）に関連したメモリ状態巾に追加されねばならない。書き込み後に 照合動作が行なわれそして照合動作に不合格となるセルが再書き込みされる閉ル ープ書き込みでは、書き込みに更に時間を費やすことにより、基準ソースに対す るメモリセルの相対的な精度を任意に高くすることができる。従って、種々の記 憶感知点をいかに正確に且つ安定して互いに分離できるか、両メモリ状態の安定 特性、及び基準点／エレメントがいかに確立されるかによって、状態パッキング が更に指示される。発明の要旨 メモリ状態の振る舞いにおける最大の多状態緻密度及び大きな裕度は、広いダ イナミックレンジをカバーする柔軟性のある自己適合及び自己適応性の検出モー ドによって達成される。高密度の多状態エンコード動作の場合に、この解決策は 、データを再構成及び処理するためのＡ−Ｄ型変換を含むアナログ技術を指示す る完全アナログ処理と境を接している。本発明の技術によれば、メモリアレーが 高い忠実度で読み取られるが、これは、実際の最終的なデジタルデータを与える のではなく、アナログ記憶状態を正確に反映する生のデータを与え、この情報が メモリコントローラに送られて、実際の最終的デジタルデータの分析及び検出が 行なわれる。 本発明の１つの目標は、データ及びデータの「質」(即ち余裕(margins))の両 方を感知し、確立することのできる自己適合、適応性及び追跡能力を与えること である。本発明のある実施形態によれば、各セクター内に追跡セルが含まれる。 これらの追跡セルは、種々の状態の各々に対して最適な弁別点を確実に確立する ために既知の状態にセットされる。ある実施形態では、これは、状態当たり１つ 程度のセルを用いて行なわれる。しかしながら、最適な弁別点を確立するために 良好な統計値が必須な場合には、このような最適点を統計学的に確立するに充分 なセルの小さな集団が使用される。これらの追跡セルからのデータは、セクター からコントローラに読み込まれるべき第１の情報となり、残りのセクターデータ に対して最適な弁別点が確立される。これらのセルがデータの経過及び消耗に関 して残りのセクターを追跡するようにするために、それらは、その関連セクター に対して使用される同じ論理−物理データ状態変換（回転）書き込みを受ける。 本発明の種々の別の実施形態によれば、エンコードされた状態のアナログ尺度 を与えるに充分な分解能での多状態データの並列な全チャンクＡ／Ｄ変換と、比 較器の感知に対して最適なダイナミックレンジを与えることが主たる機能である マスター基準セル（１つ又は複数）と、セクター内消耗レベリング及び高い耐久 性能力の両方を与える論理−物理データスクランブルと、各状態ごとに１つあり 、各セクターに含まれ、種々の状態に対する最適な比較点を与えると共に、共通 モードシフト（例えばトラップ解除）に適応できるようにするセクター内追跡セ ルグループとを備えた高密度の多状態メモリが教示される。ある実施形態によれ ば、コントローラは、各追跡セルグループの中間点をオンザフライで見出すため にデータ処理「エンジン」を組み込んでいる。又、コントローラは、データ状態 弁別及び余裕度フィルタ点も確立する。セクターデータは、コントローラに通さ れ、エンコードされたメモリ状態及びその質（余裕度）が各物理的ビットごとに 与えられる。もし所望であれば、コントローラは、質情報に基づいて余裕ビット データをクリーンアップ（スクラブ）するためにどんな処理を行なわねばならな いか判断する(例えば、全セクター消去、及び再書き込み・対・選択的書き込み のみを行う)。又、もし所望であれば、本発明は、読み取りスクラブに遭遇する たびに増加される小型のカウンタを各セクターに含む。カウンタが最大許容値に 到達したときに、余裕ビットが再書き込みではなくマップアウトされ、そしてカ ウンタが０にリセットされる。これは、真の「不良」ビットに対するフィルタを 形成する。同様の特徴を逆に適用し、読み取りで使用された同じ回路を逆に動作 して使用して、多状態データをセクターに書き戻し、自己適合データエンコード 動作が与えられる。更に、照合を実行するために２つの別の実施形態が教示され る。即ち状態の範囲を通して順次に走査するための基準階段状電流を使用して、 そのターゲットデータに対応する電流ステップが感知回路に与えられたときに各 セルを条件付で終了し；そしてＮ個の考えられる状態のＮ−１個の基準電流の全 セットを使用して、全てのセルを同時に照合しそして条件付で終了する。ある実 施形態では、二重セルオプションが各セクターに含まれて、繰り返し駆動トラッ プ及びチャンネル消耗に関連したΔＶｔシフトレベルを与え、トラップ解除シフ トが 読み取りのダイナミックレンジを越えるか又は他の潜在的な読み取りエラーを生 じる前にセクターリタイアをトリガーする。これは、ホットカウントをベースと するセクターリタイアに取って代わり、有用な耐久性を著しく高める。 本発明のある実施形態の別の特徴として、２つのソース側注入セルの実施形態 で実現できるセルごとの列指向のステアリングの解決策は、高レベル多状態の性 能を著しく高め、その書き込み及び読み取り速度の両方を改善する。これは、各 セルの特定の状態に必要とされるカスタムステアリング条件を並列に適用するこ とにより達成される。これは、書き込みに必要な個々のプログラミング段階の数 を実質的に減少すると共に、完全な逐次サーチオペレーションを実行する必要な く、読み取りに対する強力な２進サーチ方法を許す。性能改善は、増加されたチ ャンクサイズを通して更に支持され、これは、低電流ソース側の注入機構により 可能となり、これは、４番目ごとのフローティングゲート素子を動作できるよう にし、これにより、チャンクサイズを増加する。図面の簡単な説明 図１ａは、選択されたメモリセルの動的な感知を使用する本発明の１つの実施 形態を示す回路図である。 図１ｂは、図１ａの実施形態におけるメモリセルの状態の感知に関連した電圧 を示すグラフである。 図２は、複数のセルの読み取りに関連したトリップ時間が２進コードに変換さ れる本発明の１つの実施形態を示すブロック図である。 図３は、電流比較器を使用した静的な感知解決策を用いる本発明の別の実施形 態を示す図である。 図４ａは、４レベル多状態エンコードに対する例示的な状態範囲及びカウンタ ／Ａ／Ｄ分解能を示す図である。 図４ｂは、８レベル多状態エンコードに対する例示的な状態範囲及びカウンタ ／Ａ／Ｄ分解能を示す図である。 図５は、本発明による１つの実施形態の動作を示すフローチャートである。 図６は、本発明の１つの実施形態に関連したユーザデータ及びオーバーヘッド データを示すビットマップである。 図７は、図５において追跡セルデータを処理する段階の１つの実施形態を詳細 に示すフローチャートである。 図８は、図３の実施形態に使用するのに適したプログラミング及び照合要素を 示すブロック図である。 図９は、図８に示す本発明による１つの実施形態の動作を示すフローチャート である。 図１０は、図１０ａ及び１０ｂから成るもので、図８の実施形態に使用するの に適した本発明による別の実施形態のフローチャートである。 図１１は、改良された照合処理を行えるようにする本発明の別の実施形態を示 す図である。 図１２は、本発明の二重セルの実施形態を示す図である。 図１３は、本発明のある実施形態に関連して使用するのに適したセルの１つの 実施形態を示す図である。 図１４は、図１３のセル実施形態を用いた本発明のセル読み取り動作の１つの 実施形態を示す図である。 図１５は、図１４の実施形態に基づく本発明の１つの実施形態を示すフローチ ャートである。 図１６は、図１４の実施形態に関連して使用できる本発明の別の実施形態であ って、複数のビットに対して同時に感知が実行される本発明の別の実施形態を示 す図である。 図１７は、読み取り及び多状態プログラミングの両方に対して共通の要素が使 用される本発明の１つの実施形態を示す図である。 図１８は、ある制御要素が複製され、あるセットがプログラミングに使用され 、そして他のセットが読み取り／照合動作に使用されるような本発明の別の実施 形態を示す図である。 図１９は、本発明の教示に従って使用するのに適したアレーの１つの実施形態 を示す図である。 図２０は、本発明に使用するのに適した別のアレーを示す図である。 図２１は、本発明のある実施形態による消去されたセルレベルの分布を示すグ ラフである。好ましい実施形態の詳細な説明 Ａ／Ｄ感知 本発明における第１段階は、メモリ状態の全アナログ値（例えば、実際に記憶 されたフローティングゲート電圧ＶＦＧを反映する実際のセル電流）を収集する ことである。多数の物理的なセル（例えば、２５６個のセルのチャンク）に記憶 されたデータを同時に迅速に感知しそしてデジタル形態に変換するための２つの 別の実施形態について以下に説明する。各セルは、多数の多状態（例えば、４つ 以上の状態）を記憶することができ、そして感知は、広いダイナミックレンジに わたることができる。これらの両実施形態の基礎として、電流駆動能力がその記 憶されたフローティングゲート電荷（電圧）に比例するというメモリセルのアナ ログ特性がある。従って、各メモリ状態は、その電流駆動能力（実際には、余裕 能力を含む狭い電流駆動範囲）によって特徴付けられる。それ故、種々の状態を 感知しそして弁別することは、種々の駆動レベル範囲間を区別することになる。 この区別を達成する２つの実施形態について以下に説明する。 図１ａ及び１ｂを参照して、第１の実施形態を説明する。これは、動的な感知 に関するもので、選択されたメモリセル（例えばセル１０２）のビットライン（ 例えばビットライン１０１）を予め荷電し(例えば２．５Ｖに)、次いで、好まし くは制御された傾斜（例えば５μ秒の立上がり時間）又はステップ状階段（例え ば５μ秒にわたる）を用いて、選択されたセルの行（例えばワードライン１０３ ）をターンオンし、その選択されたセルを通してそれらの電流駆動能力に比例す る割合で各ビットラインを放電できるようにする。ビットラインは、所定電圧（ 例えば１Ｖ）まで放電すると、それに対応する感知増幅器（例えば感知増幅器１ ０４）をフリップし、感知の達成を指示する。感知の開始から感知増幅器をフリ ップするに要する時間は、セル駆動のアナログ尺度であり、時間が長いほど、駆 動力が低い(即ち、セルは、図１ｂに示すように、フローティングゲートに更に 負の電荷をもつように更にプログラムされる)。 テーブル１は、フローティングゲートセルＩ−Ｖデータを用いたシミュレーシ ョンに基づき感知増幅器のトリップ時間・対・セルの電流駆動能力を例示する。テーブル１ ＩＣＥＬＬ(μアンペア) 20 30 40 50 60 70 80 90 100 トリップ時間(μ秒) 5.4 4.9 4.7 4.4 4.2 3.9 3.7 3.5 3.4 テーブル１の例では、ビットライン１０１が５Ｖに予め荷電されそして２．５ Ｖでトリップされ、負荷キャパシタンスは１．２５ｐＦであり、そして制御ゲー トの増加率は１．２５Ｖ／μ秒で、階段状に７Ｖまで傾斜する。障害のために、 メモリセルのドレインを２Ｖ以上に露出することは望ましくない。それ故、１つ の実施形態では、メモリセルのドレインから分離された感知キャパシタ１０５に ５Ｖの子電荷が印加され、ドレインは、低い電圧（例えば１．５Ｖ）に荷電する ことしか許されない。列のセグメント化の状態では、このドレイン電圧の減少は 、１つの実施形態において、サンディスク・コーポレーションに譲渡された米国 特許第５，３１５，５４１号に開示されたように、グローバルビットラインから ローカルビットラインへ転送される電圧を制限するためにセグメント選択トラン ジスタを用いてローカルで行なわれる。 １つの実施形態では、図２に示すように、トリップ時間は、Ａ／Ｄ解決策を用 いて２進コードへ同時に変換される。時間は、クロック２０５を用いて計測され 、クロック２０５は、ここでは一例として８ビットカウンタとして示されたマス ターカウンタ２０４を増加する。このカウンタ２０４は、ライン２０９（この例 では８本のライン）を駆動し、これらのラインは、転送ゲート２０２−１ないし ２０２−Ｎを経てレジスタ２０１−１ないし２０１−Ｎへ各々信号供給し、各セ ルごとに１つのレジスタが感知される(例えば２５６ビットメモリチャンクサイ ズの場合は２５６個の８ビットレジスタ)。感知の開始に、カウンタ２０４は、 ０に初期化され、次いで、レジスタがカウントを反映するようにカウントアップ を開始する。 セル感知の点（即ち感知増幅器のトリップ時間）において、対応する感知増幅 器がフリップし、これは、対応するレジスタをカウンタ２０４から分離し、これ により、そのレジスタに時間（及びその関連２進コード）を凍結する。このよう に、各レジスタは、Ａ／Ｄの分解能に対するメモリセルのアナログ記憶レベルの ２進表示を含む(例えば、８ビットの場合、これは約２５６分の１部、即ち約０ ．４％の分解能を与える)。 充分な分解能及びダイナミックレンジの両方を確保するために、クロック周波 数（即ちサンプリングレート）を適切に選択しなければならない。それがあまり に速過ぎると、最大カウントにヒットする前に考えられる全ての記憶されたメモ リセルデータ値に対して感知増幅器がフリップするに必要な全時間範囲にわたる ことができず、一方、それが遅過ぎると、分解能が悪くなると共に、隣接状態間 を弁別できなくなるおそれが生じる。メモリセルの駆動特性とのある関係を与え るために、１つの実施形態において、クロック２０５の周波数は、適当な駆動レ ベルにセットされたメモリセル（又はメモリセルのグループ）により制御される 。このように、クロック２０５は、プロセス変化及び動作条件（例えば、電圧及 び温度）を追跡し、セルのダイナミックレンジ及びそれに関連したメモリ状態に わたるように最適なクロックレートを設定する。 この実施形態は、比較的簡単で且つ効果的であるが、動的であるという性質に より制限を有する。ワードライン及び／又はビットラインの遅延並びにそれらの 変化に関連した時間的制約は、相対的エラー及び絶対的エラーの両方に貢献する 。例えば、ワードラインのRC時定数が傾斜時間（即ち、ステップ間隔）に対して 長い場合には、著しい時間差が存在し、ワード又はステアリングライン（或いは 選択に対してワードラインとして働き且つ容量性結合に対してステアリングライ ンとして働く単一ライン）に沿ったセルが所与のワードラインステアリング駆動 電圧を経験する。その結果、このようなラインに沿って異なる位置にあるセルが 異なる時間に応答することになる。又、セル駆動電流から比較器のトリップ時間 への変換は、厳密に直線的ではない。というのは、放電率及び特性が、ビットラ インのバイアスレベルと共に変化するセルの駆動レベルに依存するからである( ビットラインの電圧レベルが低下するときに減少する傾向のある状態では、ビッ トラインの放電時間が延びる)。又、ビットラインのキャパシタンスは、接合の ＣＶ特性から生じる著しい電圧依存性をもつことになる。比較器のトリップ時間 のこの非直線性は、最低から最高の荷電メモリ状態へ向かうときの状態及び余裕 の分離において時間的な非直線性を生じる(が、ダイナミックレンジ内に最大 の状態適合を得ると共に、均一な余裕をもつためには、メモリの状態を荷電方向 に均一に離間することが望まれる)。 第２の実施形態は、図３の実施形態に示すように、電流比較器を用いた静的な 感知解決策を使用することによりこれらの制約を取り除く。図２の実施形態の固 定基準電圧Ｖrefは、階段状基準電流（Ｉref）ソース３１０に置き換えられてお り、これは、最小レベルＩminから始まって、クロック３０５の各カウントでΔ Ｉだけ増加する(即ち、ｎ個のクロックパルス後に、Ｉref＝Ｉmin＋ｎ＊ΔＩ)。 所与のメモリセルに対し、基準電流がセル電流をちょうど越えるときに、電流比 較感知増幅器１０４−１ないし１０４−Ｎの関連する１つがフリップし、カウン タ３０４（これは、階段状電流発生器３１０と同期して増加する）の対応カウン トをレジスタの対応する１つへと凍結する。１つの実施形態では、階段状電流ソ ース３１０の倍率（例えば、その最大電流）は、プロセス及び動作条件を追跡し ながら最適なダイナミックレンジを与えるために、フローティングゲートメモリ （例えば強く消去された）の１つ又は集団を用いて確立され、即ち電流ソースの 調整は、電流ソースの調整に関連して専用に使用される１つ以上のフローティン グゲートセルの特性を監視することを含む。 この第２の実施形態は、ビットがより複雑であるが、良好な制御、直線性を与 えると共に、動的な作用に対する感度を最小にし又は排除する。これは、動的な 感知の場合にワードラインの繰り返し制御される傾斜付けの必要性を排除し、タ イミングどり及びそれに関連した制御動作の多くを簡単化することを含む。 感知が完了し、そしてデータが全てのレジスタ３０１−１ないし３０１−Ｎへ 凍結されると、それが例えばシリアルにシフトされて出される。これを行う簡単 な方法は、レジスタ３０１−１ないし３０１−Ｎをシフトレジスタの形態に一緒 に結合することである。上記の例では、各レジスタに記憶されたデータは、各々 、８つのビットを含み、１つのコントローラクロックサイクルでメモリチップか ら（例えば、要求を発しているデバイスヘ送信するために、サンディスク・コー ポレーションに譲渡された米国特許第５，４３０，８５９号に開示されたように 、メモリコントローラへ）全データをシフトして出すためには８ライン巾のバス を必要とし、従って、８個の出力パッド／ピンを必要とする。コントローラへの デ ータレートはあまり重要でないが、パッド／ピンの数を少なく保つことが重要な 場合には、８つのビットを分割し、例えば、２つのコントローラクロックサイク ルで４つのパッドを経て４つのＭＳＢビットを最初にシフトアウトした後に４つ のＬＳＢビットをシフトアウトするか、或いは４つのコントローラクロックサイ クルで２つの出力パッドを経て２ビットのグループを４回シフトアウトすること ができる。 追跡／データスクランブル 上述したように、本発明の１つの目標は、データ及びデータの「質」（即ち余 裕）の両方を感知し、確立することのできる自己適合、適応性及び追跡能力を与 えることである。本発明のある実施形態によれば、サンディスク・コーポレーシ ョンに譲渡された米国特許第５，１７２，３３８号に開示されたように、追跡セ ルが各セクター内に含まれる。これらの追跡セルは、種々の状態の各々について 最適な弁別点を確実に設定するために、既知の状態にセットされる。ある実施形 態では、これは、状態当たり１つ程度のセルを用いて行なわれる。しかしながら 、最適な弁別点を設定するのに良好な統計値が必須な場合には、このような最適 な点を統計学的に設定するに充分なセルの小さな集団が使用される。例えば、１ つの実施形態では、各状態ごとに１０個の物理的なセルが使用され、この場合に 、４状態エンコードでは、全部で４０個の物理的なセルがセクターのオーバーヘ ッド部分の一部分として使用される。 以下に述べるように、これらの追跡セルからのデータは、残りのセクターデー タに対して最適な弁別点を設定するためにセクターからコントローラへ読み込ま れるべき第１の情報となる。しかしながら、これらのセルがデータ経過及び消耗 について残りのセクターを追跡するようにするために、それらが繰り返し消去さ れそして同じ固定された予め指定された状態へと書き込まれる。これは、消耗量 がその状態に固有であって、残りのセクターの消耗／経過を反映しないからであ る。１つの実施形態では、均一性を確保し（即ちセクター内消耗レベリング）そ してこのような消耗を最小に保持することについての消耗の管理が、各々の論理 状態（例えば、論理状態Ｌ０、Ｌ１、Ｌ２及びＬ３）をそれに対応する物理状態 （例えば、物理状態Ｐ０、Ｐ１、Ｐ２及びＰ３）に連続的又は周期的に再指定す る何らかの方法により取り扱われ、その一例がテーブル２に示されている。これ らの物理状態Ｐ０ないしＰ３は、各メモリセルの特定の導通レベルに対応し、例 えば、Ｐ０は最も高い導通状態であり、Ｐ１は次に高い導通状態であり、Ｐ２は その次に高い状態であり、そしてＰ３は最も低い導通状態である。２状態エンコ ードに適用されそして「プログラム／逆プログラム」と称するこの概念の説明が サンディスク・コーポレーションに譲渡された米国特許第５，２７０，９７９号 に開示されている。 状態の再指定及びその後の書き込み（１つの実施形態では各書き込みが後で行 なわれ、そして別の実施形態では特定回数の書き込みが先に行なわれる）は、例 えば、回転により又はランダム数をベースとして行なわれる。これは、多数のサ イクルにわたる平均で、考えられる全電荷の約半分しかセルヘ搬送されず、そし て各セルの消耗がそのセクター内の他の全てのセルと実質的に同一であることを 保証する。論理状態と物理状態との間のランダム数指定を使用する実施形態は、 論理−物理データ再指定アルゴリズムと可変ユーザデータとの間の同期の可能性 を排除し、このような消耗レベリングを克服するという利点を有する。 テーブル２ 論理状態 物理状態指定 ＃１ ＃２ ＃３ ＃４ Ｌ０ Ｐ０ Ｐ３ Ｐ２ Ｐ１ Ｌ１ Ｐ１ Ｐ０ Ｐ３ Ｐ２ Ｌ２ Ｐ２ Ｐ１ Ｐ０ Ｐ３ Ｌ３ Ｐ３ Ｐ２ Ｐ１ Ｐ０ 所与の各論理状態に対する全ての追跡セルは、同じ物理状態に再指定され、例 えば、論理状態Ｌ１を記憶する役割が指定された１つの追跡グループの１０個の セルは、全て、スクランブルアルゴリズムで指令される特定の書き込みサイクル に対し、Ｐ０、Ｐ１、Ｐ２又はＰ３のいずれかにセットされる。追跡セルが残り のセクターと同じスクランブル動作を経るとすれば、それらは、そのセクターの 消耗を反映するだけでなく、物理状態から論理状態へ変換して戻すための変換手 段も形成する。各追跡グループには、予め指定された一定の論理状態の責任が与 えられるので、コントローラが種々の追跡セルグループ（例えば、各々１０個の セルの４つのグループ）を暗号解読するときには、そのセクターに対する変換も 同時に確立する。 分解能要求 分解能が高いほど、感知時間が長くなり(Ａ／Ｄにおけるステップが多くなり) 、より大きなレジスタに、より大きなダイエリアが関連することになり、コント ローラへのデータの搬出に関連したコストが高くなり(より大きな並列性がより 多くのパッドを指示し、ひいては、エリアペナルティとなるか、又は同じ数のパ ッドでは、全てのデータをシフトアウトするのにより長い時間がかかり、ひいて は、性能ペナルティとなり)、そしてコントローラでのデータの処理に関連した コストが多くなる。分解能が不充分であると、共通モード集団余裕シフトにおい て鮮明度が制限され(トラップ／トラップ解除作用のために)、比較点の設定に大 きなエラーを招くことになる。この大きなエラーを多状態見積に含ませて、状態 と状態との間に大きな分離を強制的にとらせ、その結果、状態を少なくし、即ち 多状態の拡張性を低くしなければならない。 適度な目標分解能は、状態と状態との分離の約３％に等しいＡ／Ｄ分解能であ る。これは、１つの集団内の充分に小さいセル電流シフトへの鮮明度を与えて、 意味のある修正を行える（即ち不充分な分解能による集団内のテールビットから の余裕欠陥を回避する）ようにし、そして設定及び測定状態に関連した種々のノ イズ及びエラー項に対して無意味となるような高い分解能を課すものではない。 状態範囲及びカウンタ／Ａ／Ｄ分解能の特定例が、４レベル及び８レベルの多 状態エンコードについて各々図４ａ及び４ｂに示されている。読み取り用として 図４ａ及び４ｂに使用されるセル電流／フローティングゲート電圧の関係は、今 日利用できる０．５ミクロンベースのフラッシュ半導体製造技術を用いて本発明 の教示により構成されたセル特性をあらわすもので、これは、例えば、４．２５ Ｖにゼロ電流切片（投影スレッシュホールド）をもつ約２０μアンペア／ボルト のＩ／Ｖ傾斜を有している。 ここに示す例では、４状態セルに対する状態−状態分離が３０μアンペアであ り、Ａ／Ｄ分解能が１μアンペアであり、そしてカバーされるダイナミックレン ジが０ないし１２８μアンペアである。これは、状態−状態分離の約１／３０の 分解能（３．３％）を与える。所与の中間状態に書き込まれるセルの集団は、分 解能の１０ステップにわたる１０μアンペアのウインドウに拘束される。それ故 、１Ａ／Ｄステップビットは、書きこまれた集団分布の１０％分解能を与え、そ して時間に伴うその大きさの共通モードシフトは、１０％の分解能ステップで修 正することができる。それ故、４状態の場合には、７ビットＡ／Ｄが適当である 。 図４ｂの８状態に例でも状況は同様であるが、状態−状態分離は１５μアンペ アであり、Ａ／Ｄ分解能は０．５μアンペアであって、同じ０ないし１２８μア ンペアのダイナミックレンジをカバーする。これは、８ビットＡ／Ｄが適当であ るところの同じ割合の集団分解能を与える。 適応性多状態弁別 各セクター読み取り動作に対するデータの流れ及びコントローラによる処理に ついて以下に説明する。高速度をサポートするために、１つの実施形態では、こ の動作がハードウェア及び／又はファームウェアで行なわれる。説明上、４状態 エンコードの例であって、７ビットの感知分解能（ステップ当たり約１μアンペ アで１２８ステップを与える）をもちそして４つの状態の各々に対して１０個の 追跡セルをもつ例を使用する。図４ａは、分解能の各ビットが約１μアンペアに 対応するような４状態エンコード動作を示す(従って、約１００μアンペアの全 範囲)。図４ａに示す実施形態では、４つの状態、即ち物理的状態Ｐ０、Ｐ１、 Ｐ２及びＰ３が示されている。状態Ｐ０は、読み取り条件のもとで９０μアンペ ア以上のセル電流をもつようにセルを設定することにより（例えば、セルをその 値に消去することにより）確立される。読み取り時には、セル電流が８５μアン ペア以上になったときに状態Ｐ０が検出され、従って、書き込みよりも読み取り に対して若干緩い裕度が許される。図４ａには、状態Ｐ１、Ｐ２及びＰ３に対す るプログラミングレベルも、これら状態に各々に対して緩い読み取り電流レベル として示されている。各状態間には適当な保護帯域が配置され、例えば、７５μ アンペアと８５μアンペアとの間の読み取り中のセル電流は、隣接状態Ｐ０及び Ｐ１のいずれに関連させるか非常に曖昧である。 図５のフローチャート及び図６を参照してこの実施形態の動作を説明する。先 ず、基準追跡セルのデータは、各セルごとに１つの８ビットセット（即ち１バイ ト）でコントローラへシフトされる。このデータは、次いで、図７のフローチャ ートに詳細に示すように、テーブル２に示す論理状態Ｌ０に指定された第１追跡 セルグループから始めて処理される。これらビットの機能は、追跡セルの集団の 中心がＬ０状態のどこに配置されるかを最初に確立することにより、Ｌ０状態に 対する最適な比較点を確立することである。これは、１０個のＬ０セルの各次々 のデータを連続的に加算して、これら１０個のセルのデータの累積値を与えるこ とにより、状態集団当たり１０個のセルに対して実行することができる。高いか 低いかに関わりなく分離された不良セルからのエラーの機会を最小にするために 、最大及び最小レジスタを同時に維持することが望ましい。これは、データの各 次々の断片を既に比較された比較器データと比較し、そして各比較動作において 、高い（低い）方を最大（最小）比較器へ記憶することにより行なわれる。１０ 個の全てのセルからのデータがシフトインされると、それが処理され、例えば、 最大及び最小を和から減算しそしてその結果を８で除算し(即ち、３回右へシフ トし)、Ｌ０指定追跡セルの平均記憶レベルを与えることにより、フィルタ点を 確立する。最も近い数値への丸めは、１つの実施形態では、右へ３回シフトする が、シフトされた第３ビットを一時的に記憶し、そしてそのビットをシフトされ た値と加算することにより、達成される。次いで、これは、Ｌ１、Ｌ２及びＬ３ の追跡セル集団に対して繰り返され、その点において、システムは、各状態に対 する物理−論理変換を決定する。１つの実施形態において、この変換は、Ｌ０、 Ｌ１、Ｌ２及びＬ３状態を下降する順に順序付けし、そしてそれをテーブル２に 示す対応する物理状態指定とマッチングさせることにより行なわれる。例えば、 Ｌ０が物理状態Ｐ０に対応する場合には、それが４つの状態の最も高い値を有し 、Ｌ０が物理状態Ｐ１に対応する場合には、それが次に高い値を有し、等々とな り、状態Ｌ１、Ｌ２及びＬ３についても同様である。順序付けの後に、順序がＬ ０、Ｌ１、Ｌ２、Ｌ３ある場合には、テーブル２の状態指定＃１が使用される。 一方、順序がＬ１、Ｌ２、Ｌ３、Ｌ０である場合には、テーブル２の指定＃２が 使用され、等々となる。この実施形態では、４つの物理レベルＰ０、Ｐ１、Ｐ２ 及びＰ３間 の最適な弁別点は、Ｐ０とＰ１との間、Ｐ１とＰ２との間、そしてＰ２とＰ３と の問の中間点を計算することにより確立される。Ｐ０及びＰ１、Ｐ１及びＰ２等 々の加算の後まで個々の１０セルグループに対する８での除算を延期することに よって若干良好な精度が達成され、その点において、Ｐ０とＰ１を加算して１６ で除算する（丸めのための構成で右へ４つシフトする）ことによりＰ０及びＰ１ の平均が得られ、そしてＰ１及びＰ２、Ｐ２及びＰ３についても同様に行い、こ れにより、３つの比較値Ｃ１、Ｃ２、Ｃ３を各々確立し、これらは、図４ａにお いて、状態Ｐ０、Ｐ１、Ｐ２及びＰ３間の電流点８０、５０及び２０として示さ れている。 これは、次いで、ここでシフトインされる残りのセクターのデータに対する最 適な比較点即ちフィルタ点を与える。データが通過するときには、これらの比較 点にセットされた１組の比較器を経てシフトされ(図５及び７のフローチャート を参照して以下に述べるように)、それらの状態、即ちＣ１より高い(状態Ｐ０と する)、Ｃ１とＣ２との間(状態Ｐ１とする)、Ｃ２とＣ３との間(状態Ｐ２とする )、又はＣ３より低い（状態Ｐ３とする）を確立する。これらは、次いで、上記 のように、使用される特定の論理−物理指定に基づき、それに対応する論理状態 に変換される。１つの実施形態においては、比較器にロードされる比較点Ｃ１、 Ｃ２及びＣ３は、追跡セルを経てセクター自体により確立された適応性のもので ある。このように、感知動作は、セクター内のセルの集団の特性、それらの動作 電圧及び温度状態、経過及び消耗、並びに例えば、書き込みサイクル中に累積し たゲート酸化物トラップ電荷のトラップ解除により生じる共通モードドリフトを 追跡する。このようなトラップ解除は追跡セルにも存在するので、それらは、ト ラップ解除の程度に関わりなく、感知のための最適な点を確立する。但し、それ らの導通がセル状態感知能力のダイナミックレンジ内に保持され(即ち、種々の 状態間を依然として弁別でき)、そして機構が最小の分散状態の真の共通モード にある場合である。 １つの実施形態では、比較点のこの適応性調整が連続的にリアルタイムで実行 される。別の実施形態では、Ｌ０状態及び他の状態Ｌ１−Ｌ３の最適な比較点が メンテナンス動作の一部分として周期的に確立され、そしてシステム性能への影 響を減少するために、実際のデータが読み取られるときにはリアルタイムではな い。この後者の解決策は、追跡セルデータの処理に関連した繰り返しのオーバー ヘッド時間を排除することにより性能を改善する。１つの実施形態では、これは 、読み取り／余裕チェックの一部分として所定の読み取り間隔ベースで呼び出さ れ、及び／又は読み取り余裕又は欠陥の稀な事象において呼び出される。これは 、追跡セルを経て最適な読み取り基準条件を用いたデータ再書き込みによりデー タを回復するか又は余裕を回復する能力を与える。 １つの実施形態において、セクターは、図６に示すように、ユーザデータ及び オーバーヘッドバイトを含むように分割される。オーバーヘッドバイトは、多状 態メモリにおける各論理状態に対してプログラムされると分かっている１つ以上 のセルの状態を監視するための複数の基準追跡セルを備えている。又、オーバー ヘッドは、もし必要であれば、アドレス情報、ＥＣＣビット、ビット及び／又は セクターマッピング関係情報、並びにセクターへの書き込み回数のようなヘッダ 情報も含む。再び、図５を参照すれば、基準追跡セルの特性に基づいて確立され た比較点を用いて残りのセクターデータが読み取られそして処理されるときには 、データが受け入れられるかどうかについて判断がなされる。もし受け入れられ ない場合には、米国特許第５，６０２，９８７号に開示されたように、総欠陥管 理が呼び出される。一方、データが受け入れられる場合には、データが「クリー ン」であるかどうか、即ちデータ余裕又はＥＣＣ関係の問題がない充分に質の高 いものであるかどうかの判断がなされる。その答えがイエスの場合には、そのデ ータは、それ以上の介在なしにホストへ送られ、逆に、その答えがノー（即ちデ ータがクリーンでない）の場合には、必要なエラー修正即ち「クリーンアップ」 段階が呼び出され、これにより、データがホストに送られるだけでなく、修正さ れたデータがその後の読み取りの際にクリーンであることが保証される。 データの質の評価及び応答 上述したように、本発明から導出される１つの特徴は、データ自体だけではな く、上記の比較点に対する各データ点の「質」即ちその余裕も同時に決定できる ことである。データのビットが正しく読み取られたときでも、比較点にあまりに 接近し過ぎた場合には、それが将来あるときに信頼し得ないものとなり、ノイズ 感度、付加的な余裕シフト、或いは電源又は温度変動から生じる動作条件の変化 のために誤った読みを与えることになり得る。それ故、本発明により達成される 質の測定は、特殊な「余裕のもとでの読み取り(read-under-margin)」オペレー ションを用いて公知技術でもある程度取り扱われた欠陥予見能力を与える。この ような公知の「余裕のもとでの読み取り」オペレーションは、一般に、特殊な条 件又は環境のもとで呼び出されるマルチパス読み取りを伴い、そして必要とされ る余裕差動を確立するために特殊な回路（基準／感知回路又は特殊なセルバイア スオペレーションに対して制御された変化を含む）を必要とする。このような差 動手段の精度又は分解能はしばしば制限され、絶対的に必要とされる以上の大き な余裕を強制する。多状態の場合には、これは、状態当たり広いメモリスレッシ ュホールド電圧ウインドウ、ひいては、状態間の広い電圧分離を指示し、これに より、所与のセルの動的な電圧範囲に対して少数の状態しか使用できず、ひいて は、セル当たりのメモリ記憶密度を低くする。しかしながら、本発明の新規な解 決策では、データの余裕即ち「質」は、各読み取り動作の当然の副産物であり、 それを開始するための特殊なモード又は事象を必要とせず、システムが余裕デー タのいかなる検出にも瞬時に反応できるようにする。本質的に、「予見データ回 復」の能力は、各読み取り動作に自動的に含まれる。しかしながら、このような 余裕処理動作を考慮するのではなく、本発明による非常に稀な事象に対する非常 に稀な動作、即ち高密度の多状態を達成するためになされる妥協は、このような 余裕度の実質的に高いインシデンスを許すことであり、このような余裕度は、標 準的な読み取り動作の一部分としてこの余裕度の尺度を与えることにより管理で きるようになる。 １つの実施形態において、このような余裕度検出を行なう特定の方法は、各々 の比較値Ｃ１、Ｃ２、Ｃ３の周りで、図４ａに示すＣ１＋ｄｅｌ、Ｃ１−ｄｅｌ 、Ｃ２＋ｄｅｌ等の値の付加的な対を「不良余裕フィルタ」及びその関連比較器 （図示せず）として含む。比較点Ｃ１、Ｃ２、Ｃ３と、それに関連した±ｄｅｌ 点との間に入るデータは、余裕としてタグ付けされる(例えば、比較値Ｃ２とＣ ３との間に入る状態Ｐ２が、Ｃ２とＣ２−ｄｅｌｔａとの間又はＣ３＋ｄｅｌｔ ａとＣ３との間にあることが検出された場合には、それが余裕としてタグ付けさ れ る)。従って、４状態データの各断片は、テーブル３に示すように、３ビットの 結果をもつことになり、最初の２ビットＡ及びＢは、実際のデータに対するもの であり、そして第３ビットＱは、その余裕度即ち「質」に対するものである(例 えば、ＯＫの場合は０、そして余裕の場合は１)。 テーブル３ 結果 余裕度問題なし 余裕データ Ａ ０ ０ １ １ ０ ０ 11 Ｂ ０ １ ０ １ ０ １ 01 Ｑ ０ ０ ０ ０ １ １ 11 １つの実施形態では、データの質は、付加的な情報、例えば、感知されたパラ メータ（例えばセル電流）がその状態の集団の中心に対して高過ぎるか又は低過 ぎるかの情報を含む(例えば、状態Ｐ２の場合、Ｃ２−ｄｅｌｔａとＣ２との間 にあることが分かった場合は、高過ぎ、一方、Ｃ３とＣ３＋ｄｅｌｔａとの間に ある場合は、低過ぎる)。これは、余裕度の方向を条件とするクリーンアップ反 応を許す。例えば、メモリセルの余裕度が、著しく過剰にプログラムされる方向 にシフトされた結果である場合には、動作の進行は、そのデータを全セクターデ ータスクラブ動作の一部分として再消去及びプログラムすることである。一方、 メモリセルの余裕度が、著しく過剰に消去される方向にシフトされるものである 場合には、メモリセルの状態に対する適切な余裕の回復が、必要な余裕即ち「質 」を再度得るようにその１つのメモリセルのみを若干プログラミングすることに より達成される。後者の例は、トラップされたチャンネル電子（セル又はセルの グループへの多数回の書き込みの後に累積し得る）を弛緩する場合であり、これ は、より過剰にプログラムされた状態又はあまり過剰にプログラムされない状態 からセル余裕をドリフトさせる。このような場合に、セルの状態余裕を再度得る ために何らかのプログラミングオペレーションを追加すれば充分であり、プログ ラミングの前のセクターの消去は必要とされない。 １つの実施形態では、読み取りスクラブに関連した修正動作が行なわれるたび にその機能が増加されるべきセクターヘッダーの一部分として各セクター内にカ ウントが記憶される。このカウントが最大許容レベルＣＭＡＸに到達すると、呼 び出された修正動作は、余裕／欠陥ビットをマップアウトすることであり、一方 、このＣＭＡＸ値に到達する前には、このようなマッピングを伴わずにデータが 再書き込みされる。この実施形態は、不快な余裕度が過剰なビット及びセクター マッピングを生じるのを回避する一方、マップアウトされるべき真の不良ビット をフィルタ除去することにより、全セクターがサービスからリタイアする前にセ クターをより長く保持する。あるセクターに対してＣＭＡＸカウントに到達しそ して欠陥余裕ビットがマップアウトされると、カウンタはゼロにリセットされ、 そして手順が繰り返される。 多状態書き込み 図８の回路図及びそれに関連した図９のフローチャートを参照して、多状態デ ータの書き込みを以下に説明する。図８を参照すれば、破線内に配置された要素 は、各セクターごとに複製される要素を示す。データ無条件セクター消去に続い て、データは、チャンクごとにそのセクターに書き込まれる。第１のチャンクで 始めて、第１の中間状態、即ち状態Ｐ１が、プログラムされた状態に入れられ、 これは、短い低電圧ＶＣＧパルス（例えば、２Ｖの制御ゲートバイアスにおいて 約４μ秒）を用いて開始され、その後、状態Ｐ１に適したレベルにセットされた 基準電流に対して照合読み取りが行なわれる。このプログラミングを受け取るた めのターゲットとされるが充分にプログラムされた状態にあるチャンク内のビッ トに対し、内部回路は、これらビットのそれ以上のプログラミングを封鎖し、一 方、まだ充分プログラムされていないターゲットセルは、次のプログラミングパ ルスを受け、これは、第１のパルスと同じ巾であるが、増分的に高いＶＣＧ（例 えば、２００ｍＶ高い）を有し、その後、再び照合が行なわれる。増分的に高い ＶＣＧでプログラミングし、その後、照合を行うこの手順は、チャンク内のター ゲットとする全ての状態Ｐ１セルが照合されるまで、又は最大のＶＣＧに到達す る（この場合は、欠陥管理が呼び出される）まで続けられる。次いで、次の中間 状態、即ち状態Ｐ２が、第１の中間状態Ｐ１と同様に書き込まれるが、その状態 に関連した基準電流設定を使用しそしてその状態を最短の時間内に確実にプログ ラミングするに適したＶＣＧレベルで始めて書き込まれる。この手順は、各状態 に対し、チャンクの全ての状態がプログラムされて照合されるまで繰り返され、 そして残りのチャンクに対しチャンクごとに全プロセスが繰り返される。 図１０のフローチャートに示す別の実施形態は、速度の増加を与える。この実 施形態では、ビットのチャンク内の全ての状態が単一のＶＣＧ階段状進行におい て次のように同時にプログラムされる。チャンクに書き込まれるべきデータは、 読み出し動作を厳密に反映するように、対応するレジスタ（例えば、図８のレジ スタ４３）へシフトされ、そしてそれに対応するビットＲＳラッチ４６がセット されて、それに関連するビットラインドライバをイネーブルする。各物理データ 状態Ｐ０、Ｐ１、Ｐ２、Ｐ３には、そのレジスタカウント及びそれに対応する電 流レベルが関連される。各プログラミングパルスの後に、読み取り動作と同様に 階段状の基準電流が呼び出され、マスターカウンタが同時に増加される。各レジ スタに関連する比較回路（転送ゲート４１及びＸＯＲゲート４２で形成された） は、レジスタ４３に記憶された入力データ（即ちカウント）をマスターカウンタ ４４のデータと比較する。一致が生じたときには、照合に対するプログラム封鎖 特徴がイネーブルされる。実際の封鎖は、対応するセルが、その関連基準電流設 定に対して読み取り照合をパスするに充分なほどプログラムされた（即ちその関 連物理状態へとプログラムされた）ときだけ行なわれる。照合が首尾良く終わる と、ＮＡＮＤゲート４５がＲＳラッチ４６をリセットし、それに関連したビット ラインドライバ４７をディスエイブルすると共に、そのセルに対するその後の全 てのプログラミングが残りのセクター書き込み動作に対してディスエイブルされ る結果となる。照合が不合格となった場合には、セルが次のＶＣＧ増加プログラ ミングパルスを受け取り、その後、再び走査電流ソース／マスターカウンタ照合 手順が行なわれる。 状態を完全なアナログ精度で分析するために全階段状電流の使用を必要とした 読み取りとは異なり、書き込み／照合オペレーションは、１組のメモリ状態に特 有の、例えば、予め定められた状態Ｐ１、Ｐ２、Ｐ３に特有の基準電流設定及び それに関連したカウントの使用を必要とするだけである(消去状態であるＰ０は 、最初から除外され、プログラミングされることが禁止される)。これは、図４ ａ の読み取り動作に対して例示された１２８の設定に代わって(１２８の設定は、 質の決定を行えるようにする)、４状態の場合に３つの設定をもたせることによ り、照合プロセスをスピードアップする助けとなる。それ故、図１０の例に示す ように、各照合は、３ステップの階段状オペレーションより成り、第１のステッ プは、物理状態Ｐ１に関連した第１の基準電流レベルを設定し（例えば、そのレ ベルまで迅速に増加し）(これは、マスターカウンタをそれに対応するカウント 値に同時に設定する（例えば、その値までカウントする）ことを含む)、読み取 り／感知オペレーションを実行し、そしてレジスタ値がマスターカウンタの値に 一致すると共に、プログラムされた（対応する基準電流設定に対して）として読 み取られるセルをそれ以上プログラミングしないようにロックすることを含む。 ３ステップオペレーションのその後の各ステップは、次のデータ電流レベルを設 定し(例えば、そのレベルまで迅速にカウントアップし)、そして第１ステップと 同様に、それに対応して基準電流設定を行い、読み取り／感知オペレーションを 繰り返し、３つの全てのステップを完了させる。 ８ビットが完全に一致する必要がなく、充分な数のＭＳＢ（最上位ビット又は 最高電流重みビット）が一致するだけでよいことに注意されたい。これは、許さ れた状態及びそれに対応するセル電流ターゲットがＡ／Ｄの分解能よりも著しく 少ないときにほぼ適用できる。この場合に、ＭＳＢビットが種々の状態の各々を 独特に区別する限り(例えば、４つの状態に対して最低２つのＭＳＢビットがあ りそして１６の状態に対して４つのＭＳＢビットがある)、排他的ＯＲに対して それらのＭＳＢビットが必要とされるだけである。これは、排他的ＯＲに関連し たあるエリアを節約するが、各状態に対する電流指定の融通性をある程度制限す る。 このプログラム／３ステップ照合プロセスは、上記のように、チャンク内の全 てのセルが照合されるか、又は最大ＶＣＧレベルの到達するまで、各次々のプロ グラムステップでＶＣＧを増加して繰り返される。次いで、この全体的な動作が セクターの残りの全てのチャンクに対して繰り返され、その点で、セクターの多 状態データ書き込みが完了となる。 この新規な解決策の著しい効果は、分解能の改善に必要とされる以外の書き込 み性能（例えば、プログラミングレートを低速化するためのより大きな及びより 小さなＶＣＧステップ、又は低いドレインプログラミング電圧ＶＰＤ）に実質的 に影響せず且つ付加的な状態の各々を感知／照合するに必要な付加的な時間を伴 わずに、多数の多状態（例えば１６）まで拡張できることある。後者のオペレー ションである読み取りオペレーションは、プログラミングより著しく高速となる 傾向があり、それ故、書き込み性能に実質的に影響を及ぼしてはならない。 照合プロセスをスピードアップする別の実施形態が図１１に示されている。単 一の調整可能な基準電流ソースに代わって多数の電流ソース（又はマスター電流 ソースの並列なタップ点）が使用される。１つの実施形態では、完全な消去状態 に対し電流点が必要とされないので、状態の数をｎとすれば、電流ソースの数は （ｎ−１）である。チャンク内の各セルに対しサイズＫのデータ入力レジスタが 使用される。但し、２＾Ｋ＝ｎである。書き込みの始めにコントローラによりデ ータレジスタに書き込まれる情報は、特定の状態に基づき、照合中にｎ−１個の 電流レベルの１つを選択するのに使用される。照合の際には、チャンクの全ての セルが、もし首尾良く行えれば、セルごとに、それ以上のプログラミングを封鎖 して、単一の照合オペレーションにおいて対応する特定の基準ターゲットと同時 に比較される。これは、上記実施形態の場合のマルチステップシリアルオペレー ションに対して、１つのパラレルオペレーションで全照合が完了し得るようにし 、照合速度を実質的に改善する。多数の電流ソース、カウント及びそれに関連し た選択回路をチャンクの各ビット内に必要とすることは、コストがかかる。マル チステップ実施形態の場合のように、データ入力レジスタの必要性は、既存の読 み出しレジスタの一部分（例えばＭＳＢ部分）によって満足することができる。 図８の実施形態に使用された排他的ＯＲは、ここでは、適当な電流ソースを選択 するための単純なデコード動作に置き換えられる。 二重セル弛緩アラーム 本発明の適応性多状態弁別感知の付加的な特徴は、末端の状態に対する境界、 即ち最も高い状態（例えば、物理状態Ｐ０）に対する上限境界及び最も低い状態 に対する下限境界を設定できることである(この最も低い状態がまだカットオフ でないと仮定すれば)。末端の状態（例えば、追跡セルのサブセット内に反映さ れる）がこれらの境界を横切るときには、データが、使用可能なダイナミックレ ンジに対し安全検出範囲から外れたと考えられ、セクターデータをリフレッシュ （再書き込み）するか、或いはセクターをマップアウトして予備セクターに置き 換えることが必要である。しかしながら、これは、セクター当たりに経験する書 き込みオペレーションの数の累積カウント（「ホットカウント」と称する）を維持 する必要性を排除するものではない。というのは、書き込み時において、書き込 まれたときにこのような過剰なシフトが生じるという警報がないからである。こ のような警報は、「ホットカウントセーリング(ceihng)」、即ち許容累積セル消耗 量に対する上限境界を設定し、過剰なトラップ電荷と、弛緩と称するその後のト ラップ解除による関連余裕ロスとのおそれを前もって警報するという機能である 。このような弛緩が臨界値を越えた場合には、それによりセクター内において通 常は低導通レベルから高導通レベルまで生じる全てのセルの共通モードシフト（ セクター内の全てのセルの消耗を均一に保つために、ある形態のデータ状態回転 が使用されることに注意されたい）が、最も高い２つの状態（完全消去状態及び そのすぐ下の状態）間の弁別を防止するに充分なほど大きくなり、即ちシステム のダイナミックレンジを越えてドリフトする。このような欠陥を回避するために 、このような高いトラップレベルへ繰り返し至るセクタをリタイアさせねばなら ない。 ホットカウントは、このようなトラップの間接的な指示である。というのは、 経験するサイクル数に加えて、累積トラップが、書き込みオペレーションのデュ ーティサイクル、書き込みと書き込みとの間の時間、動作及び非動作温度露出等 の他のファクタ、即ち経過／詳細を感知するからである。セクターをマップアウ トするための基準としてホットカウントが使用される場合には、欠陥が生じない ことを確保するために最悪の場合の条件を仮定しなければならない。しかしなが ら、実際には、このようなメモリを使用するシステムは、実際の使用状態のもと でこのような最悪の場合の経過を経験することは、たとえあっても稀である。そ れ故、累積ホットカウントに基づいてセクターをマップアウトすることは、実際 の用途にとって著しく尚早となることがしばしばある。 別の実施形態は、各セクター内に含まれた「二重セル」トラップゲージを使用 することであり、その機能は、弛緩の役割を果たすチャンネルトラップシフトの 量を直接検出することである。これは、セクター内のセルによって実際に見られ る消耗量の直接的な尺度を与え、これは、累積書き込みサイクル即ちホットカウ ントと、セクター露出の経過との両方を含む。このセルのシフトが臨界値に到達 したときだけ、セクターがリタイアし、この判断を行うのにホットカウント情報 は必要とされない。これは、実際のシステム使用において、ホットカウントを経 て安全に与えられるものよりも相当に高い耐久性能を許す。というのは、累積的 消耗の一般的な指示しか与えることができず(消耗を直接計測できず、露出のみ を計測するので)、それ故、著しい保護帯域を設けねばならない（即ち最悪の場 合の消耗を受け入れるために最小数の書き込みを許す）ホットカウントとは異な り、二重セルの直接的な消耗尺度は、このような耐久性保護帯域の量を最小にで きるからである。 本発明の二重セルの１つの実施形態が図１２に示されており、これは、単一の フローティングゲート６０１及び２つの個別の感知チャンネルを有するセル６０ ０で構成され、一方のチャンネル６０２は、読み取り／書き込みチャンネル（Ｒ ／Ｗ）であり、そして他方のチャンネル６０３は、読み取り専用（ＲＯ）チャン ネルである。セル６００は、例えば、２つの隣接するメモリセルを取り上げそし てそれらのフローティングゲートを一緒に結合することにより、実際のメモリセ ルにマッチングするように設計される。セル６００のプログラミングは、ビット ラインＢＬ２をプログラミング電圧（例えば約７Ｖ）に上昇し、そしてビットラ インＢＬ１を接地する一方、ビットラインＢＬ０をフローティング（又は接地） させることにより、読み取り／書き込みチャンネルを経て実行される。このよう に、ホット電子プログラミングに関連した全てのストレス及びトラップは、読み 取り／書き込みチャンネル６０２に拘束される。読み取り／書き込みチャンネル ６０２のＡ／Ｄ読み取りの後に、読み取り専用チャンネル６０３のＡ／Ｄ読み取 りを使用しそしてその差を見出すと(例えば、減算により)、チャンネルトラップ の尺度（デルタ）が与えられる。セクターの寿命の早期に、低い繰り返し露出の 状態では、このデルタがゼロに近いが、次々に繰り返すと、差が成長し、読み取 り専用チャンネル６０３は、読み取り／書き込みチャンネル６０２に比して高 いＡ／Ｄカウント（見掛け上、より大きく消去された）を与える。 有効な比較のために設定されそして使用される状態は、１つの実施形態では、 セルの最も広い範囲及び平均的な消耗の両方を与える中央の中間状態である。デ ルタが臨界値（例えば、図５ａ及び５ｂの例では２０カウント、これは４及び８ 状態エンコードに対し２０μアンペア及び１０μアンペアのセル電流シフトに各 々対応する）を越えると、セクターは、消耗／弛緩或いは他の潜在的な読み取り 及び信頼性の問題に対してその限界にあり、そしてリタイアされる。 要約すれば、高密度の多状態をサポートするための以上に述べた重要なポイン トは、次の通りである。 １．エンコードされた状態のアナログ尺度を与えるに充分な分解能での多状態 データの並列、全チャンク、Ａ／Ｄ変換。 ２．比較感知のための最適なダイナミックレンジを与えることが主たる機能で あるマスター基準セル(１つ又は複数)。 ３．セクター内消耗レベリング及び約２倍の高い耐久性の両方を与える論理− 物理データスクランブル動作。 ４．各状態ごとに１つづつあり、各セクターに含まれ、種々の状態の最適な比 較点を与えるとともに、共通モードシフト（例えば、弛緩）に適用できるように するセクターない追跡セルグループ。又、これは、データ回転の変換も与える。 ５．データ処理「エンジン」を組み込んだコントロータ。これは、 ａ）各追跡セルグループの中間点をオンザフライで見出し、 ｂ）データ状態弁別及び余裕度フィルタ点を確立し、 ｃ）セクターデータがそれに通されて、各物理ビットに対して、エンコードさ れたメモリ状態及びその質（余裕度）の両方を与え、 ｄ）任意であるが、質の情報に基づいて余裕ビットデータをクリーンアップ( スクラブ)するために、どんな処置をとらねばならないかを判断する(例えば、全 セクター消去と、再書き込み・対・選択的書き込みノミを行う)。 ６．任意であるが、読み取りスクラブに遭遇するたびに増加される小さなカウ ンタを各セクターに含ませる。カウントが許容最大値に到達すると、余裕ビット （１つ又は複数）が、再書き込みされるのではなく、マップアウトされ、そして カウンタが０にリセットされる。これは、真の「不良」ビットに対するフィルタを 形成する。 ７．読み取りに用いたのと同じ回路であるが逆に動作する回路を使用して、多 状態データをセクターへ書き戻すように同じ手段が逆に適用され、自己適合デー タエンコードを与える。更に、照合を実行する２つの別の実施形態が教示される 。 ７ａ．階段状の基準電流を使用して、状態の範囲を順次に走査し、そのターゲ ットデータに対応する電流ステップが感知回路に送られたときに各セルを条件付 で終了する。 ７ｂ．Ｎ個の考えられる状態のＮ−１個の基準電流の全セットを使用して、全 てのセルを同時に照合しそして条件付で終了する。 ８．各セクターに二重セルオプションを含ませて、繰り返し駆動トラップ及び チャンネル消耗に関連したΔＶｔシフトレベルを与え、トラップ解除シフトが読 み取りダイナミックレンジを越えるか又は他の潜在的な読み取りエラーが生じる 前にセクターリタイアをトリガーする。これは、ホットカウントをベースとする セクターリタイアに置き換わるもので、有効な耐久性を著しく増大する。 列指向のステアリングを使用することによる多状態速度の向上 多状態の重要な目標は、書き込み（データプログラミング）及び読み取りの両 方に関して２状態デバイスに競合し得る速度を達成することである。２進エンコ ードデータに比して、多状態の場合に同等の高い性能を維持することが困難な理 由は、多状態エンコードに関連して著しく緊密な余裕が要求される（全メモリウ インドウ見積に限度があるとすれば）と共に、セル当たりの情報内容が、多状態 レベルの直線的に増加する数に対し対数的にしか増加しない（即ち、２nレベル は、ｎビットの情報しか与えない）ことに起因する。従って、余裕と共に、性能 は、多状態のレベル増加に関連した利益の減少を犠牲とする。 図１０を参照して上述した実施形態では、各状態を次々に且つ入念に通過する ことにより書き込み性能が著しく影響され、その進行中には、状態を入念に設定 するために順次の多パルス／チェック方法を必要とするが、多数の実施形態にお いて、上記のように、照合速度を増加することができる。例えば、４状態を実施 するためには、物理状態Ｐ０を消去設定し、７パルス／チェックステップまでの 第１の階段状ＶＣＧが物理状態Ｐ１を設定し、それに続いて６パルス／チェック ステップまでの第２グループが物理状態Ｐ２を設定し、最後のプログラミングス テップで終了して、物理状態Ｐ３を設定し、そして全部で１４のパルスを与えて 、２進書き込みの場合の１パルス／ビットに代わって７パルス／ビットで２ビッ トの情報を書き込む。これを８レベルの多状態に投影すると、パルスの全数が３ ０以上となり、１０パルス／ビット以上へと更に低速化する。 これまでのところ、読み取り性能は、２つの理由で影響を受けいていない。そ の第１は、ｎ−１個の感知増幅器（例えば、４状態の場合に３つの感知増幅器） への多脚セル電流ミラーを使用する同時多状態感知の特徴である。第２は、待ち 時間よりも、実際のセル読み取り時間が流れ読み取りの実施により隠され、電流 データが感知されている間に既に読み取られたデータの大きなチャンク(例えば 、２５６ビット)を同時にシフトアウトするような大量データ記憶に適した流れ 読み取り特徴である。 より積極的に拡張される多状態実施の場合には、上記両方の特徴が不充分なも のとなる。第１の特徴については、静的電流感知の使用が次第に魅力的なもので なくなる。というのは、感知余裕が減少する間に物理的な拡張及びメモリウイン ドウ増加要求に伴いＩＲ降下が増加し、そして高い値の多電流レベルに関連して 消費電力が高くなるためである。多状態を感知する更に魅力的な方法は、電圧余 裕をとることであり、これは、最小のセル電流しか必要としない（例えば、動的 な形式の感知を使用し）が、状態にわたる制御ゲート電圧余裕レベルの範囲を通 してステップすることを指示し(ｎ個の状態の場合、これは、最低ｎ−１ステッ プを意味し)、その一例が上記のアナログ動的感知実施形態で与えられる。しか しながら、これは、流れ読み取り特徴に影響を及ぼす。というのは、ここでは、 種々の余裕レベルを通して実際にステップした後に感知を行うことで消費される 時間が著しく増加するからである。これを大量記憶における高い静止データレー トに対する次々の需要と組合せたときには、流れ読み取りを用いて性能向上を達 成することが益々困難になる。更に、書き込み性能は、内部読み取り速度の制約 により著しく影響を受けることになる。というのは、読み取りは、個々の状態を 確実に設定し（プログラム／照合ループを経て）そして後書き込みセクターデー タチェックを行うときの一体的要素だからである。 従って、上記構成に基づき拡張のために多状態を積極的に使用する場合には、 性能が低下し続ける。上記のアナログ感知実施形態は、高度な並列性をサポート することにより性能を改善する。大きな並列性は、セル状態の数の増加に関連し た性能の低下を遅らせる１つの方法である。しかしながら、実質的な接地アレー （同時にアドレスできるセル間に分離を課する）を、５１２バイトセクターサイ ズ粒度の制約に加えて使用すると、どれほど離れて並列性を維持できるかの限界 が課せられる。 以下に述べる本発明の実施形態は、プログラミング及び読み取りの両方に必要 とされる個々のステップの数を実質的に削減する一方、本発明により教示される アナログ／電圧余裕感知に関連した所望の特徴を保持することにより、上記性能 制約に対する解決策を提供する。 種々の多状態レベル間を区別できる主たる制御エレメントが制御ゲート（又は 同等の用語で「ステアリングゲート」）であるとすると、読み取り及び書き込みの 両方に使用される個々のステップの数を減少するための鍵は、セルごとに、各セ ルの特定のデータ状態要求に関連した制御ゲート電圧値をセルの全グループ（チ ャンク）に同時に適用することである。 行指向のセクターにおいて、制御ゲートは、これが各セルを個々に調整できる ようにするために、行ライン方向に延びることができない。というのは、それが 、同時に動作されるべき全てのセルに共通になるからである。むしろ、列（ビッ トライン）方向に延びることが必要であり、これは、セルごとに個々に調整でき るようにすると共に、関連セルビットラインの感知結果に個々に応答できるよう にする。このようなセルの１つの実施形態の基本的な要素が図１３に示されてい る。制御ゲート７１は、ビットライン７２−１及び７２−２に平行に延びるので 、制御ゲート７１は、選択ライン（これは、ＥＰＲＯＭ及びＦＬＡＳＨメモリの 場合に有効である）として働くことができない。というのは、ビットラインに沿 った独特のセル選択が、選択ラインがビットラインに垂直に延びることを指示す るからである。これは、選択ラインが異なるレイヤに延びるよう強制し、このレ イヤは、１つの実施形態では、ｐｏｌｙ３ラインであり、制御（ステアリング） ゲー トは、ｐｏｌｙ２ラインであり、そしてフローティングゲートは、ｐｏｌｙ１か ら形成される。本発明のこの観点に関連して使用するのに適したセル構造の特定 の実施形態について以下に説明する。 セル読み取りオペレーション 図１３のようなセルは、図１４の実施形態及び図１５のフローチャートに示す ように、Ａ−Ｄ型の２進サーチにおいて制御ゲートを使用して読み取られる。各 感知回路は、感知増幅器（ＳＡ）比較器８１より成り、その一方の入力リードは 、ビットライン８２−２を経てメモリセル９９から入力信号を受け取り、そして 別の入力リードは、基準信号Ｉrefを発生するグローバル基準回路（図示せず） から入力信号を受け取る。比較器８１の出力は、対応するｎビットの「制御ゲー トレジスタエレメント(ＣＧＲＥ)」８３を更新するのに使用され、そのビット数 は、必要な感知分解能により決定される(例えば、６４分の１の分解能が所望さ れる場合には、６ビットレジスタが使用される)。ＣＧＲＥ８３に記憶された値 は、対応する「次のステップのプロセッサ(ＮＳＰ)」８４を経て次の制御ゲート 読み取りＶＣＧ電圧を次々の近似形態で供給するのに使用される。 図１５のフローチャートに示された読み取り動作の流れを以下に説明する。Ｃ ＧＲＥ８３は、６ビットの２進レジスタエレメントであり、制御ゲート（ＮＳＰ ８４を通る）における対応するダイナミックレンジは、１２５ｍＶステップで０ Ｖないし７．８７５Ｖである。読み取りは、ＣＧＲＥにロードされた２進値１０ ００００（Ｎold）でスタートし、４Ｖの中間点ＶＣＧを与える。感知増幅器８ １からの出力は、次の関係式に基づき、条件要素８９を経て、制御ゲートレジス タ８３へフィードバックされる。 Ｎnew＝Ｎold＋Ｏｕｔｐｕｔ＊ＤＮ 但し、（フローチャートの便宜上）Ｏｕｔｐｕｔは、次のように定義される。 Ｉcell≧Ｉrefの場合は、−１そして Ｉcell＜Ｉrefの場合は、＋１である。 そしてＤＮ＝０１００００であり、次のＣＧＲＥ（又はＶＣＧ）を与える。 Ｉcell≧Ｉrefの場合は、０１００００（又は２Ｖ）そして Ｉcell＜Ｉrefの場合は、１１００００(又は６Ｖ)。 このように、セル電流がＩrefより高い場合には、次のＶＣＧが低くなり、セ ル電流を減少する。上記次のＶＣＧと共に、次のＮnew＝Ｎoldであり、そして次 のＤＮ＝ＤＮ／２は、「次のステップのプロセッサ」８４により発生される。こ の２進サーチは、更に５回（全部で６回）続けられ、最後のＣＧＲＥ８３値は、 フローティングゲートメモリ状態のデジタル等価物となる。メモリセルが８レベ ル（３つの論理ビット／セル）の多状態エンコードを使用する場合には、これは 、状態−状態弁別、保護帯域、余裕、等々に対し状態と状態との間に３ビットの 分解能を与える。次いで、データは、上記アナログ感知実施形態で述べたのと同 様に処理することができ、ここでの相違は、迅速な２進サーチ方法（一度に１ス テップの順次サーチではなく）であり、これは、６４分の１の分解能に対し１０ 倍の性能改善をもたらす(全部で約６４個のステップに代わって６個のステップ) 。 １つの実施形態において、感知は、ビットの全チャンクに拡張され(例えば、 チャンク当たり１２８ビット)、各感知回路は、図１６の実施形態に示すように 、それ自身の対応するＳＡ、ＣＧＲＥ及びＮＳＰ要素を含み、各感知回路の動作 は、その対応するメモリセルを条件とする。このように、２進サーチ解決策の長 所は、失われる読み取り性能の大部分を回復するように使用できることである。 例えば、上記例を２状態読み取りと比較すると、２進サーチの各個々のステップ が２状態感知に匹敵する時間を要すると仮定すれば、多状態読み取りで費やされ る全時間は、６つの２進読み取りに等しい。８状態エンコードの場合には、３ビ ットの情報が抽出され、論理ビット当たりの読み取り時間は、２進状態読み取り の２倍だけとなる。余裕情報も同時に使用できるとすれば(上記のように)、これ は、流れ読み取りの実施に合致する優れた読み取り性能レベルを与える。 セルプログラミングオペレーション−プログラミング段階特有 ある実施形態では、読み取りに使用される同じ要素が多状態プログラミングを 加速するのにも適用され、この場合も、図１７の例に示すように、ターゲットと するメモリ状態にセルごとに最適化される。ここでは、ＣＧＲＥＸ８３は、特定 の状態に対する最適な安全出発値（これは、セクター内に記憶された１組の更新 可能なパラメータから得られる）で初期化される。プログラミングの大きさ（例 えば、プログラミングＶｔ）がＶＣＧの増加と共に増加するようなメモリセルで は、この最適な安全出発点は、メモリセルがそのターゲット状態をオーバーシュ ートするように（即ちその許容状態範囲をオーバーシュートするように）甚だし くプログラムすることのない許容ＶＣＧの最大値である。この最適値より低い値 でスタートすることは、安全ではあるが、より多くのプログラミング時間を要す る。というのは、早期のプログラミングパルスは、ターゲット状態に向かって充 分な大きさのプログラミングを与えず、従って、書き込み速度を減少する。１つ の実施形態では、読み取りの場合とは異なるＶＣＧとＣＧＲＥとの関係を使用し て、プログラミングのダイナミックレンジが満足される(例えば、図１７の実施 形態に示すように一定電圧Ｋｐｒｏｇを追加することにより)。各プログラミン グパルスに続いて、照合動作が実行される。上記のセルのクラスにおいて、プロ グラミング余裕の目標が達成されない場合には、ＣＧＲＥ値が、次のプログラミ ングステップに対してＮＳＰ要素１９１を経てＶＣＧの対応する増分的電圧増加 で１だけ増加され、一方、余裕が達成された場合には、その関連ビットラインへ のプログラミング電圧のそれ以上の印加をディスエイブルすると共にＶＣＧの印 加も任意に排除することにより、そのビットに対するそれ以上のプログラミング が封鎖される。 １つの実施形態では、このオペレーションは、チャンク内の全てのビットに対 して同時に実行され、各ビットは、プログラムされるべき対応データを条件とし てその最適なＶＣＧでスタートする。このように、プログラミングは、完全な逐 次の８レベル多状態プログラミング実施形態の場合に最初に指示された３０以上 のプログラミングステップに代わって、多状態のレベルとは比較的独立して(例 えば、この実施形態では、４ないし８又は１６レベルの多状態セルを同等の数の パルスでプログラムできる)、約６ステップで完了される。これは、５倍の書き 込み速度の改善を表わすだけでなく、３ビットがエンコードされるとすれば、こ れは、２進エンコードの２倍に過ぎないビット当たり２パスという有効数のプロ グラミング／照合パスを与える。全書き込みオペレーションの性能は、プログラ ム／照合より高いそしてそれを越える付加的な時間オーバーヘッドを含むので、 プログラム速度のこの小さな差は、実際には、２進エンコード書き込みに比して 全書き込み速度の僅かな減少に換算されるに過ぎない。セルプログラミングオペレーション−照合段階特有 又、セルの照合は、図１７を参照して上述した同じＣＧＲＥ／ＮＳＰエンジン を使用し、ターゲット照合電圧(即ちプログラムされるべきデータに対応する値) をその関連ＣＧＲＥにロードすることにより、状態特有に行うことができる。こ の実施形態では、読み取り２進サーチの流れの間にＶＣＧが変化する読み取りオ ペレーションとは異なり、照合オペレーション中に、状態特有のＶＣＧ照合電圧 が、全プログラム／照合流の間に一定に保持される(即ち、照合のためのＮＳＰ は不変のままである)。このように、チャンク内の全てのセルは、各セルが照合 オペレーションにパスするときに、セルごとに、それ以上のプログラミングが封 鎖されて、同時に照合される。 このデータ条件の高性能照合実施形態は、上述した高性能のデータ条件のプロ グラミング実施形態を補足するもので、多レベル多状態メモリを設定するための 高度に並列な高速の方法を提供する。１つの実施形態において、この能力を良好 に活用するために、図１８に示すように、２つの異なるＣＧＲＥ／ＮＳＰ回路が 使用される。ＣＧＲＥ／ＮＳＰ回路９１は、プログラミングをサポートするのに 使用され、そしてＣＧＲＥ／ＮＳＰ回路９２は、照合に使用され、プログラミン グオペレーションと照合オペレーションとの間を切り換えるときにこれら２つの 回路を制御ゲートにおいて高速度でマルチプレクスすることができる。 個々のセルごとのＶＣＧ電源をこの実施形態の場合のように使用すると、高レ ベルの多状態を高速度でサポートする優れた解決策を提供するが、これら全ての ＶＣＧ電圧を迅速に与えることに関して負担をかけることになる。１つの実施形 態では、全ての考えられる電圧ステップが発生され、電圧供給ラインのバスにお いて同時に使用することができる。この実施形態では、各ＣＧＲＥ値を使用して 、これら供給ラインのどれをその対応する制御ゲートに接続すべきかデコードす る。この実施形態は、管理すべきＶＧＣレベルがあまり多くないときに魅力的な ものとなる。主として、８つの状態を弁別するのに７つの比較点しか必要とされ ない(そして１６個の状態を弁別するのに１５個の比較点しか必要とされない)の で、これはほとんどの場合に適当である。しかしながら、これは、感知点に動的 に同調しそして余裕を決定するための高速度の融通性を制限する。このような完 全な 分析を達成する必要性が非常に稀な場合には(例えば、ＥＣＣがメモリ状態の欠 陥又は余裕度の問題を指示するときには)、このような能力を稀にしか要求しな い（例えば、稀なＥＣＣフラグに基づき）別の混成実施形態が形成される。これ らの稀な発生時に、これらの比較点は、より時間浪費な手順を使用するが、余裕 を完全に分析するように増分的にシフトされる。というのは、ここでは、同時に 使用できる限定された１組の供給レベル（例えば、７ないし１５のレベル）に含 まれない電圧値を供給する必要があるからである。これは、同時に使用できない 新たな電圧レベルを一時的に発生するよう指示し、これは、時間を浪費すると共 に、この特殊な電圧レベルを供給するために、同時並列のチャンクオペレーショ ンを、個々のビット又は小さなビットグループに基づくオペレーションへ潜在的 に分断する。 多数のＶＣＧ電圧の可能性及び／又は全てのＶＣＧ電圧の可能性が要求される 場合には(即ち、全ダイナミックレンジの融通性に対する完全リアルタイム余裕 付け能力)、図１７の実施形態と同様の１つの別の実施形態が、各感知回路ごと にサンプル・ホールド回路を含むように、ＣＧＲＥＸ８３及びＮＳＰ１９１要素 を拡張し、その補数信号は、共通の単一の階段状電圧ソースにより供給される。 各ＮＳＰにより供給される電圧は、それに対応する記憶されたＶＧＲＥ値を条件 とする。このような実施形態では、ドリフトのおそれのあるサンプル・ホールド 回路の動的特性と、全動的電圧範囲を走査／サンプリングするための時間要件が 、プログラミング電圧Ｖｐｇのエラーを発生しないように注意を払わねばならな い。この実施形態の効果は、エリア及び電力のペナルティをあまり被らないこと である。 進行中の動作を条件とし、関連感知増幅器の結果及び及び既に記憶された値( 並びに読み取りの場合は進行中のステップ)に基づいて、ＣＧＲＥデータの各々 を同時に処理することが望ましい。これは、次々の近似に対する操作（基本的に 、感知された結果及び電流反復ステップを条件としてアップ／ダウンカウント機 能を与える）を含む読み取りの場合に最も複雑となる。プログラミング及び照合 については、その要求は簡単であり、各ＣＧＲＥをそれに対応するデータ値に初 期化することに関して主として複雑さが生じ、いったん初期化されると、照合に つ いてはそれ以上何も必要とされず、プログラミングの場合に各次々のプログラミ ング／照合ステップごとに１だけ増加することを必要とするだけである。これら の複雑さにも関わらず、必要な回路エリア及び回路の複雑さは、多数の感知増幅 器を使用する解決策と著しく相違してはならない。公知の解決策は、多数の感知 増幅器を使用する(例えば、８レベルの多状態の場合に７個までの感知増幅器を 必要とする)。この実施形態によれば、多数の感知回路及びそれに関連した電流 ミラー及び基準脚は、ここでは、１つの感知増幅回路、関連デコーダ機能を伴う 若干のレジスタ、サンプル・ホールド回路、並びに若干ののりづけロジックに置 き換えられる。 他の主たる複雑な要素は、チャンク巾のＣＧＲＥレジスタに記憶されたデータ の主本体をシフトアウトして処理するものである。使用される１つの実施形態は 、この点については、上記のアナログ感知実施形態で述べたものと同様である。 セルの実施形態 最初に、メモリセルは、とりわけ、物理的に小さなサイズ及び拡張性に関して 競合し得るものでなければならない。しかしながら、それ以外は、図１３に示す ように行選択可能であるが列スレアリング可能である要素について上述したセル の要件に基づき、選択が制限される。 更に、このようなセル／アレーを最小面積で実現するためには、仮想接地構造 を組み込まねばならず、これは適正なものではない。というのは、従来の１／２ 接点／セルアレーの使用に関連して約５０％の面積が付加されるからである。同 じ方向に延びるビットライン及びステアリングラインの共同の要求は、ビットラ インが物理的にステアリングラインの上に延びしかも周期的にその下に拡散接点 まで下降する状態では、それらが積み重なるのではなく横に並んで延びることを 指示する。これは、当然、アクティブなトランジスタがビットラインから横に変 位された仮想接地アレーにおいて生じるが、従来の接触セルアレーでは、アクテ ィブなトランジスタは、ビットライン接点自体から変位される間に、ビットライ ン導体の真下に横たわる。この理由で、このようなアレーの選択／ステアリング 機能は一般に行指向であり、矛盾が排除される。 上記の全ての要求に合致する１つのメモリセルは、列指向のｐｏｌｙ２ステア リングゲート及び行指向のｐｏｌｙ３選択ゲートを有する仮想接地分割ゲートセ ルである。説明上、これは、セル実施形態１と称する。このようなセルは、ｐｏ ｌｙ３選択トランジスタが強力にターンオンされるか又は絞り下げられるかに基 づいて各々従来のドレイン側プログラミング又はソース側プログラミングのいず れかを用いてプログラムすることができる。消去も行指向であり、ｐｏｌｙ３を 消去ラインとして使用し、従って、行指向のセクターを達成する。そのソース側 プログラミングバージョンがサンディスク・コーポレーションに譲渡された米国 特許第５，３１３，４２１号に開示されている。説明上、このバージョンをセル 実施形態１ａと称する。 別の適当なセルは、上記セル実施形態１ａの二重フローティングゲート形態で あり、これは、サンディスク・コーポレーションに譲渡された１９９６年２月２ ８日出願の米国特許出願第０８／６０７，９５１号に開示されたようなもので、 真のクロスポイントセル（４＊λ2／物理ビット）を形成する。説明上、このバ ージョンは、セル実施形態２と称する。しかしながら、３ゲート構造体の直列特 性（２つのフローティングゲートチャンネルが直列である）により、ソース側プ ログラミングを使用するように制限され、いかに多くの多状態レベルを実現でき るかが更に制限される。しかし、その本来の小さいセルサイズ、自己整列特徴、 ひいては、拡張性により、簡単でしかも若干大きなセル実施形態１ａと同等に魅 力的である。 列ピッチ／セグメント化オプション 互いに平行に延びるビットライン及びステアリングライン（制御ゲート）の両 方を各セル内に設ける要求のために、バス／ピッチ要求の問題を引き起こす。物 理的に最小のセルを得るために、これは、セルの横方向範囲（水平の巾）を最小 特徴ピッチ（即ち約２＊λ）に接近させ、上記２つのラインをそのピッチに強制 的に適合させることを指示する。セルレベルでは、これは問題でない。というの は、ステアリングライン及びビットラインは、横に並んで延びる傾向にあり、そ して更に重要なことに、それらは異なるレイヤ（各々ｐｏｌｙ３及びＢＮ＋）に あって、接近／オーバーレイの制約を排除するからである。しかしながら、ロー カルからグローバルな相互接続レベルへ進むことが挑戦である。 超高密度のフラッシュメモリの場合、長いビットラインの列をメモリセルアレ ーにインターフェイスする１つの方法は、列セグメント化によるものである。こ の解決策は、連続的に（垂直に）延びるメタルラインをグローバルなビットライ ンとして使用し、これらラインは、セグメント選択スイッチングトランジスタを 経てメモリサブアレー即ち「セグメント」（例えば１６セクター）に作用するロー カル拡散部へと周期的に下降する。このように、アレーセグメントは互いに分離 され、漏れ電流及びキャパシタンスの大きな累積的寄生を排除すると共に、列に 関連した欠陥及び反復性障害の閉じ込めを与える。又、これは、使用するセグメ ント選択解決策に基づき、グローバルビットラインのピッチ要求をセル当たり１ つから２セル当たり１つへ緩和する機会を与える(例えば、サンディスク・コー ポレーションに譲渡された米国特許第５，３１５，５４１号)。 ステアリングラインに対し、セルの列当たり１つのステアリングラインを必要 とするセル実施形態１を使用したセル／アレーについて最初に説明する。１つの 可能性は、これを連続的なグローバルラインとし、即ち全メモリアレーを通して 連続的（垂直）に延びるようにすることである。メモリセルのサブアレー部分を 経て延びる場合には、何の障害も生じることなく、既存のピッチ内に容易に適合 する。しかしながら、これらのサブアレーに隣接するセグメント選択部分に交差 するよう試みるときには、障害を引き起こすことがある。この解決策に伴う他の 問題は、関連ＲＣ時定数が大きく（長い抵抗性ラインを荷電及び放電する速度に 影響する）そして反復障害に対するアレーの障害が増加することである。 これらの理由で、ステアリング機能についてもセグメント化が望ましい。従っ て、１セルのピッチでせいぜい１つのメタルラインが延び得るとすれば、グロー バルメタルビットライン及びグローバルステアリングラインの両方をセルの対間 に共用することができる。グローバルメタルビットラインの場合のこのような共 用が上記米国特許第５，３１５，５４１号に開示されている。これは、セグメン ト対当たり４本のデコードラインにより転送ネットワークが駆動され、従って、 各メタルビットラインを２セルのピッチで延ばすことのできる食い違いインター レース型セグメント化構造体を使用する。 ステアリングラインについても同様の共用を得ることができ、その一例が図１ ９に示されている(これは、多数の考えられる構成の１つに過ぎない)。この実施 形態では、転送マトリクスを駆動する４つのステアリング転送ラインがあり、セ グメント内の２つのセル列ごとに１つのグローバルなステアリングラインがある 。セルが選択されたときには、ステアリング転送ネットワークは、対応するロー カルステアリングラインを独特のグローバルステアリングラインに接続する(例 えばＳＤＴＩ４を経て接続されたＳｋ)。各々の選択されたグローバルステアリ ングラインは、次いで、チャンク選択（即ち列又はｙ選択）回路によりＣＧＲＥ 回路に接続される。 現在アクティブでないステアリングラインは、フローティング状態にあるか又 は接地に保持される。接地される場合には、これは、現在動作されていないセル のサブセットに関連したローカルステアリングラインのサブセットを他のＳＤＴ ラインの適当なイネーブル動作により接地に保持する可能性を生じさせる。例え ば、図１９を参照すれば、Ｓｋを選択されたグローバルステアリングラインとし 、そしてＳＤＴＩ４を選択された転送ラインとする。選択された行の非選択セル にステアリング電位を印加することが望ましくない場合には、ＳＤＴＩ３を接地 に保持しなければならない。しかしながら、ＳＤＴＩ１及びＳＤＴＩ２の両方を ターンオンし、選択されたセルの各側の隣接セルがステアリングラインを接地す ることができるようにする。 選択された行の非選択セルが高いステアリング電位を受けることが望ましくな い理由は、主としてプログラミング中に、チャンネルが導通するときに現れる。 しかしながら、ここでは、非選択セルにおけるバイアス状態がソース及びドレイ ンに対して交換され、そして低いソース−ドレイン電位を見ることになり、寄生 的プログラミングが排除される。これが与えられると、別の実施形態において、 セグメント当たり４つのＳＤＴ選択ラインが単一のＳＤＴラインに置き換えられ 、デコードを簡単化すると共に、配置面積を潜在的に減少する(セルピッチが狭 いために、面積の減少は、主として、選択トランジスタ及び垂直相互接続に関連 した指示により決定されるが)。 フローティングローカルステアリングラインをもつ（例えば全ての非選択セグ メントにおいて）場合には、問題が生じる。これらラインのいずれかが高い電位 にドリフトするか又はそのような電位に保たれて、障害を促進することは望まし くない。しかしながら、選択時に完全にカットオフ状態に保たれる適切に設計さ れた転送トランジスタでは、拡散部漏洩がフローティングステアリングプレート を接地（即ち基板電位）に維持する。更に、アクティブに駆動された全てのステ アリングラインが完全に放電されてから、それらが分離されるよう確保すること により、全てのステアリングラインは、実際に選択／駆動されるとき以外、常に 接地に近いものとなるよう確保される。 障害に加えて、非選択セルの制御ゲートの高い電圧は、過剰な隣接セル漏洩を 導入して、適切な多状態設定及び感知に影響を及ぼすおそれを招く。しかしなが ら、これは、上記のセル実施形態１の場合に、電圧感知が使用されるときには、 それらのｐｏｌｙ３選択機能が感知に関連したステアリング機能とは独立したも のとなることにより、問題にならない。これは、選択トランジスタを絞ることが できるようにし(即ち、≦５μアンペアのような最小のターンオンレベルにバイ アスできるようにし)、制御ゲートがフローティングゲートトランジスタのター ンオン（又は余裕）電圧に到達するか又はそれを越えるときに状態決定条件が生 じる。この選択トランジスタ制限電流戦略は、フローティングゲートチャンネル をいかに強く導通できるかとは独立して、寄生的隣接セル漏洩問題が完全に排除 されるように確保する。 この同じ戦略を、図２０に示すように、二重フローティングゲートセル実施形 態２に適用することができる。この実施形態では、２つのフローティングゲート 素子より成りそして４＊λのピッチをとる単位メモリセルに、単一ビットライン 拡散部が関連される(他の隣接ビットライン拡散部は隣接セルに関連される)。そ れ故、グローバルなメタルビットラインは、当然、４＊λ当たり１つのラインに 減少される。又、これは、セグメントトランジスタマトリクスのレイアウトを容 易にし(例えば、１対１のセグメントトランジスタを経てローカルＢＮ＋ネット ワークへ至る非インターレース、完全拘束型セグメント化)、そしてアレーセグ メント当たり１つのセグメント選択ラインしか必要としない。ステアリング転送 マトリクスは、セグメント当たり２本の転送ラインで駆動され、４＊λ当たり１ ラインのピッチでレイアウトされたグローバル（メタル）ステアリングライン に接続される。 転送ラインがイネーブルされたときには、各交互のセルごとに、セル内の両方 の制御ゲートに対し、ステアリング選択トランジスタをターンオンする。選択さ れた各セル内のこれら２つの制御ゲートの各々は、独特のグローバルステアリン グラインにより駆動され、このラインは、上記セル実施形態１の場合と同様に、 セグメント選択及びＣＧＲＥ回路により順次駆動される。又、セル実施形態１の 場合と同様に、フローティングローカルステアリングラインの問題が、同様の分 解能で存在する。 いずれのセル実施形態でも、完全に速度を利用するためには、チャンクサイズ をできるだけ大きくし、並列性を最大にすることが重要である。セル実施形態１ 及び１ａの両方の解決策に固有の低いセル読み取り及びプログラミング電流のた めに、ピーク電力が問題となることはなく、又、隣接セルの漏れも著しいものに はならない。従って、同時に動作することのできるチャンク当たりのフローティ ングゲートの数は、セグメントデコードの制約のみにより制限される。上記のセ グメント化解決策では、これは、両方のセル形態において４番目ごとのフローテ ィングゲートを同時にアドレスして動作できるようにする。 セル実施形態１の場合には、４番目ごとの拡散部がドレイン電位とされ、ドレ インと次に駆動される接地との間には逆Ｄ／Ｓバイアス状態のもとに３つのセル が存在する。第１組のセルが動作を完了すると、隣接する組へと進む。４番目の 繰り返しの後に、全行が完了する。 １つおきのセルが選択される二重フローティングゲート実施形態２の場合には 、バイアス解決策が異なる。２つの隣接する拡散部がドレイン電位へ駆動された 後に、２つの隣接する拡散部が接地へと駆動され、このパターンが何回も繰り返 される。このように、グローバルなＤ／Ｓバイアスが鏡像関係で１つおきの選択 されたセルへと印加され、奇数の選択されたセルのフローティングゲートが偶数 の選択されたセルと対向する。適当なバイアスがグローバルステアリングライン に付与されて、ターゲットとするフローティングゲートの動作を満足する。それ が行なわれると、両グローバルビット／接地ライン並びにターゲット／非ターゲ ットのフローティングゲートステアリングラインに対するバイアス条件が、選択 さ れたセルの他のフローティングゲートに作用するように対応的に交換される。そ れが終了すると、交互の組のセルに対して同様の動作が繰り返され、全行のプロ グラミングを４つのパスで完了する。 この解決策の電力の考え方を与えるために、８状態（セル当たり３ビット）で エンコードされる１５００のフローティングゲート素子の物理的な行において、 一度に３７５の物理的ビット又は１１２５の論理的ビットが動作される。プログ ラミングを完了するのに９個のパルスが必要であると仮定すれば、これは、プロ グラミングパルス当たり１２５の論理ビット即ち約１６バイトというプログラミ ングレートと、読み取りに対して得ることのできる同様の性能利得とを与える。 既存の２状態ベースのフラッシュ製品と比較すれば、これは、プログラミングパ ルス当たり約３２バイトをプログラムし、多状態解決策は潜在的に書き込み速度 において２の係数内に入る。 明細書のこの部分で上述したように、２つのソース側注入セルの実施形態（標 準及び二重フローティングゲート実施形態）で実現可能なセルごとの列指向のス テアリング解決策は、高レベル多状態の性能を著しく増加し、書き込み及び読み 取りの両方の速度を改善する。これは、各セルの特定の状態に対して必要とされ るカスタムステアリング条件を並列に適用することによって達成される。これは 、完全な逐次サーチオペレーションを実行する必要なく、書き込みに必要とされ る個々のプログラミングステップの数を著しく減少し、そして読み取りに対し強 力な２進サーチ方法を許す。ここでは、低電流ソース側注入機構を経て可能にさ れる増加されたチャンクサイズにより性能改善が更に達成され、これは、４番目 ごとのフローティングゲート素子を動作することができ、これにより、チャンク サイズが増加する。アレー及びセグメント化構造の特定例について説明したが、 同様の能力を与える種々様々な別のオプションも考えられる。 上記概念を、セル内に最大密度の多状態即ち「論理的スケール」をサポートす る上記のＡ−Ｄ型の感知解決策を組合せることにより、ギガビット密度世代の製 品に適した低コストの性能的に競合し得る大量記憶メモリを達成する強力な解決 策が提供される。例えば、２状態オペレーションの約５０％の有効なプログラミ ング及び読み取りレートを達成することにより、多状態性能と２状態性能との間 のギャップを実質的に橋絡し、従って、残りのオーバーヘッド（即ち、チャンク の読み取り又はプログラミング／照合ステップに直接関係ない部分）が含まれた ときに、２状態との性能の相違が全ての実際的な目的に対して問題のないものと なる。これを、８ないし１６の多レベル（３ないし４ビット）／セル能力と組合 せると、同等の２進エンコードメモリのメガバイト当たりのコストの一部分（１ ／２ないし１／３）で超高密度の大量記憶装置を競合し得るように実現できるこ とになる。 セル消去オペレーション−消去分布緻密化 上述の独立したビットライン指向のステアリング特徴は、ある実施形態では、 初期の広い消去セル集団分布を大幅に緻密化するように利用される。図１９及び ２０に示すメモリセル／アレー実施形態ををベースとする大量記憶メモリにおい て、セクター又はセクターグループ内の全てのセルは、ｐｏｌｙ２ステアリング 電位に対して充分に高い正のバイアスをｐｏｌｙ３消去電極に印加することによ り同時に消去される。その結果、上記米国特許出願第０８／６０７，９５１号に 開示されたように、ｐｏｌｙ１フローティングゲートからｐｏ１ｙ３消去アノー ドへ電子のトンネルが形成される。 この実施形態の重要な特徴は、合成されたチャンネル／ドレイン成分の容量性 結合である。ステアリング素子に比してフローティングゲートへの結合を比較的 低くし、これにより、消去を含む種々のセルオペレーションに対してあまり影響 を及ぼさないようにすることが望ましい。例えば、消去中のチャンネル電位がｐ ｏｌｙ２と同じ（例えば両方とも接地）である場合には、チャンネルは、消去オ ペレーションにおいてステアリングゲートに僅かな助成しか与えず、若干強い消 去を生じるが、その電位がステアリングゲートより更に正である（例えば、ステ アリングゲートのバイアスが消去中に負に下げられ、例えば約−７Ｖに下げられ 、ｐｏｌｙ３の消去レベルが同じ量だけ下げられ、一方、チャンネル電位が接地 に保持される）場合には、消去に対して若干僅かに貢献するだけとなる。しかし 、ｐｏｌｙ３が消去電位まで上昇すると、セルを消去するように主に貢献するも のは、ステアリング素子及びその電位となる。 ステアリングゲートの電位に対するこの強力な依存性は、列指向のステアリン グ実施形態において各セルに対する消去の程度を個々に制御するための直接的な 手段を形成する。その動作は、次の通りである。消去動作の始めに、全てのステ アリングラインは、それらの消去イネーブル電位（例えば、−７Ｖ）にバイアス され、そして消去されるべき選択された行（一般的にこれは消去のターゲットと なる行のグループの１つの行である）は、セル消去プロセス(フローティングゲ ートの幾つか又は全部から電子の一部分を除去する)を開始するに充分であるが 、その行内のセルを必要な全消去余裕まで消去するには不充分な正の電位（例え ば５Ｖ）へパルス作動される。このパルス作動が完了すると、その行は、消去時 読み取り余裕(read-at-erase-margins)状態へとバイアスされ、そして各セルは 、その余裕まで消去されたかどうか調べるべくチェックされる。このように消去 された（その後の消去パルスの後に生じる）セルに対し、それに対応するステア リングラインは、その後、その消去工程の残りの時間中に全てのその後の消去パ ルスに対し、非消去イネーブル即ち「封鎖」状態（例えば０Ｖ）へバイアスされる 。この特徴は、ビット／ステアリングライン列の各々に関連したラッチをフリッ プすることにより達成できる。１つ以上のセルがまだ充分消去されていない場合 には、消去パルスが好ましくは増分的に高いｐｏｌｙ３電圧で繰り返され(例え ば、０．５Ｖ高いが、別の実施形態では、時間増加が使用される)、その後、再 び、消去時読み取り余裕オペレーションが行なわれる。 このパルス／チェックループは、全てのセルが充分に消去されるまで（或いは 最大電圧、パルス等の他の何らかの状態が生じるまで、そのときには、欠陥管理 オプションが呼び出される）必要に応じて繰り返され、その行に対する消去オペ レーションを終了する。次いで、この手順は、ターゲットとする全ての行／セク ターが消去されるまで、一度に１行づつ、消去のターゲットである他の全ての行 において繰り返される。 このように、セクター又はセクターグループ内の全てのセルは、充分に消去さ れると共に、ターゲットとする緻密消去分布へと拘束される。この能力は、繰り 返し書き込みサイクルのもとでの消耗を減少し、耐久性を高める。これは、消去 後の多状態プログラミングオペレーションをスピードアップする上で特に有用で ある。というのは、ここでは、著しく過剰消去されたセルをその充分に消去され た状態へもっていくのに時間を費やす必要がないからである。 この実施形態の欠点は、消去に相当の時間を費やし、全ての行（又はセクター ）に同時に付与される潜在的に１つの単一消去パルスを、一度に１つの行しか消 去できないために行ごとの一連の消去パルス／チェックオペレーションに置き換 えることである。この解決策は、消去に関連した時間が隠され、書き込み性能へ の影響を排除するときに最も実用的となる。今日、大量記憶システムが消去に関 連した性能ロスを排除する方法は、前もって消去する解決策及びＲＡＭ変換テー ブルによる動的アドレスマッピングを含めて多数の方法が存在する。このような システムでは、書き込みの始めの緻密消去分布が、特に多状態に対して書き込み 性能を顕著に高めることができる。 上記説明は、各ステアリングラインが１つのセルに独特に関連されると仮定し ている。しかしながら、レイアウトピッチの制約により、特にセグメント化され たステアリング構造で実施されるときには、多数のセルが１つのグローバルなス テアリング信号を共用し、その例が図１９及び２０に示されており、ここでは、 各対のセルがステアリング駆動セグメント転送選択トランジスタを経て１つのグ ローバルなステアリングラインに関連される。このような共用を使用する２つの 実施形態は、次の通りである。 １つの実施形態は、各消去動作において共用を行い、上記のように１つの行の 全てのセルを同時に消去することができる。しかしながら、この場合に、共通の ステアリングラインを共用するセルのグループ（又は二重フローティングゲート セルの場合にはフローティングゲートトランジスタ）に対する消去封鎖は、その グループの全てのセルが必要な消去状態余裕を達成したときしか呼び出すことが できない。その結果、各グループ内の最も弱いセルが充分な消去を達成するのを 待機するので、セルの一部分が過剰消去されることになる。例えば、各共用グル ープが４つのセルより成る場合には、一般に３つのセルが過剰消去される。図２ １は、５０００個のセルの集団に対するこの共用解決策の影響をモデリングする もので、その消去電圧は、１シグマが０．７Ｖの通常の分布をたどる。２セルの 共用の場合には、セルの５０％が最小の過剰消去を有し、そして残りは１シグマ が約１Ｖの通常の分布をたどる。これを元の分布（即ち封鎖を伴わない）と比較 すると、封鎖を伴う場合に、いかなる過剰消去レベルでも、非常に少数のセルが 過剰消去を受けるだけであり(即ち、それらはシグマテールを更に上り)、そして 最悪の場合の過剰消去電圧は、元の分布の最悪の場合の過剰消去電圧約４．７Ｖ よりも約１．３Ｖ低くなる。４セル共用の場合にも状況は同様で、２セル共用に 対して過剰消去のレベルが若干増加する。 第２の実施形態は、セグメントレベル選択能力の利点を取り入れるものであり 、共用制限を完全に回避する。１つのグローバルなステアリングラインが２つの ローカルなステアリングラインにより共用される前記実施形態（例えば図１９及 び２０）を特に参照すれば、この実施形態は、セグメントステアリングラインア ドレス能力を利用して、各消去動作中に各セル対の２つのローカルステアリング ラインの一方（即ちセルの行の価値の半分）のみを駆動する。アドレスされなか ったセルのローカルステアリングラインは、非消去イネーブル電圧状態（例えば ０Ｖ）に予め荷電されそしてフローティングされる。セルのアドレスされた半分 の行の価値がそれらの消去／照合／封鎖動作の完了により得られると、ステアリ ングアドレスが他方のまだアドレスされていないセルグループの半分へシフトさ れ、これらが次いで完全に消去され、一方、セルの第１グループは、非消去イネ ーブル状態に維持される。この解決策は、全行に単一の消去パルスを使用するの に比して全消去時間を倍増するが、消去に隠れた実施における書き込み性能には 何ら影響を及ぼさず、一方、所望の緻密消去分布を維持する。 別の実施形態では、上記制御型過剰消去の方法を用いて、多状態データが書き 込まれ、ホット電子プログラミング機構はデータ無条件プリセット動作に移され る。最適な書き込みバイアス条件及び障害防止は、特定のセル及びトンネル特性 に依存するが、このようなトンネル作用をベースとする書き込み解決策は、独立 して制御可能な列ステアリング特徴と、図１９及び２０に関連する上記メモリ概 念のビットごとの封鎖能力とで構成された基本的なセルアレー構造によって可能 とされる。 多状態メモリデバイス及びシステムに対して改善された性能及びコスト効率を 与える本発明の種々の実施形態を説明した。以上、本発明を詳細に述べたが、当 業者であれば、請求の範囲に記載した本発明の精神又は範囲から逸脱せずに種々 の変更や修正がなされ得ることが明らかであろう。 本明細書に引用した特許及び特許出願は、全て、参考としてここに援用するも のである。

Claims (1)

  1. 【特許請求の範囲】 １．複数のセクターに編成されて、複数の多状態の１つを各々記憶する複数の ＥＥＰＲＯＭメモリセルと、 上記複数のセクターの各々に関連され、上記多状態の各々に対する１つ以上の 追跡セルと、 上記追跡セルのプログラムされた状態に関連した生のデータを読み取るための 読み取り回路と、 上記生のデータをデジタル形態に変換するコンバータ回路と、 各々の上記追跡セルから読み取られてデジタル形態に変換された上記生のデー タに基づいて、複数の物理状態の各々に対し所望の読み取り点を確立するための メモリコントローラと、 を備えたことを特徴とする多状態メモリ。 ２．複数のセクターに編成されて、複数の多状態の１つを各々記憶する複数の ＥＥＰＲＯＭメモリセルを備え、各セクターは行及び列のアレーより成り、 更に、セル動作回路を備え、この回路は、 列指向的に編成された感知回路と、 列指向的に編成されたステアリング素子と、 行指向的に編成された選択回路とを含み、 行に沿って選択された１つ以上のセルは、同時に読み取ることができ、 更に、基準ソースと、 選択されたセルに対する照合回路であって、その選択されたセルの関連ステア リング素子に対応書き込み状態の照合に対応する条件を適用し、そして上記基準 ソースを用いて読み取ったデータを受け取り、上記メモリセルの選択された１つ が、所望のプログラム状態に関連した導通特性まで充分にプログラムされたかど うかを決定するための照合回路と、 列指向的に編成された書き込み回路とを備え、 上記メモリセルの選択された１つ以上は、関連するステアリング素子セットで 対応する書き込み状態へと同時に書きこむことができ、そして更に、上記選択さ れたメモリセルがそれらの所望の状態へと充分にプログラムされたことを上記照 合回路が指示するときにプログラムされている上記行に沿った選択されたメモリ セルのプログラミングを終了するための終了回路を備えたことを特徴とする多状 態メモリ。 ３．上記基準は、上記多状態の１つに各々関連した複数の基準値を表わすこと ができる調整可能な基準より成る請求項２に記載のメモリ。 ４．上記基準は、階段状電流のソースである請求項３に記載のメモリ。 ５．上記基準は、上記多状態の１つに各々関連した複数の基準値より成る請求 項２に記載のメモリ。 ６．上記基準値の各々は電流ソースより成る請求項５に記載のメモリ。 ７．上記書き込み回路は、選択された行に沿った選択されたセルのセットを書 き込むように動作し、そしてプログラミングのレベルが達成されたことを上記照 合回路が指示するときに上記選択されたセルのセットの各々の上記プログラミン グを独立して終了させる請求項３又は５に記載のメモリ。 ８．各々の上記追跡セルから読み取られてデジタル形態に変換された上記生の データに基づいて、複数の物理状態の各々に対し所望の読み取り点を確立するた めのメモリコントローラを更に備えた請求項２に記載のメモリ。 ９．セクターは、最小の消去可能な単位である請求項１又は８に記載のメモリ 。 １０．上記メモリコントローラは、各セクターの物理−論理状態変換も決定す る請求項１又は８に記載のメモリ。 １１．上記メモリコントローラは、各セルから読み取られるデータの質も決定 する請求項１又は８に記載のメモリ。 １２．上記追跡セルは、上記読み取り比較点を確立するように周期的に読み取 られる請求項１又は８に記載のメモリ。 １３．上記追跡セルは、上記読み取り比較点を確立するために欠陥の場合に読 み取られる請求項１２に記載の多状態メモリ。 １４．上記追跡セルは、上記読み取り比較点を確立するために通常の読み取り 動作の一部分として読み取られる請求項１又は８に記載のメモリ。 １５．上記生のデータは、メモリセル電流測定値を含む請求項１又は８に記載 のメモリ。 １６．上記比較点は、上記追跡セルから読み取られた生のデータに基づいて確 立された最適な余裕で確立される請求項１又は８に記載のメモリ。 １７．上記メモリコントローラは、不充分な余裕の比較点も確立する請求項１ 又は８に記載のメモリ。 １８．上記不充分な余裕の比較点は、メモリセルから読み取られるデータの質 の尺度を与えるのに使用される請求項１７に記載の多状態メモリ。 １９．上記メモリコントローラは、読み取られたデータの余裕が不充分である という決定に応答して、上記データを再書き込みさせる請求項１８に記載の多状 態メモリ。 ２０．上記データの再書き込みは、不充分な余裕の読み取られたデータがセル をより以上のプログラムされた状態へ移行する必要がある場合にセルベースで実 行される請求項１９に記載の多状態メモリ。 ２１．上記データの再書き込みは、不充分な余裕の読み取られたデータがセル をより以下のプログラムされた状態へ移行する必要がある場合にセルベースで実 行される請求項１９に記載の多状態メモリ。 ２２．上記再プログラミングは、セクターを消去しそしてセクターを再プログ ラミングすることにより行なわれる請求項２１に記載の多状態メモリ。 ２３．不充分な余裕に応答してデータが再書き込みされる回数のカウントを維 持し、そして所定のカウントに達したときに、上記メモリセルの選択されたセル を再書き込みではなくマップアウトさせるためのカウンタを更に備えた請求項１ ９に記載のメモリ。 ２４．上記カウンタをセクター当たり１つ含む請求項２３に記載のメモリ。 ２５．上記メモリセル及び上記メモリコントローラは、単一の集積回路上に含 まれる請求項１又は８に記載のメモリ。 ２６．上記メモリセルは、１つ以上の集積回路に含まれ、そして上記メモリコ ントローラは、別の集積回路に含まれる請求項１又は８に記載のメモリ。 ２７．読み取り／書き込み経路と、 読み取り専用の経路と、 上記読み取り／書き込み経路及び上記読み取り専用の経路に共通のフローティ ングゲートとを備えたことを特徴とするメモリセル。 ２８．上記読み取り／書き込み経路及び上記読み取り専用の経路は、読み取り 中に使用される請求項２７に記載のメモリセル。 ２９．複数のセクターに編成された複数のＥＥＰＲＯＭメモリセルを備え、各 セクターは、少なくとも１つの消耗検出セルを含み、該セルは、 読み取り／書き込み経路と、 読み取り専用の経路と、 上記読み取り／書き込み経路及び上記読み取り専用の経路に共通のフローテ ィングゲートとを備え、 更に、読み取り中に上記読み取り／書き込み経路及び上記読み取り専用の経路 の導通特性の差を検出して、上記消耗検出セルの消耗量を測定するための制御回 路を備えたことを特徴とするメモリ。 ３０．上記セクターのうち、過剰な消耗を示す消耗検出セルに関連したセクタ ーに取って代わるための交換セクターを更に備えた請求項２９に記載のメモリ。 ３１．上記制御回路は、メモリセルの各読み取り中に上記読み取り／書き込み 経路及び上記読み取り専用の経路の両方を動作させる請求項２９に記載のメモリ 。 ３２．上記制御回路は、上記読み取り／書き込み経路及び上記読み取り専用の 経路の両方を周期的に動作させる請求項２９に記載のメモリ。 ３３．上記読み取り／書き込み経路及び上記読み取り専用の経路の両方は、次 の事象、即ちデータ読み取り欠陥、データ読み取りの不充分な余裕度、時間の経 過、読み取りサイクルの数、書き込みサイクルの数及び消去サイクルの数の１つ 以上に基づいて動作される請求項３２に記載のメモリ。 ３４．上記読み取り／書き込み経路及び上記読み取り専用の経路の両方は、ラ ンダム数発生器に基づいて動作される請求項３２に記載のメモリ。 ３５．複数のワードライン及び複数のＥＥＰＲＯＭメモリセルを備えたメモリ を動作する方法であって、各セルは、１つのワードライン及び１つのビットライ ンに独特に関連し、各メモリセルは、フローティングゲート電極、ステアリング 電極及び消去電極を有し、上記方法は、 行に沿って上記メモリセルの１つ以上を選択し、 上記選択された１つ以上のメモリセルの上記ステアリング電極に印加されるス テアリング電圧の大きさをセルごとに制御し、 上記選択された１つ以上のメモリセルの上記フローティングゲートから電荷を 除去するように、上記選択された１つ以上のメモリセルの消去電位を確立する、 という段階を備え、そして 各フローティングゲートからの電子の除去の大きさは、その関連ステアリング 電極に印加されるステアリング電位の大きさによりセルごとに確立されることを 特徴とする方法。 ３６．上記消去電位をパルス化し、 どのセルが充分に消去されたか決定し、そして 充分に消去されなかったセルに対して上記消去電位を再びパルス化し、そして 充分に消去されたセルへの上記消去電位の印加を終了する、 という繰り返し行なわれる段階を更に備えた請求項３５に記載の方法。 ３７．上記消去は、上記選択されたメモリセルにデータを書き込むように働く 請求項３５又は３６に記載の方法。 ３８．上記データは、上記消去前の上記フローティングゲートの電荷の量に等 しいか又はそれより低い上記フローティングゲートの電荷によって表わされる請 求項３７に記載の方法。 ３９．上記データは、多状態データより成る請求項３８に記載の方法。 ４０．上記消去前に上記フローティングゲートに上記量の電荷を確立すること は、上記メモリセルのソース領域から上記メモリセルのフローティングゲートヘ のホット電子プログラミングによって行なわれる請求項３８に記載の方法。 ４１．メモリセルのワードラインをメモリセルの複数のサブセットに分割し、 メモリセルの上記サブセットの各々を同時に消去し、そして 所与のサブセットの全メモリセルが充分に消去されたときには、メモリセルの 他のサブセットの消去が完了したかどうかに関わらず、メモリセルの上記サブセ ット各々の消去をセルごとに終了する、 という段階を更に備えた請求項３５に記載の方法。
JP51217399A 1997-08-07 1998-07-29 新規な多状態メモリ Expired - Lifetime JP4299371B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/910,947 US6222762B1 (en) 1992-01-14 1997-08-07 Multi-state memory
US08/910,947 1997-08-07
PCT/US1998/015657 WO1999008284A2 (en) 1997-08-07 1998-07-29 Novel multi-state memory

Publications (2)

Publication Number Publication Date
JP2001504973A true JP2001504973A (ja) 2001-04-10
JP4299371B2 JP4299371B2 (ja) 2009-07-22

Family

ID=25429549

Family Applications (1)

Application Number Title Priority Date Filing Date
JP51217399A Expired - Lifetime JP4299371B2 (ja) 1997-08-07 1998-07-29 新規な多状態メモリ

Country Status (3)

Country Link
US (18) US6222762B1 (ja)
JP (1) JP4299371B2 (ja)
WO (1) WO1999008284A2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005527062A (ja) * 2002-05-20 2005-09-08 サンディスク　コーポレイション 格納されたデータの品質についての情報を用いることによる誤り訂正符号の効率向上およびマルチレベルメモリシステムの操作
JP2007500918A (ja) * 2003-06-13 2007-01-18 サンディスク　コーポレイション メモリ・システムのトラッキング・セル
JP2010146722A (ja) * 2002-01-18 2010-07-01 Sandisk Corp 複数読出しにより不揮発性メモリにおけるノイズの影響を低減する方法
US8416624B2 (en) 2010-05-21 2013-04-09 SanDisk Technologies, Inc. Erase and programming techniques to reduce the widening of state distributions in non-volatile memories
JP2013191267A (ja) * 2012-03-12 2013-09-26 Flashsilicon Inc マルチレベルセル不発揮性メモリ（ｍｌｃｎｖｍ）の高効率ビット変換構造及びその方法
US11467903B2 (en) * 2020-11-19 2022-10-11 SK Hynix Inc. Memory system and operating method thereof

Families Citing this family (914)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US7071060B1 (en) * 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US8171203B2 (en) * 1995-07-31 2012-05-01 Micron Technology, Inc. Faster write operations to nonvolatile memory using FSInfo sector manipulation
US6781883B1 (en) 1997-03-20 2004-08-24 Altera Corporation Apparatus and method for margin testing single polysilicon EEPROM cells
US6268623B1 (en) * 1997-03-20 2001-07-31 Altera Corporation Apparatus and method for margin testing single polysilicon EEPROM cells
JP3786521B2 (ja) * 1998-07-01 2006-06-14 株式会社日立製作所 半導体集積回路及びデータ処理システム
KR100544175B1 (ko) * 1999-05-08 2006-01-23 삼성전자주식회사 링킹 타입 정보를 저장하는 기록 매체와 결함 영역 처리 방법
FR2802734B1 (fr) * 1999-12-15 2002-04-26 St Microelectronics Sa Procede de correction d'un bit dans une chaine de bits
US6532556B1 (en) 2000-01-27 2003-03-11 Multi Level Memory Technology Data management for multi-bit-per-cell memories
US6426893B1 (en) 2000-02-17 2002-07-30 Sandisk Corporation Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
US6363008B1 (en) 2000-02-17 2002-03-26 Multi Level Memory Technology Multi-bit-cell non-volatile memory with maximized data capacity
US6662263B1 (en) 2000-03-03 2003-12-09 Multi Level Memory Technology Sectorless flash memory architecture
US6396744B1 (en) 2000-04-25 2002-05-28 Multi Level Memory Technology Flash memory with dynamic refresh
US6856568B1 (en) 2000-04-25 2005-02-15 Multi Level Memory Technology Refresh operations that change address mappings in a non-volatile memory
US7079422B1 (en) 2000-04-25 2006-07-18 Samsung Electronics Co., Ltd. Periodic refresh operations for non-volatile multiple-bit-per-cell memory
US6512263B1 (en) * 2000-09-22 2003-01-28 Sandisk Corporation Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
US6538922B1 (en) * 2000-09-27 2003-03-25 Sandisk Corporation Writable tracking cells
JP4663094B2 (ja) * 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
US6747892B2 (en) 2000-11-21 2004-06-08 Sandisk Corporation Sense amplifier for multilevel non-volatile integrated memory devices
US6684289B1 (en) 2000-11-22 2004-01-27 Sandisk Corporation Techniques for operating non-volatile memory systems with data sectors having different sizes than the sizes of the pages and/or blocks of the memory
TW577082B (en) * 2000-12-15 2004-02-21 Halo Lsi Inc Fast program to program verify method
US6466476B1 (en) 2001-01-18 2002-10-15 Multi Level Memory Technology Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell
US6738289B2 (en) * 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
US6936887B2 (en) * 2001-05-18 2005-08-30 Sandisk Corporation Non-volatile memory cells utilizing substrate trenches
US6894343B2 (en) * 2001-05-18 2005-05-17 Sandisk Corporation Floating gate memory cells utilizing substrate trenches to scale down their size
US6532172B2 (en) * 2001-05-31 2003-03-11 Sandisk Corporation Steering gate and bit line segmentation in non-volatile memories
DE10128903C2 (de) * 2001-06-15 2003-04-24 Infineon Technologies Ag Schaltungsanordnung zur Speicherung digitaler Daten
US6762092B2 (en) 2001-08-08 2004-07-13 Sandisk Corporation Scalable self-aligned dual floating gate memory cell array and methods of forming the array
US6396740B1 (en) * 2001-08-10 2002-05-28 Taiwan Semiconductor Manufacturing Company, Ltd Reference cell circuit for split gate flash memory
US6490218B1 (en) * 2001-08-17 2002-12-03 Matrix Semiconductor, Inc. Digital memory method and system for storing multiple bit digital data
US6778441B2 (en) * 2001-08-30 2004-08-17 Micron Technology, Inc. Integrated circuit memory device and method
US7087954B2 (en) * 2001-08-30 2006-08-08 Micron Technology, Inc. In service programmable logic arrays with low tunnel barrier interpoly insulators
US6963103B2 (en) 2001-08-30 2005-11-08 Micron Technology, Inc. SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7068544B2 (en) 2001-08-30 2006-06-27 Micron Technology, Inc. Flash memory with low tunnel barrier interpoly insulators
US7132711B2 (en) 2001-08-30 2006-11-07 Micron Technology, Inc. Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers
US7075829B2 (en) 2001-08-30 2006-07-11 Micron Technology, Inc. Programmable memory address and decode circuits with low tunnel barrier interpoly insulators
US7042043B2 (en) * 2001-08-30 2006-05-09 Micron Technology, Inc. Programmable array logic or memory devices with asymmetrical tunnel barriers
US6754108B2 (en) * 2001-08-30 2004-06-22 Micron Technology, Inc. DRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7170802B2 (en) * 2003-12-31 2007-01-30 Sandisk Corporation Flexible and area efficient column redundancy for non-volatile memories
US6985388B2 (en) 2001-09-17 2006-01-10 Sandisk Corporation Dynamic column block selection
US6741502B1 (en) 2001-09-17 2004-05-25 Sandisk Corporation Background operation for memory cells
US7177197B2 (en) 2001-09-17 2007-02-13 Sandisk Corporation Latched programming of memory and method
US6560146B2 (en) * 2001-09-17 2003-05-06 Sandisk Corporation Dynamic column block selection
US6552932B1 (en) 2001-09-21 2003-04-22 Sandisk Corporation Segmented metal bitlines
US6507530B1 (en) * 2001-09-28 2003-01-14 Intel Corporation Weighted throttling mechanism with rank based throttling for a memory system
US7000063B2 (en) 2001-10-05 2006-02-14 Matrix Semiconductor, Inc. Write-many memory device and method for limiting a number of writes to the write-many memory device
US6925007B2 (en) 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6897522B2 (en) 2001-10-31 2005-05-24 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6678192B2 (en) * 2001-11-02 2004-01-13 Sandisk Corporation Error management for writable tracking storage units
US6967872B2 (en) * 2001-12-18 2005-11-22 Sandisk Corporation Method and system for programming and inhibiting multi-level, non-volatile memory cells
DE60134870D1 (de) * 2001-12-28 2008-08-28 St Microelectronics Srl Programmierverfahren für eine Multibitspeicherzelle
KR100455441B1 (ko) * 2001-12-29 2004-11-06 주식회사 하이닉스반도체 멀티레벨 플래쉬 메모리 셀 센싱 회로
US6818512B1 (en) * 2002-01-04 2004-11-16 Taiwan Semiconductor Manufacturing Company Split-gate flash with source/drain multi-sharing
US6638821B1 (en) 2002-01-10 2003-10-28 Taiwan Semiconductor Manufacturing Company Flash EEPROM with function of single bit erasing by an application of negative control gate selection
US6645813B1 (en) * 2002-01-16 2003-11-11 Taiwan Semiconductor Manufacturing Company Flash EEPROM with function bit by bit erasing
US6850441B2 (en) * 2002-01-18 2005-02-01 Sandisk Corporation Noise reduction technique for transistors and small devices utilizing an episodic agitation
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
JP2003242789A (ja) * 2002-02-14 2003-08-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6871257B2 (en) 2002-02-22 2005-03-22 Sandisk Corporation Pipelined parallel programming operation in a non-volatile memory system
US6771536B2 (en) * 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US6795349B2 (en) * 2002-02-28 2004-09-21 Sandisk Corporation Method and system for efficiently reading and programming of dual cell memory elements
US6914820B1 (en) 2002-05-06 2005-07-05 Multi Level Memory Technology Erasing storage nodes in a bi-directional nonvolatile memory cell
US6747896B2 (en) 2002-05-06 2004-06-08 Multi Level Memory Technology Bi-directional floating gate nonvolatile memory
US7221591B1 (en) 2002-05-06 2007-05-22 Samsung Electronics Co., Ltd. Fabricating bi-directional nonvolatile memory cells
US6567304B1 (en) 2002-05-09 2003-05-20 Matrix Semiconductor, Inc Memory device and method for reliably reading multi-bit data from a write-many memory cell
US6751129B1 (en) 2002-05-21 2004-06-15 Sandisk Corporation Efficient read, write methods for multi-state memory
US20030218896A1 (en) * 2002-05-22 2003-11-27 Pon Harry Q Combined memory
US6894930B2 (en) 2002-06-19 2005-05-17 Sandisk Corporation Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND
CN100340001C (zh) * 2002-06-19 2007-09-26 桑迪士克股份有限公司 Nand快速存储器结构
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
JP2004062922A (ja) * 2002-07-25 2004-02-26 Renesas Technology Corp 不揮発性半導体記憶装置
US7324394B1 (en) 2002-08-01 2008-01-29 T-Ram Semiconductor, Inc. Single data line sensing scheme for TCCT-based memory cells
US6903987B2 (en) * 2002-08-01 2005-06-07 T-Ram, Inc. Single data line sensing scheme for TCCT-based memory cells
US6941412B2 (en) * 2002-08-29 2005-09-06 Sandisk Corporation Symbol frequency leveling in a storage system
US6724662B2 (en) 2002-09-04 2004-04-20 Atmel Corporation Method of recovering overerased bits in a memory device
US7324393B2 (en) 2002-09-24 2008-01-29 Sandisk Corporation Method for compensated sensing in non-volatile memory
US7443757B2 (en) * 2002-09-24 2008-10-28 Sandisk Corporation Non-volatile memory and method with reduced bit line crosstalk errors
US7327619B2 (en) * 2002-09-24 2008-02-05 Sandisk Corporation Reference sense amplifier for non-volatile memory
US6983428B2 (en) 2002-09-24 2006-01-03 Sandisk Corporation Highly compact non-volatile memory and method thereof
US6940753B2 (en) 2002-09-24 2005-09-06 Sandisk Corporation Highly compact non-volatile memory and method therefor with space-efficient data registers
US7046568B2 (en) * 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
US6987693B2 (en) * 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US6891753B2 (en) 2002-09-24 2005-05-10 Sandisk Corporation Highly compact non-volatile memory and method therefor with internal serial buses
EP1543529B1 (en) * 2002-09-24 2009-11-04 SanDisk Corporation Non-volatile memory and its sensing method
US7196931B2 (en) 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US6908817B2 (en) 2002-10-09 2005-06-21 Sandisk Corporation Flash memory array with increased coupling between floating and control gates
US6963505B2 (en) 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6992932B2 (en) 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
JP2004171686A (ja) * 2002-11-20 2004-06-17 Renesas Technology Corp 不揮発性半導体記憶装置およびそのデータ消去方法
JP3935139B2 (ja) 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
US7073103B2 (en) * 2002-12-05 2006-07-04 Sandisk Corporation Smart verify for multi-state memories
US7339822B2 (en) * 2002-12-06 2008-03-04 Sandisk Corporation Current-limited latch
US6829167B2 (en) * 2002-12-12 2004-12-07 Sandisk Corporation Error recovery for nonvolatile memory
JP4067956B2 (ja) * 2002-12-20 2008-03-26 スパンション エルエルシー 不揮発性メモリの制御方法及び不揮発性メモリ
US6944063B2 (en) 2003-01-28 2005-09-13 Sandisk Corporation Non-volatile semiconductor memory with large erase blocks storing cycle counts
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7083586B2 (en) * 2003-02-03 2006-08-01 Dj Orthopedics, Llc Patellofemoral brace
US7630237B2 (en) * 2003-02-06 2009-12-08 Sandisk Corporation System and method for programming cells in non-volatile integrated memory devices
US6765825B1 (en) * 2003-03-12 2004-07-20 Ami Semiconductor, Inc. Differential nor memory cell having two floating gate transistors
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
JP2004349334A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置のデータ保持力向上方法と半導体記憶装置
US7045849B2 (en) 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
US7105406B2 (en) * 2003-06-20 2006-09-12 Sandisk Corporation Self aligned non-volatile memory cell and process for fabrication
JP4156985B2 (ja) * 2003-06-30 2008-09-24 株式会社東芝 半導体記憶装置
US6917542B2 (en) * 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
US6914823B2 (en) * 2003-07-29 2005-07-05 Sandisk Corporation Detecting over programmed memory after further programming
US7057940B2 (en) * 2003-08-19 2006-06-06 Powerchip Semiconductor Corp. Flash memory cell, flash memory cell array and manufacturing method thereof
US7123532B2 (en) 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US6954393B2 (en) * 2003-09-16 2005-10-11 Saifun Semiconductors Ltd. Reading array cell with matched reference cell
US7064980B2 (en) * 2003-09-17 2006-06-20 Sandisk Corporation Non-volatile memory and method with bit line coupled compensation
US6956770B2 (en) * 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US7012835B2 (en) * 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7221008B2 (en) * 2003-10-06 2007-05-22 Sandisk Corporation Bitline direction shielding to avoid cross coupling between adjacent cells for NAND flash memory
US7021900B2 (en) * 2003-10-08 2006-04-04 Prueitt Melvin L Vapor-powered kinetic pump
US7177199B2 (en) * 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
US7301807B2 (en) 2003-10-23 2007-11-27 Sandisk Corporation Writable tracking cells
US7484329B2 (en) 2003-11-20 2009-02-03 Seaweed Bio-Technology Inc. Technology for cultivation of Porphyra and other seaweeds in land-based sea water ponds
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
US20050251617A1 (en) * 2004-05-07 2005-11-10 Sinclair Alan W Hybrid non-volatile memory system
US7173863B2 (en) * 2004-03-08 2007-02-06 Sandisk Corporation Flash controller cache architecture
US7383375B2 (en) 2003-12-30 2008-06-03 Sandisk Corporation Data run programming
US20050144363A1 (en) * 2003-12-30 2005-06-30 Sinclair Alan W. Data boundary management
US7631138B2 (en) * 2003-12-30 2009-12-08 Sandisk Corporation Adaptive mode switching of flash memory address mapping based on host usage characteristics
US8504798B2 (en) * 2003-12-30 2013-08-06 Sandisk Technologies Inc. Management of non-volatile memory systems having large erase blocks
EP1758027B1 (en) 2003-12-30 2010-07-14 SanDisk Corporation Non-volatile memory and method with control data management
US7139864B2 (en) * 2003-12-30 2006-11-21 Sandisk Corporation Non-volatile memory and method with block management system
US7433993B2 (en) * 2003-12-30 2008-10-07 San Disk Corportion Adaptive metablocks
US7594135B2 (en) * 2003-12-31 2009-09-22 Sandisk Corporation Flash memory system startup operation
US6888758B1 (en) * 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
US7139198B2 (en) * 2004-01-27 2006-11-21 Sandisk Corporation Efficient verification for coarse/fine programming of non-volatile memory
US7068539B2 (en) * 2004-01-27 2006-06-27 Sandisk Corporation Charge packet metering for coarse/fine programming of non-volatile memory
US7002843B2 (en) * 2004-01-27 2006-02-21 Sandisk Corporation Variable current sinking for coarse/fine programming of non-volatile memory
US7355237B2 (en) * 2004-02-13 2008-04-08 Sandisk Corporation Shield plate for limiting cross coupling between floating gates
US7595528B2 (en) 2004-03-10 2009-09-29 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
US20050202615A1 (en) * 2004-03-10 2005-09-15 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
WO2005089165A2 (en) * 2004-03-10 2005-09-29 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
US7183153B2 (en) * 2004-03-12 2007-02-27 Sandisk Corporation Method of manufacturing self aligned non-volatile memory cells
US7177977B2 (en) * 2004-03-19 2007-02-13 Sandisk Corporation Operating non-volatile memory without read disturb limitations
WO2005094178A2 (en) * 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7020017B2 (en) * 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7755938B2 (en) * 2004-04-19 2010-07-13 Saifun Semiconductors Ltd. Method for reading a memory array with neighbor effect cancellation
US7057939B2 (en) * 2004-04-23 2006-06-06 Sandisk Corporation Non-volatile memory and control with improved partial page program capability
US7023733B2 (en) * 2004-05-05 2006-04-04 Sandisk Corporation Boosting to control programming of non-volatile memory
US7020026B2 (en) * 2004-05-05 2006-03-28 Sandisk Corporation Bitline governed approach for program control of non-volatile memory
KR100852506B1 (ko) 2004-05-05 2008-08-18 샌디스크 코포레이션 비휘발성 메모리의 프로그래밍을 제어하기 위한 부스팅
US7490283B2 (en) * 2004-05-13 2009-02-10 Sandisk Corporation Pipelined data relocation and improved chip architectures
US8429313B2 (en) * 2004-05-27 2013-04-23 Sandisk Technologies Inc. Configurable ready/busy control
US7968273B2 (en) * 2004-06-08 2011-06-28 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
US7776758B2 (en) 2004-06-08 2010-08-17 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
US8088483B1 (en) 2004-06-08 2012-01-03 Nanosys, Inc. Process for group 10 metal nanostructure synthesis and compositions made using same
US8563133B2 (en) * 2004-06-08 2013-10-22 Sandisk Corporation Compositions and methods for modulation of nanostructure energy levels
AU2005253604B2 (en) 2004-06-08 2011-09-08 Scandisk Corporation Methods and devices for forming nanostructure monolayers and devices including such monolayers
TWI406890B (zh) * 2004-06-08 2013-09-01 Sandisk Corp 奈米結構之沉積後包封：併入該包封體之組成物、裝置及系統
JP2006048783A (ja) * 2004-08-02 2006-02-16 Renesas Technology Corp 不揮発性メモリおよびメモリカード
US8375146B2 (en) * 2004-08-09 2013-02-12 SanDisk Technologies, Inc. Ring bus structure and its use in flash memory systems
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US20060036803A1 (en) * 2004-08-16 2006-02-16 Mori Edan Non-volatile memory device controlled by a micro-controller
US7239552B2 (en) 2004-09-02 2007-07-03 Micron Technology, Inc. Non-volatile one time programmable memory
US7038948B2 (en) * 2004-09-22 2006-05-02 Spansion Llc Read approach for multi-level virtual ground memory
US7068204B1 (en) 2004-09-28 2006-06-27 Spansion Llc System that facilitates reading multi-level data in non-volatile memory
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
JP2006134536A (ja) * 2004-11-09 2006-05-25 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置およびその読み出し方法
US7441067B2 (en) 2004-11-15 2008-10-21 Sandisk Corporation Cyclic flash memory wear leveling
US7173859B2 (en) * 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
US7092290B2 (en) * 2004-11-16 2006-08-15 Sandisk Corporation High speed programming system with reduced over programming
US7381615B2 (en) 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices
US7416956B2 (en) * 2004-11-23 2008-08-26 Sandisk Corporation Self-aligned trench filling for narrow gap isolation regions
US7257025B2 (en) * 2004-12-09 2007-08-14 Saifun Semiconductors Ltd Method for reading non-volatile memory cells
US7420847B2 (en) * 2004-12-14 2008-09-02 Sandisk Corporation Multi-state memory having data recovery after program fail
US7158421B2 (en) * 2005-04-01 2007-01-02 Sandisk Corporation Use of data latches in multi-phase programming of non-volatile memories
US7120051B2 (en) * 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data
US7395404B2 (en) 2004-12-16 2008-07-01 Sandisk Corporation Cluster auto-alignment for storing addressable data packets in a non-volatile memory array
US7315916B2 (en) * 2004-12-16 2008-01-01 Sandisk Corporation Scratch pad block
US7386655B2 (en) * 2004-12-16 2008-06-10 Sandisk Corporation Non-volatile memory and method with improved indexing for scratch pad and update blocks
US7412560B2 (en) * 2004-12-16 2008-08-12 Sandisk Corporation Non-volatile memory and method with multi-stream updating
US7366826B2 (en) * 2004-12-16 2008-04-29 Sandisk Corporation Non-volatile memory and method with multi-stream update tracking
US7882299B2 (en) * 2004-12-21 2011-02-01 Sandisk Corporation System and method for use of on-chip non-volatile memory write cache
US7849381B2 (en) * 2004-12-21 2010-12-07 Sandisk Corporation Method for copying data in reprogrammable non-volatile memory
US7202125B2 (en) * 2004-12-22 2007-04-10 Sandisk Corporation Low-voltage, multiple thin-gate oxide and low-resistance gate electrode
US7482223B2 (en) * 2004-12-22 2009-01-27 Sandisk Corporation Multi-thickness dielectric for semiconductor memory
US20060140007A1 (en) * 2004-12-29 2006-06-29 Raul-Adrian Cernea Non-volatile memory and method with shared processing for an aggregate of read/write circuits
EP1839311A1 (en) * 2005-01-12 2007-10-03 Nxp B.V. Circuit with a memory array and a reference level generator circuit
CN1838323A (zh) * 2005-01-19 2006-09-27 赛芬半导体有限公司 可预防固定模式编程的方法
US7315917B2 (en) * 2005-01-20 2008-01-01 Sandisk Corporation Scheduling of housekeeping operations in flash memory systems
US7251160B2 (en) * 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US7113431B1 (en) * 2005-03-29 2006-09-26 Spansion Llc Quad bit using hot-hole erase for CBD control
US7170784B2 (en) * 2005-04-01 2007-01-30 Sandisk Corporation Non-volatile memory and method with control gate compensation for source line bias errors
US7173854B2 (en) * 2005-04-01 2007-02-06 Sandisk Corporation Non-volatile memory and method with compensation for source line bias errors
US7447078B2 (en) 2005-04-01 2008-11-04 Sandisk Corporation Method for non-volatile memory with background data latch caching during read operations
US7463521B2 (en) * 2005-04-01 2008-12-09 Sandisk Corporation Method for non-volatile memory with managed execution of cached data
US7206230B2 (en) * 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
US7196928B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7196946B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling in non-volatile storage
US7187585B2 (en) * 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
JP2006294144A (ja) * 2005-04-12 2006-10-26 Toshiba Corp 不揮発性半導体記憶装置
US7339834B2 (en) 2005-06-03 2008-03-04 Sandisk Corporation Starting program voltage shift with cycling of non-volatile memory
US7274607B2 (en) * 2005-06-15 2007-09-25 Micron Technology, Inc. Bitline exclusion in verification operation
US8400841B2 (en) * 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) * 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US7609567B2 (en) * 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US8060774B2 (en) * 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US7656710B1 (en) 2005-07-14 2010-02-02 Sau Ching Wong Adaptive operations for nonvolatile memories
EP1746645A3 (en) 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Memory array with sub-minimum feature size word line spacing and method of fabrication
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7023737B1 (en) * 2005-08-01 2006-04-04 Sandisk Corporation System for programming non-volatile memory with self-adjusting maximum program loop
US7230854B2 (en) * 2005-08-01 2007-06-12 Sandisk Corporation Method for programming non-volatile memory with self-adjusting maximum program loop
US20070036007A1 (en) * 2005-08-09 2007-02-15 Saifun Semiconductors, Ltd. Sticky bit buffer
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
US7345918B2 (en) 2005-08-31 2008-03-18 Micron Technology, Inc. Selective threshold voltage verification and compaction
JP5242397B2 (ja) 2005-09-02 2013-07-24 メタラム インコーポレイテッド Ｄｒａｍをスタックする方法及び装置
KR100675517B1 (ko) * 2005-09-09 2007-01-30 주식회사 엑셀반도체 시리얼 플래쉬 메모리 장치 및 프리차아지 방법
US20070059945A1 (en) * 2005-09-12 2007-03-15 Nima Mohklesi Atomic layer deposition with nitridation and oxidation
US7640424B2 (en) * 2005-10-13 2009-12-29 Sandisk Corporation Initialization of flash storage via an embedded controller
US7286406B2 (en) * 2005-10-14 2007-10-23 Sandisk Corporation Method for controlled programming of non-volatile memory exhibiting bit line coupling
US7206235B1 (en) 2005-10-14 2007-04-17 Sandisk Corporation Apparatus for controlled programming of non-volatile memory exhibiting bit line coupling
US7541240B2 (en) * 2005-10-18 2009-06-02 Sandisk Corporation Integration process flow for flash devices with low gap fill aspect ratio
US7509471B2 (en) * 2005-10-27 2009-03-24 Sandisk Corporation Methods for adaptively handling data writes in non-volatile memories
US7366022B2 (en) * 2005-10-27 2008-04-29 Sandisk Corporation Apparatus for programming of multi-state non-volatile memory using smart verify
US7631162B2 (en) 2005-10-27 2009-12-08 Sandisck Corporation Non-volatile memory with adaptive handling of data writes
US7301817B2 (en) 2005-10-27 2007-11-27 Sandisk Corporation Method for programming of multi-state non-volatile memory using smart verify
US7634585B2 (en) * 2005-11-04 2009-12-15 Sandisk Corporation In-line cache using nonvolatile memory between host and disk device
US20070106842A1 (en) * 2005-11-04 2007-05-10 Conley Kevin M Enhanced first level storage caching methods using nonvolatile memory
US7379330B2 (en) * 2005-11-08 2008-05-27 Sandisk Corporation Retargetable memory cell redundancy methods
JP5224642B2 (ja) * 2005-11-21 2013-07-03 富士通セミコンダクター株式会社 集積回路のレイアウト方法及びコンピュータプログラム
US7747927B2 (en) * 2005-11-22 2010-06-29 Sandisk Corporation Method for adapting a memory system to operate with a legacy host originally designed to operate with a different memory system
US7739472B2 (en) * 2005-11-22 2010-06-15 Sandisk Corporation Memory system for legacy hosts
EP2256748B1 (en) 2005-12-06 2013-09-11 SanDisk Technologies Inc. Reducing read disturb for non-volatile storage
US7737483B2 (en) * 2005-12-06 2010-06-15 Sandisk Corporation Low resistance void-free contacts
US7262994B2 (en) * 2005-12-06 2007-08-28 Sandisk Corporation System for reducing read disturb for non-volatile storage
US7615448B2 (en) * 2005-12-06 2009-11-10 Sandisk Corporation Method of forming low resistance void-free contacts
US7349258B2 (en) * 2005-12-06 2008-03-25 Sandisk Corporation Reducing read disturb for non-volatile storage
US7355889B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Method for programming non-volatile memory with reduced program disturb using modified pass voltages
US7355888B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Apparatus for programming non-volatile memory with reduced program disturb using modified pass voltages
US7489546B2 (en) * 2005-12-20 2009-02-10 Micron Technology, Inc. NAND architecture memory devices and operation
US7655536B2 (en) 2005-12-21 2010-02-02 Sandisk Corporation Methods of forming flash devices with shared word lines
US7495294B2 (en) * 2005-12-21 2009-02-24 Sandisk Corporation Flash devices with shared word lines
US7365018B2 (en) * 2005-12-28 2008-04-29 Sandisk Corporation Fabrication of semiconductor device for flash memory with increased select gate width
US7616481B2 (en) * 2005-12-28 2009-11-10 Sandisk Corporation Memories with alternate sensing techniques
US7349264B2 (en) * 2005-12-28 2008-03-25 Sandisk Corporation Alternate sensing techniques for non-volatile memories
US7443726B2 (en) * 2005-12-29 2008-10-28 Sandisk Corporation Systems for alternate row-based reading and writing for non-volatile memory
US7310255B2 (en) * 2005-12-29 2007-12-18 Sandisk Corporation Non-volatile memory with improved program-verify operations
US7447094B2 (en) * 2005-12-29 2008-11-04 Sandisk Corporation Method for power-saving multi-pass sensing in non-volatile memory
US7349260B2 (en) * 2005-12-29 2008-03-25 Sandisk Corporation Alternate row-based reading and writing for non-volatile memory
US7733704B2 (en) * 2005-12-29 2010-06-08 Sandisk Corporation Non-volatile memory with power-saving multi-pass sensing
US7224614B1 (en) 2005-12-29 2007-05-29 Sandisk Corporation Methods for improved program-verify operations in non-volatile memories
TWI260643B (en) * 2005-12-30 2006-08-21 Ind Tech Res Inst Organic memory
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7844879B2 (en) 2006-01-20 2010-11-30 Marvell World Trade Ltd. Method and system for error correction in flash memory
US8055979B2 (en) * 2006-01-20 2011-11-08 Marvell World Trade Ltd. Flash memory with coding and signal processing
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
ITRM20060074A1 (it) * 2006-02-15 2007-08-16 Micron Technology Inc Circuito per dati a latch singolo in un dispositivo di memoria volatile e delle a piu livelli
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7436733B2 (en) * 2006-03-03 2008-10-14 Sandisk Corporation System for performing read operation on non-volatile storage with compensation for coupling
US7499319B2 (en) * 2006-03-03 2009-03-03 Sandisk Corporation Read operation for non-volatile storage with compensation for coupling
ATE494614T1 (de) 2006-03-03 2011-01-15 Sandisk Corp Leseoperation für nichtflüchtige speicherung mit floating-gate-kopplungskompensation
US20070255889A1 (en) * 2006-03-22 2007-11-01 Yoav Yogev Non-volatile memory device and method of operating the device
JP4499827B2 (ja) 2006-03-24 2010-07-07 サンディスク コーポレイション 冗長データがリモートバッファ回路にバッファされる不揮発性メモリおよび方法
US7352635B2 (en) * 2006-03-24 2008-04-01 Sandisk Corporation Method for remote redundancy for non-volatile memory
US7324389B2 (en) * 2006-03-24 2008-01-29 Sandisk Corporation Non-volatile memory with redundancy data buffered in remote buffer circuits
EP2008283B1 (en) 2006-03-24 2013-08-07 SanDisk Technologies Inc. Non-volatile memory and method with redundancy data buffered in data latches for defective locations
US7224605B1 (en) 2006-03-24 2007-05-29 Sandisk Corporation Non-volatile memory with redundancy data buffered in data latches for defective locations
US7394690B2 (en) * 2006-03-24 2008-07-01 Sandisk Corporation Method for column redundancy using data latches in solid-state memories
US7515463B2 (en) 2006-04-12 2009-04-07 Sandisk Corporation Reducing the impact of program disturb during read
US7426137B2 (en) 2006-04-12 2008-09-16 Sandisk Corporation Apparatus for reducing the impact of program disturb during read
WO2007126665A1 (en) 2006-04-12 2007-11-08 Sandisk Corporation Reducing the impact of program disturb during read
US7436713B2 (en) 2006-04-12 2008-10-14 Sandisk Corporation Reducing the impact of program disturb
US7499326B2 (en) 2006-04-12 2009-03-03 Sandisk Corporation Apparatus for reducing the impact of program disturb
US7451264B2 (en) * 2006-04-13 2008-11-11 Sandisk Corporation Cycle count storage methods
US7467253B2 (en) * 2006-04-13 2008-12-16 Sandisk Corporation Cycle count storage systems
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7376018B2 (en) * 2006-05-01 2008-05-20 Infineon Technologies Ag Non-volatile memory device with single transistor memory cell
CN103280239B (zh) 2006-05-12 2016-04-06 苹果公司 存储设备中的失真估计和消除
WO2007132452A2 (en) * 2006-05-12 2007-11-22 Anobit Technologies Reducing programming error in memory devices
WO2007132456A2 (en) * 2006-05-12 2007-11-22 Anobit Technologies Ltd. Memory device with adaptive capacity
WO2007132457A2 (en) * 2006-05-12 2007-11-22 Anobit Technologies Ltd. Combined distortion estimation and error correction coding for memory devices
US7840875B2 (en) * 2006-05-15 2010-11-23 Sandisk Corporation Convolutional coding methods for nonvolatile memory
US7613043B2 (en) * 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
US7852690B2 (en) * 2006-05-15 2010-12-14 Apple Inc. Multi-chip package for a flash memory
US8000134B2 (en) * 2006-05-15 2011-08-16 Apple Inc. Off-die charge pump that supplies multiple flash devices
US7511646B2 (en) * 2006-05-15 2009-03-31 Apple Inc. Use of 8-bit or higher A/D for NAND cell value
US7701797B2 (en) * 2006-05-15 2010-04-20 Apple Inc. Two levels of voltage regulation supplied for logic and data programming voltage of a memory device
US7551486B2 (en) * 2006-05-15 2009-06-23 Apple Inc. Iterative memory cell charging based on reference cell value
US7639531B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Dynamic cell bit resolution
US7568135B2 (en) 2006-05-15 2009-07-28 Apple Inc. Use of alternative value in cell detection
US7639542B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Maintenance operations for multi-level data storage cells
US20070266296A1 (en) * 2006-05-15 2007-11-15 Conley Kevin M Nonvolatile Memory with Convolutional Coding
US7911834B2 (en) * 2006-05-15 2011-03-22 Apple Inc. Analog interface for a flash memory die
US7457163B2 (en) * 2006-06-01 2008-11-25 Sandisk Corporation System for verifying non-volatile storage using different voltages
WO2008097320A2 (en) * 2006-06-01 2008-08-14 Virginia Tech Intellectual Properties, Inc. Premixing injector for gas turbine engines
US7440331B2 (en) * 2006-06-01 2008-10-21 Sandisk Corporation Verify operation for non-volatile storage using different voltages
US7450421B2 (en) * 2006-06-02 2008-11-11 Sandisk Corporation Data pattern sensitivity compensation using different voltage
US7310272B1 (en) * 2006-06-02 2007-12-18 Sandisk Corporation System for performing data pattern sensitivity compensation using different voltage
US20070281105A1 (en) * 2006-06-02 2007-12-06 Nima Mokhlesi Atomic Layer Deposition of Oxides Using Krypton as an Ion Generating Feeding Gas
US20100024732A1 (en) * 2006-06-02 2010-02-04 Nima Mokhlesi Systems for Flash Heating in Atomic Layer Deposition
US20070277735A1 (en) * 2006-06-02 2007-12-06 Nima Mokhlesi Systems for Atomic Layer Deposition of Oxides Using Krypton as an Ion Generating Feeding Gas
US20070281082A1 (en) * 2006-06-02 2007-12-06 Nima Mokhlesi Flash Heating in Atomic Layer Deposition
US7342831B2 (en) * 2006-06-16 2008-03-11 Sandisk Corporation System for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7391650B2 (en) * 2006-06-16 2008-06-24 Sandisk Corporation Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7349261B2 (en) * 2006-06-19 2008-03-25 Sandisk Corporation Method for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
JP4912460B2 (ja) * 2006-06-19 2012-04-11 サンディスク コーポレイション 不揮発性メモリの読み出し動作改善における個別サイズマージンのプログラムおよび選択状態時の補償による検知
US7606084B2 (en) * 2006-06-19 2009-10-20 Sandisk Corporation Programming differently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory
US7492633B2 (en) * 2006-06-19 2009-02-17 Sandisk Corporation System for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7352628B2 (en) * 2006-06-19 2008-04-01 Sandisk Corporation Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory
US7489549B2 (en) * 2006-06-22 2009-02-10 Sandisk Corporation System for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US7486561B2 (en) * 2006-06-22 2009-02-03 Sandisk Corporation Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US20070297247A1 (en) * 2006-06-26 2007-12-27 Gerrit Jan Hemink Method for programming non-volatile memory using variable amplitude programming pulses
US7304893B1 (en) 2006-06-30 2007-12-04 Sandisk Corporation Method of partial page fail bit detection in flash memory devices
US7355892B2 (en) * 2006-06-30 2008-04-08 Sandisk Corporation Partial page fail bit detection in flash memory devices
US7495953B2 (en) * 2006-07-20 2009-02-24 Sandisk Corporation System for configuring compensation
US7522454B2 (en) * 2006-07-20 2009-04-21 Sandisk Corporation Compensating for coupling based on sensing a neighbor using coupling
US7443729B2 (en) * 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7894269B2 (en) * 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
US7400535B2 (en) * 2006-07-20 2008-07-15 Sandisk Corporation System that compensates for coupling during programming
US7506113B2 (en) * 2006-07-20 2009-03-17 Sandisk Corporation Method for configuring compensation
US7619464B2 (en) * 2006-07-28 2009-11-17 Freescale Semiconductor, Inc. Current comparison based voltage bias generator for electronic data storage devices
US7755132B2 (en) 2006-08-16 2010-07-13 Sandisk Corporation Nonvolatile memories with shaped floating gates
KR20120041806A (ko) 2006-08-16 2012-05-02 샌디스크 코포레이션 형상화된 플로팅 게이트를 갖는 비휘발성 메모리
US7494860B2 (en) * 2006-08-16 2009-02-24 Sandisk Corporation Methods of forming nonvolatile memories with L-shaped floating gates
WO2008026203A2 (en) 2006-08-27 2008-03-06 Anobit Technologies Estimation of non-linear distortion in memory devices
US7440326B2 (en) 2006-09-06 2008-10-21 Sandisk Corporation Programming non-volatile memory with improved boosting
US7885112B2 (en) * 2007-09-07 2011-02-08 Sandisk Corporation Nonvolatile memory and method for on-chip pseudo-randomization of data within a page and between pages
US7606966B2 (en) * 2006-09-08 2009-10-20 Sandisk Corporation Methods in a pseudo random and command driven bit compensation for the cycling effects in flash memory
US7734861B2 (en) * 2006-09-08 2010-06-08 Sandisk Corporation Pseudo random and command driven bit compensation for the cycling effects in flash memory
EP2074626B1 (en) 2006-09-12 2012-11-28 SanDisk Technologies Inc. Non-volatile memory and method for linear estimation of initial programming voltage
US7599223B2 (en) 2006-09-12 2009-10-06 Sandisk Corporation Non-volatile memory with linear estimation of initial programming voltage
US7606091B2 (en) * 2006-09-12 2009-10-20 Sandisk Corporation Method for non-volatile memory with reduced erase/write cycling during trimming of initial programming voltage
US7606077B2 (en) * 2006-09-12 2009-10-20 Sandisk Corporation Non-volatile memory with reduced erase/write cycling during trimming of initial programming voltage
US7453731B2 (en) * 2006-09-12 2008-11-18 Sandisk Corporation Method for non-volatile memory with linear estimation of initial programming voltage
DE602006013977D1 (de) * 2006-09-13 2010-06-10 Hynix Semiconductor Inc Verfahren zum Festlegen der Leseauswertungszeit in einer nicht-flüchtigen NAND-Speichervorrichtung
US7779056B2 (en) * 2006-09-15 2010-08-17 Sandisk Corporation Managing a pool of update memory blocks based on each block's activity and data order
US7774392B2 (en) * 2006-09-15 2010-08-10 Sandisk Corporation Non-volatile memory with management of a pool of update memory blocks based on each block's activity and data order
US7696044B2 (en) * 2006-09-19 2010-04-13 Sandisk Corporation Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US7646054B2 (en) * 2006-09-19 2010-01-12 Sandisk Corporation Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US20080074920A1 (en) * 2006-09-21 2008-03-27 Henry Chien Nonvolatile Memory with Reduced Coupling Between Floating Gates
US7615445B2 (en) * 2006-09-21 2009-11-10 Sandisk Corporation Methods of reducing coupling between floating gates in nonvolatile memory
US7886204B2 (en) * 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
US7716538B2 (en) * 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US20080092015A1 (en) * 2006-09-28 2008-04-17 Yigal Brandman Nonvolatile memory with adaptive operation
US7805663B2 (en) 2006-09-28 2010-09-28 Sandisk Corporation Methods of adapting operation of nonvolatile memory
US7818653B2 (en) * 2006-09-28 2010-10-19 Sandisk Corporation Methods of soft-input soft-output decoding for nonvolatile memory
US7904783B2 (en) * 2006-09-28 2011-03-08 Sandisk Corporation Soft-input soft-output decoder for nonvolatile memory
US7705387B2 (en) * 2006-09-28 2010-04-27 Sandisk Corporation Non-volatile memory with local boosting control implant
US7977186B2 (en) * 2006-09-28 2011-07-12 Sandisk Corporation Providing local boosting control implant for non-volatile memory
US7447076B2 (en) * 2006-09-29 2008-11-04 Sandisk Corporation Systems for reverse reading in non-volatile memory with compensation for coupling
US7656735B2 (en) 2006-09-29 2010-02-02 Sandisk Corporation Dual voltage flash memory methods
US7684247B2 (en) * 2006-09-29 2010-03-23 Sandisk Corporation Reverse reading in non-volatile memory with compensation for coupling
US7675802B2 (en) 2006-09-29 2010-03-09 Sandisk Corporation Dual voltage flash memory card
US7474561B2 (en) * 2006-10-10 2009-01-06 Sandisk Corporation Variable program voltage increment values in non-volatile memory program operations
US7450426B2 (en) * 2006-10-10 2008-11-11 Sandisk Corporation Systems utilizing variable program voltage increment values in non-volatile memory program operations
JP5311784B2 (ja) * 2006-10-11 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
US20080091871A1 (en) * 2006-10-12 2008-04-17 Alan David Bennett Non-volatile memory with worst-case control data management
US20080091901A1 (en) * 2006-10-12 2008-04-17 Alan David Bennett Method for non-volatile memory with worst-case control data management
US7691710B2 (en) * 2006-10-17 2010-04-06 Sandisk Corporation Fabricating non-volatile memory with dual voltage select gate structure
US7586157B2 (en) * 2006-10-17 2009-09-08 Sandisk Corporation Non-volatile memory with dual voltage select gate structure
US7616490B2 (en) * 2006-10-17 2009-11-10 Sandisk Corporation Programming non-volatile memory with dual voltage select gate structure
US7379364B2 (en) * 2006-10-19 2008-05-27 Unity Semiconductor Corporation Sensing a signal in a two-terminal memory array having leakage current
US7372753B1 (en) * 2006-10-19 2008-05-13 Unity Semiconductor Corporation Two-cycle sensing in a two-terminal memory array having leakage current
US7975192B2 (en) 2006-10-30 2011-07-05 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US7596031B2 (en) 2006-10-30 2009-09-29 Sandisk Corporation Faster programming of highest multi-level state for non-volatile memory
WO2008053473A2 (en) * 2006-10-30 2008-05-08 Anobit Technologies Ltd. Memory cell readout using successive approximation
US7468911B2 (en) * 2006-11-02 2008-12-23 Sandisk Corporation Non-volatile memory using multiple boosting modes for reduced program disturb
US7440323B2 (en) * 2006-11-02 2008-10-21 Sandisk Corporation Reducing program disturb in non-volatile memory using multiple boosting modes
US7904788B2 (en) * 2006-11-03 2011-03-08 Sandisk Corporation Methods of varying read threshold voltage in nonvolatile memory
US8001441B2 (en) * 2006-11-03 2011-08-16 Sandisk Technologies Inc. Nonvolatile memory with modulated error correction coding
US7558109B2 (en) * 2006-11-03 2009-07-07 Sandisk Corporation Nonvolatile memory with variable read threshold
US7904780B2 (en) 2006-11-03 2011-03-08 Sandisk Corporation Methods of modulating error correction coding
KR100827697B1 (ko) * 2006-11-10 2008-05-07 삼성전자주식회사 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이구조
US7508710B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Operating non-volatile memory with boost structures
US7508703B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Non-volatile memory with boost structures
US7696035B2 (en) * 2006-11-13 2010-04-13 Sandisk Corporation Method for fabricating non-volatile memory with boost structures
US7924648B2 (en) 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
US8151163B2 (en) * 2006-12-03 2012-04-03 Anobit Technologies Ltd. Automatic defect management in memory devices
US7623387B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Non-volatile storage with early source-side boosting for reducing program disturb
US7623386B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Reducing program disturb in non-volatile storage using early source-side boosting
KR100784867B1 (ko) 2006-12-13 2007-12-14 삼성전자주식회사 엠에스비 프로그램 상태를 저장하는 플래그 셀들을구비하는 비휘발성 메모리 장치
KR100801035B1 (ko) 2006-12-14 2008-02-04 삼성전자주식회사 멀티 레벨 셀의 프로그램 방법, 페이지 버퍼 블록 및 이를포함하는 불휘발성 메모리 장치
US7900102B2 (en) * 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
US7593263B2 (en) * 2006-12-17 2009-09-22 Anobit Technologies Ltd. Memory device with reduced reading latency
US8686490B2 (en) * 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
US7847341B2 (en) 2006-12-20 2010-12-07 Nanosys, Inc. Electron blocking layers for electronic devices
US20080150003A1 (en) * 2006-12-20 2008-06-26 Jian Chen Electron blocking layers for electronic devices
US20080150004A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US20080150009A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US7800161B2 (en) * 2006-12-21 2010-09-21 Sandisk Corporation Flash NAND memory cell array with charge storage elements positioned in trenches
US7642160B2 (en) * 2006-12-21 2010-01-05 Sandisk Corporation Method of forming a flash NAND memory cell array with charge storage elements positioned in trenches
US8127200B2 (en) 2006-12-24 2012-02-28 Sandisk Il Ltd. Flash memory device and system with randomizing for suppressing errors
KR101449673B1 (ko) 2006-12-24 2014-10-13 샌디스크 아이엘 엘티디 에러 억제를 위해 랜더마이징하는 플래시 메모리 디바이스, 시스템 및 방법
US8370561B2 (en) * 2006-12-24 2013-02-05 Sandisk Il Ltd. Randomizing for suppressing errors in a flash memory
US7710776B2 (en) * 2006-12-27 2010-05-04 Cypress Semiconductor Corporation Method for on chip sensing of SONOS VT window in non-volatile static random access memory
US7570520B2 (en) * 2006-12-27 2009-08-04 Sandisk Corporation Non-volatile storage system with initial programming voltage based on trial
US7551482B2 (en) * 2006-12-27 2009-06-23 Sandisk Corporation Method for programming with initial programming voltage based on trial
US20080160680A1 (en) * 2006-12-28 2008-07-03 Yuan Jack H Methods of fabricating shield plates for reduced field coupling in nonvolatile memory
US20080157169A1 (en) * 2006-12-28 2008-07-03 Yuan Jack H Shield plates for reduced field coupling in nonvolatile memory
US7539052B2 (en) * 2006-12-28 2009-05-26 Micron Technology, Inc. Non-volatile multilevel memory cell programming
US7701765B2 (en) * 2006-12-28 2010-04-20 Micron Technology, Inc. Non-volatile multilevel memory cell programming
US7440324B2 (en) * 2006-12-29 2008-10-21 Sandisk Corporation Apparatus with alternating read mode
US7652919B2 (en) * 2006-12-29 2010-01-26 Spansion Llc Multi-level operation in dual element cells using a supplemental programming level
US7518923B2 (en) * 2006-12-29 2009-04-14 Sandisk Corporation Margined neighbor reading for non-volatile memory read operations including coupling compensation
US7539059B2 (en) * 2006-12-29 2009-05-26 Intel Corporation Selective bit line precharging in non volatile memory
US8583981B2 (en) * 2006-12-29 2013-11-12 Marvell World Trade Ltd. Concatenated codes for holographic storage
US7606070B2 (en) * 2006-12-29 2009-10-20 Sandisk Corporation Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation
US7495962B2 (en) * 2006-12-29 2009-02-24 Sandisk Corporation Alternating read mode
US7616498B2 (en) * 2006-12-29 2009-11-10 Sandisk Corporation Non-volatile storage system with resistance sensing and compensation
US7590002B2 (en) * 2006-12-29 2009-09-15 Sandisk Corporation Resistance sensing and compensation for non-volatile storage
US7554853B2 (en) * 2006-12-30 2009-06-30 Sandisk Corporation Non-volatile storage with bias based on selective word line
US7468920B2 (en) * 2006-12-30 2008-12-23 Sandisk Corporation Applying adaptive body bias to non-volatile storage
US7583535B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Biasing non-volatile storage to compensate for temperature variations
US7525843B2 (en) * 2006-12-30 2009-04-28 Sandisk Corporation Non-volatile storage with adaptive body bias
US7468919B2 (en) * 2006-12-30 2008-12-23 Sandisk Corporation Biasing non-volatile storage based on selected word line
US7583539B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Non-volatile storage with bias for temperature compensation
US7577030B2 (en) * 2007-01-17 2009-08-18 Kabushiki Kaisha Toshiba Semiconductor storage device
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US7751240B2 (en) 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
US7679965B2 (en) * 2007-01-31 2010-03-16 Sandisk Il Ltd Flash memory with improved programming precision
CN101689400B (zh) 2007-02-20 2013-07-03 桑迪士克科技公司 基于阈值电压分布的动态检验
KR100866961B1 (ko) * 2007-02-27 2008-11-05 삼성전자주식회사 불휘발성 메모리 장치 및 그 구동방법
JP2008217857A (ja) * 2007-02-28 2008-09-18 Toshiba Corp メモリコントローラ及び半導体装置
US7502255B2 (en) * 2007-03-07 2009-03-10 Sandisk Corporation Method for cache page copy in a non-volatile memory
US7499320B2 (en) * 2007-03-07 2009-03-03 Sandisk Corporation Non-volatile memory with cache page copy
WO2008111058A2 (en) * 2007-03-12 2008-09-18 Anobit Technologies Ltd. Adaptive estimation of memory cell read thresholds
US7535764B2 (en) * 2007-03-21 2009-05-19 Sandisk Corporation Adjusting resistance of non-volatile memory using dummy memory cells
US7573773B2 (en) * 2007-03-28 2009-08-11 Sandisk Corporation Flash memory with data refresh triggered by controlled scrub data reads
US7477547B2 (en) * 2007-03-28 2009-01-13 Sandisk Corporation Flash memory refresh techniques triggered by controlled scrub data reads
US7904793B2 (en) * 2007-03-29 2011-03-08 Sandisk Corporation Method for decoding data in non-volatile storage using reliability metrics based on multiple reads
US7577031B2 (en) * 2007-03-29 2009-08-18 Sandisk Corporation Non-volatile memory with compensation for variations along a word line
US7797480B2 (en) * 2007-03-29 2010-09-14 Sandisk Corporation Method for reading non-volatile storage using pre-conditioning waveforms and modified reliability metrics
US7508713B2 (en) * 2007-03-29 2009-03-24 Sandisk Corporation Method of compensating variations along a word line in a non-volatile memory
US7745285B2 (en) * 2007-03-30 2010-06-29 Sandisk Corporation Methods of forming and operating NAND memory with side-tunneling
US7606076B2 (en) * 2007-04-05 2009-10-20 Sandisk Corporation Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise
US7539060B2 (en) * 2007-04-05 2009-05-26 Sandisk Corporation Non-volatile storage using current sensing with biasing of source and P-Well
US7551483B2 (en) * 2007-04-10 2009-06-23 Sandisk Corporation Non-volatile memory with predictive programming
US7643348B2 (en) * 2007-04-10 2010-01-05 Sandisk Corporation Predictive programming in non-volatile memory
KR100875979B1 (ko) * 2007-04-19 2008-12-24 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및그것의 엘에스비 읽기 방법
US8001320B2 (en) * 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
US7606072B2 (en) * 2007-04-24 2009-10-20 Sandisk Corporation Non-volatile storage with compensation for source voltage drop
US7606071B2 (en) * 2007-04-24 2009-10-20 Sandisk Corporation Compensating source voltage drop in non-volatile storage
US7440327B1 (en) 2007-04-25 2008-10-21 Sandisk Corporation Non-volatile storage with reduced power consumption during read operations
US7606079B2 (en) * 2007-04-25 2009-10-20 Sandisk Corporation Reducing power consumption during read operations in non-volatile storage
US7460404B1 (en) * 2007-05-07 2008-12-02 Sandisk Corporation Boosting for non-volatile storage using channel isolation switching
US7463522B2 (en) * 2007-05-07 2008-12-09 Sandisk Corporation Non-volatile storage with boosting using channel isolation switching
US7577026B2 (en) * 2007-05-07 2009-08-18 Sandisk Corporation Source and drain side early boosting using local self boosting for non-volatile storage
US8234545B2 (en) * 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
US8429493B2 (en) 2007-05-12 2013-04-23 Apple Inc. Memory device with internal signap processing unit
US8073648B2 (en) * 2007-05-14 2011-12-06 Sandisk Il Ltd. Measuring threshold voltage distribution in memory using an aggregate characteristic
US20080294813A1 (en) * 2007-05-24 2008-11-27 Sergey Anatolievich Gorobets Managing Housekeeping Operations in Flash Memory
US20080294814A1 (en) * 2007-05-24 2008-11-27 Sergey Anatolievich Gorobets Flash Memory System with Management of Housekeeping Operations
US7489553B2 (en) * 2007-06-07 2009-02-10 Sandisk Corporation Non-volatile memory with improved sensing having bit-line lockout control
US7492640B2 (en) * 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
KR100892583B1 (ko) * 2007-06-08 2009-04-08 삼성전자주식회사 커플링을 고려한 메모리 셀의 데이터 프로그램 장치 및 그방법
US7986553B2 (en) * 2007-06-15 2011-07-26 Micron Technology, Inc. Programming of a solid state memory utilizing analog communication of bit patterns
US7463514B1 (en) * 2007-06-21 2008-12-09 Intel Corporation Multi-level cell serial-parallel sense scheme for non-volatile flash memory
US7545678B2 (en) * 2007-06-29 2009-06-09 Sandisk Corporation Non-volatile storage with source bias all bit line sensing
US7471567B1 (en) 2007-06-29 2008-12-30 Sandisk Corporation Method for source bias all bit line sensing in non-volatile storage
US7508715B2 (en) * 2007-07-03 2009-03-24 Sandisk Corporation Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US7599224B2 (en) * 2007-07-03 2009-10-06 Sandisk Corporation Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7869273B2 (en) 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7672163B2 (en) 2007-09-14 2010-03-02 Sandisk Corporation Control gate line architecture
US7652929B2 (en) * 2007-09-17 2010-01-26 Sandisk Corporation Non-volatile memory and method for biasing adjacent word line for verify during programming
US8174905B2 (en) * 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US8026170B2 (en) * 2007-09-26 2011-09-27 Sandisk Technologies Inc. Method of forming a single-layer metal conductors with multiple thicknesses
US7577034B2 (en) * 2007-09-26 2009-08-18 Sandisk Corporation Reducing programming voltage differential nonlinearity in non-volatile storage
US7978520B2 (en) 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
US7894263B2 (en) * 2007-09-28 2011-02-22 Sandisk Corporation High voltage generation and control in source-side injection programming of non-volatile memory
US7773413B2 (en) 2007-10-08 2010-08-10 Anobit Technologies Ltd. Reliable data storage in analog memory cells in the presence of temperature variations
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
US8527819B2 (en) * 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
US8068360B2 (en) * 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
US7876616B2 (en) * 2007-11-12 2011-01-25 Cadence Design Systems, Inc. System and method for wear leveling utilizing a relative wear counter
US8296498B2 (en) * 2007-11-13 2012-10-23 Sandisk Technologies Inc. Method and system for virtual fast access non-volatile RAM
US8270246B2 (en) * 2007-11-13 2012-09-18 Apple Inc. Optimized selection of memory chips in multi-chips memory devices
US7613045B2 (en) * 2007-11-26 2009-11-03 Sandisk Il, Ltd. Operation sequence and commands for measuring threshold voltage distribution in memory
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US7948802B2 (en) * 2007-12-04 2011-05-24 Micron Technology, Inc. Sensing memory cells
US7688638B2 (en) * 2007-12-07 2010-03-30 Sandisk Corporation Faster programming of multi-level non-volatile storage through reduced verify operations
US8209588B2 (en) * 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US7941687B2 (en) * 2007-12-13 2011-05-10 Digi International Inc. Method and apparatus for digital I/O expander chip with multi-function timer cells
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US7701761B2 (en) * 2007-12-20 2010-04-20 Sandisk Corporation Read, verify word line reference voltage to track source level
US7764547B2 (en) * 2007-12-20 2010-07-27 Sandisk Corporation Regulation of source potential to combat cell source IR drop
US8085586B2 (en) * 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
US7593265B2 (en) * 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory
US8098536B2 (en) 2008-01-24 2012-01-17 International Business Machines Corporation Self-repair integrated circuit and repair method
US8156398B2 (en) * 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7986579B2 (en) * 2008-02-13 2011-07-26 Spansion Llc Memory device and method thereof
US7924587B2 (en) * 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
US7864573B2 (en) 2008-02-24 2011-01-04 Anobit Technologies Ltd. Programming analog memory cells for reduced variance after retention
US8230300B2 (en) * 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8059457B2 (en) * 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
US7915664B2 (en) * 2008-04-17 2011-03-29 Sandisk Corporation Non-volatile memory with sidewall channels and raised source/drain regions
US7808836B2 (en) * 2008-04-29 2010-10-05 Sandisk Il Ltd. Non-volatile memory with adaptive setting of state voltage levels
US7808819B2 (en) * 2008-04-29 2010-10-05 Sandisk Il Ltd. Method for adaptive setting of state voltage levels in non-volatile memory
US20100040568A1 (en) * 2008-04-30 2010-02-18 Skinmedica, Inc. Steroidal compounds as melanogenesis modifiers and uses thereof
US8051240B2 (en) * 2008-05-09 2011-11-01 Sandisk Technologies Inc. Compensating non-volatile storage using different pass voltages during program-verify and read
US8164655B2 (en) 2008-05-19 2012-04-24 Spatial Cam Llc Systems and methods for concurrently playing multiple images from a storage medium
US10896327B1 (en) 2013-03-15 2021-01-19 Spatial Cam Llc Device with a camera for locating hidden object
US9171221B2 (en) 2010-07-18 2015-10-27 Spatial Cam Llc Camera to track an object
US11119396B1 (en) 2008-05-19 2021-09-14 Spatial Cam Llc Camera system with a plurality of image sensors
US20110098083A1 (en) * 2008-05-19 2011-04-28 Peter Lablans Large, Ultra-Thin And Ultra-Light Connectable Display For A Computing Device
US20100097444A1 (en) * 2008-10-16 2010-04-22 Peter Lablans Camera System for Creating an Image From a Plurality of Images
US10585344B1 (en) 2008-05-19 2020-03-10 Spatial Cam Llc Camera system with a plurality of image sensors
US8355042B2 (en) * 2008-10-16 2013-01-15 Spatial Cam Llc Controller in a camera for creating a panoramic image
US9736368B2 (en) 2013-03-15 2017-08-15 Spatial Cam Llc Camera in a headframe for object tracking
US10354407B2 (en) 2013-03-15 2019-07-16 Spatial Cam Llc Camera for locating hidden objects
US8031521B1 (en) * 2008-05-20 2011-10-04 Marvell International Ltd. Reprogramming non-volatile memory devices for read disturbance mitigation
US7719902B2 (en) * 2008-05-23 2010-05-18 Sandisk Corporation Enhanced bit-line pre-charge scheme for increasing channel boosting in non-volatile storage
US7952928B2 (en) * 2008-05-27 2011-05-31 Sandisk Il Ltd. Increasing read throughput in non-volatile memory
US7505334B1 (en) * 2008-05-28 2009-03-17 International Business Machines Corporation Measurement method for reading multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
US7957197B2 (en) * 2008-05-28 2011-06-07 Sandisk Corporation Nonvolatile memory with a current sense amplifier having a precharge circuit and a transfer gate coupled to a sense node
US7796435B2 (en) * 2008-06-12 2010-09-14 Sandisk Corporation Method for correlated multiple pass programming in nonvolatile memory
US7826271B2 (en) * 2008-06-12 2010-11-02 Sandisk Corporation Nonvolatile memory with index programming and reduced verify
US7813172B2 (en) * 2008-06-12 2010-10-12 Sandisk Corporation Nonvolatile memory with correlated multiple pass programming
US7800945B2 (en) * 2008-06-12 2010-09-21 Sandisk Corporation Method for index programming and reduced verify in nonvolatile memory
US7848144B2 (en) * 2008-06-16 2010-12-07 Sandisk Corporation Reverse order page writing in flash memories
US8407559B2 (en) * 2008-06-20 2013-03-26 Marvell World Trade Ltd. Monitoring memory
US8458563B2 (en) * 2008-06-23 2013-06-04 Ramot At Tel Aviv University Ltd. Reading a flash memory by joint decoding and cell voltage distribution tracking
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
US7808831B2 (en) * 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
US8014209B2 (en) 2008-07-02 2011-09-06 Sandisk Technologies Inc. Programming and selectively erasing non-volatile storage
US7852683B2 (en) * 2008-07-02 2010-12-14 Sandisk Corporation Correcting for over programming non-volatile storage
US7965554B2 (en) * 2008-07-02 2011-06-21 Sandisk Corporation Selective erase operation for non-volatile storage
US8458536B2 (en) 2008-07-17 2013-06-04 Marvell World Trade Ltd. Data recovery in solid state memory devices
US7751251B2 (en) * 2008-07-31 2010-07-06 Intel Corporation Current sensing scheme for non-volatile memory
US7719876B2 (en) 2008-07-31 2010-05-18 Unity Semiconductor Corporation Preservation circuit and methods to maintain values representing data in one or more layers of memory
US7995388B1 (en) 2008-08-05 2011-08-09 Anobit Technologies Ltd. Data storage using modified voltages
US7924613B1 (en) 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US7715235B2 (en) * 2008-08-25 2010-05-11 Sandisk Corporation Non-volatile memory and method for ramp-down programming
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US7830701B2 (en) * 2008-09-19 2010-11-09 Unity Semiconductor Corporation Contemporaneous margin verification and memory access for memory cells in cross point memory arrays
US7768836B2 (en) * 2008-10-10 2010-08-03 Sandisk Corporation Nonvolatile memory and method with reduced program verify by ignoring fastest and/or slowest programming bits
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8416282B2 (en) * 2008-10-16 2013-04-09 Spatial Cam Llc Camera for creating a panoramic image
US8045375B2 (en) 2008-10-24 2011-10-25 Sandisk Technologies Inc. Programming non-volatile memory with high resolution variable initial programming pulse
US8261159B1 (en) 2008-10-30 2012-09-04 Apple, Inc. Data scrambling schemes for memory devices
US8208304B2 (en) * 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
JP5193830B2 (ja) 2008-12-03 2013-05-08 株式会社東芝 不揮発性半導体メモリ
WO2010067407A1 (ja) * 2008-12-08 2010-06-17 ハングリー・シー・アセッツ・エル・エル・ピー 半導体記憶デバイスおよびその製造方法
US8291297B2 (en) * 2008-12-18 2012-10-16 Intel Corporation Data error recovery in non-volatile memory
US7941697B2 (en) * 2008-12-30 2011-05-10 Symantec Operating Corporation Failure handling using overlay objects on a file system using object based storage devices
US8248831B2 (en) * 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US7813181B2 (en) * 2008-12-31 2010-10-12 Sandisk Corporation Non-volatile memory and method for sensing with pipelined corrections for neighboring perturbations
US7944754B2 (en) * 2008-12-31 2011-05-17 Sandisk Corporation Non-volatile memory and method with continuous scanning time-domain sensing
US8174857B1 (en) 2008-12-31 2012-05-08 Anobit Technologies Ltd. Efficient readout schemes for analog memory cell devices using multiple read threshold sets
US8700840B2 (en) * 2009-01-05 2014-04-15 SanDisk Technologies, Inc. Nonvolatile memory with write cache having flush/eviction methods
US8244960B2 (en) 2009-01-05 2012-08-14 Sandisk Technologies Inc. Non-volatile memory and method with write cache partition management methods
KR101760144B1 (ko) 2009-01-05 2017-07-31 샌디스크 테크놀로지스 엘엘씨 비휘발성 메모리 및 기록 캐시를 분할하는 방법
US20100174845A1 (en) * 2009-01-05 2010-07-08 Sergey Anatolievich Gorobets Wear Leveling for Non-Volatile Memories: Maintenance of Experience Count and Passive Techniques
US8040744B2 (en) 2009-01-05 2011-10-18 Sandisk Technologies Inc. Spare block management of non-volatile memories
US8094500B2 (en) * 2009-01-05 2012-01-10 Sandisk Technologies Inc. Non-volatile memory and method with write cache partitioning
US7974133B2 (en) 2009-01-06 2011-07-05 Sandisk Technologies Inc. Robust sensing circuit and method
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8166368B2 (en) * 2009-02-24 2012-04-24 International Business Machines Corporation Writing a special symbol to a memory to indicate the absence of a data signal
US8023345B2 (en) * 2009-02-24 2011-09-20 International Business Machines Corporation Iteratively writing contents to memory locations using a statistical model
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8832354B2 (en) * 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8026544B2 (en) 2009-03-30 2011-09-27 Sandisk Technologies Inc. Fabricating and operating a memory array having a multi-level cell region and a single-level cell region
EP2417598B1 (en) 2009-04-08 2017-03-29 SanDisk Technologies LLC Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US8351236B2 (en) 2009-04-08 2013-01-08 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
US7983065B2 (en) * 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
US8199576B2 (en) * 2009-04-08 2012-06-12 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US7907449B2 (en) 2009-04-09 2011-03-15 Sandisk Corporation Two pass erase for non-volatile storage
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US7830708B1 (en) * 2009-04-22 2010-11-09 Seagate Technology Llc Compensating for variations in memory cell programmed state distributions
US8102705B2 (en) 2009-06-05 2012-01-24 Sandisk Technologies Inc. Structure and method for shuffling data within non-volatile memory devices
US8027195B2 (en) * 2009-06-05 2011-09-27 SanDisk Technologies, Inc. Folding data stored in binary format into multi-state format within non-volatile memory devices
WO2010144624A1 (en) 2009-06-09 2010-12-16 Google Inc. Programming of dimm termination resistance values
US20100318720A1 (en) 2009-06-16 2010-12-16 Saranyan Rajagopalan Multi-Bank Non-Volatile Memory System with Satellite File System
US7974124B2 (en) * 2009-06-24 2011-07-05 Sandisk Corporation Pointer based column selection techniques in non-volatile memories
US8054691B2 (en) 2009-06-26 2011-11-08 Sandisk Technologies Inc. Detecting the completion of programming for non-volatile storage
US20110002169A1 (en) 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8144511B2 (en) 2009-08-19 2012-03-27 Sandisk Technologies Inc. Selective memory cell program and erase
US8400854B2 (en) 2009-09-11 2013-03-19 Sandisk Technologies Inc. Identifying at-risk data in non-volatile storage
US8230276B2 (en) * 2009-09-28 2012-07-24 International Business Machines Corporation Writing to memory using adaptive write techniques
US8386739B2 (en) * 2009-09-28 2013-02-26 International Business Machines Corporation Writing to memory using shared address buses
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8634240B2 (en) * 2009-10-28 2014-01-21 SanDisk Technologies, Inc. Non-volatile memory and method with accelerated post-write read to manage errors
US8423866B2 (en) 2009-10-28 2013-04-16 SanDisk Technologies, Inc. Non-volatile memory and method with post-write read and adaptive re-write to manage errors
US8214700B2 (en) 2009-10-28 2012-07-03 Sandisk Technologies Inc. Non-volatile memory and method with post-write read and adaptive re-write to manage errors
US8174895B2 (en) * 2009-12-15 2012-05-08 Sandisk Technologies Inc. Programming non-volatile storage with fast bit detection and verify skip
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8144512B2 (en) 2009-12-18 2012-03-27 Sandisk Technologies Inc. Data transfer flows for on-chip folding
US20110153912A1 (en) 2009-12-18 2011-06-23 Sergey Anatolievich Gorobets Maintaining Updates of Multi-Level Non-Volatile Memory in Binary Non-Volatile Memory
US8054684B2 (en) 2009-12-18 2011-11-08 Sandisk Technologies Inc. Non-volatile memory and method with atomic program sequence and write abort detection
US8468294B2 (en) 2009-12-18 2013-06-18 Sandisk Technologies Inc. Non-volatile memory with multi-gear control using on-chip folding of data
US8725935B2 (en) 2009-12-18 2014-05-13 Sandisk Technologies Inc. Balanced performance for on-chip folding of non-volatile memories
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8572311B1 (en) 2010-01-11 2013-10-29 Apple Inc. Redundant data storage in multi-die memory systems
US8213255B2 (en) 2010-02-19 2012-07-03 Sandisk Technologies Inc. Non-volatile storage with temperature compensation based on neighbor state information
US8243523B2 (en) * 2010-03-09 2012-08-14 Micron Technology, Inc. Sensing operations in a memory device
KR20110107190A (ko) * 2010-03-24 2011-09-30 삼성전자주식회사 저항성 메모리의 마모 셀 관리 방법 및 장치
US7888966B1 (en) 2010-03-25 2011-02-15 Sandisk Corporation Enhancement of input/output for non source-synchronous interfaces
US8463985B2 (en) 2010-03-31 2013-06-11 International Business Machines Corporation Constrained coding to reduce floating gate coupling in non-volatile memories
KR101438072B1 (ko) 2010-04-15 2014-09-03 라모트 앳 텔-아비브 유니버시티 리미티드 소거 없는 플래시 메모리의 다중 프로그래밍
US8546214B2 (en) 2010-04-22 2013-10-01 Sandisk Technologies Inc. P-type control gate in non-volatile storage and methods for forming same
US8427874B2 (en) 2010-04-30 2013-04-23 SanDisk Technologies, Inc. Non-volatile memory and method with even/odd combined block decoding
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US9208899B2 (en) * 2010-05-05 2015-12-08 Texas Instruments Incorporated Universal test structures based SRAM on-chip parametric test module and methods of operating and testing
US8274831B2 (en) 2010-05-24 2012-09-25 Sandisk Technologies Inc. Programming non-volatile storage with synchronized coupling
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
US8526237B2 (en) 2010-06-08 2013-09-03 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8417876B2 (en) 2010-06-23 2013-04-09 Sandisk Technologies Inc. Use of guard bands and phased maintenance operations to avoid exceeding maximum latency requirements in non-volatile memory systems
US8543757B2 (en) 2010-06-23 2013-09-24 Sandisk Technologies Inc. Techniques of maintaining logical to physical mapping information in non-volatile memory systems
US8514630B2 (en) 2010-07-09 2013-08-20 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays: current based approach
US8432732B2 (en) 2010-07-09 2013-04-30 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays
US8305807B2 (en) 2010-07-09 2012-11-06 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US8369156B2 (en) 2010-07-13 2013-02-05 Sandisk Technologies Inc. Fast random access to non-volatile storage
US8464135B2 (en) 2010-07-13 2013-06-11 Sandisk Technologies Inc. Adaptive flash interface
CN107093464A (zh) 2010-07-13 2017-08-25 桑迪士克科技有限责任公司 后台存储器系统接口的动态优化
US9069688B2 (en) 2011-04-15 2015-06-30 Sandisk Technologies Inc. Dynamic optimization of back-end memory system interface
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
WO2012015438A1 (en) * 2010-07-30 2012-02-02 Hewlett-Packard Development Company, L.P. Memory element and method for determining the data state of a memory element
US8767459B1 (en) 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8238158B2 (en) * 2010-08-04 2012-08-07 Texas Instruments Incorporated Programming of memory cells in a nonvolatile memory using an active transition control
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US8374031B2 (en) 2010-09-29 2013-02-12 SanDisk Technologies, Inc. Techniques for the fast settling of word lines in NAND flash memory
US8279662B2 (en) 2010-11-11 2012-10-02 Seagate Technology Llc Multi-bit magnetic memory with independently programmable free layer domains
US8837216B2 (en) 2010-12-13 2014-09-16 Sandisk Technologies Inc. Non-volatile storage system with shared bit lines connected to a single selection device
US9227456B2 (en) 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
US8625322B2 (en) 2010-12-14 2014-01-07 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with low current structures and methods thereof
US8885381B2 (en) 2010-12-14 2014-11-11 Sandisk 3D Llc Three dimensional non-volatile storage with dual gated vertical select devices
US8472280B2 (en) 2010-12-21 2013-06-25 Sandisk Technologies Inc. Alternate page by page programming scheme
US8498152B2 (en) 2010-12-23 2013-07-30 Sandisk Il Ltd. Non-volatile memory and methods with soft-bit reads while reading hard bits with compensation for coupling
US8099652B1 (en) 2010-12-23 2012-01-17 Sandisk Corporation Non-volatile memory and methods with reading soft bits in non uniform schemes
US8782495B2 (en) 2010-12-23 2014-07-15 Sandisk Il Ltd Non-volatile memory and methods with asymmetric soft read points around hard read points
US8472257B2 (en) 2011-03-24 2013-06-25 Sandisk Technologies Inc. Nonvolatile memory and method for improved programming with reduced verify
US9342446B2 (en) 2011-03-29 2016-05-17 SanDisk Technologies, Inc. Non-volatile memory system allowing reverse eviction of data updates to non-volatile binary cache
US8334796B2 (en) 2011-04-08 2012-12-18 Sandisk Technologies Inc. Hardware efficient on-chip digital temperature coefficient voltage generator and method
US8713380B2 (en) 2011-05-03 2014-04-29 SanDisk Technologies, Inc. Non-volatile memory and method having efficient on-chip block-copying with controlled error rate
US8379454B2 (en) 2011-05-05 2013-02-19 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US9141528B2 (en) 2011-05-17 2015-09-22 Sandisk Technologies Inc. Tracking and handling of super-hot data in non-volatile memory systems
WO2012158514A1 (en) 2011-05-17 2012-11-22 Sandisk Technologies Inc. Non-volatile memory and method with small logical groups distributed among active slc and mlc memory partitions
US9176864B2 (en) 2011-05-17 2015-11-03 SanDisk Technologies, Inc. Non-volatile memory and method having block management with hot/cold data sorting
US8843693B2 (en) 2011-05-17 2014-09-23 SanDisk Technologies, Inc. Non-volatile memory and method with improved data scrambling
US8456911B2 (en) 2011-06-07 2013-06-04 Sandisk Technologies Inc. Intelligent shifting of read pass voltages for non-volatile storage
US8427884B2 (en) 2011-06-20 2013-04-23 SanDisk Technologies, Inc. Bit scan circuits and method in non-volatile memory
US8995206B2 (en) * 2011-07-14 2015-03-31 Technion Research And Development Foundation Ltd. Device, method and computer readable program for accessing memory cells using shortened read attempts
US8432740B2 (en) 2011-07-21 2013-04-30 Sandisk Technologies Inc. Program algorithm with staircase waveform decomposed into multiple passes
US20130031431A1 (en) 2011-07-28 2013-01-31 Eran Sharon Post-Write Read in Non-Volatile Memories Using Comparison of Data as Written in Binary and Multi-State Formats
US8775901B2 (en) 2011-07-28 2014-07-08 SanDisk Technologies, Inc. Data recovery for defective word lines during programming of non-volatile memory arrays
US8750042B2 (en) 2011-07-28 2014-06-10 Sandisk Technologies Inc. Combined simultaneous sensing of multiple wordlines in a post-write read (PWR) and detection of NAND failures
US8726104B2 (en) 2011-07-28 2014-05-13 Sandisk Technologies Inc. Non-volatile memory and method with accelerated post-write read using combined verification of multiple pages
US8495285B2 (en) * 2011-08-31 2013-07-23 Micron Technology, Inc. Apparatuses and methods of operating for memory endurance
US8522178B2 (en) * 2011-09-07 2013-08-27 Apple Inc. Re-modeling a memory array for accurate timing analysis
US8638606B2 (en) 2011-09-16 2014-01-28 Sandisk Technologies Inc. Substrate bias during program of non-volatile storage
WO2013043602A2 (en) 2011-09-19 2013-03-28 SanDisk Technologies, Inc. High endurance non-volatile storage
US8406053B1 (en) 2011-09-21 2013-03-26 Sandisk Technologies Inc. On chip dynamic read for non-volatile storage
US8705293B2 (en) 2011-10-20 2014-04-22 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory suitable for quick pass write
WO2013058960A2 (en) 2011-10-20 2013-04-25 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory
US8630120B2 (en) 2011-10-20 2014-01-14 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory
US8917554B2 (en) 2011-10-26 2014-12-23 Sandisk Technologies Inc. Back-biasing word line switch transistors
US8593866B2 (en) 2011-11-11 2013-11-26 Sandisk Technologies Inc. Systems and methods for operating multi-bank nonvolatile memory
US9076544B2 (en) 2011-11-18 2015-07-07 Sandisk Technologies Inc. Operation for non-volatile storage system with shared bit lines
WO2013074528A1 (en) 2011-11-18 2013-05-23 SanDisk Technologies, Inc. Non-volatile storage with broken word line screen and data recovery
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
US8811091B2 (en) 2011-12-16 2014-08-19 SanDisk Technologies, Inc. Non-volatile memory and method with improved first pass programming
US9036415B2 (en) 2011-12-21 2015-05-19 Sandisk Technologies Inc. Mitigating variations arising from simultaneous multi-state sensing
US8885404B2 (en) 2011-12-24 2014-11-11 Sandisk Technologies Inc. Non-volatile storage system with three layer floating gate
US8634239B2 (en) 2011-12-28 2014-01-21 Sandisk Technologies Inc. Hybrid multi-level cell programming sequences
US9269425B2 (en) 2011-12-30 2016-02-23 Sandisk 3D Llc Low forming voltage non-volatile storage device
US8842471B2 (en) 2012-01-06 2014-09-23 Sandisk Technologies Inc. Charge cycling by equalizing and regulating the source, well, and bit line levels during write operations for NAND flash memory: program to verify transition
US8780608B2 (en) 2012-01-23 2014-07-15 Micron Technology, Inc. Apparatuses and methods for reading and/or programming data in memory arrays having varying available storage ranges
US8582381B2 (en) 2012-02-23 2013-11-12 SanDisk Technologies, Inc. Temperature based compensation during verify operations for non-volatile storage
US8730722B2 (en) 2012-03-02 2014-05-20 Sandisk Technologies Inc. Saving of data in cases of word-line to word-line short in memory arrays
US8937835B2 (en) 2012-03-13 2015-01-20 Sandisk Technologies Inc. Non-volatile storage with read process that reduces disturb
US8842473B2 (en) 2012-03-15 2014-09-23 Sandisk Technologies Inc. Techniques for accessing column selecting shift register with skipped entries in non-volatile memories
US8897085B2 (en) 2012-03-19 2014-11-25 Sandisk Technologies Inc. Immunity against temporary and short power drops in non-volatile memory: pausing techniques
US8638608B2 (en) 2012-03-26 2014-01-28 Sandisk Technologies Inc. Selected word line dependent select gate voltage during program
US8804430B2 (en) 2012-03-26 2014-08-12 Sandisk Technologies Inc. Selected word line dependent select gate diffusion region voltage during programming
US8804425B2 (en) 2012-03-26 2014-08-12 Sandisk Technologies Inc. Selected word line dependent programming voltage
US8760957B2 (en) 2012-03-27 2014-06-24 SanDisk Technologies, Inc. Non-volatile memory and method having a memory array with a high-speed, short bit-line portion
US8995183B2 (en) 2012-04-23 2015-03-31 Sandisk Technologies Inc. Data retention in nonvolatile memory with multiple data storage formats
US8732391B2 (en) 2012-04-23 2014-05-20 Sandisk Technologies Inc. Obsolete block management for data retention in nonvolatile memory
US8681548B2 (en) 2012-05-03 2014-03-25 Sandisk Technologies Inc. Column redundancy circuitry for non-volatile memory
US8937837B2 (en) 2012-05-08 2015-01-20 Sandisk Technologies Inc. Bit line BL isolation scheme during erase operation for non-volatile storage
US9171584B2 (en) 2012-05-15 2015-10-27 Sandisk 3D Llc Three dimensional non-volatile storage with interleaved vertical select devices above and below vertical bit lines
US9147439B2 (en) 2012-06-15 2015-09-29 Sandisk 3D Llc Non-volatile memory having 3D array architecture with staircase word lines and vertical bit lines and methods thereof
US9281029B2 (en) 2012-06-15 2016-03-08 Sandisk 3D Llc Non-volatile memory having 3D array architecture with bit line voltage control and methods thereof
US9142305B2 (en) 2012-06-28 2015-09-22 Sandisk Technologies Inc. System to reduce stress on word line select transistor during erase operation
US20140003176A1 (en) 2012-06-28 2014-01-02 Man Lung Mui Compact High Speed Sense Amplifier for Non-Volatile Memory with Reduced layout Area and Power Consumption
US8971141B2 (en) 2012-06-28 2015-03-03 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory and hybrid lockout
US9293195B2 (en) 2012-06-28 2016-03-22 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory
US8566671B1 (en) 2012-06-29 2013-10-22 Sandisk Technologies Inc. Configurable accelerated post-write read to manage errors
US9053819B2 (en) 2012-07-11 2015-06-09 Sandisk Technologies Inc. Programming method to tighten threshold voltage width with avoiding program disturb
US8830745B2 (en) 2012-07-17 2014-09-09 Sandisk Technologies Inc. Memory system with unverified program step
US8854900B2 (en) 2012-07-26 2014-10-07 SanDisk Technologies, Inc. Non-volatile memory and method with peak current control
US8750045B2 (en) 2012-07-27 2014-06-10 Sandisk Technologies Inc. Experience count dependent program algorithm for flash memory
US8730724B2 (en) 2012-08-07 2014-05-20 Sandisk Technologies Inc. Common line current for program level determination in flash memory
US8737125B2 (en) 2012-08-07 2014-05-27 Sandisk Technologies Inc. Aggregating data latches for program level determination
CA2820253C (en) 2012-08-08 2020-10-27 Shrenik Shah System and method for improving impact safety
US9036417B2 (en) 2012-09-06 2015-05-19 Sandisk Technologies Inc. On chip dynamic read level scan and error detection for nonvolatile storage
US20140071761A1 (en) 2012-09-10 2014-03-13 Sandisk Technologies Inc. Non-volatile storage with joint hard bit and soft bit reading
US9329986B2 (en) 2012-09-10 2016-05-03 Sandisk Technologies Inc. Peak current management in multi-die non-volatile memory devices
US8887011B2 (en) 2012-09-13 2014-11-11 Sandisk Technologies Inc. Erased page confirmation in multilevel memory
US9164526B2 (en) 2012-09-27 2015-10-20 Sandisk Technologies Inc. Sigma delta over-sampling charge pump analog-to-digital converter
US9810723B2 (en) 2012-09-27 2017-11-07 Sandisk Technologies Llc Charge pump based over-sampling ADC for current detection
US9053011B2 (en) 2012-09-28 2015-06-09 Sandisk Technologies Inc. Selective protection of lower page data during upper page write
US8897080B2 (en) 2012-09-28 2014-11-25 Sandisk Technologies Inc. Variable rate serial to parallel shift register
US9490035B2 (en) 2012-09-28 2016-11-08 SanDisk Technologies, Inc. Centralized variable rate serializer and deserializer for bad column management
US9076506B2 (en) 2012-09-28 2015-07-07 Sandisk Technologies Inc. Variable rate parallel to serial shift register
US9047974B2 (en) 2012-10-04 2015-06-02 Sandisk Technologies Inc. Erased state reading
US20140108705A1 (en) 2012-10-12 2014-04-17 Sandisk Technologies Inc. Use of High Endurance Non-Volatile Memory for Read Acceleration
US9159406B2 (en) 2012-11-02 2015-10-13 Sandisk Technologies Inc. Single-level cell endurance improvement with pre-defined blocks
US9466382B2 (en) 2012-11-14 2016-10-11 Sandisk Technologies Llc Compensation for sub-block erase
US8830717B2 (en) 2012-11-29 2014-09-09 Sandisk Technologies Inc. Optimized configurable NAND parameters
US9171620B2 (en) 2012-11-29 2015-10-27 Sandisk Technologies Inc. Weighted read scrub for nonvolatile memory
US9183945B2 (en) 2012-11-30 2015-11-10 Sandisk Technologies Inc. Systems and methods to avoid false verify and false read
US9146807B2 (en) 2012-12-04 2015-09-29 Sandisk Technologies Inc. Bad column handling in flash memory
US8995184B2 (en) 2012-12-06 2015-03-31 Sandisk Technologies Inc. Adaptive operation of multi level cell memory
US9087601B2 (en) 2012-12-06 2015-07-21 Sandisk Technologies Inc. Select gate bias during program of non-volatile storage
US9098428B2 (en) 2012-12-11 2015-08-04 Sandisk Technologies Inc. Data recovery on cluster failures and ECC enhancements with code word interleaving
US9025374B2 (en) 2012-12-13 2015-05-05 Sandisk Technologies Inc. System and method to update read voltages in a non-volatile memory in response to tracking data
US8988941B2 (en) 2012-12-18 2015-03-24 SanDisk Tehcnologies Inc. Select transistor tuning
US8923065B2 (en) 2012-12-31 2014-12-30 SanDisk Technologies, Inc. Nonvolatile memory and method with improved I/O interface
US9076545B2 (en) 2013-01-17 2015-07-07 Sandisk Tecnologies Inc. Dynamic adjustment of read voltage levels based on memory cell threshold voltage distribution
US9026757B2 (en) 2013-01-25 2015-05-05 Sandisk Technologies Inc. Non-volatile memory programming data preservation
US8913428B2 (en) 2013-01-25 2014-12-16 Sandisk Technologies Inc. Programming non-volatile storage system with multiple memory die
US9098205B2 (en) 2013-01-30 2015-08-04 Sandisk Technologies Inc. Data randomization in 3-D memory
US8885416B2 (en) 2013-01-30 2014-11-11 Sandisk Technologies Inc. Bit line current trip point modulation for reading nonvolatile storage elements
US8971128B2 (en) 2013-01-31 2015-03-03 Sandisk Technologies Inc. Adaptive initial program voltage for non-volatile memory
US8929142B2 (en) * 2013-02-05 2015-01-06 Sandisk Technologies Inc. Programming select gate transistors and memory cells using dynamic verify level
US8995195B2 (en) 2013-02-12 2015-03-31 Sandisk Technologies Inc. Fast-reading NAND flash memory
WO2014138124A1 (en) 2013-03-04 2014-09-12 Sandisk 3D Llc Vertical bit line non-volatile memory systems and methods of fabrication
US9411722B2 (en) 2013-03-04 2016-08-09 Sandisk Technologies Llc Asynchronous FIFO buffer for memory access
US9064547B2 (en) 2013-03-05 2015-06-23 Sandisk 3D Llc 3D non-volatile memory having low-current cells and methods
US9349452B2 (en) 2013-03-07 2016-05-24 Sandisk Technologies Inc. Hybrid non-volatile memory cells for shared bit line
US9384839B2 (en) 2013-03-07 2016-07-05 Sandisk Technologies Llc Write sequence providing write abort protection
US9165933B2 (en) 2013-03-07 2015-10-20 Sandisk 3D Llc Vertical bit line TFT decoder for high voltage operation
US9053810B2 (en) * 2013-03-08 2015-06-09 Sandisk Technologies Inc. Defect or program disturb detection with full data recovery capability
US9165656B2 (en) 2013-03-11 2015-10-20 Sandisk Technologies Inc. Non-volatile storage with shared bit lines and flat memory cells
US8988947B2 (en) 2013-03-25 2015-03-24 Sandisk Technologies Inc. Back bias during program verify of non-volatile storage
US9070449B2 (en) 2013-04-26 2015-06-30 Sandisk Technologies Inc. Defective block management
US9183086B2 (en) * 2013-06-03 2015-11-10 Sandisk Technologies Inc. Selection of data for redundancy calculation in three dimensional nonvolatile memory
US9218890B2 (en) 2013-06-03 2015-12-22 Sandisk Technologies Inc. Adaptive operation of three dimensional memory
US9230656B2 (en) 2013-06-26 2016-01-05 Sandisk Technologies Inc. System for maintaining back gate threshold voltage in three dimensional NAND memory
US20150006784A1 (en) 2013-06-27 2015-01-01 Sandisk Technologies Inc. Efficient Post Write Read in Three Dimensional Nonvolatile Memory
US9218242B2 (en) 2013-07-02 2015-12-22 Sandisk Technologies Inc. Write operations for defect management in nonvolatile memory
US9063671B2 (en) 2013-07-02 2015-06-23 Sandisk Technologies Inc. Write operations with full sequence programming for defect management in nonvolatile memory
US9177663B2 (en) 2013-07-18 2015-11-03 Sandisk Technologies Inc. Dynamic regulation of memory array source line
KR102133362B1 (ko) * 2013-08-14 2020-07-15 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 프로그램 방법
US9442842B2 (en) 2013-08-19 2016-09-13 Sandisk Technologies Llc Memory system performance configuration
US9142324B2 (en) 2013-09-03 2015-09-22 Sandisk Technologies Inc. Bad block reconfiguration in nonvolatile memory
US9105468B2 (en) 2013-09-06 2015-08-11 Sandisk 3D Llc Vertical bit line wide band gap TFT decoder
US9342401B2 (en) 2013-09-16 2016-05-17 Sandisk Technologies Inc. Selective in-situ retouching of data in nonvolatile memory
US9240238B2 (en) 2013-09-20 2016-01-19 Sandisk Technologies Inc. Back gate operation with elevated threshold voltage
US9165683B2 (en) 2013-09-23 2015-10-20 Sandisk Technologies Inc. Multi-word line erratic programming detection
US8929141B1 (en) 2013-10-02 2015-01-06 Sandisk Technologies Inc. Three-dimensional NAND memory with adaptive erase
US9177673B2 (en) 2013-10-28 2015-11-03 Sandisk Technologies Inc. Selection of data for redundancy calculation by likely error rate
US20150121156A1 (en) 2013-10-28 2015-04-30 Sandisk Technologies Inc. Block Structure Profiling in Three Dimensional Memory
US9501400B2 (en) 2013-11-13 2016-11-22 Sandisk Technologies Llc Identification and operation of sub-prime blocks in nonvolatile memory
US9411721B2 (en) 2013-11-15 2016-08-09 Sandisk Technologies Llc Detecting access sequences for data compression on non-volatile memory devices
US9043537B1 (en) 2013-11-21 2015-05-26 Sandisk Technologies Inc. Update block programming order
US9229644B2 (en) 2013-11-25 2016-01-05 Sandisk Technologies Inc. Targeted copy of data relocation
US9141291B2 (en) 2013-11-26 2015-09-22 Sandisk Technologies Inc. Adaptive context disbursement for improved performance in non-volatile memory systems
US9213601B2 (en) 2013-12-03 2015-12-15 Sandisk Technologies Inc. Adaptive data re-compaction after post-write read verification operations
US9058881B1 (en) 2013-12-05 2015-06-16 Sandisk Technologies Inc. Systems and methods for partial page programming of multi level cells
US9093158B2 (en) 2013-12-06 2015-07-28 Sandisk Technologies Inc. Write scheme for charge trapping memory
US9244631B2 (en) 2013-12-06 2016-01-26 Sandisk Technologies Inc. Lower page only host burst writes
US9218886B2 (en) 2013-12-10 2015-12-22 SanDisk Technologies, Inc. String dependent parameter setup
US9129701B2 (en) 2013-12-19 2015-09-08 Sandisk Technologies Inc. Asymmetric state detection for non-volatile storage
US9208023B2 (en) 2013-12-23 2015-12-08 Sandisk Technologies Inc. Systems and methods for scheduling post-write read in nonvolatile memory
US9466383B2 (en) 2013-12-30 2016-10-11 Sandisk Technologies Llc Non-volatile memory and method with adaptive logical groups
US9620182B2 (en) 2013-12-31 2017-04-11 Sandisk Technologies Llc Pulse mechanism for memory circuit interruption
US9368224B2 (en) 2014-02-07 2016-06-14 SanDisk Technologies, Inc. Self-adjusting regulation current for memory array source line
US9542344B2 (en) 2014-02-19 2017-01-10 Sandisk Technologies Llc Datapath management in a memory controller
US9362338B2 (en) 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
US9379246B2 (en) 2014-03-05 2016-06-28 Sandisk Technologies Inc. Vertical thin film transistor selection devices and methods of fabrication
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
US9123392B1 (en) 2014-03-28 2015-09-01 Sandisk 3D Llc Non-volatile 3D memory with cell-selectable word line decoding
US9384128B2 (en) 2014-04-18 2016-07-05 SanDisk Technologies, Inc. Multi-level redundancy code for non-volatile memory controller
US8929169B1 (en) 2014-05-13 2015-01-06 Sandisk Technologies Inc. Power management for nonvolatile memory array
US8902652B1 (en) 2014-05-13 2014-12-02 Sandisk Technologies Inc. Systems and methods for lower page writes
US8886877B1 (en) 2014-05-15 2014-11-11 Sandisk Technologies Inc. In-situ block folding for nonvolatile memory
US9015561B1 (en) 2014-06-11 2015-04-21 Sandisk Technologies Inc. Adaptive redundancy in three dimensional memory
US8918577B1 (en) 2014-06-13 2014-12-23 Sandisk Technologies Inc. Three dimensional nonvolatile memory with variable block capacity
US9483339B2 (en) 2014-06-27 2016-11-01 Sandisk Technologies Llc Systems and methods for fast bit error rate estimation
US9484086B2 (en) 2014-07-10 2016-11-01 Sandisk Technologies Llc Determination of word line to local source line shorts
US9443612B2 (en) 2014-07-10 2016-09-13 Sandisk Technologies Llc Determination of bit line to low voltage signal shorts
US9633742B2 (en) 2014-07-10 2017-04-25 Sandisk Technologies Llc Segmentation of blocks for faster bit line settling/recovery in non-volatile memory devices
US9460809B2 (en) 2014-07-10 2016-10-04 Sandisk Technologies Llc AC stress mode to screen out word line to word line shorts
US9514835B2 (en) 2014-07-10 2016-12-06 Sandisk Technologies Llc Determination of word line to word line shorts between adjacent blocks
US9627009B2 (en) 2014-07-25 2017-04-18 Sandisk Technologies Llc Interleaved grouped word lines for three dimensional non-volatile storage
US9218874B1 (en) 2014-08-11 2015-12-22 Sandisk Technologies Inc. Multi-pulse programming cycle of non-volatile memory for enhanced de-trapping
US9208895B1 (en) 2014-08-14 2015-12-08 Sandisk Technologies Inc. Cell current control through power supply
US9330776B2 (en) 2014-08-14 2016-05-03 Sandisk Technologies Inc. High voltage step down regulator with breakdown protection
US9305648B2 (en) 2014-08-20 2016-04-05 SanDisk Technologies, Inc. Techniques for programming of select gates in NAND memory
US9312026B2 (en) 2014-08-22 2016-04-12 Sandisk Technologies Inc. Zoned erase verify in three dimensional nonvolatile memory
US9349468B2 (en) 2014-08-25 2016-05-24 SanDisk Technologies, Inc. Operational amplifier methods for charging of sense amplifier internal nodes
US9240249B1 (en) 2014-09-02 2016-01-19 Sandisk Technologies Inc. AC stress methods to screen out bit line defects
US9202593B1 (en) 2014-09-02 2015-12-01 Sandisk Technologies Inc. Techniques for detecting broken word lines in non-volatile memories
US9449694B2 (en) 2014-09-04 2016-09-20 Sandisk Technologies Llc Non-volatile memory with multi-word line select for defect detection operations
US9411669B2 (en) 2014-09-11 2016-08-09 Sandisk Technologies Llc Selective sampling of data stored in nonvolatile memory
CN106796819B (zh) * 2014-09-12 2020-06-16 东芝存储器株式会社 非易失性半导体存储装置
US9418750B2 (en) 2014-09-15 2016-08-16 Sandisk Technologies Llc Single ended word line and bit line time constant measurement
US10114562B2 (en) 2014-09-16 2018-10-30 Sandisk Technologies Llc Adaptive block allocation in nonvolatile memory
US9595338B2 (en) 2014-09-24 2017-03-14 Sandisk Technologies Llc Utilizing NAND strings in dummy blocks for faster bit line precharge
US9478557B1 (en) 2014-09-24 2016-10-25 Sandisk Technologies Llc Process for 3D NAND memory with socketed floating gate cells
US9419006B2 (en) 2014-09-24 2016-08-16 Sandisk Technologies Llc Process for 3D NAND memory with socketed floating gate cells
US9496272B2 (en) 2014-09-24 2016-11-15 Sandisk Technologies Llc 3D memory having NAND strings switched by transistors with elongated polysilicon gates
US9318204B1 (en) 2014-10-07 2016-04-19 SanDisk Technologies, Inc. Non-volatile memory and method with adjusted timing for individual programming pulses
US20160118135A1 (en) 2014-10-28 2016-04-28 Sandisk Technologies Inc. Two-strobe sensing for nonvolatile storage
US9443606B2 (en) 2014-10-28 2016-09-13 Sandisk Technologies Llc Word line dependent two strobe sensing mode for nonvolatile storage elements
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
US9934872B2 (en) 2014-10-30 2018-04-03 Sandisk Technologies Llc Erase stress and delta erase loop count methods for various fail modes in non-volatile memory
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9947682B2 (en) 2014-11-18 2018-04-17 Sandisk Technologies Llc Three dimensional non-volatile memory with separate source lines
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
US9406377B2 (en) 2014-12-08 2016-08-02 Sandisk Technologies Llc Rewritable multibit non-volatile memory with soft decode optimization
US10497409B2 (en) 2014-12-17 2019-12-03 International Business Machines Corporation Implementing DRAM row hammer avoidance
US9361990B1 (en) 2014-12-18 2016-06-07 SanDisk Technologies, Inc. Time domain ramp rate control for erase inhibit in flash memory
US20160189786A1 (en) 2014-12-24 2016-06-30 Sandisk Technologies Inc. Methods and apparatus for reducing read time for nonvolatile memory devices
US9224502B1 (en) 2015-01-14 2015-12-29 Sandisk Technologies Inc. Techniques for detection and treating memory hole to local interconnect marginality defects
US9385721B1 (en) 2015-01-14 2016-07-05 Sandisk Technologies Llc Bulk driven low swing driver
US9543023B2 (en) 2015-01-23 2017-01-10 Sandisk Technologies Llc Partial block erase for block programming in non-volatile memory
US9236128B1 (en) 2015-02-02 2016-01-12 Sandisk Technologies Inc. Voltage kick to non-selected word line during programming
US9318210B1 (en) 2015-02-02 2016-04-19 Sandisk Technologies Inc. Word line kick during sensing: trimming and adjacent word lines
US9959067B2 (en) 2015-02-04 2018-05-01 Sandisk Technologies Llc Memory block allocation by block health
US10032524B2 (en) 2015-02-09 2018-07-24 Sandisk Technologies Llc Techniques for determining local interconnect defects
US9583207B2 (en) 2015-02-10 2017-02-28 Sandisk Technologies Llc Adaptive data shaping in nonvolatile memory
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
US10055267B2 (en) 2015-03-04 2018-08-21 Sandisk Technologies Llc Block management scheme to handle cluster failures in non-volatile memory
US9318209B1 (en) 2015-03-24 2016-04-19 Sandisk Technologies Inc. Digitally controlled source side select gate offset in 3D NAND memory erase
US9564219B2 (en) 2015-04-08 2017-02-07 Sandisk Technologies Llc Current based detection and recording of memory hole-interconnect spacing defects
US20160300620A1 (en) 2015-04-08 2016-10-13 Sandisk Technologies Inc. Multiple bit line voltage sensing for non-volatile memory
US9269446B1 (en) 2015-04-08 2016-02-23 Sandisk Technologies Inc. Methods to improve programming of slow cells
US9450023B1 (en) 2015-04-08 2016-09-20 Sandisk Technologies Llc Vertical bit line non-volatile memory with recessed word lines
US9502123B2 (en) 2015-04-21 2016-11-22 Sandisk Technologies Llc Adaptive block parameters
US9478308B1 (en) * 2015-05-26 2016-10-25 Intel IP Corporation Programmable memory device sense amplifier
US9595317B2 (en) 2015-05-28 2017-03-14 Sandisk Technologies Llc Multi-state programming for non-volatile memory
US9922719B2 (en) * 2015-06-07 2018-03-20 Sandisk Technologies Llc Multi-VT sensing method by varying bit line voltage
US9484098B1 (en) 2015-08-05 2016-11-01 Sandisk Technologies Llc Smart reread in nonvolatile memory
US9659666B2 (en) 2015-08-31 2017-05-23 Sandisk Technologies Llc Dynamic memory recovery at the sub-block level
KR20170030697A (ko) * 2015-09-09 2017-03-20 에스케이하이닉스 주식회사 균일한 프로그램 문턱전압값을 갖는 불휘발성 메모리장치 및 그 프로그램 방법
US10157681B2 (en) 2015-09-14 2018-12-18 Sandisk Technologies Llc Programming of nonvolatile memory with verify level dependent on memory state and programming loop count
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories
US9691473B2 (en) 2015-09-22 2017-06-27 Sandisk Technologies Llc Adaptive operation of 3D memory
US9401216B1 (en) 2015-09-22 2016-07-26 Sandisk Technologies Llc Adaptive operation of 3D NAND memory
US9792175B2 (en) 2015-10-21 2017-10-17 Sandisk Technologies Llc Bad column management in nonvolatile memory
US9715924B2 (en) 2015-10-22 2017-07-25 Sandisk Technologies Llc Three dimensional non-volatile memory with current sensing programming status
US9858009B2 (en) 2015-10-26 2018-01-02 Sandisk Technologies Llc Data folding in 3D nonvolatile memory
JP2017111847A (ja) * 2015-12-17 2017-06-22 株式会社東芝 半導体記憶装置
US9698676B1 (en) 2016-03-11 2017-07-04 Sandisk Technologies Llc Charge pump based over-sampling with uniform step size for current detection
JP6416141B2 (ja) 2016-03-11 2018-10-31 東芝メモリ株式会社 メモリデバイス
US10248499B2 (en) 2016-06-24 2019-04-02 Sandisk Technologies Llc Non-volatile storage system using two pass programming with bit error control
US9817593B1 (en) 2016-07-11 2017-11-14 Sandisk Technologies Llc Block management in non-volatile memory system with non-blocking control sync system
US10340010B2 (en) 2016-08-16 2019-07-02 Silicon Storage Technology, Inc. Method and apparatus for configuring array columns and rows for accessing flash memory cells
US10061524B2 (en) 2016-09-01 2018-08-28 International Business Machines Corporation Wear-leveling of memory devices
US9792994B1 (en) 2016-09-28 2017-10-17 Sandisk Technologies Llc Bulk modulation scheme to reduce I/O pin capacitance
US9685239B1 (en) * 2016-10-12 2017-06-20 Pegasus Semiconductor (Beijing) Co., Ltd Field sub-bitline nor flash array
US9842657B1 (en) 2017-05-18 2017-12-12 Sandisk Technologies Llc Multi-state program using controlled weak boosting for non-volatile memory
US10678768B2 (en) * 2017-06-30 2020-06-09 Intel Corporation Logical band-based key-value storage structure
US10304550B1 (en) 2017-11-29 2019-05-28 Sandisk Technologies Llc Sense amplifier with negative threshold sensing for non-volatile memory
US10497866B1 (en) 2018-06-19 2019-12-03 National Technology & Engineering Solutions Of Sandia, Llc Ionic floating-gate memory device
KR102641097B1 (ko) * 2018-12-31 2024-02-27 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법
US10643695B1 (en) 2019-01-10 2020-05-05 Sandisk Technologies Llc Concurrent multi-state program verify for non-volatile memory
WO2021024241A1 (en) * 2019-08-04 2021-02-11 Healables, Ltd. Variable frequency waveform synthesis using fixed size data arrays and constant loop rate
US11107535B2 (en) * 2019-09-10 2021-08-31 Adesto Technologies Corporation Memory device with adaptive noise and voltage suppression during read-while-write operations
KR20210058568A (ko) 2019-11-14 2021-05-24 삼성전자주식회사 비트라인 전압을 제어하는 저항성 메모리 장치
US11024392B1 (en) 2019-12-23 2021-06-01 Sandisk Technologies Llc Sense amplifier for bidirectional sensing of memory cells of a non-volatile memory
US11081162B1 (en) 2020-02-24 2021-08-03 Sandisk Technologies Llc Source side precharge and boosting improvement for reverse order program
US10998041B1 (en) 2020-05-07 2021-05-04 Western Digital Technologies, Inc. Calibrating non-volatile memory read thresholds
US11526279B2 (en) * 2020-05-12 2022-12-13 Intel Corporation Technologies for performing column architecture-aware scrambling
KR20210156985A (ko) 2020-06-19 2021-12-28 삼성전자주식회사 일 함수 층들을 갖는 반도체 소자들
KR20210158615A (ko) 2020-06-24 2021-12-31 삼성전자주식회사 게이트 라인을 포함하는 집적회로 소자
KR20210158607A (ko) 2020-06-24 2021-12-31 삼성전자주식회사 캡핑층을 포함하는 반도체 소자
US11527300B2 (en) 2020-08-26 2022-12-13 Western Digital Technologies, Inc. Level dependent error correction code protection in multi-level non-volatile memory
US11436083B2 (en) 2020-09-04 2022-09-06 Western Digital Technologies, Inc. Data address management in non-volatile memory
US11557358B2 (en) 2021-04-15 2023-01-17 Sandisk Technologies Llc Memory apparatus and method of operation using adaptive erase time compensation for segmented erase
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
JP2024520275A (ja) * 2021-06-02 2024-05-24 シリコン ストーリッジ テクノロージー インコーポレイテッド ランダムテレグラフノイズを呈するメモリセルに対するプログラム後調整によってアナログ不揮発性メモリにおける読み出し電流安定性を改善する方法
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory
US12014793B2 (en) 2022-04-13 2024-06-18 Silicon Storage Technology, Inc. Method of screening non-volatile memory cells
WO2023200468A1 (en) * 2022-04-13 2023-10-19 Silicon Storage Technology, Inc. Method of screening non-volatile memory cells

Family Cites Families (230)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US470316A (en) * 1892-03-08 Boot or shoe
GB1472885A (en) * 1974-05-01 1977-05-11 Int Computers Ltd Digital code conversion arrangements
US3906200A (en) * 1974-07-05 1975-09-16 Sperry Rand Corp Error logging in semiconductor storage units
US3999051A (en) * 1974-07-05 1976-12-21 Sperry Rand Corporation Error logging in semiconductor storage units
US4074304A (en) 1974-10-04 1978-02-14 Nippon Electric Company, Ltd. Semiconductor device having a miniature junction area and process for fabricating same
US4151020A (en) 1977-01-26 1979-04-24 Texas Instruments Incorporated High density N-channel silicon gate read only memory
US4271421A (en) 1977-01-26 1981-06-02 Texas Instruments Incorporated High density N-channel silicon gate read only memory
US4151021A (en) 1977-01-26 1979-04-24 Texas Instruments Incorporated Method of making a high density floating gate electrically programmable ROM
US4209846A (en) * 1977-12-02 1980-06-24 Sperry Corporation Memory error logger which sorts transient errors from solid errors
US4184207A (en) 1978-01-27 1980-01-15 Texas Instruments Incorporated High density floating gate electrically programmable ROM
US4139911A (en) 1978-03-13 1979-02-13 Westinghouse Electric Corp. High speed sense circuit for semiconductor memories
USRE32401E (en) 1978-06-13 1987-04-14 International Business Machines Corporation Quaternary FET read only memory
US4202044A (en) 1978-06-13 1980-05-06 International Business Machines Corporation Quaternary FET read only memory
US4218764A (en) 1978-10-03 1980-08-19 Matsushita Electric Industrial Co., Ltd. Non-volatile memory refresh control circuit
JPS6046554B2 (ja) 1978-12-14 1985-10-16 株式会社東芝 半導体記憶素子及び記憶回路
US4302766A (en) 1979-01-05 1981-11-24 Texas Instruments Incorporated Self-limiting erasable memory cell with triple level polysilicon
US4255808A (en) * 1979-04-19 1981-03-10 Sperry Corporation Hard or soft cell failure differentiator
US4253059A (en) 1979-05-14 1981-02-24 Fairchild Camera & Instrument Corp. EPROM Reliability test circuit
US4561004A (en) 1979-10-26 1985-12-24 Texas Instruments High density, electrically erasable, floating gate memory cell
US4331968A (en) 1980-03-17 1982-05-25 Mostek Corporation Three layer floating gate memory transistor with erase gate over field oxide region
US4380057A (en) 1980-10-27 1983-04-12 International Business Machines Corporation Electrically alterable double dense memory
DE3175125D1 (en) 1980-11-20 1986-09-18 Toshiba Kk Semiconductor memory device and method for manufacturing the same
US4404655A (en) 1981-01-28 1983-09-13 General Instrument Corporation Data sense apparatus for use in multi-threshold read only memory
JPS57132256A (en) 1981-02-09 1982-08-16 Sony Corp Memory device
JPS57150197A (en) * 1981-03-11 1982-09-16 Nippon Telegr & Teleph Corp <Ntt> Storage circuit
US4400798A (en) * 1981-07-13 1983-08-23 Tektronix, Inc. Memory patching system
US4456995A (en) * 1981-12-18 1984-06-26 International Business Machines Corporation Apparatus for high speed fault mapping of large memories
JPS58139399A (ja) 1982-02-15 1983-08-18 Hitachi Ltd 半導体記憶装置
US4460982A (en) 1982-05-20 1984-07-17 Intel Corporation Intelligent electrically programmable and electrically erasable ROM
US4488265A (en) 1982-06-30 1984-12-11 Ibm Corporation Integrated dynamic RAM and ROS
JPS59111370A (ja) 1982-12-16 1984-06-27 Seiko Instr & Electronics Ltd 不揮発性半導体メモリ
JPS59161873A (ja) 1983-03-07 1984-09-12 Agency Of Ind Science & Technol 半導体不揮発性メモリ
US4583201A (en) 1983-09-08 1986-04-15 International Business Machines Corporation Resistor personalized memory device using a resistive gate fet
KR900001267B1 (ko) 1983-11-30 1990-03-05 후지쓰 가부시끼가이샤 Soi형 반도체 장치의 제조방법
EP0148488B1 (en) * 1983-12-23 1992-03-18 Hitachi, Ltd. Semiconductor memory having multiple level storage structure
DE3587082T2 (de) 1984-04-02 1993-06-03 Univ Leland Stanford Junior Speichersystem fuer analoge daten.
JPS60234372A (ja) 1984-05-07 1985-11-21 Toshiba Corp 半導体装置の製造方法
JPH0760864B2 (ja) 1984-07-13 1995-06-28 株式会社日立製作所 半導体集積回路装置
US4612630A (en) 1984-07-27 1986-09-16 Harris Corporation EEPROM margin testing design
JPS6148197A (ja) 1984-08-13 1986-03-08 Fujitsu Ltd チヤ−ジアツプ回路
JPS61145868A (ja) 1984-12-20 1986-07-03 Toshiba Corp 半導体装置の製造方法
US4792924A (en) 1985-01-16 1988-12-20 Digital Equipment Corporation Single rail CMOS register array and sense amplifier circuit therefor
JPS61172300A (ja) 1985-01-26 1986-08-02 Toshiba Corp 半導体記憶装置
JPS61181168A (ja) 1985-02-07 1986-08-13 Nec Corp 不揮発性半導体記憶装置
EP0198935A1 (de) 1985-04-23 1986-10-29 Deutsche ITT Industries GmbH Elektrisch umprogrammierbarer Halbleiterspeicher mit Redundanz
US4667736A (en) * 1985-05-24 1987-05-26 Otis Engineering Corporation Surface controlled subsurface safety valve
JPH0713879B2 (ja) 1985-06-21 1995-02-15 三菱電機株式会社 半導体記憶装置
US4962322A (en) 1988-12-05 1990-10-09 Texas Instruments Incorporated Nonvolatible capacitor random access memory
JPS62114200A (ja) 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体メモリ装置
US5157629A (en) 1985-11-22 1992-10-20 Hitachi, Ltd. Selective application of voltages for testing storage cells in semiconductor memory arrangements
US4763305A (en) 1985-11-27 1988-08-09 Motorola, Inc. Intelligent write in an EEPROM with data and erase check
NL8600099A (nl) * 1986-01-20 1987-08-17 Philips Nv Niet-vluchtig, programmeerbaar halfgeleidergeheugen.
JPS62237416A (ja) * 1986-04-08 1987-10-17 Minolta Camera Co Ltd 有限距離用ズ−ムレンズ系
US4677736A (en) 1986-04-17 1987-07-07 General Electric Company Self-aligned inlay transistor with or without source and drain self-aligned metallization extensions
US4805142A (en) 1986-07-01 1989-02-14 International Business Machines Corporation Multiple ROM data state, read/write memory cell
US4794565A (en) 1986-09-15 1988-12-27 The Regents Of The University Of California Electrically programmable memory device employing source side injection
JPH0715799B2 (ja) 1987-06-30 1995-02-22 日本電気株式会社 半導体記憶装置
FR2618579B1 (fr) 1987-07-21 1989-11-10 Thomson Semiconducteurs Circuit integre a memoire comportant un dispositif anti-fraude
US4876616A (en) * 1987-07-22 1989-10-24 Sony Corporation Apparatus for reproducing a digital signal
JPH0194599A (ja) * 1987-10-05 1989-04-13 Mitsubishi Electric Corp 半導体記憶装置
JPH0778997B2 (ja) 1987-10-30 1995-08-23 株式会社東芝 不揮発性半導体メモリ
JPH01119995A (ja) * 1987-11-02 1989-05-12 Toshiba Corp 半導体メモリ
JPH0752767B2 (ja) 1987-11-11 1995-06-05 日本電気株式会社 不揮発生半導体装置の製造方法
US4809231A (en) 1987-11-12 1989-02-28 Motorola, Inc. Method and apparatus for post-packaging testing of one-time programmable memories
US4997781A (en) 1987-11-24 1991-03-05 Texas Instruments Incorporated Method of making planarized EPROM array
US5122982A (en) * 1988-02-29 1992-06-16 Chopp Computer Corporation Carry generation method and apparatus
FR2630573B1 (fr) 1988-04-26 1990-07-13 Sgs Thomson Microelectronics Memoire programmable electriquement avec plusieurs bits d'information par cellule
DE3816358A1 (de) 1988-05-13 1989-11-23 Eurosil Electronic Gmbh Nichtfluechtige speicherzelle und verfahren zur herstellung
JP2717543B2 (ja) 1988-06-02 1998-02-18 セイコーインスツルメンツ株式会社 半導体不揮発性メモリの製造方法
US5028553A (en) 1988-06-03 1991-07-02 Texas Instruments Incorporated Method of making fast, trench isolated, planar flash EEPROMS with silicided bitlines
US5268319A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
US5095344A (en) 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5268870A (en) 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
US5293560A (en) * 1988-06-08 1994-03-08 Eliyahou Harari Multi-state flash EEPROM system using incremental programing and erasing methods
US5043940A (en) 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
FR2634318B1 (fr) 1988-07-13 1992-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule de memoire integree
JPH07105146B2 (ja) 1988-07-29 1995-11-13 三菱電機株式会社 不揮発性記憶装置
US5420060A (en) 1988-11-14 1995-05-30 Texas Instruments Incorporated Method of making contract-free floating-gate memory array with silicided buried bitlines and with single-step defined floating gates
US5042009A (en) 1988-12-09 1991-08-20 Waferscale Integration, Inc. Method for programming a floating gate memory device
US5057886A (en) 1988-12-21 1991-10-15 Texas Instruments Incorporated Non-volatile memory with improved coupling between gates
US5070032A (en) 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
JPH02260298A (ja) 1989-03-31 1990-10-23 Oki Electric Ind Co Ltd 不揮発性多値メモリ装置
US5081054A (en) 1989-04-03 1992-01-14 Atmel Corporation Fabrication process for programmable and erasable MOS memory device
IT1235690B (it) 1989-04-07 1992-09-21 Sgs Thomson Microelectronics Procedimento di fabbricazione per una matrice di celle eprom organizzate a tovaglia.
US5163021A (en) 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
EP0617363B1 (en) * 1989-04-13 2000-01-26 SanDisk Corporation Defective cell substitution in EEprom array
JPH0664918B2 (ja) 1989-05-25 1994-08-22 ローム株式会社 自己訂正機能を有する半導体記憶装置
WO1990016069A1 (en) 1989-06-12 1990-12-27 Kabushiki Kaisha Toshiba Semiconductor memory device
FR2650109B1 (fr) 1989-07-20 1993-04-02 Gemplus Card Int Circuit integre mos a tension de seuil ajustable
JPH03162800A (ja) 1989-08-29 1991-07-12 Mitsubishi Electric Corp 半導体メモリ装置
JPH0387000A (ja) * 1989-08-30 1991-04-11 Mitsubishi Electric Corp 半導体記憶装置
US5065364A (en) 1989-09-15 1991-11-12 Intel Corporation Apparatus for providing block erasing in a flash EPROM
US5017515A (en) 1989-10-02 1991-05-21 Texas Instruments Incorporated Process for minimizing lateral distance between elements in an integrated circuit by using sidewall spacers
JPH03123210A (ja) 1989-10-06 1991-05-27 Alps Electric Co Ltd ２段縦続差動増幅器
US5200959A (en) 1989-10-17 1993-04-06 Sundisk Corporation Device and method for defect handling in semi-conductor memory
US5175706A (en) 1989-12-07 1992-12-29 Sgs-Thomson Microelectronics S.A. Programming voltage generator circuit for programmable memory
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5067108A (en) 1990-01-22 1991-11-19 Silicon Storage Technology, Inc. Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5045488A (en) 1990-01-22 1991-09-03 Silicon Storage Technology, Inc. Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device
US5270551A (en) 1990-02-14 1993-12-14 Hitachi, Ltd. Method of and apparatus for protecting electronic circuit against radiation
JPH03245575A (ja) 1990-02-22 1991-11-01 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US5225361A (en) 1990-03-08 1993-07-06 Matshshita Electronics Coropration Non-volatile semiconductor memory device and a method for fabricating the same
US5132935A (en) 1990-04-16 1992-07-21 Ashmore Jr Benjamin H Erasure of eeprom memory arrays to prevent over-erased cells
US5122985A (en) 1990-04-16 1992-06-16 Giovani Santin Circuit and method for erasing eeprom memory arrays to prevent over-erased cells
IT1243303B (it) 1990-07-24 1994-05-26 Sgs Thomson Microelectronics Schieramento di celle di memoria con linee metalliche di connessione di source e di drain formate sul substrato ed ortogonalmente sovrastate da linee di connessione di gate e procedimento per la sua fabbricazione
US5204841A (en) 1990-07-27 1993-04-20 International Business Machines Corporation Virtual multi-port RAM
US5280446A (en) 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
US5164915A (en) * 1990-09-26 1992-11-17 Information Storage Devices, Inc. Cascading analog record/playback devices
US5241494A (en) * 1990-09-26 1993-08-31 Information Storage Devices Integrated circuit system for analog signal recording and playback
US5147816A (en) 1990-09-28 1992-09-15 Texas Instruments Incorporated Method of making nonvolatile memory array having cells with two tunelling windows
JPH04142649A (ja) 1990-10-04 1992-05-15 Toshiba Corp メモリ装置
US5200922A (en) 1990-10-24 1993-04-06 Rao Kameswara K Redundancy circuit for high speed EPROM and flash memory devices
US5239505A (en) 1990-12-28 1993-08-24 Intel Corporation Floating gate non-volatile memory with blocks and memory refresh
EP0521165A1 (en) 1991-01-22 1993-01-07 Fujitsu Limited Semiconductor storing device
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
JP3210355B2 (ja) 1991-03-04 2001-09-17 株式会社東芝 不揮発性半導体記憶装置
US5270979A (en) 1991-03-15 1993-12-14 Sundisk Corporation Method for optimum erasing of EEPROM
US5396468A (en) 1991-03-15 1995-03-07 Sundisk Corporation Streamlined write operation for EEPROM system
US5461713A (en) * 1991-05-10 1995-10-24 Sgs-Thomson Microelectronics S.R.L. Current offset sense amplifier of a modulated current or current unbalance type for programmable memories
US5142496A (en) * 1991-06-03 1992-08-25 Advanced Micro Devices, Inc. Method for measuring VT 's less than zero without applying negative voltages
US5394525A (en) * 1991-07-16 1995-02-28 Canon Kabushiki Kaisha Image memorizing device utilizing the significance of unavailable data
US5430859A (en) 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
ES2197905T3 (es) * 1991-08-29 2004-01-16 Hyundai Electronics Industries Co., Ltd. Celula de memoria eeprom flash de puerta dividida de doble bit (dsg) autoalineada.
US5278439A (en) 1991-08-29 1994-01-11 Ma Yueh Y Self-aligned dual-bit split gate (DSG) flash EEPROM cell
US5264384A (en) 1991-08-30 1993-11-23 Texas Instruments Incorporated Method of making a non-volatile memory cell
US5313427A (en) 1991-09-20 1994-05-17 Texas Instruments Incorporated EEPROM array with narrow margin of voltage thresholds after erase
US5284784A (en) 1991-10-02 1994-02-08 National Semiconductor Corporation Buried bit-line source-side injection flash memory cell
JPH05211338A (ja) 1991-10-09 1993-08-20 Mitsubishi Electric Corp 不揮発性半導体装置
JPH05109292A (ja) 1991-10-14 1993-04-30 Toshiba Corp 不揮発性半導体記憶装置
US5361227A (en) 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5712180A (en) 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5467305A (en) 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US5327383A (en) 1992-04-21 1994-07-05 Intel Corporation Method and circuitry for erasing a nonvolatile semiconductor memory incorporating row redundancy
US5347489A (en) 1992-04-21 1994-09-13 Intel Corporation Method and circuitry for preconditioning shorted rows in a nonvolatile semiconductor memory incorporating row redundancy
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US5532962A (en) * 1992-05-20 1996-07-02 Sandisk Corporation Soft errors handling in EEPROM devices
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
US5450354A (en) * 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device detachable deterioration of memory cells
US5450341A (en) * 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device having memory cells, each for at least three different data writable thereinto selectively and a method of using the same
JP2708333B2 (ja) 1992-09-02 1998-02-04 株式会社東芝 レベルシフタ回路
US5337275A (en) * 1992-10-30 1994-08-09 Intel Corporation Method for releasing space in flash EEPROM memory array to allow the storage of compressed data
US5365486A (en) 1992-12-16 1994-11-15 Texas Instruments Incorporated Method and circuitry for refreshing a flash electrically erasable, programmable read only memory
US5335198A (en) 1993-05-06 1994-08-02 Advanced Micro Devices, Inc. Flash EEPROM array with high endurance
US5509134A (en) * 1993-06-30 1996-04-16 Intel Corporation Method and apparatus for execution of operations in a flash memory array
FR2711831B1 (fr) * 1993-10-26 1997-09-26 Intel Corp Procédé et circuit de mémorisation et de hiérarchisation d'ordres d'effacement dans un dispositif de mémoire.
US5355347A (en) 1993-11-08 1994-10-11 Turbo Ic, Inc. Single transistor per cell EEPROM memory device with bit line sector page programming
US5828601A (en) * 1993-12-01 1998-10-27 Advanced Micro Devices, Inc. Programmed reference
US5440505A (en) * 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
JP3415254B2 (ja) 1994-04-15 2003-06-09 株式会社東芝 不揮発性半導体記憶装置
JP3284744B2 (ja) 1994-04-20 2002-05-20 松下電器産業株式会社 光学的情報記録媒体
CN1147866C (zh) * 1994-06-02 2004-04-28 英特尔公司 含多级单元的快擦存储器的读出电路
US5497354A (en) * 1994-06-02 1996-03-05 Intel Corporation Bit map addressing schemes for flash memory
US5523972A (en) * 1994-06-02 1996-06-04 Intel Corporation Method and apparatus for verifying the programming of multi-level flash EEPROM memory
DE69523304T2 (de) * 1994-06-02 2002-07-11 Intel Corp Dynamischer speicher mit einem bis mehreren bits pro zelle
US5539690A (en) * 1994-06-02 1996-07-23 Intel Corporation Write verify schemes for flash memory with multilevel cells
JP3563452B2 (ja) * 1994-08-10 2004-09-08 株式会社東芝 セル閾値分布検知回路およびセル閾値分布検知方法
JPH0883855A (ja) 1994-09-13 1996-03-26 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US5629890A (en) * 1994-09-14 1997-05-13 Information Storage Devices, Inc. Integrated circuit system for analog signal storing and recovery incorporating read while writing voltage program method
US5508958A (en) * 1994-09-29 1996-04-16 Intel Corporation Method and apparatus for sensing the state of floating gate memory cells by applying a variable gate voltage
US5429971A (en) 1994-10-03 1995-07-04 United Microelectronics Corporation Method of making single bit erase flash EEPROM
JP3113520B2 (ja) 1994-10-26 2000-12-04 シャープ株式会社 不揮発性半導体記憶装置
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
GB9423034D0 (en) * 1994-11-15 1995-01-04 Sgs Thomson Microelectronics A reference circuit
FR2728380A1 (fr) * 1994-12-20 1996-06-21 Sgs Thomson Microelectronics Procede d'ecriture de donnees dans une memoire et memoire electriquement programmable correspondante
US5563828A (en) 1994-12-27 1996-10-08 Intel Corporation Method and apparatus for searching for data in multi-bit flash EEPROM memory arrays
US5541886A (en) 1994-12-27 1996-07-30 Intel Corporation Method and apparatus for storing control information in multi-bit non-volatile memory arrays
JP3274306B2 (ja) * 1995-01-20 2002-04-15 株式会社東芝 半導体集積回路装置
JP3336813B2 (ja) * 1995-02-01 2002-10-21 ソニー株式会社 不揮発性半導体メモリ装置
US5594691A (en) * 1995-02-15 1997-01-14 Intel Corporation Address transition detection sensing interface for flash memory having multi-bit cells
US5491657A (en) 1995-02-24 1996-02-13 Advanced Micro Devices, Inc. Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells
US5751629A (en) * 1995-04-25 1998-05-12 Irori Remotely programmable matrices with memories
JP2689948B2 (ja) * 1995-04-28 1997-12-10 日本電気株式会社 多値メモリセルを有する半導体記憶装置
US5671388A (en) 1995-05-03 1997-09-23 Intel Corporation Method and apparatus for performing write operations in multi-level cell storage device
KR0145224B1 (ko) * 1995-05-27 1998-08-17 김광호 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로
US5606521A (en) 1995-06-28 1997-02-25 Philips Electronics North America Corp. Electrically erasable and programmable read only memory with non-uniform dielectric thickness
TW389909B (en) 1995-09-13 2000-05-11 Toshiba Corp Nonvolatile semiconductor memory device and its usage
KR0172831B1 (ko) 1995-09-18 1999-03-30 문정환 비휘발성 메모리를 프로그램하는 방법
KR100239870B1 (ko) * 1995-09-28 2000-03-02 다카노 야스아키 기억 분해능을 가변할 수 있는 불휘발성 다치 메모리 장치
US5815434A (en) * 1995-09-29 1998-09-29 Intel Corporation Multiple writes per a single erase for a nonvolatile memory
US5687114A (en) 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
US5629892A (en) 1995-10-16 1997-05-13 Advanced Micro Devices, Inc. Flash EEPROM memory with separate reference array
KR0172408B1 (ko) * 1995-12-11 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 및 그의 구동방법
US5701266A (en) * 1995-12-14 1997-12-23 Intel Corporation Programming flash memory using distributed learning methods
US5748533A (en) * 1996-03-26 1998-05-05 Invoice Technology, Inc. Read circuit which uses a coarse-to-fine search when reading the threshold voltage of a memory cell
US5712815A (en) * 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
US5640350A (en) * 1996-05-01 1997-06-17 Iga; Adam Sempa Multi-bit dynamic random access memory cell storage
US5754469A (en) * 1996-06-14 1998-05-19 Macronix International Co., Ltd. Page mode floating gate memory device storing multiple bits per cell
JP2001508910A (ja) * 1996-06-14 2001-07-03 シーメンス アクチエンゲゼルシヤフト 多重レベルの電荷を記憶するためのデバイス及び方法並びに該デバイスの読出しのためのデバイス及び方法
US5818757A (en) 1996-07-22 1998-10-06 Invox Technology Analog and multi-level memory with reduced program disturb
US5675537A (en) 1996-08-22 1997-10-07 Advanced Micro Devices, Inc. Erase method for page mode multiple bits-per-cell flash EEPROM
US5949711A (en) * 1996-09-26 1999-09-07 Waferscale Integration, Inc. Dual bit memory cell
US5771346A (en) * 1996-10-24 1998-06-23 Micron Quantum Devices, Inc. Apparatus and method for detecting over-programming condition in multistate memory device
US5768287A (en) * 1996-10-24 1998-06-16 Micron Quantum Devices, Inc. Apparatus and method for programming multistate memory device
US5764568A (en) * 1996-10-24 1998-06-09 Micron Quantum Devices, Inc. Method for performing analog over-program and under-program detection for a multistate memory cell
US5790453A (en) * 1996-10-24 1998-08-04 Micron Quantum Devices, Inc. Apparatus and method for reading state of multistate non-volatile memory cells
KR100226769B1 (ko) * 1996-11-19 1999-10-15 김영환 다중 비트 셀의 데이타 센싱장치 및 방법
US5774395A (en) * 1996-11-27 1998-06-30 Advanced Micro Devices, Inc. Electrically erasable reference cell for accurately determining threshold voltage of a non-volatile memory at a plurality of threshold voltage levels
US5717632A (en) * 1996-11-27 1998-02-10 Advanced Micro Devices, Inc. Apparatus and method for multiple-level storage in non-volatile memories
US5867430A (en) * 1996-12-20 1999-02-02 Advanced Micro Devices Inc Bank architecture for a non-volatile memory enabling simultaneous reading and writing
KR100226746B1 (ko) 1996-12-30 1999-10-15 구본준 다중비트셀의데이타센싱장치및방법
KR100259972B1 (ko) * 1997-01-21 2000-06-15 윤종용 메모리 셀당 2개 이상의 저장 상태들을 갖는 불휘발성 반도체 메모리 장치
US5801991A (en) 1997-03-31 1998-09-01 Intel Corporation Deselected word line that floats during MLC programming of a flash memory
US5805500A (en) * 1997-06-18 1998-09-08 Sgs-Thomson Microelectronics S.R.L. Circuit and method for generating a read reference signal for nonvolatile memory cells
US5835420A (en) * 1997-06-27 1998-11-10 Aplus Flash Technology, Inc. Node-precise voltage regulation for a MOS memory system
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
US6034891A (en) * 1997-12-01 2000-03-07 Micron Technology, Inc. Multi-state flash memory defect management
US6127843A (en) * 1997-12-22 2000-10-03 Vantis Corporation Dual port SRAM memory for run time use in FPGA integrated circuits
US5894437A (en) * 1998-01-23 1999-04-13 Hyundai Elecronics America, Inc. Concurrent read/write architecture for a flash memory
US6038166A (en) * 1998-04-01 2000-03-14 Invox Technology High resolution multi-bit-per-cell memory
JPH11317085A (ja) * 1998-05-08 1999-11-16 Sony Corp プログラム・ベリファイ回路及びプログラム・ベリファイ方法
US5999451A (en) * 1998-07-13 1999-12-07 Macronix International Co., Ltd. Byte-wide write scheme for a page flash device
WO2001022232A1 (fr) * 1999-09-17 2001-03-29 Hitachi, Ltd. Memoire dans laquelle le nombre de corrections d'erreurs est enregistre
US6587114B1 (en) * 1999-12-15 2003-07-01 Microsoft Corporation Method, system, and computer program product for generating spatially varying effects in a digital image
US6426893B1 (en) * 2000-02-17 2002-07-30 Sandisk Corporation Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
US6285594B1 (en) * 2000-02-25 2001-09-04 Advanced Micro Devices, Inc. Wordline voltage protection
US6285599B1 (en) * 2000-05-02 2001-09-04 Advanced Micro Devices, Inc. Decoded source lines to tighten erase Vt distribution
US6515483B1 (en) * 2000-08-30 2003-02-04 Micron Technology, Inc. System for partial scan testing of integrated circuits
US6717851B2 (en) * 2000-10-31 2004-04-06 Sandisk Corporation Method of reducing disturbs in non-volatile memory
US6449190B1 (en) * 2001-01-17 2002-09-10 Advanced Micro Devices, Inc. Adaptive reference cells for a memory device
US6671207B1 (en) * 2001-02-08 2003-12-30 Advanced Micro Devices, Inc. Piggyback programming with staircase verify for multi-level cell flash memory designs
US6738289B2 (en) * 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
US6538923B1 (en) * 2001-02-26 2003-03-25 Advanced Micro Devices, Inc. Staircase program verify for multi-level cell flash memory designs
DE60139670D1 (de) * 2001-04-10 2009-10-08 St Microelectronics Srl Verfahren zur Programmierung nichtflüchtiger Speicherzellen mit Programmier- und Prüfalgorithmus unter Verwendung treppenförmiger Spannungsimpulse mit variablem Stufenabstand
US6370061B1 (en) * 2001-06-19 2002-04-09 Advanced Micro Devices, Inc. Ceiling test mode to characterize the threshold voltage distribution of over programmed memory cells
JP3796457B2 (ja) * 2002-02-28 2006-07-12 富士通株式会社 不揮発性半導体記憶装置
US6714448B2 (en) * 2002-07-02 2004-03-30 Atmel Corporation Method of programming a multi-level memory device
JP4510073B2 (ja) * 2005-01-31 2010-07-21 スパンション エルエルシー 記憶装置、および該記憶装置のリファレンスセル調整方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010146722A (ja) * 2002-01-18 2010-07-01 Sandisk Corp 複数読出しにより不揮発性メモリにおけるノイズの影響を低減する方法
US7848149B2 (en) 2002-01-18 2010-12-07 Sandisk Corporation Reducing the effects of noise in non-volatile memories through multiple reads
JP2005527062A (ja) * 2002-05-20 2005-09-08 サンディスク　コーポレイション 格納されたデータの品質についての情報を用いることによる誤り訂正符号の効率向上およびマルチレベルメモリシステムの操作
US8103938B2 (en) 2002-05-20 2012-01-24 Sandisk Technologies Inc. Increasing the effectiveness of error correction codes and operating multi-level memory systems by using information about the quality of the stored data
JP2007500918A (ja) * 2003-06-13 2007-01-18 サンディスク　コーポレイション メモリ・システムのトラッキング・セル
US8416624B2 (en) 2010-05-21 2013-04-09 SanDisk Technologies, Inc. Erase and programming techniques to reduce the widening of state distributions in non-volatile memories
JP2013191267A (ja) * 2012-03-12 2013-09-26 Flashsilicon Inc マルチレベルセル不発揮性メモリ（ｍｌｃｎｖｍ）の高効率ビット変換構造及びその方法
US11467903B2 (en) * 2020-11-19 2022-10-11 SK Hynix Inc. Memory system and operating method thereof

Also Published As

Publication number Publication date
US20080212374A1 (en) 2008-09-04
US7573740B2 (en) 2009-08-11
US20080130364A1 (en) 2008-06-05
US20050180211A1 (en) 2005-08-18
US7289360B2 (en) 2007-10-30
US7345934B2 (en) 2008-03-18
US7088615B2 (en) 2006-08-08
US6222762B1 (en) 2001-04-24
US7457162B2 (en) 2008-11-25
US20060129751A1 (en) 2006-06-15
US20060034124A1 (en) 2006-02-16
JP4299371B2 (ja) 2009-07-22
US20040165431A1 (en) 2004-08-26
US6856546B2 (en) 2005-02-15
US20090268518A1 (en) 2009-10-29
US20040246798A1 (en) 2004-12-09
US20040213049A9 (en) 2004-10-28
US20080043529A1 (en) 2008-02-21
US7443723B2 (en) 2008-10-28
US7385843B2 (en) 2008-06-10
US6317363B1 (en) 2001-11-13
US6862218B2 (en) 2005-03-01
US20050018481A1 (en) 2005-01-27
US6275419B1 (en) 2001-08-14
US20040047195A1 (en) 2004-03-11
US7898868B2 (en) 2011-03-01
US20020163838A1 (en) 2002-11-07
WO1999008284A2 (en) 1999-02-18
US20050002233A1 (en) 2005-01-06
US6894926B2 (en) 2005-05-17
US6317364B1 (en) 2001-11-13
US20040042294A1 (en) 2004-03-04
WO1999008284A3 (en) 2001-06-07
US7187592B2 (en) 2007-03-06

Similar Documents

Publication Publication Date Title
JP2001504973A (ja) 新規な多状態メモリ
US7729165B2 (en) Self-adaptive and self-calibrated multiple-level non-volatile memories
JPH04507320A (ja) 多状態ｅｅｐｒｏｍの読み書き回路および技術
JP2001508910A (ja) 多重レベルの電荷を記憶するためのデバイス及び方法並びに該デバイスの読出しのためのデバイス及び方法
US6075738A (en) Semiconductor memory device
EP1543526B1 (en) Method of recovering overerased bits in a memory device
JP3843191B2 (ja) 多状態ｅｅｐｒｏｍの読み書き回路
JP3828900B2 (ja) 多状態ｅｅｐｒｏｍの電荷読み書きシステムおよび読み出し方法
JP4004527B2 (ja) 多状態ｅｅｐｒｏｍの読み書き回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080507

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080424

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080805

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080912

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090310

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090417

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120424

Year of fee payment: 3

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090409

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090525

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120424

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130424

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130424

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130424

Year of fee payment: 4

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130424

Year of fee payment: 4

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130424

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130424

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140424

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term