KR20070104526A - 어드레스-종속 조건을 이용한 메모리 동작 장치 및 방법 - Google Patents

어드레스-종속 조건을 이용한 메모리 동작 장치 및 방법 Download PDF

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Abstract

본 발명은 어드레스-종속 조건을 이용한 메모리 동작 장치 및 방법에 관한 것이다.
본 발명의 일 실시예에 따른 장치는 복수 개의 워드 라인과 워드 라인 드라이버, 복수 개의 비트 라인과 비트 라인 드라이버, 각각의 워드 라인과 비트 라인 사이에 연결된 복수 개의 메모리 셀을 포함한다. 본 장치는 또한 워드 라인 드라이버와 비트 라인 드라이버 중 하나 또는 둘 다와 관련된 메모리 셀의 위치에 따라 메모리 셀에 적용하는 쓰기 및/또는 읽기 조건을 선택하도록 동작하는 회로를 포함한다. 본 장치는 또한 워드 라인 드라이버 및/또는 비트 라인 드라이버에 관련된 메모리 셀의 위치에 따라 병렬로 프로그래밍되기 위한 일련의 메모리 셀을 선택하도록 동작하는 회로를 포함한다.
워드 라인, 비트 라인, 어드레스 종속, 읽기 조건, 쓰기 조건, 메모리

Description

어드레스-종속 조건을 이용한 메모리 동작 장치 및 방법{APPARATUS AND METHOD FOR MEMORY OPERATIONS USING ADDRESS-DEPENDENT CONDITIONS}
본 발명은 어드레스-종속 조건을 이용한 메모리 동작 장치 및 방법에 관한 것이다.
메모리 셀을 프로그래밍하기 위해서, 메모리 셀과 연결되어 있는 워드 라인 드라이버와 비트 라인 드라이버는 각각 워드 라인 전압과 비트 라인 전압으로 구동될 수 있다. 메모리 셀은 메모리 셀에 걸리는 전압이 문턱 전압보다 클 때 프로그래밍된다. 메모리 셀을 읽기 위해서, 메모리 셀과 연결되어 있는 워드 라인 드라이버와 비트 라인 드라이버는 워드 라인 전압과 비트 라인 전압으로 각각 구동될 수 있고, 메모리 셀과 연결되어 있는 감지 증폭기는 메모리 셀로부터 나오는 전류와 레퍼러스 전류를 비교한다. 메모리 셀이 프로그래밍되어 있으면 그 전류는 참조 전류보다 클 것이고, 그렇지 않으면 참조 전류보다 작을 것이다. 워드 라인과 비트 라인을 따라 존재하는 저항이 메모리 셀에 의해 수신된 실제 전압(즉, 메모리 셀을 통과한 전류)의 강하를 일으키면 쓰기/읽기 오류가 생길 수 있다.
본 발명은 청구항에 의해 정의되며, 본 명세서에 기술된 어떤 내용도 청구항을 한정하지 않는다.
다음에 설명될 실시예들은 어드레스-종속 조건을 이용한 메모리 동작 장치와 방법을 설명한다. 바람직한 일 실시예에 따른 장치는 복수 개의 워드 라인과 워드 라인 드라이버, 복수 개의 비트 라인과 비트 라인 드라이버, 각각의 워드 라인과 비트 라인의 사이에서 연결되어 있는 복수 개의 메모리 셀을 포함한다. 본 장치는 또한 워드 라인 드라이버와 비트 라인 드라이버 중 하나 또는 둘 다와 관련된 메모리 셀의 위치에 따라 메모리 셀에 적용하는 쓰기 및/또는 읽기 조건을 선택하도록 동작하는 회로를 포함한다. 또 다른 바람직한 실시예는 워드 라인 드라이버 및/또는 비트 라인 드라이버와 관련된 메모리 셀의 위치에 따라 병렬로 프로그래밍되기 위한 복수의 메모리 셀을 선택하도록 동작하는 회로를 포함한다. 이 밖에 다른 바람직한 실시예들도 가능하며, 본 명세서에 설명된 바람직한 실시예의 어떠한 부분도 단독으로 또는 다른 것들과 결합해서 사용될 수 있음은 물론이다.
본 발명에 따른 실시예들은 첨부된 도면을 참조하여 이하에서 상세히 설명한다
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 보여준다.
도 2는 워드 라인과 비트 라인 저항에 대한, 메모리 셀에 걸리는 전압의 종속성을 보여주는 회로도이다.
도 3은 본 발명의 일 실시예로, 보상되지 않은 메모리 읽기 동작을 보여주는 일 실시예에서, 순방향으로 한번 프로그래밍될 수 있는 메모리 셀의 전류-전압 그 래프이다.
도 4는 어드레스-종속 다이오드 전압(Vdiode)을 보상하는 메모리 읽기 동작을 보여주는 일 실시예에서, 순방향으로 한번 프로그래밍될 수 있는 메모리 셀의 전류-전압 그래프이다.
도 5는 어드레스-종속 참조 전류(IREF)를 보상하는 메모리 읽기 동작을 보여주는 일 실시예에서, 순방향으로 한번 프로그래밍될 수 있는 메모리 셀의 전류-전압 그래프이다.
도 6은 보상되지 않은 메모리 쓰기 감지 동작을 보여주는 일 실시예에서, 순방향으로 한번 프로그래밍될 수 있는 메모리 셀의 전류-전압 그래프이다.
도 7은 어드레스-종속 쓰기 전압(Vwrite) 보상된 메모리 쓰기 감지 동작을 보여주는 일 실시예에서, 순방향으로 한번 프로그래밍될 수 있는 메모리 셀의 전류-전압 그래프이다.
도 8은 어드레스-종속 참조 전류(IREF) 보상된 메모리 쓰기 감지 동작에서, 순방향으로 한번 프로그래밍될 수 있는 메모리 셀의 전류-전압 그래프이다.
도 9는 또다른 실시예에 따른 메모리 장치를 보여준다.
도 10은 선택된 메모리 셀에 인접한 워드 라인 저항에 대한 메모리 셀에 걸리는 전압의 종속성을 보여주는 회로도이다.
도 1은 바람직한 실시예에 따른 메모리 장치(5)를 나타낸다. 메모리 장치(5) 는, 다음 예에 국한되지는 않지만, 디지털 카메라, PDA, 핸드폰, 디지털 오디오 플레이어, 개인용 컴퓨터 등 가전 제품에 사용되는 메모리 카드나 메모리 스틱과 같은 모듈 방식의 콤팩트형, 휴대용 제품의 부품일 수 있다. 메모리 장치(5)는 복수 개의 워드 라인(WL[0], WL[1], ..., WL[Y-2], WL[Y-1]), 복수 개의 비트 라인 (BL[0], BL[1], ..., BL[X-2], BL[X-1]), 그리고 각각의 워드 라인과 비트 라인 사이에 연결된 복수 개의 메모리 셀(10)로 이루어진 메모리 어레이를 포함한다. 본 실시예에서, 메모리 어레이는 상대적으로 긴 비트 라인과 상대적으로 짧은 워드 라인을 포함한다. 메모리 셀(10)은, 다음 예에 국한되지는 않지만, 한 번만 쓰기 메모리 셀(즉, 한 번만 프로그래밍할 수 있음), 반복 쓰기 메모리 셀, 수회 쓰기 메모리 셀(즉, 한번 이상 프로그래밍할 수 있으나 반복 쓰기 메모리 셀에 비해서는 횟수가 제한되어 있음), 또는 그들의 임의 조합을 포함하는 어떠한 적절한 형태로도 가능하다. 존슨(Johnson) 등의 미국 특허 제 6,034,882호와 칼(Knall) 등의 미국 특허 제 6,420,215호에 기술된 바와 같이, 메모리 셀은 하나의 기판에 단일 층 (즉, 2차원 배열) 또는 하나씩 수직으로 쌓인 복수 층(즉, 3차원 배열)으로 조직될 수 있다. 상기 두 특허는 본 발명의 양수인에게 양도되었으며, 본 명세서에 참조로 통합되어 있다. 본 명세서에 설명된 실시예들에서, 메모리 셀은 안티퓨즈 메모리의 유전체는 프로그래밍될 때 유전성이 파괴되는 반도체 안티퓨즈 형태를 갖는다. 다른 타입의 메모리 셀이 사용될 수도 있다.
메모리 장치(5)는 또한 각각의 워드 라인과 비트 라인과 연결되어 있는 로우 디코더(row decoder; 15)와 칼럼 디코더(column decoder; 20)로 이루어진다. 여기 에서 사용된 바와 같이 "~와 결합된"이라는 표현은 하나 이상의, 이름을 붙인 또는 이름을 붙이지 않은 구성 요소를 통하여 직접 연결되거나 또는 간접적으로 연결된 것을 의미한다. 로우 디코더(15)와 칼럼 디코더(20)는 메모리 어레이의 양측 상으로 분리되어 있다. 로우 디코더(15)는 각각의 워드 라인에 하나씩 할당되는 복수 개의 워드 라인 드라이버(25)를 포함한다. 이와 마찬가지로, 칼럼 디코더(20)는 각각의 비트 라인에 하나씩 할당되는 복수 개의 비트 라인 드라이버(도시되지 않음)를 포함한다. 메모리 장치(5)는 칼럼 디코더(20)와 연결되어 있는 복수 개의 감지 증폭기(30)와 어드레스-종속 전압 및 전류 생성기(35)를 포함하며, 이것은 이하에서 좀 더 상세히 설명되는 바와 같이, 워드 라인 드라이버와 비트 라인 드라이버의 하나 또는 둘 다와 연관된 메모리 셀의 위치에 따라 메모리 셀에 적용하는 쓰기 및/또는 읽기 조건을 선택한다.
동작 중, 쓰기 또는 읽기 동작을 위한 메모리 셀을 선택하기 위해서, 로우 어드레스가 로우 디코더(15)에 주어지고 칼럼 어드레스가 칼럼 디코더(20)에 주어진다. 로우 디코더(15)와 칼럼 디코더(20)는 주어진 로우 어드레스와 칼럼 어드레스에 대응되는 워드 라인과 비트 라인을 각각 결정하며, 메모리 장치(5)는 선택된 메모리 셀에 읽기 조건이나 쓰기 조건을 적용한다. 여기서 사용된 바와 같이, "읽기 조건" 및 "쓰기 조건"이라는 용어는 강제 함수(force function)나 참조 중 하나 또는 둘 다를 의미할 수 있다. 강제 함수는, 예를 들어, 전압원이나 전류원, 웨이브 형상(예. 고 임피던스, 저 임피던스), 전하 패킷, 다른 구동원이 될 수 있다. 참조는, 예를 들어, 전류 참조 또는 전압 참조가 될 수 있다. 다른 종류의 쓰기와 읽기 조건이 사용될 수도 있다.
메모리 셀을 프로그래밍하기 위해서, 메모리 셀에 연결된 워드 라인 드라이버와 비트 라인 드라이버는 각각 인가된 워드 라인 전압(VWL)과 비트 라인 전압(VBL)으로 구동된다. (인가된 전압은 그라운드 값일 수 있음). 메모리 셀은 메모리 셀에 걸리는 전압이 문턱 전압보다 클 때 프로그래밍된다. 이 경우, 인가된 워드 라인 전압과 비트 라인 전압은 모두 "쓰기 조건"이다. 감지하며 프로그래밍하는(sensing-while-programming) 기술(즉, 스마트 쓰기)이 사용될 때, "쓰기 조건"은 참조 전류뿐 아니라 인가된 워드 라인 및 비트 라인 전압이 될 것이다. 스마트 쓰기는 메모리 셀이 프로그래밍되는 동안 메모리 셀로부터 나오는 전류와 참조 전류를 비교한다. 메모리 셀에서 나오는 전류가 참조 전류보다 크면 메모리 셀은 프로그래밍되고, 그리고 나서 메모리 셀의 프로그래밍은 멈출 수 있다. 이것은 일정 시간 동안 메모리 셀에 전압을 가하여 프로그래밍하는 방식에 비해 프로그래밍 대역폭을 증가시킨다. 바람직한 감지하며 프로그래밍하는 기술에 대한 자세한 설명은 본 발명의 양수인에게 양도되고 본 명세서에 참조로 통합된 미국특허 제6,574,145호에서 찾아볼 수 있다.
이와 마찬가지로, 메모리 셀을 읽기 위해, 메모리 셀에 연결된 워드 라인 드라이버와 비트 라인 드라이버는 각각 인가된 워드 라인의 전압(VWL)과 비트 라인 전압(VBL)으로 구동되며, 이 메모리 셀에 연결된 감지 증폭기(30)는 메모리 셀로부터 나오는 전류와 참조 전류를 비교한다. 메모리 셀이 프로그래밍된다면, 그 전류가 참조 전류보다 클 것이다. 그렇지 않다면, 참조 전류보다 작을 것이다. 이 예에서 "읽기 조건"은 인가된 워드 라인 전압(VWL)과 비트 라인 전압(VBL) 및 참조 전류이다. 앞에서도 언급했듯이, 쓰기/읽기 조건은 다른 형태를 가질 수 있다 .
워드 라인과 비트 라인을 따라 존재하는 저항 때문에, 메모리 셀에 의해 수신된 실제 전압은 워드 라인 드라이버와 비트 라인 드라이버에 관한 메모리 셀 위치의 함수가 된다. 도 2는 워드 라인과 비트 라인의 저항에 대한 메모리 셀에 걸리는 전압의 종속성을 보여주는 회로도이다. 도시된 바와 같이, 여러 종류의 저항(R)에 의해, 메모리 셀에 걸리는 다이오드 전압(Vdiode)은 비트 라인 전압과 워드 라인 전압의 차이로 정의되는 쓰기 전압(VWR= VBL - VWL)과 달라지게 된다. 전체 등가 저항(R)은 칼럼 디코더(20)의 풀업 저항(Rpu)과 칼럼 디코더(20)의 풀다운 저항(Rpd), 비트 라인 저항(Rbl), 워드 라인 저항(Rwl)을 포함한다. 메모리 셀에 걸리는 다이오드 전압(Vdiode)의 강하는 또한 메모리 셀 전류(ID)의 강하를 가져온다. 이에 따라, 메모리 셀에 인가된 전압과 메모리 셀에서 나오는 읽기 전류는 워드 라인 드라이버와 비트 라인 드라이버의 하나 또는 둘 다에 관한 메모리 셀의 위치에 종속되게 되는데, 이것은 메모리 셀이 각각 비트 라인과 워드 라인을 따라 멀리 배치되면 비트 라인 저항과 워드 라인 저항이 증가하기 때문이다.
다시 도 1을 참조하면, 워드 라인 드라이버와 비트 라인 드라이버에 대한 메모리 셀의 위치를 특징짓기 위하여, 본 실시예에서는 원-원, 원-근, 근-원, 근-근 의 4개의 카테고리를 사용하였다. 원-원 비트는 단일 메모리 어레이 안에서 워드 라인 드라이버로부터 가장 멀리 떨어져 있고, 비트 라인 드라이버로부터도 가장 멀리 떨어진 메모리 셀이다. 원-근 비트는 단일 메모리 어레이 안에서 워드 라인 드라이버에서 가장 멀리 떨어져 있고, 비트 라인 드라이버에서 가장 가까운 메모리 셀이다. 근-원 비트는 단일 메모리 어레이 안에서 워드 라인 드라이버에서 가장 가깝고, 비트 라인 드라이버에서 가장 먼 메모리 셀이다. 근-근 비트는 단일 메모리 어레이 안에서 워드 라인 드라이버에서 가장 가깝고, 비트 라인 드라이버에서도 가장 가까운 메모리 셀이다. 물론, 다른 카테고리도 사용될 수 있다.
메모리 셀은 워드 라인과 비트 라인 선택 회로(즉, 드라이버)에 관한 메모리 셀의 위치에 따라 변하는 조건(예, 저항)의 영향을 받기 때문에, 메모리 어레이의 모든 메모리 셀에 동일한 쓰기와 읽기 조건을 적용하면 프로그래밍 오류 또는 읽기 오류가 발생할 수 있다. 예를 들어, 정상적인 읽기 또는 프로그래밍 동작에서는 제대로 제어된 전압이 워드 라인 드라이버와 비트 라인 드라이버의 출력에 인가된다. 워드 라인과 비트 라인을 따라 존재하는 저항이 전압을 떨어뜨리기 때문에, 메모리 셀에 걸리는 실제 전압은 근-근 비트일 경우보다는 원-원 비트일 경우에 더 낮아진다. 메모리 셀에 실제로 걸리는 전압의 편차는 읽기 마진(margin), 프로그래밍 마진, 쓰기 감지 마진의 감소를 일으키게 된다. 이제 각각의 감소에 대해서 설명하도록 한다.
먼저 읽기 마진의 감소의 경우, 메모리 셀에 걸리는 전압이 낮을수록 메모리 셀에 흐르는 전류가 작아진다. 이러한 관계는 프로그래밍된 상태와 프로그래밍되지 않은 상태에서 근-근 필드와 원-원 필드에서 순방향 바이어스된 한 번만 프로그래밍될 수 있는 메모리 셀의 전류-전압 곡선 그래프인 도 3에 도시되어 있다. 각각 다른 타입의 메모리 셀을 나타내는 두 개의 곡선은, 예를 들어, 제조 공정 상의 차이로부터 야기된 편차의 최저치와 최고치를 나타낸다. 이 그래프에 나타나듯, 2볼트의 읽기 전압이 주어졌다고 가정한다면, 근-근 타입 프로그래밍된 비트가 원-원 타입 프로그래밍된 비트에 비해 더 큰 메모리 셀 전류를 내보낸다. 이는 프로그래밍되지 않은 비트에서도 마찬가지이다. 읽기 마진(또는 읽기 감지 윈도우)이란 정확한 읽기를 위해서 받아들여질 수 있는 전압과 전류의 총 허용 편차의 변동 허용치(tolerance)를 뜻한다.
프로그래밍된 원-원 비트가 프로그래밍된 메모리 셀로 읽힐 수 있을 정도로 충분한 전류를 발생시키는 것을 보장하기 위해서, 전체 읽기 전압은 원-원 비트에 나타나는 높은 저항을 수용할 만큼 올라갈 수 있다. 그러나, 높아진 전압은 프로그래밍되지 않은 근-근 비트가 참조 전류보다 더 큰 누설 전류를 흘릴 수 있고, 이는 프로그래밍되지 않은 근-근 메모리 셀이 프로그래밍된 상태로 잘못 해석되는 결과를 낳을 수 있다. 읽기 전압이 불안정할 때도 이와 같은 문제가 일어난다. 읽기 전압이 2볼트 아래로 떨어지면, 약하게 프로그래밍된(weakly-programmed) 원-원 비트에 의해 흐르는 전류는 읽기 윈도우 내로 들어오게 된다. 즉, 곧 2볼트에서 존재하던 읽기 윈도우가 더 이상 존재하지 않는다는 말이다. 따라서, 참조 전류가 읽기 마진의 최고치 만큼 높아지면, 약하게 프로그래밍된 원-원 비트는 프로그래밍되지 않은 메모리 셀로 읽혀질 것이다. 마찬가지로, 읽기 전압이 2볼트 위로 올라가면, 강하게 프로그래밍되지 않은 (strongly-unprogrammed) 근-근 비트(프로그래밍되지 않은 근-근 비트 조건에서 윗 곡선을 뜻함)에서 흐르는 전류는 읽기 윈도우 내로 들어오게 된다. 따라서, 참조 전류가 읽기 마진의 최저치만큼 낮아지면, 강하게 프로그래밍되지 않은 근-근 비트는 프로그래밍된 메모리 셀로 읽혀지게 될 것이다.
이와 같은 문제를 해결하기 위해서, 메모리 장치(5)는 워드 라인 드라이버와 비트 라인 드라이버 중 하나 또는 둘 다와 관련하여 메모리 셀의 위치에 종속적인 메모리 셀에 적용하기 위한 읽기 조건(예를 들어, 전압 또는 참조 전류)을 선택하는 회로를 포함할 수 있다. 이 문제를 해결하기 위하여, 어드레스-종속 메모리 셀에 적용할 조건을 선택하는 것에 의하여 달성될 수 있다. 다시 말해, 부족하거나 불충분한 동작 윈도우는 선택된 메모리 셀의, 워드 라인 드라이버 및/또는 비트 라인 드라이버에 관한 위치 함수이기 때문에, 어드레스-종속 읽기 조건을 적용함으로써 새로운 윈도우를 만들 수 있다. 동작 윈도우가 존재하는 경우에라도, 읽기 마진을 늘림으로써 어드레스-종속 읽기 조건을 사용함으로써 설계의 견고성을 향상시킬 수 있다.
도 4와 도 5는 메모리 셀의 위치/어드레스에 따라 인가된 전압과 참조 전류를 각각 조정함으로써 회로가 어떻게 전압과 전류의 강하를 보상하는지를 보여준다. 도 4에 나타난 바와 같이, 근-근 비트에서는 원-원 비트에서보다 더 낮은 값의 Vread를 가함으로써 더 넓어진 읽기 마진이 존재하게 된다. 도 5에서, 읽기 전압은 일정하게 유지되지만, 참조 전류는 읽혀질 메모리 셀이 근-근 비트냐 원-원 비트냐 에 따라 달라진다. 전압이 변하는 경우에서와 마찬가지로, 어드레스에 따라 변하는 참조 전류 또한 도 3에서 도시되었던 보상되지 않은 경우보다 더 넓은 읽기 마진을 제공한다. 도 4와 도 5는 전압이나 참조 전류 중 하나가 고정되고 다른 하나는 변하는 것을 보여주지만, 전압과 참조 전류가 함께 변할 수도 있다.
읽기 마진 문제와 마찬가지로, 감지하면서 프로그래밍하는(sensing-while-programming)("스마트 쓰기") 기술이 쓰일 때에는 쓰기 감지 문제가 존재한다. 앞에서 설명했듯이, 스마트 쓰기 기술은 메모리 셀이 프로그래밍되는 동안에 메모리 셀에서 흘러나오는 전류를 참조 전류와 비교한다. 이 전류가 참조 전류보다 크면 (메모리 셀이 프로그래밍되었음을 의미함), 그 메모리 셀의 쓰기 주기는 끝나고 다른 메모리 셀의 쓰기 주기가 시작된다. 이 기술은 메모리 셀 그룹이 물리적으로 같은 워드 라인을 따라 병렬로 프로그래밍이 될 때, 특히 프로그래밍 속도를 향상시킨다. 그러나, 이러한 상황에서 쓰기 전류는 제한될 수 있고, 이 같은 전류 제한값 (current limit)은 또한 메모리 셀의 프로그래밍을 다시 감지하기 위한 전류 참조로써 사용되기도 한다. 어떤 상황에서 이런 동작은 쓰기 감지를 위한 윈도우를 없애기도 한다. 도 6은 이러한 문제를 나타내는 그래프이다. 쓰기 감지 윈도우가 없기 때문에, 약하게 프로그래밍된 원-원 비트를 통과하는 전류는 참조 전류보다 작게 되고, 프로그래밍된 메모리 셀이 프로그래밍되지 않은 비트로 잘못 읽히게 된다. 따라서, 프로그래밍된 모든 셀은 전류 참조보다 높게, 프로그래밍되지 않은 모든 셀은 전류 참조보다 낮게 참조 전류를 정하는 것이 바람직하다. 그러나, 만약에 전류 참조가 근-근 비트를 수용하도록 설정되어 있다면, 동일한 전류 참조 설정은, 도 6에서 도시된 바과 같이, 프로그래밍된 원-원 비트보다 높을 수 있다. 이것은 프로그래밍된 원-원 비트에 대해 쓰기 타임 아웃을 가져올 수 있다. 이와 반대로, 전류 참조가 원-원 비트를 수용하기 위해 설정되었다면, 동일한 전류 참조 설정은 프로그래밍되지 않은 근-근 비트보다 낮을 수 있다. 이것은 "스마트 쓰기" 회로로 하여금 프로그래밍되지 않은 근-근 비트가 프로그래밍되었다고 여기고, 다음 단계로 조기에 넘어가게 하는 문제를 불러 일으킬 것이다.
이 같은 문제를 해결하기 위해서, 메모리 장치(5)는 메모리 셀의 위치(예를 들어, 어드레스-종속 읽기 조건)에 의해 결정되는, 메모리 셀에 적합한 쓰기 조건(예를 들어, 전압 또는 참조 전류)을 선택하는 회로를 포함할 수 있다. (감지하는 것은 읽기와 비슷하지만, 스마트 쓰기 기술에서 감지는 쓰기 주기 동안에도 일어나기 때문에, "읽기 조건" 대신 "쓰기 조건"이라는 용어기 사용될 것이다). 도 7과 도 8은 인가된 전압과 참조 전류를 메모리 셀의 위치/어드레스에 따라 각각 조정함으로써 이 회로가 전압과 전류의 강하를 어떻게 보상할 수 있는지를 보여준다. 도 7에 도시된 바와 같이, 근-근 비트에 원-원 비트에서보다 더 낮은 Vwrite를 적용함으로써 더 넓어진 쓰기 감지 마진이 존재한다. 도 8에서, 쓰기 전압은 일정하게 유지되지만, 참조 전류는 읽혀질 메모리 셀이 근-근 비트냐 원-원 비트냐에 따라 달라진다. 전압이 변하는 경우에서와 마찬가지로, 어드레스에 따라 변하는 참조 전류도 도 6에서의 보상되지 않은 경우보다 더 넓은 쓰기 감지 마진을 제공한다. 도 7과 도 8은 전압이나 참조 전류 중 하나가 고정되고 다른 하나는 변하는 것을 보이지 만, 전압과 참조 전류는 함께 변할 수 있다.
위의 설명에서는, 어드레스-종속 읽기 조건은 적절한 쓰기 감지 윈도우를 제공할 수 있도록 설계되었다. 적절한 쓰기 감지 마진을 제공할 수 있도록 쓰기 조건을 조절하는 방식에 덧붙여 또는 또 다른 방법으로, 어드레스-종속 쓰기 조건을 이용하여 프로그래밍 마진의 감소를 상쇄시키기 위하여 사용될 수 있다. 그러나 한편으로, 메모리 어레이에 일정한 프로그래밍 전압이 가해지면서 프로그래밍되어야 할 근-근 비트에 지나치게 큰 전력이 가해질 수 있다. 이것은 한 번만 프로그래밍될 수 있는 안티퓨즈 다이오드에서 메모리 셀에 과도한 스트레스를 가하여, 안티휴즈를 파손시키고 단락 상태 대신에 개방 상태를 만든다. 게다가, 메모리 라인의 높은 저항으로 인해 원-원 메모리 셀에 전력이 덜 전달되기 때문에, 근-근 비트보다 원-원 비트를 프로그래밍하는 것이 더 어렵게 된다. 어드레스-종속 쓰기 조건을 적용하는 것에 의하여, 근-근 비트에 전해진 전력은 메모리 셀의 어드레스에 따라 메모리 셀에 걸리는 전압을 낮춤으로써 감소될 수 있다. 반대로, 원-원 비트에 전해진 전력은 메모리 셀의 어드레스에 따라 메모리 셀에 걸리는 전압을 높임으로써 증가될 수 있다.
위에서도 다루었듯이, 메모리 장치는 워드 라인 드라이버와 비트 라인 드라이버 중 하나 또는 둘 다와 관련된 메모리 셀의 위치에 의해 메모리 셀에 적용되는 쓰기 및/또는 읽기 조건을 선택하도록 작동하는 회로를 포함한다. 다음은 이러한 기능을 구현하기 위해 사용될 수 있는 회로 설계의 예를 설명한다. "회로"는 임의의 적절한 형태를 가질 수 있으며, 일례로, 순수한 하드웨어 소자(예를 들어, 저항 기, 축전기, 전압원 등), 컴퓨터 실행 가능한 프로그램 코드를 실행하는 범용 프로세서, 어플리케이션 전용 집적 회로, 프로그램가능한 로직 제어기를 포함할 수 있다. 이와 다른 회로 설계와 소자가 쓰일 수도 있으며, 청구항에서 "회로"라는 용어는 도면과 설명에 쓰인 회로의 예에만 국한된 것은 아니라는 점을 주지하여야 한다.
다시 도 1을 참조하면, 메모리 장치(5)에서 회로는 어드레스-종속 전압 및 전류 생성기(35) 형태를 가진다. 이 설계에서 어드레스-종속 전압 및 전류 생성기(35)는 워드 라인 드라이버가 아닌, 비트 라인 드라이버와 관련된 메모리 셀의 위치에 따라 메모리 셀에 적용할 쓰기 및/또는 읽기 조건을 선택한다. 아래에서 다루어지겠지만, 다른 회로 설계들이 비트 라인 드라이버가 아닌, 워드 라인 드라이버와 관련된 메모리 셀의 위치에 따라, 또는 워드 라인 드라이버와 비트 라인 드라이버 모두와 관련된 메모리 셀의 위치에 따라 메모리 셀에 적용할 쓰기 및/또는 읽기 조건을 선택하도록 사용될 수 있다. 도 1의 회로 설계에서, 메모리 셀은 복수 개의 워드 라인을 포함하는 복수 개의 구간(zone)으로 조직된다. 여기에 N개의 "구간들" 이 존재하고, 메모리 어레이 어드레스 비트의 부분 집합은 하나의 특정 구간을 선택한다. 선택된 구간 안에서, 소정의 쓰기/읽기 전압과 전류가 선택되고 메모리 동작에 사용된다. 이와 같은 방법으로, 메모리 동작을 위해 생성된 전압과 전류는 개별적으로 어드레스 비트에 의하여 조정된다. "N"이 크면 클수록 전압과 전류 조정의 분해 능력(resolution)은 더 커진다.
어드레스-종속 전압 및 전류 생성기(35)는 메모리 셀의 로우 및 칼럼 어드레 스에 따라 어떤 메모리 셀이 어떤 구간에 속하는지를 결정하고, 그 구간에 적당한 쓰기/읽기 조건을 가한다(즉, 적당한 워드 라인 전압(VWL), 비트 라인 전압(VBL), 감지 증폭기의 상부 세트에 대한 참조 전류(IREF _ TOP), 감지 증폭기의 하부 세트에 대한 참조 전류(IREF _ TOP)). 이런 방식으로, 다른 쓰기/읽기 조건들이 다른 구간들에 적용된다.
표 1은 구간 위치를 기준으로 하여 전압과 참조 전류를 변화시키며 적용할, 바람직한 실시예의 구간 조직 구성(zone organization scheme)이다. 표 2는 쓰기와 읽기 시나리오에 따른 이와 같은 방식의 실시예를 나타낸다.
구간 로우 어드레스 (2Y 워드라인들) 인가된 전압 참조 전류
상부 하부 상부 하부
0 WL[(J:1)+(J+1)*구간] 최대 최소 최소 최대
1 WL[(J:1)+(J+1)*구간] ... ... ... ...
. ... ... ... ... ...
. ... ... ... ... ...
. ... ... ... ... ...
N-1 WL[(J:1)+(J+1)*구간] 최소 최대 최대 최소
범례
Y=로우 어드레스 비트의 개수
N=지정된 구간의 개수
2Y/N=각 구간의 워드 라인의 개수
J=(2Y/N)-1
상부="상부" 칼럼 디코더에 의해 구동되는 비트 라인에 있는 메모리 셀을 지칭함
구간 로우 어드레스 읽기 쓰기
Vdiode(V) Iref(mA) Vdiode(V) Iref(mA)
RAD[4:0] 상부 하부 상부 하부 상부 하부 상부 하부
0 WL[7:0] 2.4 2.1 222 333 9.5 8 100 214
1 WL[15:8] 2.3 2.2 250 250 9 8.5 134 160
2 WL[23:16] 2.2 2.3 250 250 8.5 9 160 134
3 WL[31:24] 2.1 2.4 333 222 8 9.5 214 100
예
Y=5
N=4
2Y/N=8
J=7
상부="상부" 칼럼 디코더에 의해 구동되는 비트 라인에 있는 메모리 셀을 지칭함
하부="하부" 칼럼 디코더에 의해 구동되는 비트 라인에 있는 메모리 셀을 지칭함
위의 표에 나타난 바와 같이, 어드레스-종속 전압 및 전류 생성기(35)는 비트 라인 드라이버로부터 멀리 떨어진 메모리 셀에 보다는 비트 라인 드라이버에 가까운 곳에 위치한 메모리 셀에 더 낮은 전압을 인가하며, 비트 라인 드라이버로부터 멀리 떨어진 메모리 셀에 보다는 비트 라인 드라이버로부터 가까운 곳에 위치한 메모리 셀에 인가할 더 큰 참조 전류를 선택한다.
도 1의 설계에서, 메모리 셀은 워드 라인과 평행하게 달리는 구간들로 조직되어 있다. 이러한 구성의 결과로, 비트 라인 드라이버에 대한 메모리 셀의 위치가 어떤 구간에 메모리 셀이 존재하는지 그리고 어떤 쓰기 및/또는 읽기 조건이 적용되는지를 결정하기 때문에, 비트 라인 드라이버(워드 라인 드라이버가 아님)에 대한 메모리 셀의 위치를 기준으로 쓰기 및/또는 읽기 조건이 달라진다. 즉, 주어진 구간에서 워드 라인을 따라 존재하는 모든 메모리 셀은 그 워드 라인 상의 메모리 셀의 위치에 상관없이 같은 워드 라인 전압이 인가된다. 도 9에 도시된 또 다른 설계에서는 도시된, 다른 동작 상태 구간이 비트 라인과 평행하게 동작하며(즉, 그 구간은 복수 개의 비트 라인을 포함함), 따라서, 워드 라인 드라이버(비트 라인 드라이버가 아님)에 대한 메모리 셀의 위치를 기준으로 쓰기 및/또는 읽기 조건이 달라진다. 이러한 설계는 쓰기 동작 중에 여러 개의 비트가 병렬로 선택될 때 유용하다. 프로그래밍을 위하여 병렬로 수많은 비트를 동적으로 선택하는 방식은 도 1에 도시된 구간에서와 마찬가지로 수행될 수 있다. 선택된 구간 안에서, 소정 개수의 비트가 병렬로 프로그램되기 위해 선택된다. 일반적인 페이지 쓰기 동작에서, 구간은 순차적으로 선택될 것이다. 병렬로 선택되는 비트의 수는 페이지가 프로그래밍되면서 동적으로 변할 것이다.
메모리 어레이 안의 모든 다이오드에 같은 크기의 전력이 전달되면, 원-원 비트를 프로그래밍하는 것은 더 어려워진다. 따라서, 동시에 선택되고 프로그래밍되어질 수 있는 원-원 비트의 개수에 의해 프로그래밍 대역폭에 대한 제한이 설정된다. 예를 들어, 8개의 원-원 비트가 같은 워드 라인에서 동시에 프로그램되도록 선택되었을 때 그리고 만약 7개의 수퍼 다이오드(즉, 높은 다이오드 전류가 통과하는 메모리 셀)가 먼저 프로그래밍된다면, 워드 라인을 따라 존재하는 전체 전류는 상당히 높아질 것이고, 이에 따라 워드 라인에서 생기는 총 전압 강하(IR drop)는 8번째 메모리 셀이 프로그래밍되는 것을 제한할 수 있다. 따라서, 여러 개의 비트는, 이 중 적어도 하나의 비트는 프로그래밍됨에 제한받지 않도록, 병렬로 프로그래밍될 수 있다. 이러한 현상은 도 10에서 살펴볼 수 있다. 도 10에서, R은 칼럼 디코더(120)의 풀업 저항(Rpu), 칼럼 디코더(120)의 풀다운 저항(Rpd), 및 워드 라인 저항(Rwl)으로 이루어진 전체 등가 저항이다. ID는 메모리 셀 전류, Vdiode는 메모리 셀에 걸리는 전압, VWR은 쓰기 전압원, VBL은 비트 라인 전압원, VWL은 워드 라인 전압원이다. VWR=VBL-VWL이고, VEQ는 프로그램되어 있는 인접한 메모리 셀의 등가 전압이다. 전체 쓰기 속도는 선택된 메모리 셀에 어드레스 위치가 지정되면, 병렬로 프로그래밍될 비트의 개수를 바꿈으로써 증가될 수 있다. 예를 들어, 비트들이 쓰기 드라이버에 가깝다면, 멀리 있는 경우보다 더 많은 비트가 선택되어 병렬로 프로그래밍된다. 그래서, VEQ는 쓰기 드라이버에서 멀리 떨어진 비트보다 쓰기 드라이버에서 가까운 비트에 대해 더 높다. 그러므로, 모든 메모리 셀에 전달되는 전력은 워드 라인에 걸쳐 균일하다. 프로그래밍되는 비트의 개수는 메모리 셀이 선택된 워드 라인을 따라 프로그래밍됨에 따라 동적으로 전환될 수 있다.
표 3은 병렬로 프로그래밍되는 비트의 개수가 어드레스에 의해 선택되는 것을 나타내는 일 실시예의 구간 조직 구성이다. 표 4는 그 구성의 일 예이다.
구간 컬럼 어드레스 (2X 비트라인들) 병렬로 프로그램될 비트들의 수
WL 드라이버(왼쪽) WL 드라이버(오른쪽)
0 BL[(K:0)+(K+1)*ZONE] 최대 최소
1 BL[(K:0)+(K+1)*ZONE] ... ...
. ... ... ...
. ... ... ...
. ... ... ...
N-1 BL[(K:0)+(K+1)*ZONE] 최소 최대
범례
X=칼럼 어드레스 비트의 개수
N=지정된 구간의 개수
2X/N=각 구간의 비트 라인의 개수
K=(2X/N)-1
왼쪽="왼쪽" 로우 디코더에 의해 구동되는 워드 라인의 메모리 셀을 지칭함
오른쪽="오른쪽" 로우 디코더에 의해 구동되는 워드 라인의 메모리 셀을 지칭함
구간 컬럼 어드레스 (CAD[4:0]) 병렬로 프로그램될 비트들의 수
RAD[0]=0 RAD[0]=1
0 BL[7:0] 16 4
1 BL[15:8] 8 8
2 BL[23:16] 8 8
3 BL[31:24] 16
예
X=5
N=4
2X/N=8
K=7
이외의 다양한 대안들이 실시예와 같이 쓰일 수 있다. 예를 들어, 도 1과 도 9에서 "수직" 구간 구성과 독립적으로 "수평" 구간 구성이 사용되었으나, 워드 라인 드라이버와 비트 라인 드라이버 모두에 대한 메모리 셀의 위치에 따라 쓰기 및/또는 읽기 조건을 바꾸기 위해서 "수평" 및 "수직" 구간 구성이 동시에 사용될 수도 있다. 또한, 위의 예에서, 워드 라인이나 비트 라인은 구간으로 그룹화되었고, 메모리 셀에 적용되는 쓰기 및/또는 읽기 조건은 메모리 셀이 어떤 구간에 속하느냐에 달려 있다. 구간 개념을 사용하는 대신, 구간 개념 없이 메모리 셀의 어드레스에만 의존하여 쓰기 및/또는 읽기 조건을 정할 수도 있다. 또한, 위에 설명된 실시예에서, 한 구간 안에 있는 메모리 셀의 그룹은 고유한 동작 조건을 따른다. 이와 다른 실시예에서, 각각의 메모리 셀이 고유한 동작 조건을 가질 수 있다. 최종 결과는 각각의 메모리 셀이 모두 정확하게 같게 보인다. 이러한 설계에서 각각의 메모리 셀은 각각의 구간을 갖는 것으로 여겨질 수 있다.
또한, 위에서 "쓰기 및/또는 읽기 조건"이라는 문구가 의미하듯이, 실시예는 쓰기 조건(읽기 조건은 바꾸지 않음), 읽기 조건(쓰기 조건은 바꾸지 않음) 또는 둘 다를 바꾸는데 사용될 수 있다. 나아가, 위의 실시예에서 보았듯이, 어드레스는 워드 라인 드라이버 및/또는 비트 라인 드라이버와 관련된 메모리 셀의 위치를 나타내기 때문에, 메모리 셀의 어드레스에 따른 쓰기 및/또는 읽기 조건은 바뀐다. 또다른 실시예에서, 쓰기/읽기 조건을 바꾸기 위해서 워드 라인 드라이버/비트 라인 드라이버에 대한 메모리 셀의 위치를 나타내는 어드레스 이외의 다른 방식이 사용될 수도 있다.
결론적으로, 도면에서 도시된 회로 설계에서 어드레스-종속 전압 및 전류 생성기는 메모리 셀과 관련된 구간에 따라 메모리 셀에 적용할 워드 라인과 비트 라인 전압 및 참조 전류를 선택한다. 또 다른 실시예에서, 이 회로는 어드레스-종속 참조 전류만을 공급하고, 로우 디코더와 칼럼 디코더에 있는 워드 라인 드라이버 및/또는 비트 라인 드라이버는 각각 개별의 구간에 적합한 전압을 공급하는 워드 라인 및 비트 라인 전압 생성기를 가진다.
위의 상세한 설명은 본 발명을 실행하기 위한 가능한 여러가지 실시예들 중 몇 가지만을 기술하였다. 때문에, 상세한 설명은 발명을 제한하기 위함이 아니고, 실시예를 보이기 위한 것이다. 균등물을 포함한 다음의 청구항들만이 발명의 범위를 정의한다.
본 명세서 내에 포함되어 있음

Claims (45)

  1. 복수 개의 워드 라인 및 워드 라인 드라이버;
    복수 개의 비트 라인 및 비트 라인 드라이버;
    상기 워드 라인과 상기 비트 라인 사이에 각각 연결된 복수 개의 메모리 셀; 및
    상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다와 관련된 상기 메모리 셀의 위치에 따라 상기 메모리 셀에 적용하는 쓰기 조건을 선택하도록 동작하는 회로를 포함하는 것을 특징으로 하는 장치.
  2. 제 1항에 있어서,
    상기 쓰기 조건은 전압을 포함하고,
    상기 회로는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다로부터 더 멀리 떨어진 상기 메모리 셀보다는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다로부터 더 가까운 상기 메모리 셀에 인가하기 위한 더 낮은 전압을 선택하는 것을 특징으로 하는 장치.
  3. 제 1항에 있어서,
    상기 쓰기 조건은 참조 전류를 포함하고,
    상기 회로는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다로부터 더 멀리 떨어진 상기 메모리 셀보다는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다로부터 더 가까운 상기 메모리 셀에 인가하기 위한 더 큰 참조 전류를 선택하는 것을 특징으로 하는 장치.
  4. 제 1항에 있어서,
    상기 쓰기 조건은 전압과 참조 전류를 포함하고,
    상기 회로는 일 워드 라인 드라이버와 일 비트 라인 드라이버 중 하나 또는 둘 다로부터 더 멀리 떨어진 상기 메모리 셀보다는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다로부터 더 가까운 상기 메모리 셀에 가하기 위한 더 낮은 전압과 더 큰 참조 전류를 선택하는 것을 특징으로 하는 장치.
  5. 제 1항에 있어서,
    상기 회로는 비트 라인 드라이버가 아닌 상기 워드 라인 드라이버에 관련된 상기 메모리 셀의 위치에 따라 상기 메모리 셀에 적용하기 위한 쓰기 조건을 선택하도록 동작하는 것을 특징으로 하는 장치.
  6. 제 1항에 있어서,
    상기 회로는 상기 워드 라인 드라이버가 아닌 상기 비트 라인 드라이버에 관련된 상기 메모리 셀의 위치에 따라 상기 메모리 셀에 적용하기 위한 쓰기 조건을 선택하도록 동작하는 것을 특징으로 하는 장치.
  7. 제 1항에 있어서,
    상기 회로는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 모두와 관련된 상기 메모리 셀의 위치에 따라 상기 메모리 셀에 적용하기 위한 쓰기 조건을 선택하도록 동작하는 것을 특징으로 하는 장치.
  8. 제 1항에 있어서,
    상기 회로는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다와 관련된 상기 메모리 셀의 위치에 따라 상기 메모리 셀에 적용하기 위한 읽기 조건을 선택하도록 동작하는 것을 특징으로 하는 장치.
  9. 제 1항에 있어서,
    상기 복수 개의 메모리 셀은 복수 개의 구간으로 조직되고,
    상기 회로는 다른 구간에 적용하기 위한 다른 쓰기 조건을 선택하도록 동작하는 것을 특징으로 하는 장치.
  10. 제 9항에 있어서,
    상기 각 구간은 복수 개의 워드 라인을 포함하는 것을 특징으로 하는 장치.
  11. 제 9항에 있어서,
    상기 각 구간은 복수 개의 비트 라인을 포함하는 것을 특징으로 하는 장치.
  12. 제 1항에 있어서,
    상기 각 메모리 셀은 어드레스와 연관되어 있고,
    상기 회로는 상기 메모리 셀의 어드레스에 따라 상기 메모리 셀에 적용하기 위한 쓰기 조건을 선택하도록 동작하는 것을 특징으로 하는 장치.
  13. 제1항에 있어서,
    상기 복수 개의 메모리 셀 중 적어도 일부는 한 번만 쓰기 메모리 셀(write-once memory cell)을 포함하는 것을 특징으로 하는 장치.
  14. 제 1항에 있어서,
    상기 복수 개의 메모리 셀 중 적어도 일부는 반복 쓰기 메모리 셀(write-many memory cell)을 포함하는 것을 특징으로 하는 장치
  15. 제 1항에 있어서,
    상기 복수 개의 메모리 셀 중 적어도 일부는 수회 쓰기 메모리 셀(few-time programmable memory cell)을 포함하는 것을 특징으로 하는 장치.
  16. 제 1항에 있어서,
    상기 복수 개의 메모리 셀은 단일 기판에 수직으로 쌓인 복수 개의 층으로 조직되는 것을 특징으로 하는 장치.
  17. 제 1항에 있어서,
    상기 복수 개의 메모리 셀은 단일 층으로 조직되는 것을 특징으로 하는 장치.
  18. 복수 개의 워드 라인 및 워드 라인 드라이버;
    복수 개의 비트 라인 및 비트 라인 드라이버;
    상기 워드 라인과 상기 비트 라인 사이에 각각 연결된 복수 개의 메모리 셀; 및
    상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다와 관련된 상기 메모리 셀의 어드레스에 따라 상기 메모리 셀에 적용하기 위한 읽기 조건을 선택하도록 동작하는 회로를 포함하는 것을 특징으로 하는 장치.
  19. 제 18항에 있어서,
    상기 읽기 조건은 전압을 포함하고,
    상기 회로는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다로부터 더 멀리 떨어진 상기 메모리 셀보다는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다로부터 더 가까운 상기 메모리 셀 에 인가하기 위한 더 낮은 전압을 선택하는 것을 특징으로 하는 장치.
  20. 제 18항에 있어서,
    상기 읽기 조건은 참조 전류를 포함하고,
    상기 회로는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다로부터 더 멀리 떨어진 상기 메모리 셀보다는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다로부터 더 가까운 상기 메모리 셀에 인가하기 위한 더 큰 참조 전류를 선택하는 것을 특징으로 하는 장치.
  21. 제 18항에 있어서,
    상기 읽기 조건은 전압과 참조 전류를 모두 포함하고,
    상기 회로는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다로부터 더 멀리 떨어진 상기 메모리 셀보다는 상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다로부터 더 가까운 상기 메모리 셀에 가하기 위한 더 낮은 전압과 더 큰 참조 전류를 선택하는 것을 특징으로 하는 장치.
  22. 제 18항에 있어서,
    상기 회로는 비트 라인 드라이버가 아닌 상기 워드 라인 드라이버에 관련된 상기 메모리 셀의 위치에 따라 상기 메모리 셀에 적용하는 읽기 조건을 선택하도록 동작하는 것을 특징으로 하는 장치.
  23. 제 18항에 있어서,
    상기 회로는 상기 워드 라인 드라이버가 아닌 상기 비트 라인 드라이버에 관련된 상기 메모리 셀의 위치에 따라 상기 메모리 셀에 적용하는 읽기 조건을 선택하도록 동작하는 것을 특징으로 하는 장치.
  24. 제 18항에 있어서,
    상기 회로는 상기 워드 라인 드라이버과 상기 비트 라인 드라이버 모두에 관련된 상기 메모리 셀의 위치에 따라 상기 메모리 셀에 적용하는 읽기 조건을 선택하도록 동작하는 것을 특징으로 하는 장치.
  25. 제 18 항에 있어서,
    상기 복수 개의 메모리 셀은 복수 개의 구간으로 조직되고,
    상기 회로는 다른 구간에 적용하는 다른 읽기 조건을 선택하도록 동작하는 것을 특징으로 하는 장치.
  26. 제 25항에 있어서,
    상기 각 구간은 복수 개의 워드 라인을 포함하는 것을 특징으로 하는 장치.
  27. 제 25항에 있어서,
    상기 각 구간은 복수 개의 비트 라인을 포함하는 것을 특징으로 하는 장치.
  28. 제 18항에 있어서,
    상기 각 메모리 셀은 어드레스와 연관되어 있고,
    상기 회로는 상기 메모리 셀의 어드레스에 따라 상기 메모리 셀에 적용하는 읽기 조건을 선택하도록 동작하는 것을 특징으로 하는 장치.
  29. 제 18항에 있어서,
    상기 복수 개의 메모리 셀 중 적어도 일부는 한 번만 쓰기 메모리 셀을 포함하는 것을 특징으로 하는 장치.
  30. 제 18항에 있어서,
    상기 복수 개의 메모리 셀 중 적어도 일부는 반복 쓰기 메모리 셀을 포함하는 것을 특징으로 하는 장치.
  31. 제 18항에 있어서,
    상기 복수 개의 메모리 셀 중 적어도 일부는 수회 쓰기 메모리 셀을 포함하는 것을 특징으로 하는 장치.
  32. 제 18항에 있어서,
    상기 복수 개의 메모리 셀은 단일 기판에 수직으로 쌓인 복수 개의 층으로 조직되는 것을 특징으로 하는 장치.
  33. 제 18항에 있어서,
    상기 복수 개의 메모리 셀은 단일 층으로 조직되는 것을 특징으로 하는 장치.
  34. 복수 개의 워드 라인 및 워드 라인 드라이버;
    복수 개의 비트 라인 및 비트 라인 드라이버;
    상기 워드 라인과 상기 비트 라인 사이에 각각 연결된 복수 개의 메모리 셀; 및
    상기 워드 라인 드라이버와 상기 비트 라인 드라이버 중 하나 또는 둘 다와 관련된 상기 메모리 셀의 위치에 따라 병렬로 프로그래밍하기 위한 일련의 메모리 셀을 선택하도록 동작하는 회로를 포함하는 것을 특징으로 하는 장치.
  35. 제 34항에 있어서,
    상기 복수 개의 메모리 셀은 복수 개의 구간으로 조직되고,
    상기 회로는 상기 메모리 셀의 구간에 따라 병렬로 프로그래밍하기 위한 일련의 메모리 셀을 선택하도록 동작하는 것을 특징으로 장치.
  36. 제 34항에 있어서,
    상기 복수 개의 메모리 셀 중 적어도 일부는 한번만 쓰기 메모리 셀을 포함하는 것을 특징으로 하는 장치.
  37. 제 34항에 있어서,
    상기 복수 개의 메모리 셀 중 적어도 일부는 반복 쓰기 메모리 셀을 포함하는 것을 특징으로 하는 장치.
  38. 제 34항에 있어서,
    상기 복수 개의 메모리 셀 중 적어도 일부는 수회 쓰기 메모리 셀을 포함하는 것을 특징으로 하는 장치.
  39. 제 34항에 있어서,
    상기 복수 개의 메모리 셀은 단일 기판에 수직으로 쌓인 복수 개의 층으로 조직되는 것을 특징으로 하는 장치.
  40. 제 34항에 있어서,
    상기 복수 개의 메모리 셀은 단일 층으로 조직되는 것을 특징으로 하는 장치.
  41. 제 9항에 있어서,
    상기 각 구간은 복수 개의 워드 라인 및 비트 라인을 포함하는 것을 특징으로 하는 장치.
  42. 제 25항에 있어서,
    상기 각 구간은 복수 개의 워드 라인 및 비트 라인을 포함하는 것을 특징으로 하는 장치.
  43. 제 35항에 있어서,
    상기 각 구간은 복수 개의 워드 라인을 포함하는 것을 특징으로 하는 장치.
  44. 제 35항에 있어서,
    상기 각 구간은 복수 개의 비트 라인을 포함하는 것을 특징으로 하는 장치.
  45. 제 35항에 있어서,
    상기 각 구간은 복수 개의 워드 라인 및 비트 라인을 포함하는 것을 특징으로 하는 장치.
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