CN108268118B - 用于操作微控制器的系统和方法 - Google Patents

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Abstract

本公开提供用于操作微控制器的系统和方法。实施例系统包括被配置为处理指令组的第一处理器以及被配置为处理该指令组的子集的第二处理器。系统还包括功率管理电路，功率管理电路被配置为选择第一处理器或第二处理器作为所选择的处理器，功率管理电路还被配置为激活所选择的处理器或将所选择的处理器置为待机。系统还包括：被配置为生成第一中断信号的第一外围设备、被配置为将第一中断信号引导向所选择的处理器的开关、以及被配置为存储与第一中断信号相关联的第一中断例程的第一存储器，所选择的处理器被配置为响应于第一中断信号来执行第一中断例程。

Description

用于操作微控制器的系统和方法
相关申请的交叉引用
本申请要求于2017年1月4日提交的法国专利申请No.1750058的优先权，由此该申请通过引用并入本文。
技术领域
本公开整体涉及例如微控制器的数据处理设备，并且在具体实施例中，涉及用于操作微控制器的系统和方法。
背景技术
制造电子装备的目标是减小所制造的电子装备中的电消耗。在不经常需要再充电是优点的领域中(诸如例如，在移动电话领域中)尤其如此。
在活动性高的时段，处理器的功率消耗可能很高。在活动性低的时段(例如，在待机时段)，功率消耗可能显着下降(例如，与活动性高的时段期间的功率消耗相比)。然而，即使在活动性低的时段，仍然存在泄漏电流，泄漏电流然后在活动性低的时段的处理器的总功率消耗中占有显著的份额。这些泄漏电流的总值可能与处理器中存在的晶体管的数量有关，并且因此，当处理器的计算能力大时(也就是说，当处理器拥有大量晶体管时)，这些泄漏电流的总值更为显著。
为了在活动性低的时段期间减轻能量损失，例如在待机时，可以通过降低电源电流来减小泄漏电流。然而，将期望在活动性低的时段进一步降低处理器的消耗。
发明内容
因此，一个实施例提供了包括以下项的系统：第一处理器和第二处理器，第二处理器仅能够处理可由第一处理器处理的指令组的子集；功率管理电路，适于选择第一处理器和第二处理器中的一个或另一个，并适于使其活动或将其置为待机；第一外设(peripheral)，适于生成中断信号；开关，适于根据哪个处理器被选择，将中断信号引导向第一处理器或第二处理器；以及第一存储器，适于存储与中断信号相关联的中断例程，活动的处理器适于响应于中断信号来执行该中断例程。
根据一个实施例，功率管理电路适于生成施加给开关以控制处理器的选择的信号。
根据一个实施例，系统包括若干其他外设，其中某些外设适于生成中断信号。
根据一个实施例，第二处理器不能接收由全部或一些其他外设生成的中断信号。
根据一个实施例，系统包括第二存储器，第二存储器可由第一处理器访问，并且包含中断矢量，中断矢量提供与第一外设相关联的中断例程在第一存储器中的地址。
根据一个实施例，第一存储器是易失性存储器，并且第二存储器是非易失性存储器。
根据一个实施例，第二存储器适于存储要被复制在第一存储器中的数据，所述数据包括与第一外设相关联的中断例程和中断矢量。
根据一个实施例，第二处理器的尺寸小于第一处理器的尺寸。
一个实施例提供了包括上述系统的移动设备。
一个实施例提供了用于将包括第一处理器、第二处理器、第一存储器和第一外设的系统致动的方法。该方法包括：经由功率管理电路来选择能够处理第一指令组的第二处理器或能够处理第一指令组的子集的第一处理器；经由功率管理电路，使所选择的处理器活动或置为待机；经由外设，生成能够由第一处理器和第二处理器中的每一个来处理的中断信号；将中断信号引导向从第一处理器和第二处理器中选择的处理器；以及经由所选择的处理器，访问包含在第一存储器中并与中断信号相关联并且对中断信号进行处理的中断例程。
根据一个实施例，该方法还包括：响应于中断信号，经由第一处理器，访问中断矢量，该中断矢量存储在第二存储器中并且提供中断例程在第一存储器中的地址。
附图说明
将在结合附图给出的特定实施例的以下非限制性描述中详细阐述这些特征和优点以及其他特征和优点，其中：
图1A和图1B示出了包括微控制器的系统的一个实施例的示意图；以及
图2图示了描绘操作图1A和图1B的系统的一个实施例方法的流程图。
具体实施方式
为了清楚起见，仅对用于理解所描述的实施例有用的元素进行了表示和详细描述。例如，未表示图1A和图1B的微控制器的某些组件。
图1A示意性地并部分地表示包括数据处理设备1(例如，微控制器1)的系统的一个实施例。微控制器1包括两个处理器CPU0和CPU1。处理器CPU1的尺寸小于处理器CPU0的尺寸。处理器CPU0是微控制器1的主处理器。处理器CPU0拥有相对高的计算能力。换言之，处理器CPU0包括例如对应于150,000到200,000个之间的许多逻辑门的大量晶体管(例如，与处理器CPU1相比)。处理器CPU0因此可以管理相对宽的指令组。处理器CPU1是微控制器1的辅助处理器。它拥有相对低的计算能力。换言之，处理器CPU1包括例如对应于20,000至50,000个之间的逻辑门的相对少量的晶体管(例如，与处理器CPU0相比)。处理器CPU1可以管理比由处理器CPU0处理的指令组更小的指令组。可由处理器CPU1管理的指令组是可由处理器CPU0管理的指令组的子集(例如，真子集)。
处理器CPU0可以是例如来自Advanced RISC Machines(ARM)的Cortex-M4处理器。处理器CPU1可以例如是来自ARM的Cortex-M0处理器。
微控制器1可以包括功率管理块2。功率管理块2被耦合(例如，通信地和/或电耦合)到两个处理器CPU0、CPU1，并且被配置为：以使两个处理器CPU0、CPU1一般不会同时活动这样的方式，将处理器CPU0和CPU1激活和去激活。此外，功率管理块2被配置为生成低功率信号(在图1A中被指示为信号LP)。当处理器CPU0活动或待机并且处理器CPU1被去激活时，信号LP取第一值。当系统处于低功率操作模式时(也就是说，当处理器CPU0被去激活并且处理器CPU1活动或待机时)，信号LP取与第一值不同的第二值。因此，在低功率操作模式中，主处理器CPU0被去激活，而辅助处理器CPU1活动或待机。
微控制器1被耦合(例如，通信地和/或电耦合)到外围设备的第一组4(下文称为“第一组外设4”)以及外围设备的第二组6(下文称为“第二组外设6”)。第一组外设4包括M个外围设备P1至PM(包括被配置为生成中断信号的至少一个外围设备)。这些中断信号被提供在第一组外设4的输出线5上。第二组外设6包括N个外设P1'至PN'(包括被配置为生成中断信号的至少一个外设)。这些中断信号被提供在第二组外设6的输出线7上。虽然在图1A中未表示，但是第一组4的某些外设可以生成被配置为由处理器CPU0处理(而不是由处理器CPU1处理)的中断信号，例如以强制激活处理器CPU0。
第一组4的外设通过开关8(例如，多路复用器)耦合到两个处理器CPU0和CPU1。开关8包括接收输出线5的输入。开关8还包括第一输出9a、第二输出9b和控制输入，该控制输入接收由功率管理块2生成的信号LP。开关8的第一输出9a被耦合到处理器CPU0，并且开关8的第二输出9b被耦合到处理器CPU1。如果信号LP处于第一值，则处理器CPU0被选择，并且开关8将存在于其输入处的线中的一个线上的信号传送到其第一输出9a处的线中的对应线。如果信号LP处于第二值，则处理器CPU1被选择，并且开关8将存在于其输入处的线中的一个线上的信号传送到其第二输出9b处的线中的对应线。因此，如果处理器CPU0活动或待机，则信号LP处于第一值，并且处理器CPU0接收源自第一组4的外设的中断信号。然而，当微控制器1转到低功率模式时，处理器CPU0被去激活，信号LP取第二值，并且由处理器CPU1处理源自第一组4的外设的中断信号。如图1A的示例所描绘的，第二组6的外设被耦合到处理器CPU0，而不是耦合到处理器CPU1。第一组4和第二组6的外设例如可以是定时器、各种传感器(诸如压力传感器、温度传感器)、MEMS器件等。(例如，第一组4或第二组组6的)外设中的一个可以是允许在微控制器1和另一设备之间接收和传输数据的通信系统。
微控制器1例如包括可由处理器CPU0访问的主存储器块10。微控制器1还包括例如可由处理器CPU0和CPU1两者访问的辅助存储器块12。因此，主存储器块10可由主处理器CPU0访问，而不能由处理器CPU1访问，而辅助存储器块12可由处理器CPU0和CPU1两者访问。在该示例性实施例中，主存储器块10是非易失性存储器(例如，所谓的“快闪”存储器)，并且辅助存储器块12是易失性存储器(例如，所谓的“SRAM”存储器)。
图1B以简化的方式表示图1A的系统。具体地，以两个简化框4和6的形式表示外设组4和外设组6。
每次系统启动时，辅助存储器块12无任何数据。代码从主存储器块10复制到辅助存储器块12。辅助存储器块12保持加电，使得不论哪个处理器活动，其包含的数据都被保存。特别地，辅助存储器块12包含与第一组4的外设相关联的中断例程14(通常称为ISR的中断服务例程)。已从主存储器块10中的位置16复制中断例程14。同样，从主存储器块10的位置20将与第一组4的外设相关联的中断矢量复制到辅助存储器块12的位置18。
主存储器块10还包含与第二组6的外设相关联的中断矢量和中断例程。其他代码(例如，用于处理器CPU1的初始化代码)可以可选地被复制到辅助存储器块12。由于处理器CPU1只访问辅助存储器块12，所以在激活处理器CPU1之前，例如将初始化代码传送到辅助存储器块12。
当由第一组4的外设生成中断时，中断由根据功率管理电路2生成的信号LP选择的处理器来处理。当它被选择时，处理器CPU0以与处理器CPU1被选择时处理器CPU1进行的方式类似的方式，来处理与第一组4的外设生成的中断相关联的中断例程。结合图2所示的流程图更详细地描述了该操作。
只有处理器CPU0活动或待机的情况下，由第二组6的外设生成的中断才能被处理(例如，由于第二组外设6被耦合到处理器CPU0，而不是耦合到处理器CPU1)。例如，可以在处理器CPU0的去激活期间将第二组6的外设去激活，以避免能量损失。
当由第二组6的外设生成中断时，中断信号i被调度到处理器CPU0(例如，经由输出线7)。出现中断i的外设确定存储在主存储器块10中的、要由处理器CPU0读取的中断矢量(图中未表示)。中断矢量包含要由处理器CPU0响应于中断i执行的中断例程所位于的地址。此后，处理器CPU0经由所获得的地址访问同样位于主存储器块10中的中断例程，以处理它们。
图2示出了流程图，该流程图图示在一个实施例中的图1A和图1B所示的系统的操作，其中由第一组4的外设生成中断。
当事件发生在第一组4的外设中的一个外设处时，中断信号i被调度到开关8(例如，经由输出线5)。在步骤22中，根据由功率管理块2提供给开关8的信号LP的值，确定是否选择处理器CPU1。
如果信号LP处于第一值，也就是说，未选择处理器CPU1(分支23：否)，则选择主处理器CPU0，并将中断信号i传输到处理器CPU0(步骤24)。处理器CPU0此后访问与所接收的中断信号i相对应的中断矢量(步骤26)。该中断矢量位于(例如，被存储在)例如其本身在存储器块10中所位于的位置20处。该中断矢量包含与由处理器访问(步骤28)的中断i相关联的中断例程所位于的地址。该中断例程位于存储在存储器块12中的例程14之中。该例程包括此后由处理器CPU0执行的指令(步骤30)。在这种情况下，操作类似于当中断从第二组6的外设产生时的系统的操作。不同之处在于与第一组外设4相关联的中断例程被存储在辅助存储器块12中，而不是被存储在主存储器块10中。
如果信号LP处于第二值，也就是说，处理器CPU1被选择(分支31：是)，则系统处于低功率模式，并且活动的处理器是辅助处理器CPU1。中断信号i被传输到处理器CPU1(步骤32)。处理器CPU1访问与中断信号i相关联的中断矢量(步骤34)。中断矢量位于(例如，被存储在)存储器块12中的位置18处。中断矢量包含与中断信号i相对应的中断例程的地址，从而允许处理器CPU1访问该例程(步骤36)。对于同一个中断信号i，这是与在步骤28中处理的例程相同的例程。处理器CPU1然后可以执行例程(步骤38)。如果例程需要比处理器CPU1的计算能力更大的计算能力，则处理器CPU0可以例如被激活。
在活动性低的时段，在分离各种中断的时段期间，低的计算能力足以使系统保持操作。最特别地，在活动性低的时段期间，处理器的计算能力影响系统的电功率消耗。因此，如果主处理器CPU0保持活动，则主处理器CPU0导致用于不必要的计算能力的高功率消耗。处理器CPU1拥有足够用于在活动性低的时段期间的操作的计算能力，并具有较低的功率消耗。
在中断期间，如果使用处理器CPU1足以处理中断，则使用处理器CPU1使得可能保持低的电消耗。如果与该中断相关联的例程如此提供，则处理器CPU0被激活，但是例如仅在处理中断所需的时段期间保持活动。
因此，在散布有中断管理的活动性低的长时段期间，系统的电功率消耗被减少。
这里描述的系统及其操作模式的优点不仅在于节能，而且还在于编码的简单性。无论哪个处理器活动，中断例程14是相同的并且在相同的存储器空间中。因此，在编程期间，代码的设计者不需要考虑将访问中断例程的处理器。设计者使用处理器CPU1的指令组来编译与第一组4的外设相关联的中断例程。所描述的系统的编码时间小于各自具有其自己的代码的两个处理器的编码时间。
已经描述了具体实施例。各种变型和修改对于本领域技术人员将是显而易见的。特别地，由CPU0和CPU1两者均可访问的辅助存储器块12可以是除SRAM存储器之外的易失性存储器类型，或者可以是非易失性存储器。在非易失性存储器的情况下，在该非易失性存储器中写入与辅助处理器CPU1的操作相关以及与第一组4的外设的管理相关的代码和数据只进行一次，而不是每次系统启动时都进行。同样地，主存储器块10可以是快闪存储器以外的非易失性存储器类型。存储器块10和12也可以仅仅是单个存储器。

Claims (21)

1.一种电子系统，包括：
被配置为处理指令组的第一处理器；
被配置为处理所述指令组的子集的第二处理器；
功率管理电路，被配置为选择所述第一处理器或所述第二处理器作为所选择的处理器，所述功率管理电路还被配置为激活所选择的处理器或将所选择的处理器置为待机；
被配置为生成第一中断信号的第一外围设备；
开关，被配置为将所述第一中断信号引导向所选择的处理器；
第一存储器，被配置为存储与所述第一中断信号相关联的第一中断例程，所选择的处理器被配置为响应于所述第一中断信号执行所述第一中断例程；以及
第二存储器，所述第二存储器可由所述第一处理器访问，并且被配置为存储中断矢量，所述中断矢量提供与所述第一外围设备相关联的所述第一中断例程在所述第一存储器中的地址，其中所述第二存储器被配置为存储要被复制在所述第一存储器中的数据，所述数据包括所述第一中断例程和提供与所述第一外围设备相关联的所述第一中断例程的所述地址的所述中断矢量，并且其中响应于系统启动，所述第一中断例程和所述中断矢量从所述第二存储器复制到所述第一存储器。
2.根据权利要求1所述的电子系统，其中所述功率管理电路被配置为生成被施加给所述开关以控制所选择的处理器的选择的信号。
3.根据权利要求1所述的电子系统，还包括被配置为生成第二中断信号的第二外围设备。
4.根据权利要求3所述的电子系统，其中所述第二外围设备被配置为将所述第二中断信号提供给所述第一处理器，而不是提供给所述第二处理器。
5.根据权利要求1所述的电子系统，其中所述第一存储器是易失性存储器，并且所述第二存储器是非易失性存储器。
6.根据权利要求1所述的电子系统，其中所述第二存储器可由所述第一处理器访问，而不由所述第二处理器访问。
7.根据权利要求1所述的电子系统，其中所述第一存储器可由所述第一处理器和所述第二处理器访问。
8.根据权利要求1所述的电子系统，其中所述第二处理器的尺寸小于所述第一处理器的尺寸。
9.根据权利要求1所述的电子系统，其中所述第一处理器包括第一数量的晶体管，并且所述第二处理器包括第二数量的晶体管，所述第二数量的晶体管少于所述第一数量的晶体管。
10.一种用于操作包括第一处理器、第二处理器、第一存储器和第一外围设备的系统的方法，所述方法包括：
由功率管理电路选择第一处理器或第二处理器作为所选择的处理器，所述第一处理器被配置为处理第一指令组，所述第二处理器被配置为处理所述第一指令组的子集；
由所述功率管理电路激活所选择的处理器或将所选择的处理器置为待机；
由第一外围设备生成第一中断信号；
由开关将所述第一中断信号引导向所选择的处理器；
由所选择的处理器访问存储在所述第一存储器中并与所述第一中断信号相关联的第一中断例程；
由所述第一处理器响应于所述第一中断信号访问中断矢量，所述中断矢量被存储在与所述第一存储器不同的第二存储器中，所述中断矢量提供所述第一中断例程在所述第一存储器中的地址，其中所述第二存储器被配置为存储要被复制在所述第一存储器中的数据，所述数据包括所述第一中断例程和提供与所述第一外围设备相关联的所述第一中断例程的所述地址的所述中断矢量；以及
响应于系统启动，将所述第一中断例程和所述中断矢量从所述第二存储器复制到所述第一存储器。
11.根据权利要求10所述的方法，还包括由所选择的处理器处理所述第一中断例程。
12.根据权利要求10所述的方法，其中所述第一处理器是所选择的处理器。
13.根据权利要求12所述的方法，其中所述第二存储器可由所述第一处理器访问，而不由所述第二处理器访问。
14.一种电子系统，包括：
被配置为处理指令组的第一处理器；
被配置为处理所述指令组的子集的第二处理器；
被配置为生成第一中断信号的第一外围设备；
开关，包括耦合到所述第一处理器的第一输出以及耦合到所述第二处理器的第二输出，所述开关被配置为基于控制信号将所述第一中断信号引导向所述第一处理器或所述第二处理器中的所选择的处理器；
第二外围设备，被配置为向所述第一处理器提供第二中断信号；
第一存储器，被配置为存储与所述第一中断信号相关联的第一中断例程，所述第一处理器或所述第二处理器中的所选择的处理器被配置为响应于所述第一中断信号执行所述第一中断例程；以及
第二存储器，所述第二存储器可由所述第一处理器访问，并且被配置为存储中断矢量，所述中断矢量提供与所述第一外围设备相关联的所述第一中断例程在所述第一存储器中的地址，其中所述第二存储器被配置为存储要被复制在所述第一存储器中的数据，所述数据包括所述第一中断例程和提供与所述第一外围设备相关联的所述第一中断例程的所述地址的所述中断矢量，并且其中响应于系统启动，所述第一中断例程和所述中断矢量从所述第二存储器复制到所述第一存储器。
15.根据权利要求14所述的电子系统，还包括被配置为向所述开关提供所述控制信号的功率管理电路。
16.根据权利要求15所述的电子系统，其中所述控制信号指示所述第一处理器或所述第二处理器中的哪个处理器是被激活的处理器。
17.根据权利要求16所述的电子系统，其中所述开关被配置为将所述第一中断信号引导向所述被激活的处理器。
18.根据权利要求14所述的电子系统，其中所述第二存储器可由所述第一处理器而不由所述第二处理器访问。
19.根据权利要求14所述的电子系统，其中所述第一处理器包括所述电子系统的主处理器，并且其中所述第二处理器包括所述电子系统的辅助处理器。
20.根据权利要求14所述的电子系统，其中所述第二外围设备被配置为将所述第二中断信号提供给所述第一处理器，而不是提供给所述第二处理器。
21.根据权利要求14所述的电子系统，还包括微控制器，所述微控制器包括所述第一处理器、所述第二处理器和所述开关。
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