CN1400606A - 适合宽频带的寄存器和信号发生方法 - Google Patents

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Abstract

假设安装存储器装置数量的最大值，固定和设置外部延迟复制电路。要求的频带分为多个子频带，输出缓存器的延迟时间和内部延迟复制电路互相转换，使用每个子频带，从而设定内部延迟复制电路实际最大值和实际最小值。选择针能选择内部延迟复制电路的延迟时间，有必要有效保证内部时钟信号的设定时间和保持时间，延迟锁存环电路在要求频带的寄存器的锁存操作中，产生内部时钟信号，有可允许的存储器装置数目，不考虑频率的级别和安装存储器装置的数目。

Description

适合宽频带的寄存器和信号发生方法
技术领域
本发明涉及注册存储器模块，尤其涉及寄存器内具有延迟锁存环(以下称DLL)电路的存储器模块。
背景技术
使用DQ总线和时钟总线的短总线拓扑的技术已经提出(之后，称为现有技术)，以适应高频带的目的。在现有技术中，从芯片组(或存储器控制器)传输的外部时钟信号WCLK被分配到排列在每个模块基片的存储器装置内。同时，在现有技术中，从芯片组经过外部C/A总线传输到存储器模块的指令/地址(以下称C/A)信号被锁存到排列在每个存储器模块基片上的C/A寄存器(以下指寄存器)。此后，像内部C/A信号一样，锁存的C/A信号经过从寄存器到每个存储器装置的内部C/A总线分配到相应的存储器装置。
目前，具有4到18个存储器装置的多类型的存储器模块，凭借其是否提供错误校验码(ECC)功能，或者其功能是否实现，已进入市场。配置在单个存储器模块上的存储器装置的工作频率是变化的。另一方面，在现有技术中，使用单个存储器的方法用于相应的工作频率和安装存储器装置的数量。因为在形成锁存电路的触发器中，设定时间和保持时间是合适的。
但是，在设计和生产能适应任何工作频率和任何数目安装存储器的单一寄存器的情况下，部件的效率高于在设计和生产适应工作频率和一定数目安装存储器的单一寄存器情况下的部件效率。换句话说，要求是寄存器的状况，安装存储器装置中的独立寄存器能适应所要求的在用频带。比如说，在用频带有200到300MHz的时钟频率。
发明内容
本发明的目的是提供一种能适应宽带并独立于安装存储器数量的装置。
为解决上面提到的问题，在本发明中，寄存器中安装了DLL电路。DLL电路根据芯片组分配的外部时钟信号，通过使用排列在寄存器外部的外部延迟复制电路和排列在寄存器内的内部延迟复制电路控制延迟运行，并产生规定锁存运行的内部时钟信号。外部延迟复制电路指明从寄存器到存储器装置的内部C/A总线上的传递延迟时间。内部延迟复制电路指示寄存器输出单元的延迟时间(寄存器适应内部C/A总线装置驱动器，包括缓存器和反相器)。DLL电路的延迟控制通过外部延迟复制电路和内部延迟复制电路指示的全部延迟时间先期装载外部时钟信号。
其次，现在广泛应用4到18个安装存储器装置是都知道的，要求的频带范围是200到300MHz，所以寄存器触发器的锁存运行是可模拟的。特别是，固定的合适时间(1600ps)被设置到外部延迟复制电路，以便适应从寄存器到存储器装置具有最长的传输延迟时间的18个安装存储器装置。
结果，寄存器输出装置(输出缓存器)要求的延迟特性依赖于所用的外部时钟信号的频率。
然而，设置的单个的输出缓存器，即单个的延迟复制电路的延迟特性适合上面提到的所有延迟频率。特别是基于模拟和实验，输出缓存器(内部延迟复制电路)延迟的最小时间能设置在1580ps，最大时间因而能设置到1720ps，单个的寄存器能适合整个要求的频带。但是，由于最大值对最小值的比率约为1.09，也就是最小的、正常的电路不能实现上面提到的适应性。考虑到已经形成的输出缓存器(内部延迟复制电路)延迟时间，要求的频带分成两个频带，一个频带为200到250MHz(第一个子频带)，一个频带为250到300MHz(第二个子频带)，继而，缓存器(内部延迟复制电路)形成延迟时间以适应两个频带。输出缓存器(内部延迟复制电路)的延迟时间根据使用频率的子频带转换。
具体地说，为解决上面提到的问题，本发明基于上面考虑，为注册的存储器模块提供具有下述特殊结构的寄存器。
根据本发明的第一方面，安装在存储器模块上的寄存器包括多个存储器装置。外部时钟信号和指令/地址(以下称C/A)信号从存储器模块外面的芯片组供到寄存器。寄存器从外部时钟信号产生内部时钟信号，根据内部时钟信号捕捉C/A信号，从而为存储器装置产生一个内部C/A信号。指明对应内部C/A信号到多个存储器装置的到达时间的传输延迟信号的外部延迟复制电路连接到寄存器。寄存器形成内部延迟复制电路，指示产生与内部时钟信号相适应的内部C/A信号的延迟时间，寄存器还与内部延迟复制电路和外部延迟复制电路一起形成延迟控制环。寄存器包括延迟锁存环电路，该电路通过内部延迟和外部延迟复制电路指示的预定时间，用预先加载外部时钟信号产生内部时钟信号；寄存器还包括触发器，根据内部时钟信号锁存C/A信号，产生中间C/A信号，寄存器还包括输出单元，缓存中间C/A信号，输出内部C/A信号。
在本发明第一方面的寄存器中，输出装置和内部延迟复制电路分别有多个转换时间。
寄存器还包括选择单元，用于选择外部寄存器、输出装置和内部延迟复制电路的一次延迟。
根据本发明的第二方面，存储器模块，包括寄存器，连接寄存器的外部延迟复制电路，多个存储器装置，其中，如从寄存器到多个存储器装置的内部C/A信号的到达时间一样，传输延迟时间对应存储器装置的数量在预定的数量范围内是最大值。
根据本发明的第三方面，存储器系统，包括存储器模块和芯片组。
根据本发明的第四方面，存储器系统有存储器模块，包括多个存储器装置，包含寄存器，用于接收来自存储器模块外部芯片组的外部时钟信号和C/A信号，并为存储器装置产生内部C/A信号。在这种情况下，寄存器包括延迟锁存环(DLL)电路，根据预先设定的延迟时间，接收外部时钟信号和产生内部时钟信号。用于捕捉C/A信号到寄存器的来自外部时钟信号上升沿的外部时钟的必要数目与通过外部时钟信号捕捉对应C/A信号到存储器装置的内部C/A信号的时间之比是1.5。
根据本发明的第五方面，提供下述信号发生方法。
就是说，按照本发明第五方面信号发生方法，寄存器安装到包括多个存储器装置的存储器模块。寄存器从存储器模块外部的芯片组接收C/A信号，并产生存储器装置的内部C/A信号。寄存器包括延迟锁存环(DLL)电路，以控制多个外部时钟信号的延迟，使用与内部C/A信号到存储器装置的到达时间一样的传输延迟时间的第一个延迟复制电路产生内部时钟信号，第二延迟复制电路指明寄存器中输出装置的延迟时间。寄存器还包括触发器，根据内部时钟信号锁存C/A信号，产生对应内部C/A信号的信号。
此外，根据本发明的第五方面，信号产生方法是这样的方法，只要外部时钟信号的频率属于预设的频带，存储器装置的数目属于预设的数目范围，产生对应任何级别的外部时钟信号的频率和任何数量的存储器装置的的内部C/A信号。在信号发生方法中，第一个延迟复制电路固定并设置到对应的预定数量范围内的最大值，预定的频带分成多个子频带，第二个延迟复制电路指示的延迟时间设置为每个子频带转换，第二个延迟复制电路的延迟时间根据属于真正实际使用的外部时钟信号频率的子频率转换。
附图说明
图1是根据本发明实施例显示存储器装置的运行环境的示意图；
图2显示本发明实施例的寄存器模式结构的示意图；
图3显示了图2所示的内部延迟复制电路结构的实例；
图4显示寄存器输出单元的相关频率延迟；
图5显示图2所示的寄存器运行的时间图。
具体实施方式
根据本发明的实施例，使用图1到图5详细描述寄存器和具有寄存器的存储器模块。
根据本发明的实施例，寄存器能适合有4到18个存储器装置的存储器模块，还能适合200到300MHz的工作频带。在详细描述寄存器之前，先描述存储器模块、时钟发生器、芯片组等的全部结构。
在这里，做为存储器装置，将描述有总数18个动态随机存取内存装置(DRAM，以下用DRAM)的模块，每侧有9个DRAM装置。根据实施实例，存储器模块用于计算机母板的嵌入接口。
参考图1，母板(未显示)包括时钟发生器10，芯片组20和多个存储器模块30。时钟发生器10和芯片组20与存储器模块30一起组成存储器系统。每个存储器模块包括寄存器40，外部延迟复制电路50和多个DRAM装置60，所有装置安装在母板上。
时钟发生器10向芯片组20提供基础时钟。根据基础时钟，芯片组20向存储器模块30的寄存器40提供C/A信号S120或类似信号。如后面将描述的一样，寄存器40包括DLL电路和一个内部延迟复制电路。根据C/A信号120，寄存器40产生内部C/A信号130，并向每个DRAM装置传输产生的信号，同时使用内部延迟复制电路和外部延迟复制电路50控制DLL电路内的延迟总量。
外部延迟复制电路50对于存储器模块30的所有DRAM装置是共用的。根据这个实施实例，外部延迟复制电路50被设置为对应所有4到18个DRAM装置60，特别是，对应所提供的DRAM装置数目的最大值，即从寄存器40到DRAM60延迟时间(1600ps)，如果提供的18个DRAM装置被设置盗外部延迟复制电路50。
根据实施实例，更特殊的是，DQ总线(未显示)和WCLK总线100和110有92个短线结构。特别的是，DRAM装置60的WCLK总线100已安排，每个DRAM装置60安装到存储器模块30的一侧，供给DRAM装置60的WCLK总线100的时钟作为时钟WCLK_d，以便与提供寄存器40的WCLK总线110的时钟区分。
根据实例，WCLK总线100传输补充的信号，包括DRAM装置60的外部时钟信号WCLK_d和外部时钟信号的反信号WCLKd_b。参考符号“b”，意思是相反，其他下面特指信号与此相同。WCLK总线110传输补充信号，包括外部时钟信号WCLK和外部时钟信号WCLK的相反信号WCLK_b。从芯片组20传输到存储器模块30的C/A信号S120的总线(外部C/A总线)120有大约25个短线结构，有短线结构的总线由终端电阻器150终止。从寄存器传输到每个DRAM装置60的外部C/A信号S130的总线(内部C/A总线)130使用2级总线结构(以下指双T分支结构)。
从上述描述可以理解，当安装的DRAM装置的数量最大时，考虑内部C/A总线130传输延迟而设置外部延迟复制电路50。
参考图2，寄存器40包括时钟的输入电路401，DLL电路402和内部延迟复制电路403，时钟的输入电路401输入外部时钟信号WCLK和反向信号WCLK_b，并产生时钟信号WCLKint。就是说，时钟信号WCLKint通过用外部时钟信号WCLK和反向WCLK_b之间的交叉点生成，是调整过的时钟信号WCLK，它的电压变化的影响是被抵制的。DLL电路402接收时钟信号WCLKint，通过用内部延迟复制电路403和外部延迟复制电路50控制延迟，并产生内部时钟信号CLKint。
内部时钟信号CLKint是由先期装载外部时钟信号WCLK，用预设的延迟时间输入到寄存器40而得到的。延迟时间等于内部延迟复制电路403和外部延迟复制电路50指定的延迟时间之和。内部延迟复制电路403指定的延迟时间对应于寄存器40输出单元的输出缓存延迟时间。输出缓存延迟时间是从内部时钟信号CLKint到内部C/A信号C/Aout的延迟时间(图1中的S130)。寄存器40的输出装置包括有前驱动器406的驱动器和输出反相器407。外部延迟复制电路50指定的延迟时间指示存储器模块30上的内部C/A信号C/Aout(S130)的传输延迟时间。传递延迟时间是内部C/A信号C/Aout到DRAM装置60的到达时间。
设置寄存器40的输出缓存器的延迟时间和内部延迟复制电路403的传输延迟时间，以便把频率划分为第一和第二子频带条件下，延迟时间能够适应第一和第二子频带。
图3显示内部延迟复制电路403的结构。内部延迟复制电路403包括第一延迟电路501和第二延迟电路502，二者是并联的，选择器503连接第一延迟电路501和第二延迟电路502的输出侧。在第一个延迟电路501中，5个反相器串联。在第二个电路502中，3个反相器串联。选择器503包括2个nMOS晶体管和2个pMOS晶体管，用于形成两个开关503a和503b和一个反相器。此外，选择器503包括连接到开关503a和503b及反相器的选择针404。
当高电压供到选择针404时，开关503a接通而开关503b断开。相反，当低电压供到选择针404，开关503a断开而开关503b接通。换句话说，当高电压供到选择针404，第一延迟电路501的延迟时间被选择。当低电压供到选择针404，第二延迟电路502的延迟时间被选择。选择的延迟时间和外部延迟复制电路50的延迟时间使内部时钟信号CLKint产生。
参考图3很容易明白，第一个延迟电路501的延迟时间比第二个延迟电路502的延迟时间长。所以，第一个子频带比第二个子频带低，正如以后所描述，第一个延迟电路501对应第一个子频带，第二个延迟电路对应于第二个子频带。
另一方面，寄存器的输出单元组成如下，当高电压供到选择针404，信号经前驱动器406传输，因而增加较长的延迟时间。当低电压供到选择针404，信号通过前驱动器406，增加较短的延迟时间。
参考图2和图3将会理解，寄存器40中输出缓存器的延迟时间和内部延迟复制电路403的延迟时间通过选择针404很容易在寄存器40外转换。存储器将向提供选择针404一样提供另外的接点，或可以使用排列在寄存器40内的模式触发器的输出。
回到图2，C/A信号CAin_i到CAin_j(图1中的S120)，经外部C/A总线120传递，依据具体情况，属于产生每个信号的内部C/A信号。下面描述一个C/A信号CAin_j。
C/A信号CAin_j输入到寄存器40，那么，输入的C/A信号CAin_j与相关的C/A信号的输入电路405的参考电压Vref相比较，并改变成C/A信号CAint，它是通过抑制电压变化的影响而得到的。反相器安排在C/A信号的输入电路405，C/A信号CAint是C/A信号CAin_j的反向信号。顺便提及，参考图5，后面将要描述，C/A信号表示为简述的目的的真信号，并输入到触发器FF的数据输入终端D。
触发器FF是正沿触发型触发器，内部时钟信号CLKint输入到触发器FF的时钟输入终端CK，触发器FF在输入到时钟输入终端CK的内部时钟信号CLKint的正沿(上升沿)，锁存输入到数据输入终点D的C/A信号。触发器FF从数据输出终端Q持续地输出锁存的数据(C/A信号C/Aint的值)作为中间C/A信号，直到下一个正沿到来。
中间C/A信号经过寄存器40的输出装置设定，并进一步传输到内部C/A总线130作为内部C/A信号C/Aout(图1中的S130)。如上面提到的，寄存器40的输出单元包括驱动器(内部C/A总线驱动器)，该驱动器包括前驱动器408和输出反相器407。内部C/A信号CAout_i到CAout_j被传递到内部C/A总线130，并供给到DRAM装置60。
下一步，参考有关图4和图5的实施实例，用特殊的数字描述寄存器的工作原理。
图4显示输出缓存器延迟的频率特性，输出缓存器的延迟意味着寄存器40输出装置的延迟，在下面简写为OBD。
图5显示外部时钟信号WCLK是300MHz的情况时的时间图示。
在这以下，描述上面的寄存器的结构和运行，以达到清楚理解的目的。本发明不局限于下面的特殊描述。
根据实例，在存储器系统中，假设所用的频带是200到300MHz，安装到一个存储器模块的存储器装置的数目是4到18。存储器模块30的加载量是可调整的。就是说，当从寄存器40到DRAM装置60的延迟时间(内部C/A总线130的传输延迟时间)在18个存储器装置的情况下是1600ps时，在4个存储器装置的情况是1600ps，外部延迟复制电路50的延迟时间也是1600ps。
在上述情况下，通过检查输出缓存器延迟时间最大值和最小值(OBDmax和OBDmin)的频率特性，可得到图4显示的特性，以满足寄存器40内触发器FF的设定时间和保持时间。
图4所示的特性很容易理解，当所用频带是200到300MHz时，单个的输出缓存器覆盖此频带。在使用内部延迟复制电路的情况下，只设置一个延迟量，延迟量的最大值设置到1720ps，最小值是1580ps。换言之，内部时钟信号CLKint的上升沿存在的时间区域仅是140ps(＝1720ps-1580ps)。
根据实例，由于实现上述输出缓存器是非常困难的，即内部延迟复制电路由现在使用的技术形成，所用的频带(200到300MHz)被分成200到250MHz和250到300MHz的两个子频带，其边界是250MHz。
参考图4，在把所用频带划分为有边界250MHz的两个子频带的情况下，下述情况将可理解。即在第一个200到250MHz子频带的情况下，输出缓存器延迟的量，即内部延迟复制电路403的延迟量可能有最大值2720ps，最小值1580ps。在第二个250到300MHz子频带的情况下，输出缓存器延迟的数量，可能有最大值1720ps，最小值1080ps。因而，输出缓存器内部延迟复制电路延迟量的最大值和最小值之间的差额在第一个子频带是1140ps(最大值/最小值约为1.72)，在第二个子频带是640ps(最大值/最小值约为1.59)。这意味着在第一子频带和第二子频带中，最大值/最小值是可以允许的数值。
根据实例，基于上述原理，所用频带分成两个频带，对应两个频带的延迟时间被设置到输出缓存装置和内部延迟复制电路403，以便转换。此外，提供了选择针404，以便利寄存器40外面的延迟时间的转换。更特殊的是，内部延迟复制电路403有第一延迟电路501和第二延迟电路502，选择器503根据输入到选择针404的信号选择第一延迟电路501和第二延迟电路502。
考虑到图4显示的实例，第一个延迟电路501对应于200到250MHz频带(第一子频带)，第二个延迟电路502对应于250到300MHz频带(第二子频带)。
图5显示的存储器系统的时间图，存储器系统有上述结构的寄存器40。参考图5，参考符号D1表示延迟的倾斜，该倾斜是由于芯片组20C/A信号的存取时间的变化和外部C/A总线120中的信道差引起的。参考符号D2表示C/A信号输入电路405的延迟。参考符号DRep1表示外部延迟复制电路50的延迟时间，设定和固定在预设值(1600ps)。参考符号DRep2表示内部延迟复制电路403的延迟时间，确定有一个最大值DRep2max和最小值DRep2min，以便匹配输出缓存器的延迟时间。在例子中，外部时钟信号WCLK是300MHz，所以内部延迟复制电路403的延迟时间最大值DRep2max和最小值DRep2min各为1720ps和1080ps。
当内部延迟复制电路403和外部延迟复制电路50象上面提到的已设定，内部时钟信号CLKint正沿存在的频带是内部延迟复制电路403延迟时间的最大值DRep2max和最小值DRep2min之间形成差的频带。
进一步理解图5，根据实施实例，为了观察设定时间(tS)和保持时间(tH)是否有效地保持，在寄存器40内锁存操作如下进行。设定时间(tS)的起始点在输入电路405的延迟时间最大值D2max，保持时间(tH)的结束点定在输入电路405的延迟时间最小值D2min。
参考图5，显然能理解，即使内部时钟信号CLKint在频带的任何点上升，设定时间(tS)和保持时间(tH)可得到有效保证。
考虑到依赖于输出缓存器延迟的频率，使用的频带分成多个子频带，内部延迟复制电路403的延迟时间的最大值DRep2max和最小值DRep2min能够实现。因而，内部延迟复制电路403的延迟时间的最大值DRep2max和最小值DRep2min可以基于实际使用的频带属于的子频带被转换到适当的值。结果，只要使用的频率在假定使用的频带内，可以保证设定时间(tS)和保持时间(tH)适合任何频率。在DRAM装置60内，外部时钟信号的上升沿在C/A信号中间形成，因而同样可以保证设定时间(tS)和保持时间(tH)。
由图5显然可以理解，在DRAM装置60中使用的C/A信号，用于捕捉C/A信号到寄存器的来自外部时钟信号上升沿的外部时钟的必要数目与通过外部时钟信号捕捉对应C/A信号到存储器装置的内部C/A信号的时间之比是1.5。
虽然利用实例描述了本发明，但不受此限制。例如，根据实例，做为触发器的延迟FF(D-FF)显示在实例中。但是，另外的触发器可以代替上述的D-FF，并不违背本发明精神。
如上所述，本发明中，外部延迟复制电路已先行设定和固定，以适应安装存储器装置数目的最大值。继而，在本发明中，要求的频带划分成多个子频带，输出缓存器和内部延迟复制电路互相转换并使用每个子频带。结果，实际的最大值和最小值能用于输出缓存器和内部延迟复制电路。只要要求频带的存储器装置的数目不超过存储器装置的允许数目，可以有效地保证设定时间和保持时间，因为寄存器的锁存操作可不考虑频率级别和安装存储器装置的数量。特别当工作频带是200MHz时，上面提到的优点是明显的；当工作频率不超过300MHz时，上面提到的优点如上面解释的一样能容易实现。

Claims (18)

1、一种安装在存储器模块上的寄存器，包括多个存储器装置，所述寄存器从所述外部存储器模块的芯片组接收外部时钟信号和指令/地址信号，从所述外部时钟信号产生内部时钟信号，并按照所述内部时钟信号捕获所述指令/地址信号，因此，为所述存储装置产生内部指令/地址信号，其中：
所述寄存器与外部延迟复制电路相连，并指明对应所述内部指令/地址到所述多个存储装置的到达时间的传输延迟时间；
所述寄存器包括：
内部延迟复制电路，指明从所述内部时钟信号到产生对应所述内部时钟信号的所述内部指令/地址信号的延迟时间；
延迟锁环电路，与所述内部延迟复制电路和外部延迟复制电路共同生成延迟控制回路，所述延迟锁环电路前加载所述外部时钟信号，该外部时钟信号由所述内部延迟复制电路和外部延迟复制电路指示的规定时间确定，所述闭环锁环电路还产生所述内部时钟信号；
触发电路，按照所述内部时钟信号锁存所述指令/地址信号，并产生中间指令/地址信号；
输出单元，缓存所述中间指令/地址信号，并输出所述内部指令/地址信号；
所述输出单元和内部延迟复制电路具有多个可转换的延迟时间。
2、根据权利要求1所述的寄存器，其特征在于还包括：
选择装置，用于选择外面的寄存器、所述输出单元和所述内部延迟复制电路的延迟时间之一。
3、根据权利要求1所述的寄存器，其特征在于：
所述的输出单元包括内有多个前驱动器和输出反相器的驱动器。
4、根据权利要求1所述的寄存器，其特征在于：
所述的外部延迟复制电路和内部延迟复制电路分别用于所有存储装置，只要存储装置的数量是在规定数量范围之内。
5、根据权利要求4所述的寄存器，其特征在于：
设置所述外部延迟复制电路对应于存储装置数量匹配在预定数量范围内的最大值。
6、根据权利要求5所述的寄存器，其特征在于：
所述的预定数量范围是不少于4并且不多于18。
7、根据权利要求6所述的寄存器，其特征在于：
所述的外部时钟信号和内部时钟信号频率不小于200MHz，不大于300MHz。
8、根据权利要求7所述的寄存器，其特征在于：
所述的内部延迟复制电路具有第一延迟时间，并对应于所述外部时钟信号和内部时钟信号频率不小于200MHz并且不大于250MHz，第二延迟时间对应于所述外部时钟信号和内部时钟信号频率不小于250MHz并且不大于300MHz。
9、根据权利要求8所述的寄存器，其特征在于：
设定到所述的外部延迟复制电路的传输延迟时间是1600ps；
所述内部延迟复制电路的第一延迟时间的最大值为2720ps，最小值为1580ps；
所述内部延迟复制电路的第二延迟时间的最大值为1720ps，最小值为1080ps。
10、一种存储器模块，包括根据权利要求1的寄存器，外部延迟复制电路与所述寄存器及多个存储器相连，其中，
对应从所述寄存器及多个存储装置传来的内部指令/地址信号的到达时间的传输延迟时间与所述存储器数量在预定数量范围内是最大的时间相匹配。
11、一种存储系统，包括权利要求10所述的存储器模块，芯片组，用于提供外部时钟信号和指令/地址信号到所述存储器模块。
12、一种存储系统，包括安装在存储器模块上的寄存器，该寄存器包括多个存储装置；所述寄存器从存储器模块外的芯片组接收外部时钟信号和指令/地址信号，并为所述存储装置产生内部指令/地址信号；其中，
所述寄存器包括延迟锁环电路，用于接收所述的外部时钟并按照预定的延迟时间产生内部时钟；
用于捕捉C/A信号到寄存器的来自外部时钟信号上升沿的外部时钟的必要数目与通过外部时钟信号捕捉对应C/A信号到存储器装置的内部C/A信号的时间之比是1.5。
13、一种信号产生方法，使用安装在由多个存储装置组成的存储器模块上的寄存器，所述寄存器从存储器模块外的芯片组接收外部时钟信号和指令/地址信号，并为所述的存储装置产生内部指令/地址信号，所述寄存器包括延迟锁环电路和触发电路，通过使用具有对应所述内部指令/地址信号到所述存储器装置的到达时间的传输延迟时间的第一延迟复制电路和指明寄存器的输出单元的延迟时间的第二延迟复制电路，控制多个所述外部时钟信号的延迟并产生所述内部时钟信号，触发电路，用于锁存所述地址/指令信号，并产生对应于所述内部指令/地址信号的信号，只要所述外部时钟信号频率在规定频率范围内，存储装置数量在规定数量范围内，所述信号产生方法生成所述的内部指令/地址信号，该信号对应所述外部时钟信号频率的任意级别，并对应任何数目的所述存储器，所述信号产生方法包括如下步骤：
在所述规定数量范围内，固定和设定对应最大值的第一延迟复制电路；
将所述的规定频带分为多个子频带；
设定由所述第二级延迟复制电路指明的延迟时间，以便转换所述的多个子频带中的每一个频带；
依照所述子频带，转换所述第二级延迟复制电路的延迟时间，以使所述外部时钟信号频率确实在所述的多个子频带中。
14、根据权利要求13所述的信号产生方法，其特征在于：
所述的预定数量范围内不少于4并且不多于18，所述的预定频带不小于200MHz并且不大于300MHz。
15、根据权利要求13所述的信号产生方法，其特征在于：
将所述预定频带分成两个所述的子频带。
16、根据权利要求15所述的信号产生方法，其特征在于：
所述的两个子频带包括第一子频带，其频带不小于200MHz并且不大于250MHz，第二子频带，其频带不小于250MHz并且不大于300MHz。
17、根据权利要求16所述的信号产生方法，其特征在于：
所述第一级延迟复制电路的延迟时间设定为1600ps；
第二级延迟复制电路的延迟时间分为最小值是1580ps、最大值为2720ps的第一子频带和最小值是1080ps、最大值为1720ps的第二子频带。
18、一种安装在存储器模块上的寄存器，所述寄存器包括：
延迟复制电路，有多个具有不同延迟时间的延迟电路；
延迟锁环电路，至少由所述延迟复制电路控制并产生基于外部时钟的内部时钟；
触发电路，用于锁存至少一个指令信号和地址信号，以便响应所述内部时钟信号；输出至少一个作为内部指令信号和内部地址信号的锁存信号。
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