JPH0463480B2 - - Google Patents

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JPH0463480B2
JPH0463480B2 JP58220553A JP22055383A JPH0463480B2 JP H0463480 B2 JPH0463480 B2 JP H0463480B2 JP 58220553 A JP58220553 A JP 58220553A JP 22055383 A JP22055383 A JP 22055383A JP H0463480 B2 JPH0463480 B2 JP H0463480B2
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Kimiaki Sato
Masao Nakano
Tomio Nakano
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Priority to KR8407344A priority patent/KR900006159B1/ko
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Description

【発明の詳細な説明】 発明の技術分野 本発明は、半導体記憶装置に関し、特に複数ブ
ロツクに分割されたメモリセルを有する記憶装置
において複数ブロツクのメモリセルを同時に試験
できるようにして記憶装置の試験時間の短縮を図
るための回路に関する。
技術の背景 最近、半導体記憶装置の記憶容量がますます増
大する傾向にあるが、記憶容量が増大するにつれ
て記憶装置の試験時間も増大している。特に、出
力ビツト数の少ない記憶装置においては、記憶容
量の増大に伴つて試験時間が大幅に増大する。し
たがつて、記憶装置の試験時に通常動作時におけ
る出力ビツト数より多いビツト数のメモリセルを
並列的に試験することができれば試験時間をかな
り短縮することが可能になる。特に、ダイナミツ
クメモリ装置のようにメモリセルが複数ブロツク
に分割されている場合には、この複数ブロツクの
メモリセルを並列的に試験することができれば好
都合である。
従来技術と問題点 第１図は、従来形のダイナミツクメモリ装置の
概略の構成を示す。同図のメモリ装置は、例えば
２つのメモリブロツク１および２、それぞれのメ
モリブロツク１および２にデータ書き込みを行な
うための書き込み用アンプ３および４、フリツプ
フロツプ等で構成される入力バツフア５、各セル
ブロツク１および２からの読み出しデータを一時
記憶するデータバツフア６および７、そして各ト
ランジスタＱ１，Ｑ２，…，Ｑ１０等によつて構
成される。
第１図のメモリ装置においては、データ書き込
み時は、入力データDinが入力バツフア５に入力
されて非反転入力データDinおよび反転入力デー
タが出力される。そして例えば行アドレス信
号の上位ビツト等のアドレス信号Ａおよびその反
転信号によつてトランジスタＱ１およびＱ２、
またはトランジスタＱ３およびＱ４のいずれかが
オンとされる。今例えば、アドレス信号Ａが高レ
ベルの場合はトランジスタＱ３およびＱ４がオン
とされ、非反転入力データDinおよび反転入力デ
ータが書き込み用アンプ３に入力される。そ
して、セルブロツク１内の１つのメモリセルが図
示しない行アドレスデコーダおよび列アドレスデ
コーダ等によつて選択され、選択されたメモリセ
ルに書き込み用アンプ３からデータ書き込みが行
なわれる。アドレス信号Ａが低レベルでありした
がつてアドレス信号が高レベルである場合は入
力データDinはセルブロツク２内のメモリセルに
書き込まれる。
第１図のメモリ装置において、データ読み出し
を行なう場合には、図示しない行デコーダおよび
列デコーダ等によつて各セルブロツク１および２
内の選択メモリセルのデータが読み出されデータ
バツフア６および７にそれぞれ一時記憶される。
そして、アドレス信号Ａが例えば高レベルであれ
ばトランジスタＱ９がオンとなりデータバツフア
６からの反転および非反転出力によつてトランジ
スタＱ５およびＱ６のいずれか一方がオン他方が
オフとなり、データバスDBに非反転出力データ
Doutおよび反転出力データとして出力され
る。アドレス信号Ａが低レベルでありしたがつて
アドレス信号が高レベルの場合は、データバツ
フア７からの出力がデータバスDBを介して読み
出される。
ところで、第１図のメモリ装置においては、入
力データDinはアドレス信号Ａおよびによつて
指定される１つのセルブロツクに書き込まれ、ま
たは該アドレス信号Ａおよびによつて指定され
る１つのセルブロツクから読み出される。したが
つて、メモリ装置の動作テスト等の場合には、各
ブロツク毎にメモリセルにテストデータを順次書
き込みかつ読み出して入力データと出力データを
比較することにより書き込みおよび読み出し動作
等が正常に行なわれているかどうかが判定され
る。
しかしながら、このような従来形のメモリ装置
における試験方法においては、特に記憶容量が大
きなメモリ装置の場合に試験時間が極めて長くな
るという不都合があつた。
発明の目的 本発明の目的は、前述の従来形における問題点
に鑑み、メモリセルが複数ブロツクに分割された
半導体記憶装置において、該記憶装置に複数ブロ
ツクのメモリセルに並列的にデータを書き込む手
段および複数ブロツクから読み出したデータを比
較する手段を設けるという構想に基づき、メモリ
装置の試験時間を大幅に短縮できるようにするこ
とにある。
発明の構成 そしてこの目的は、本発明によれば、複数ブロ
ツクのメモリセルと、該各ブロツクに設けられ、
該各ブロツクからの相補データを出力する複数の
データバツフアと、該各データバツフアの相補デ
ータ出力によりデータバス線対を駆動する駆動手
段と、該駆動手段の１つ又は全部を選択する選択
手段と、アドレス信号に対応した所定のデータバ
ツフアを選択し当該選択されたデータバツフアの
出力により前記データバス線対を駆動するように
前記選択手段の１つを選択する通常モードと、前
記複数のデータバツフアが出力する相補データの
うち真信号同志及び補信号同志で前記データバス
線対の一方及び他方を夫々並列に駆動し前記デー
タバス線対の論理レベル状態により前記各ブロツ
クからの出力データの不一致を検出可能とするよ
うに前記選択手段の全部を選択するテストモード
とを制御信号に応答して切り換える切換手段とを
具備し、テスト時には、前記複数ブロツクに同一
データを書き込んだ後に該複数ブロツクから同時
に読み出しを行い、前記データバス線対の論理レ
ベルが相補のとき、読み出しデータを１又は０と
して前記複数ブロツクが正常に動作していること
を検出し、前記データバス線対の論理レベルが同
一のとき、いずれかのブロツクが誤動作している
ことを検出することにより、前記複数ブロツクの
同時テストを可能としたことを特徴とする半導体
記憶装置を提供することによつて達成される。
発明の実施例 以下、図面により本発明の実施例を説明する。
第２図は、本発明の１実施例に係わる半導体記憶
装置を示す。同図の記憶装置は、第１図のメモリ
装置にさらにトランジスタＱ１１，Ｑ１２，Ｑ１
３およびＱ１４、および抵抗Ｒ等で構成される書
き込み制御回路、およびトランジスタＱ１５，Ｑ
１６，Ｑ１７およびＱ１８等で構成される出力デ
ータ判定回路を付加したものである。その他の部
分は第１図のメモリ装置のものと同じであり同一
参照符号により示されている。
第２図の記憶装置においては、通常動作時はテ
ストパツドTP１の電位が例えば低レベルとされ、
トランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４は
いずれもカツトオフしているため、第１図のメモ
リ装置と同じ回路構成となり、例えば行アドレス
信号の上位ビツト等のアドレス信号Ａおよびに
よつてセルブロツク１または２が選択され、選択
されたセルブロツクにデータの書き込みまたは読
み出しが行なわれる。即ち、通常動作時は第１図
のメモリ装置と第２図の記憶装置とは全く同じ動
作を行なう。
次に、テスト動作時は、テストパツドTP１に
例えば高レベルの信号が印加されトランジスタＱ
１１，Ｑ１２，Ｑ１３，Ｑ１４がいずれもオンと
なる。したがつて、入力データDinは書き込みア
ンプ３および４の双方に入力されたセルブロツク
１および２の双方に書き込まれる。なお、この場
合各セルブロツク１および２内のメモリセルか図
示しない行アドレスデコーダおよび列アドレスデ
コーダ等によつて選択されることは通常動作の場
合と同じである。なお、テストパツドTP１とグ
ランド間に接続された抵抗Ｒはテストパツド１が
例えば開放状態等の場合に該テストパツドTP１
の電位を低レベルに引き下げるために設けられて
いるものである。
このようにして、２つのセルブロツク１および
２に同時に同じ入力データDinが書き込まれた
後、通常動作時と同じ動作によつて各セルブロツ
ク１および２からのデータが読み出されてそれぞ
れデータバツフア６および７に一時的に格納され
る。そして、各データバツフア６および７から読
み出された非反転データD1および反転データ1、
および非反転データD2および反転データ2がそ
れぞれトランジスタＱ１５およびＱ１６、および
トランジスタＱ１７およびＱ１８のゲートに印加
される。この時、もし各データD1および1とD2
および2とが全く同じであればテスト用バスTB
を介してテストパツドTP２およびTP３に相異な
る極性の信号が出力される。例えば、信号D1お
よびD2が共に高レベル信号1および2が共に低
レベルの場合は、トランジスタＱ１５およびＱ１
７が共にオン、トランジスタＱ１６およびＱ１８
が共にオフとなるからTP２が低レベルTP３が高
レベルとなる。なお、テストバスTBの各々には
試験時にテストパツドTP２およびTP３を介して
図示しないプルアツプ用抵抗が接続される。
これに対して、もし、データバツフア６および
７の出力データが一致しない場合はテストパツド
TP２およびTP３の電位が共に低レベルとなり、
いずれかのセルブロツクで誤動作していることに
なりエラーを検出することが可能となる。例えば
データバツフア６の出力信号D1が高レベル、1
が低レベルの場合にデータバツフア７の出力信号
D2が低レベル2が高レベルであるものとすると、
トランジスタＱ１５およびＱ１８が共にオンとな
り、テストパツドTP２およびTP３の電位がいず
れも低レベルとなる。
第３図は、このような出力データ判定回路の動
作の真理値表を示すものであり、テストパツド
TP２およびTP３の電位がいずれも低レベルＬの
場合に誤動作状態となる。
第４図は、本発明の他の実施例に係わる半導体
記憶装置における書込回路を示す。同図の回路
は、第１図および第２図の回路におけるトランジ
スタＱ１，Ｑ２，Ｑ３およびＱ４のゲート電圧を
制御することによつて通常動作とテスト動作との
間の切換を行なうものである。第４図の回路にお
いて、通常動作時はテストパツドTP１を高レベ
ルとし、トランジスタＱ１９，Ｑ２０，Ｑ２１お
よびトランジスタＱ２２，Ｑ２３，Ｑ２４で構成
されたインバータ回路を共に動作させることによ
りアドレス信号Ａの反転出力をノードＮ１に、ア
ドレス信号の反転出力をノードＮ２に出力する
ものである。
一方、テスト動作時はテストパツドTP１をオ
ープン状態とし、該テストパツドTP１の電荷を
抵抗Ｒにて放電させて低レベルとする。これによ
り、トランジスタＱ２０およびＱ２３が共にカツ
トオフ状態となり、ノードＮ１およびＮ２が共に
デプレツシヨントランジスタＱ１９およびＱ２２
によつて高レベルに保持される。したがつて、各
トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４がすべてオ
ンとなり、入力データDinおよびが同時に書
き込みアンプ３および４に入力される。
第５図ａおよびｂは、それぞれ出力データ判定
回路の他の回路例およびその動作の真理値表を示
したものである。この回路例は、トランジスタＱ
１５，Ｑ１６，Ｑ１７，Ｑ１８を直列接続するこ
とによつても出力データの判定が可能なことを示
したものである。なお、データバツフアが６，７
以外に多数使用される場合にも直列接続されるト
ランジスタの数を増加することにより出力データ
の判定を行ない得ることは明らかである。
第６図は、出力データ判定回路のさらに他の回
路例を示したものであり、データバツフア群が複
数ある場合、共通テストを実施したいデータバツ
フア群の回路をまとめるとともに、トランジスタ
Ｑ２５とテストパツドTP４、およびトランジス
タＱ２６とテストパツドTP５により部分的にテ
ストができるようにしたものである。
第７図は、テスト用バスを第１図および第２図
の回路におけるデータバスと共用した実施例を示
す。この回路においては、それぞれトランジスタ
Ｑ３１，Ｑ３２，Ｑ３３およびＱ３４，Ｑ３５，
Ｑ３６からなるインバータ回路が用いられてお
り、これらの各インバータ回路はテストパツド
TP４の電位を通常動作時およびテスト動作時で
それぞれ高レベルおよびオープン状態（または低
レベル）とすることにより第４図のインバータ回
路と同じ動作を行なうものである。
発明の効果 このように、本発明によれば、複数ブロツクの
メモリセルを同時に試験できるから、大容量の記
憶装置においても極めて短時間で試験を行なうこ
とが可能になる。また、一般に、記憶装置の動作
試験時には、入力データと出力データとの一致を
調べる試験も行なわれるが、このような入出力デ
ータの一致を調べる場合にも、本発明に係わる記
憶装置においてはデータの書き込みおよび読み出
しの動作サイクルをすべてのブロツクのすべての
メモリセルについて順次行なう必要がなくなるか
ら試験時間を大幅に短縮できることは明らかであ
る。例えば、第２図の記憶装置においては、１つ
のセルブロツクのメモリセルにつき書き込みおよ
び読み出し動作を１回行なうだけで同時に同じ動
作が他のすべてのセルブロツクのメモリセルにも
行なわれ、すべてのセルブロツクのメモリセルの
動作試験を完了することができる。
そして、本発明の半導体記憶装置によれば、テ
スト用バス線が半導体記憶装置のデータバス線と
共用されるようになつているため、専用のテスト
用バス線を設ける必要がない。
【図面の簡単な説明】
第１図は従来形の半導体記憶装置の構成を示す
ブロツク回路図、第２図は本発明の１実施例に係
わる半導体記憶装置の構成を示すブロツク回路
図、第３図は第２図の装置における出力データ判
定回路の動作の真理値を示す説明図、第４図は書
込回路の他の例を示すブロツク回路図、第５図ａ
およびｂはそれぞれ出力データ判定回路の他の例
を示すブロツク回路図およびその真理値を示す説
明図、第６図は出力データ判定回路のさらに他の
例を示すブロツク回路図、そして第７図は出力デ
ータ判定回路のさらに他の例を示すブロツク回路
図である。 １，２：セルブロツク、３，４：書き込み用ア
ンプ、５：入力バツフア、６，７，８，９：デー
タバツフア、Ｑ１，Ｑ２，…，Ｑ３６：トランジ
スタ、TP１，TP２，TP３，TP４：テストパツ
ド、Ｒ：抵抗、DB：データバス、TB：テスト
用バス。

Claims (1)

  1. 【特許請求の範囲】 １ 複数ブロツクのメモリセルBLK１，BLK２
    と、 該各ブロツクに設けられ、該各ブロツクからの
    相補データを出力する複数のデータバツフア６，
    ７と、 該各データバツフアの相補データ出力によりデ
    ータバス線対Dout，を駆動する駆動手段
    Q5，Q6；Q7，Q8と、 該駆動手段の１つ又は全部を選択する選択手段
    Q9，Q10と、 アドレス信号Ａ、に対応した所定のデータバ
    ツフアを選択し当該選択されたデータバツフアの
    出力により前記データバス線対を駆動するように
    前記選択手段の１つを選択する通常モードと、前
    記複数のデータバツフアが出力する相補データの
    うち真信号同志及び補信号同志で前記データバス
    線対の一方及び他方を夫々並列に駆動し前記デー
    タバス線対の論理レベル状態により前記各ブロツ
    クからの出力データの不一致を検出可能とするよ
    うに前記選択手段の全部を選択するテストモード
    とを制御信号に応答して切り換える切換手段
    Q31，Q32，Q33；Q34，Q35，Q36とを具備し、 テスト時には、前記複数ブロツクに同一データ
    を書き込んだ後に該複数ブロツクから同時に読み
    出しを行い、前記データバス線対の論理レベルが
    相補のとき、読み出しデータを１又は０として前
    記複数ブロツクが正常に動作していることを検出
    し、前記データバス線対の論理レベルが同一のと
    き、いずれかのブロツクが誤動作していることを
    検出することにより、前記複数ブロツクの同時テ
    ストを可能としたことを特徴とする半導体記憶装
    置。
JP58220553A 1983-11-25 1983-11-25 半導体記憶装置 Granted JPS60115099A (ja)

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Application Number Priority Date Filing Date Title
JP58220553A JPS60115099A (ja) 1983-11-25 1983-11-25 半導体記憶装置
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Application Number Priority Date Filing Date Title
JP58220553A JPS60115099A (ja) 1983-11-25 1983-11-25 半導体記憶装置

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Publication Number Publication Date
JPS60115099A JPS60115099A (ja) 1985-06-21
JPH0463480B2 true JPH0463480B2 (ja) 1992-10-09

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ID=16752792

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Application Number Title Priority Date Filing Date
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US (1) US4744061A (ja)
EP (1) EP0143624B1 (ja)
JP (1) JPS60115099A (ja)
KR (1) KR900006159B1 (ja)
DE (1) DE3483134D1 (ja)

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