JPH0836437A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は、高速クロックの位相同期をデ
ィジタル化にすることにより、安定した基準クロックを
生成する位相同期回路を実現することにある。 【構成】基準クロックを遅延させる複数の遅延要素を従
属接続した遅延要素アレイと、トリガ信号の立上り時に
立上りエッジを出力した遅延要素を検出する複数の記憶
要素と、エッジ検出回路と、上記エッジ検出回路によっ
て検出された遅延要素の出力に導く出力回路により位相
同期を行なうものである。 【効果】上述した手段によれば、高速クロックの立上り
と水平同期信号の立上りの時間差を遅延要素の段階で計
測し、その段数の遅延要素を通過したクロックを導くた
め、安定した高速クロック生成することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相同期回路に関し、
特に、高速基準クロック信号の位相同期回路関する発明
である。

【０００２】

【従来の技術】一般にグラフィック・ディスプレイなど
のラスタスキャン型画像表示装置において外部から入力
される画像信号に対して自装置の画像を重ね合わせる場
合、自装置の表示用ドット・クロックを外部から入力さ
れる画像の水平同期信号に同期させる必要がある。

【０００３】従来、上記ドット・クロックのような高速
基準クロックの位相合わせを行なうには、ＰＬＬ（Ｐｈ
ａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などのアナログ技術
を使わなければならなかった。

【０００４】

【発明が解決しようとする課題】しかし、表示用ドット
・クロックの位相合わせをアナログ技術で実現するに
は、回路定数の調整が必要であり、外来ノイズにも弱い
ことが本発明者たちによって明らかにされた。

【０００５】また、回路をＬＳＩ化する場合、製造ライ
ンの各工程で精度が要求されるために不良率も高く、製
品の単価が高くなってしまい、さらにディジタル回路の
一部分に高周波アナログ回路を配置することになるた
め、アナログ電源ラインとディジタル電源ラインの分
割、静電シールドの設置などの高周波信号のリンケージ
対策が必要となることが明らかにされた。

【０００６】本発明の目的は、高速クロックの位相同期
をディジタル化にすることにより、安定した基準クロッ
クを生成する位相同期回路を実現することにある。

【０００７】なお、本発明の上記並びにその他の目的
と、新規な特徴は、本明細書の記述及び添付図面から明
らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。

【０００９】すなわち、基準クロックを遅延させる複数
の遅延要素を従属接続した遅延要素アレイと、トリガ信
号の立上り時に立上りエッジを出力した遅延要素を検出
する複数の記憶要素と、エッジ検出回路と、上記エッジ
検出回路によって検出された遅延要素の出力に導く出力
回路により位相同期を行なうものである。

【００１０】

【作用】上述した手段によれば、アナログ回路で実現し
ていた位相同期をディジタル技術のみで実現するため、
外来ノイズに強く、ノイズ等で同期が一時的に外れた場
合でも立上りで瞬時に同期をかけることができるため、
短時間に同期することができる。

【００１１】

【実施例】図１は、本発明の一実施例である位相同期回
路を示す。

【００１２】遅延要素１１は、入力したディジタル信号
を一定時間遅延させる働きを持つ要素である。

【００１３】上記遅延要素１１は、遅延線、ゲート回路
等で実現している。

【００１４】しかし、一要素あたりの遅延時間は、入力
される基準クロック１６の周期に比べて充分小さいもの
とする。

【００１５】記憶要素１２は、トリガ信号１７のエッジ
により、各遅延回路の出力論理値を保持する要素であ
る。

【００１６】上記記憶要素１２は、便宜上Ｄタイプのフ
リップ・フロップ回路の回路記号を用いているが、特に
制限されず、各遅延回路の出力論理値を保持されている
となりあった遅延回路の出力論理値保持することが可能
な回路要素ならば、例えばクロック・ゲート回路等によ
っても実現することができる。

【００１７】エッジ検出素子１３は、上記トリガ信号１
７のエッジによって保持されているとなりあった遅延回
路の出力論理値から、基準クロック１６の立上りエッジ
が保持されている遅延回路の出力を検出する。

【００１８】３ステートバッファ１４は、上記エッジ検
出素子１３が検出した遅延回路の出力を出力１５に導く
ものである。

【００１９】上記出力回路１５は、ワイヤードＯＲ回路
で実現する。

【００２０】上記出力回路１５には、複数の位相同期し
たクロックが導かれてＯＲ出力されている。

【００２１】本発明では、基準クロックの位相を合わせ
るために遅延素子を使用しているが、一般に遅延素子は
水晶発振に比べ極めて安定度が悪く、位相を同期したま
ま長時間保持することができない。

【００２２】しかしながら、短時間であれば保持するこ
とが可能であり、かかる性質を利用して水平同期信号の
１周期だけ位相を保持して位相同期を可能にしている。

【００２３】なお、ラスタスキャン型画像表示装置にお
ける水平同期信号は、１５ｋＨｚ以上の繰返し信号であ
るため、位相同期が可能となる。

【００２４】図２は、上記図１に示す位相同期回路の動
作タイミング図である。

【００２５】上記基準クロック１６と位相が合わない上
記トリガ信号１７の立上りエッジに立上りを合わせたク
ロックが出力１８に出力される。

【００２６】上記出力１８に出力されるクロックは、上
記基準クロック１６と周波数が等しく上記トリガ信号１
７の立上りに位相が合っている。

【００２７】しかし、位相を合わせるための時間調整の
基準が上記遅延要素１１であるため、長時間位相を合わ
せておくことは困難である。

【００２８】したがって、上記出力１８から出力されて
いる上記基準クロック１６の位相を、上記トリガ信号１
７に合わせておくためには、上記トリガ信号１７を出力
１８の位相がずれないうちに繰り返し入力しなければな
らない。

【００２９】図３は、図４に示す各波形が得られる回路
図である。

【００３０】上記図４は、本発明の動作原理を示すため
のタイミング図である。

【００３１】入力された上記基準クロック１６は、次々
に上記各遅延要素１１を通過してクロックＡ１〜Ａ９に
示す遅延したクロックを生成する。

【００３２】上記記憶要素１２は、上記トリガ信号１７
の立上りの瞬間の上記基準クロック１６論理レベルを記
憶する。

【００３３】上記エッジ検出素子１３は、となりあった
２つの上記記憶素子１２の出力パターンが前段Ｈレベ
ル、後段Ｌレベルのとき出力をアクティブにする。

【００３４】上記図４では、Ｂ５がＨレベル、Ｂ６がＬ
レベルであるため、そこに接続されている上記エッジ検
出素子１３の出力Ｃ５がアクティブになっている。

【００３５】上記３ステートバッファ１４は、上記エッ
ジ検出素子１３の出力Ｃ５がアクティブになっている。

【００３６】上記３ステートバッファ１４は、上記エッ
ジ検出素子１３の出力によって上記遅延要素１１の出力
を上記出力回路１５に導く。

【００３７】上記図４では、上記エッジ検出素子１３の
出力Ｃ５がアクティブになっているため、上記遅延要素
１１の出力Ａ６を上記３ステートバッファ１４の出力Ｄ
５に導く。

【００３８】上記出力回路１５では、複数の３ステート
バッファ１４の出力をワイヤードＯＲして上記出力回路
１８に導く。

【００３９】このようにして、上記トリガ信号１７と立
上りがほぼ同時で、上記基準クロック１６と同じ周波数
の出力１８を得ることができる。

【００４０】図５は、本発明に係る画像出力装置の一部
に用いられる位相同期回路の構成図である。

【００４１】異なるクロック信号で動作する２つの画像
出力装置の出力画像を重ねて一つの表示装置（ＣＲＴ表
示装置など）に表示する場合、表示用の同期信号に画像
出力用ドット・クロックの位相を合わせる必要がある。

【００４２】この画像出力用ドット・クロックの位相を
水平同期信号のような表示用の同期信号に合わせる機能
を本発明は実現している。

【００４３】本発明の上記基準クロック１６に表示用ド
ット・クロックを入力し、水平同期信号を上記トリガ信
号１７として与えることにより、上記水平同期信号に同
期した画像出力用ドット・クロックが得られる。

【００４４】図６は、上記３ステートバッファ１４と上
記出力回路１５をプライオリティ・エンコーダ６１とデ
ータセレクタ６２にて実現したものである。

【００４５】上記プライオリティ・エンコーダ６１は、
複数のエッジ検出した上記エッジ検出回路１３の出力か
ら、最も上記遅延素子１１の段数の少ない遅延出力を選
び出し、上記データセレクタ６２に伝える。

【００４６】上記データセレクタ６２は、上記プライオ
リティ・エンコーダ６１が選択した上記遅延素子１１の
出力を上記出力１８に導く。

【００４７】また、上記プライオリティ・エンコーダ６
１のエンコード・パターンを変えることにより最も段数
の少ない遅延出力ではなく、２番目以降に段数の少ない
遅延出力を用いてもよい。

【００４８】なお、以上本発明者等によってなされた発
明は、上記実施例に限定されるものでなく、その要旨を
逸脱しない範囲において種々変更可能である。

【００４９】また、本実施例では上記トリガ信号１７を
上記基準クロック１６と無関係な信号として扱ってきた
が、例えばプロセッサのクロック回路等の応用では、上
記基準クロック１６から分周等の変換を行なった信号を
上記トリガ信号１７に入力することもできる。

【００５０】さらに、プロセッサの周辺回路用クロック
の応用では、基準クロックをプロセッサまたはプロセッ
サ用クロック生成回路と本発明の上記基準クロック１６
に同時に入力し、プロセッサまたはプロセッサ用クロッ
ク生成回路から出力される参照用クロックを本発明の上
記トリガ信号１７とすることで、本発明の上記出力１８
から出力される周辺回路用クロック信号とプロセッサの
クロック信号の位相をそろえることができる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５２】すなわち、上述した手段によれば、高速ク
ロックの立上りと水平同期信号の立上りの時間差を遅延
要素の段階で計測し、その段数の遅延要素を通過したク
ロックを導くため、安定した高速クロック生成すること
ができる。

【図面の簡単な説明】

【図１】図１は、本発明の一実施例である位相同期回路
である。

【図２】図２は、上記図１に示す位相同期回路の動作タ
イミング図である。

【図３】図３は、図４に示す各波形が得られる回路図で
ある。

【図４】図４は、本発明の動作原理を示すためのタイミ
ング図である。

【図５】図５は、本発明に係る画像出力装置の一部に用
いられる位相同期回路の構成図である。

【図６】図６は、３ステートバッファ１４と出力回路１
５をプライオリティ・エンコーダ６１とデータセレクタ
６２にて実現したものである。

【符号の説明】

１１・・・遅延素子 １２・・・記憶要素 １３・・・エッジ検出回路 １４・・・３ステートバッファ １５・・・出力回路 １６・・・基準クロック １７・・・トリガ信号 １８・・・出力 ６１・・・プライオリティ・エンコーダ ６２・・・データセレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】基準クロックを遅延させる複数の遅延要素
   を従属接続した遅延要素アレイと、トリガ信号の立上り
   時に立上りエッジを出力した遅延要素を検出する複数の
   記憶要素と、エッジ検出回路と、上記エッジ検出回路に
   よって検出された遅延要素の出力に導く出力回路とで構
   成されることを特徴とする位相同期回路。
2. 【請求項２】上記出力回路は遅延要素の出力を出力に導
   く３ステートバッファとワイヤードＯＲ回路とで構成さ
   れることを特徴とする請求項１の位相同期回路。
3. 【請求項３】上記出力回路はプライオリティ・エンコー
   ダとデータセレクタとで構成されることを特徴とする請
   求項１の位相同期回路。