WO2004061860A1 - 半導体記憶装置、および半導体記憶装置の制御方法 - Google Patents

半導体記憶装置、および半導体記憶装置の制御方法 Download PDF

Info

Publication number
WO2004061860A1
WO2004061860A1 PCT/JP2003/014768 JP0314768W WO2004061860A1 WO 2004061860 A1 WO2004061860 A1 WO 2004061860A1 JP 0314768 W JP0314768 W JP 0314768W WO 2004061860 A1 WO2004061860 A1 WO 2004061860A1
Authority
WO
WIPO (PCT)
Prior art keywords
output
signal
control signal
synchronization
data
Prior art date
Application number
PCT/JP2003/014768
Other languages
English (en)
French (fr)
Inventor
Koji Shimbayashi
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Publication of WO2004061860A1 publication Critical patent/WO2004061860A1/ja
Priority to US11/029,454 priority Critical patent/US6965530B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization

Definitions

  • the present invention relates to control of continuous reading of data in a semiconductor memory device, and more particularly, to output control of data and validity of output data when suspend and resume functions are performed during continuous data reading.
  • the present invention relates to a semiconductor memory device capable of determining sex and a control method thereof.
  • a continuous data reading operation such as a burst operation is performed. This is for transferring data at high speed to a system controller such as a processor via a system bus.
  • a system controller such as a processor
  • a plurality of devices including a semiconductor memory device are connected to a system bus, and the individual devices are appropriately switched while occupying the system bus to perform an instant access operation.
  • the system bus is temporarily released for data access by other devices at the request of the system controller. You may need to do that.
  • suspend functions are realized by stopping the supply of the external clock signal and stopping the operation of the internal circuit, but the suspend function of the semiconductor memory device is implemented. Stopping the clock signal that must be supplied to the entire system to implement it may not be desirable for system operation.
  • the output enable buffer 210 receives the external output enable signal 210a.
  • the external output enable signal 21 Oa is sent by the processor through the system bus.
  • the output enable buffer 210 In response to the external output enable signal 210a, the output enable buffer 210 generates the internal output enable signal 210b.
  • the internal output enable signal 21 Ob is sent to the burst suspend section 121.
  • the clock enable signal CEB is output to the clock buffer 300.
  • a buffer clock signal C LKB synchronized with the external clock signal C LKE SDR is controlled according to the clock enable signal C 0 EB.
  • the buffer clock signal CLKB is generated and the internal operation is performed. During the suspend, the buffer clock signal CLKB is stopped and the data output is prohibited.
  • the internal output enable signal 210b is also sent to the output buffer 190.
  • the latch 607a to which the read data Data is transferred is connected to the input of the NOR gate 609a and the input of the 0 gate 611a. Be combined.
  • the other input of NOR gate 609a is coupled to internal output enable signal 210b.
  • the other input of the NAND gate 61 la is coupled to a receiver 603b that receives the internal output enable signal 210b as an input. Data is output by the output signal OUT when the internal output enable signal 210b is inactive.
  • Patent Document 1
  • a system controller acquires data from a system bus (not shown) in synchronization with an external clock signal CLKE SDR. Then, the overnight output from the output buffer 190 stopped by the suspend function is The operation is performed asynchronously with the external clock signal CLKESDR by the internal output enable signal 210b. If the external output enable signal 210a is asynchronously input to the external clock signal CLKESDR, the data from the output buffer 190 will be output according to the transition timing of the external output enable signal 210a. The output prohibition timing of the evening varies before and after the next cycle of the external clock signal CLKESDR.
  • Patent Document 1 does not disclose any notification signal for notifying that suspend entry has been performed by the external output enable signal 210a from the system control device and data output has been prohibited. As a result, the system controller cannot detect the suspended entry timing for the external output enable signal 210a, and the open system bus is quickly transmitted to other devices. There is a possibility that it may not be possible to switch to this, which is a problem.
  • the present invention has been made to solve at least one of the problems of the prior art.
  • the data output control is synchronized with the external control signal based on the output control signal that is shared with the data output control instruction and performs the suspend and resume functions when reading data continuously. It is an object of the present invention to provide a semiconductor memory device having a notification signal for notifying whether or not the system is in a suspended state, and capable of synchronously operating the notification signal, and a method of controlling the semiconductor storage device. I do. Disclosure of the invention
  • the semiconductor memory device performs a continuous data output operation in synchronization with an external control signal, and performs a data output control command and a suspend command at the time of continuous data output.
  • An output control terminal for inputting an output control signal also serving as a command, a synchronization circuit connected to the output control terminal, for acquiring the output control signal in synchronization with the external control signal, and outputting the acquired output control signal as a synchronized output control signal;
  • An output buffer circuit that synchronously controls whether data output is permitted or not by a synchronization output control signal.
  • an output control signal that serves both as an output control command for data transmission and a suspend command for continuous data output is input from the output control terminal to the synchronization circuit. From the synchronization circuit, the output control signal is synchronized by the external control signal and a synchronized output control signal is output. In the output buffer circuit, data output permission / inhibition is synchronously controlled by a synchronization output control signal, and the data output state and output inhibition state are synchronized with an external control signal.
  • the method for controlling a semiconductor memory device provides a data output control command to the semiconductor memory device that performs a continuous data output operation in synchronization with an external control signal, and outputs a continuous data
  • a signal synchronization step for acquiring an output control signal also serving as a suspend command in synchronization with an external control signal, and a data output for synchronously controlling whether or not a data output is allowed based on the acquired output control signal
  • the signal synchronization step acquires an output control signal serving both as a data output control command and a suspend command at the time of continuous data output in synchronization with an external control signal. Is done.
  • the permission / prohibition of the data output is synchronously controlled based on the acquired output control signal, and the data output state and the output inhibition state are set in synchronization with the external control signal.
  • the semiconductor storage device is the semiconductor storage device according to claim 1, wherein the notification terminal for outputting a notification signal for notifying the validity / invalidity of the output data by the suspend instruction is provided; A notification circuit that is connected and controls the notification signal in synchronization with the synchronization output control signal.
  • the notification circuit notifies the output state in which the output data is valid by the suspend instruction and the output inhibition state in which the output data is invalid by a notification signal synchronized with the external control signal. .
  • the notification signal is output from the notification terminal.
  • a suspend instruction is provided based on an output control signal acquired in synchronization with an external control signal. It is characterized by having a notification step of notifying whether the output data is valid or invalid.
  • the notification step includes Based on the output control signal acquired in synchronization with the unit control signal, a suspend instruction is used to notify the output state in which the output data is valid and the output inhibition state in which the output data is invalid.
  • the data output state is switched according to the transition of the suspend state.
  • This can be notified to the outside by a notification signal synchronized with the external control signal. Since the notification timing by the notification signal and the switching timing of the data output state are performed in synchronization with the same external control signal, the external control signal uniquely determined from the suspend instruction by the output control signal is determined. In the input timing, the output state can be switched quickly and the notification signal can be output quickly and stably. Since control is performed synchronously with the external control signal, stable operation can be realized even when the operation cycle of the external control signal is accelerated.
  • the transition timing of the suspend state can be notified at the input timing of the external control signal uniquely determined from the suspend command by the output control signal. Since the notification signal is output at a fixed timing synchronized with the external control signal, in the system configuration in which the system bus is shared among a plurality of devices including the semiconductor memory device according to the present invention, the system is used for data transfer When switching devices connected to the bus, the switchable timing can be notified accurately. Due to the unknown timing of transition to the data output disabled state, other devices are connected to the system bus before the output state transitions, causing data bus fights on the bus. It is possible to switch devices stably and quickly.
  • the semiconductor memory device is the semiconductor memory device according to claim 1, wherein the synchronization circuit includes one flip-flop for acquiring the output control signal in synchronization with the external control signal.
  • a semiconductor memory device is characterized by comprising a semiconductor memory device according to claim 3.
  • the device is characterized in that the synchronization circuit further includes one or more flip-flop circuits for adjusting the output latency of the synchronization output control signal.
  • the semiconductor memory device uses a flip-flop circuit that is synchronously controlled by an external control signal to input an output control signal and output a synchronized output control signal synchronized with the external control signal. I do. Further, by providing one or more flip-flop circuits, the output of the synchronization output control signal is delayed by one or more operation cycles of the external control signal.
  • control method of the semiconductor memory device is the control method of the semiconductor memory device according to claim 5 or 6, wherein the output control signal obtained by the signal synchronization step is controlled by an external control signal. And a delay step for obtaining a delay output control signal delayed by the unit of the operation cycle, wherein a data output synchronization control step or a notification step is performed by the delay output control signal.
  • the delay step includes the step of: outputting a delayed output control signal that is delayed by an operation cycle of the external control signal with respect to the output control signal obtained by the signal synchronization step. obtain. An output synchronization control step or a notification step is performed by the delayed output control signal.
  • the transition of the output state of the data or the transition of the output of the notification signal due to the suspend instruction can be output after adding the output in units of operation cycles of the external control signal. It can be flexibly adjusted to the specifications of the external system.
  • FIG. 1 is a circuit block diagram showing an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a first specific example of the synchronization circuit.
  • FIG. 3 is a circuit diagram showing a specific example of a flip-flop circuit.
  • FIG. 4 is a circuit diagram showing a specific example of a clock control circuit.
  • FIG. 5 is a circuit diagram showing a specific example of a ready control circuit.
  • FIG. 6 is a first operation waveform diagram of the embodiment (when latency is 0).
  • FIG. 7 is a circuit diagram showing a second specific example of the synchronization circuit.
  • FIG. 8 is a second operation waveform diagram of the embodiment (in the case of latency 2).
  • FIG. 9 is a circuit block diagram showing a main part of the prior art.
  • FIG. 10 is a circuit diagram showing a conventional output buffer circuit. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a circuit block diagram of a synchronous semiconductor memory device as an embodiment of the present invention.
  • data is continuously transmitted from the memory cell array 9 in accordance with the internal addresses AD sequentially generated by the burst count 8 in synchronization with the internal clock signals ICLK and ICLKB.
  • a burst read operation is performed.
  • the burst count 8 receives the address latch signal AVD output from the address latch control circuit 6 to which the address latch terminal (/ AVD) is connected, and also receives the address latch signal (Add) from the address terminal (Ad d).
  • the initial address Add is supplied via the address buffer 7.
  • the address latch control circuit 6 is activated by the chip enable signal CEB, and outputs an address latch signal AVD in synchronization with the clock signal CLK.
  • the address buffer 7 is activated by the address latch signal AVD and inputs an initial address Add to be supplied to the burst counter 8.
  • the address latch signal AVD is also supplied to a ready control circuit 2 described later.
  • the external clock signal ext CLK is input to the clock buffer 4 via the external clock terminal (ext CLK).
  • the clock signal CLK and the CL signal are supplied to the clock control circuit 5, the synchronization circuit 1, and the address latch control circuit 6 from the clock signal source 4.
  • the clock control circuit 5 converts the clock signals CLK and CLKB output from the clock buffer 4 into internal clock signals ICLK and ICL according to the suspend state controlled by the output enable signal / OE during burst read operation. This circuit controls the supply of KB.
  • the suspend state is entered, the supply of the internal clock signals ICLK and ICL is stopped by the internal clock control signal 0 EB-CLKS described later.
  • the internal clock signals ICLK and ICL KB are supplied to the burst counter 8 and are used as address switching timing signals during burst reading. The data read operation is prohibited.
  • the internal clock signals ICLK and ICL are also supplied to a ready control circuit 2 described later.
  • the output enable signal / 0 # for controlling whether to allow data output from the output buffer circuit 3 is shared as a suspend instruction.
  • the output enable terminal (/ ⁇ ⁇ ) is connected to the synchronization circuit 1.
  • the synchronization circuit 1 receives an output enable signal / 0E, which is activated by the chip enable signal C ⁇ and is asynchronously input to the external clock signal eXtCLK.
  • the synchronization circuit 1 outputs an internal clock control signal 0 EB—CLKS for stopping and controlling the internal clock signals ICLK and ICLKB in the suspend state, and outputs an output enable signal / 0 by the clock signal CLK.
  • E is synchronized, and the synchronized output enable signal 0 EB—SYNC is output.
  • the synchronized output enable signal 0EB-SYNC is supplied to the ready control circuit 2 and the output buffer circuit 3.
  • the output buffer circuit 3 outputs data read from the memory cell array 9 according to the internal address AD.
  • Synchronized output enable signal 0 EB Controlled by SYNC.
  • the timing synchronized with the subsequent clock signal CLK is applied. And the output is disabled.
  • the data terminal (DATA) is in a high impedance state, which disables data output to the system bus and Release This allows the system bus to be connected to other devices.
  • the ready control circuit 2 is controlled by the synchronization output enable signal 0EB-SYNC.
  • a suspend instruction of the suspend entry is received by the output enable signal / 0E, and the data terminal (DATA) is brought into a high-impedance state at the timing synchronized with the subsequent clock signal CLK.
  • Signal RDY is output.
  • the ready signal RDY is a notification signal for notifying the system controller (not shown) that the semiconductor memory device has shifted to the suspend state. By receiving the ready signal RDY, the system controller can confirm that the data terminal (DATA) has been disconnected from the system bus.
  • the ready control circuit 2 receives an address boundary signal AB from the burst counter 8.
  • the address boundary signal AB is a signal output when an active area such as a change of a pad line is switched by the circuit configuration in the memory cell array 9 in accordance with the address count by the burst count 8. is there. This is because switching the active area requires an additional access time, so it is necessary to adjust the timing for controlling the output of the ready signal RDY.
  • FIG. 2 shows a first specific example of the synchronization circuit 1.
  • the NOR gate 11 to which the chip enable signal CEB and the output enable signal / 0 E are input is connected to the inverter gate 12, and the internal output enable signal 0 from the output terminal of the inverter gate 12.
  • EB is output.
  • the output terminal of the inverter gate 12 is connected to the data input terminal (D) of the flip-flop circuit 13 and one input terminal of the NOR gate 14.
  • the flip-flop circuit 13 is synchronously controlled by the clock signal CLK, and the output terminal (Q) outputs the synchronizing output enable signal —EB—SYNC and outputs the NOR gate 14 Connected to the other input terminal.
  • the NOR gate 14 outputs the internal clock control signal 0 EBCLKS via the inverter gate 15
  • the NOR gate 11 has a logical inversion function, and the internal output enable signal 0 EB is output as a common mode signal of the output enable signal / 0E. can get.
  • the internal output enable signal 0 EB is taken into the flip-flop circuit 13, and a synchronous output enable signal 0 EB—SYNC of the in-phase signal is output in synchronization with the clock signal CLK in the next cycle.
  • the synchronization output enable signal 0 EB-SYNC is a signal in phase with the output enable signal / 0E and is obtained as a signal synchronized with the clock signal CLK.
  • the NOR gate 14 and the inverter gate 15 allow the internal clock control signal 0 EB—C as the logical sum signal of the internal output enable signal ⁇ EB and the synchronization output enable signal ⁇ EB-SYNC.
  • LK S is output.
  • the output enable signal / 0E indicating the suspend state is at a high level.
  • the internal output enable signal 0EB also transitions to the high level.
  • Synchronized output enable signal 0 E B — SYNC high-level transition is output in synchronization with clock signal CLK on the following cycle. Therefore, at the time of the suspend entry, the internal output control signal 0 EB— CLKS is generated by the high level transition of the internal output enable signal 0 EB prior to the high level transition of the synchronized output enable signal 0 EB— SYNC. Transition to a high level.
  • the synchronization output enable signal 0 EB— SYNC is synchronized with the clock signal CLK of the next cycle after the low level transition of the internal output enable signal 0 EB. Mouth level transition. Therefore, the low level transition of the synchronization output enable signal 0EB-SYNC changes the internal control signal 0EB-CLKS to a single level.
  • FIG. 3 shows a specific example of the flip-up circuit 13.
  • the inverted signal CLKB for the clock signal CLK is generated by the gate I11.
  • the data input terminal (D) is synchronously controlled by complementary clock signals CLK and CLKB, and is driven by low-level clock signal CLK.
  • the output of the latch circuit L11 is synchronously controlled by complementary clock signals CLK and CLKB, and is controlled to be conducted by a high-level clock signal CLK.
  • the output of the latch circuit L11 is connected to the latch circuit L12 via a transfer gate T12. Continued.
  • the output of the latch circuit L12 is connected to the output terminal (Q).
  • the signal from the data input terminal (D) is input and latched by the latch circuit L11.
  • the signal latched in the latch circuit L11 propagates to the latch circuit L12, and is output from the output terminal (Q). Is output.
  • a signal is output in synchronization with the start timing of the clock cycle of the clock signal CLK, and the signal input to the data input terminal (D) can be synchronized.
  • FIG. 4 shows a specific example of the clock control circuit 5. It has two latch circuits L5KL52. Signals are input to each of the latch circuits L51 and L52 by connecting PMOS transistors P51, P52 and NMOS transistors N51 connected in series from the power supply voltage VCC to the ground voltage. And P53, P54 and N52.
  • the clock signal CLK is input to the gate terminal of the PMOS transistor P51, and the internal clock control signal 0EB_CLKS is connected to the gate terminals of the PMOS transistor P52 and the NMOS transistor N51. .
  • the output terminal (NN 1) of the latch circuit L 51 is connected to the gate terminal of the PMOS transistor P 53, and the gate terminal of the PMOS transistor P 54 and the NMOS transistor N 52 is connected to the gate terminal. Receives an inverted peak signal CLKB.
  • the internal circuit control signal 0 EB—CLKS is at the peak level, and the latch circuit L5 is activated at the timing when the pulse signal CLK at the latter half of the clock cycle is at the peak level.
  • a high level is input to 1 and a low level is output from the output terminal (NN 1).
  • Latch circuit L 5 1 latches this state.
  • the PMOS transistor P53 is turned on, and the inverted clock signal CLKB is inverted by the PMOS transistor P'54 and the NMOS transistor N52, and the in-phase signal of the clock signal is sent to the latch circuit L52. Is taken in.
  • the signal level is re-inverted and output. This signal is output as the inverted internal clock signal IC LKB, and is output as the internal clock signal ICLK via the inverter overnight gate I51.
  • the internal clock control signal EB-CLKS becomes high level.
  • the PMOS transistor P52 becomes non-conductive, the NMOS transistor N51 becomes conductive, and the latch circuit L51 receives a single level, and the high level is output from the output terminal (NN1). Is output.
  • the PMOS transistor P53 is turned off.
  • the latch circuit 52 captures and latches a low level in response to the high-level inverted clock signal CLKB.
  • the internal clock signal ICLK is fixed at low level.
  • the signal from the suspend entry to the stop of the internal clock signal can be obtained. Needless to say, the latency from the suspend exit to the restart of the operation of the internal clock signal can be adjusted.
  • FIG. 5 shows a specific example of the ready control circuit 2.
  • the ready signal RD # output through the buffer circuit 24 is output by the OR circuit 23 in the following three cases.
  • the first is a case where the suspend state transits due to the output enable signal / 0E.
  • the synchronized output enable signal 0EB—SYNC is synchronized with the clock signal CLK and the high / low level Transitions to. This is output as the oral / high-level ready signal RDY via the OR circuit 23 and the buffer circuit 24.
  • the output control of the ready signal RDY is performed in synchronization with the synchronization output enable signal 0 EB-SYNC.
  • Synchronized output enable signal 0 EB— SYNC is output from the clock signal CLK determined from the transition of the output enable signal / 0E by the synchronization circuit illustrated in FIG. 2 or FIG. 7 described later. Since the signal is output after the cycle, the ready signal RDY is output at the timing determined from the transition of the output enable signal / 0E.
  • the latency control from the capture of the initial address Add to the output of the initial data is performed by latency control to notify that the output data during this period is invalid. This is the case.
  • Control is performed by the internal latency signal 21 and the initial latency counter 21 to which the address latch signal AVD is input counting a predetermined clock cycle from the address latch signal AVD.
  • the active area is switched when access moves to an inactive area such as a pad line that is not selectively activated according to the address switching. This is a case where the latency control of the waiting time until the data is output from a new area is performed to notify that the output data is invalid during this period.
  • the control is performed by the address boundary counter 22 to which the internal clock signal ICLK and the address boundary signal AB are input, counting a predetermined clock cycle according to the address boundary signal AB.
  • FIG. 6 shows operation waveforms in the case where no latency is set (latency 0) in the embodiment in the case of suspend entry / exit and control of output of the ready signal RDY.
  • Output enable When the signal / 0E transitions to the high level, the suspend entry is made in the next clock cycle.
  • Internal clock control signal 0 EB—High level transition of CLKS stops the internal clock signal ICLK prior to the start of the clock cycle.
  • the synchronization output enable signal 0 EB-SYNC transitions to the high level in the clock cycle of the suspend entry, the output of the data Dn is prohibited, and the data terminal (DATA) is turned off.
  • the ready signal RDY makes a one-level transition to notify that the semiconductor memory device has entered the suspend state.
  • a suspend exit (resume) is performed in the next clock cycle.
  • the synchronization output enable signal ⁇ EB_SYNC makes a single-level transition
  • the output of Dn is restarted
  • the ready signal RDY transitions to a high level, causing the semiconductor memory device to exit the suspend state.
  • the internal clock signal ICLK resumes operation from the next clock cycle in response to the internal clock control signal 0EB-CLKS which transitions to a low level due to the clock cycle of the suspend exit.
  • transition of internal address AD by burst count 8 is not performed, and suspend entry temporary data Dn is output.
  • FIG. 7 shows a second specific example of the synchronization circuit 1.
  • the first specific example (Fig. 2) shows that in the next clock cycle of the suspend entry / exit, data output is inhibited / restarted, and the ready signal RDY is output / high-level output (latency 0).
  • the latency from suspend entry / exit to data output prohibition / resume and ready signal RDY mouth / high level output can be adjusted.
  • a flip-flop circuit 13a to 13d and multiplexers 16 and 17 are provided.
  • the internal output enable signal 0EB is input to the data input terminal (D) of the flip-flop circuit 13a, and the output terminal (Q) is connected to the flip-flop circuit. It is connected to the data input terminal (D) of the circuit 13b, and then the output terminal (Q) and the data input terminal (D) are connected in series.
  • the output signals 1 to 4 from the output terminals (Q) of the flip-flop circuits 13 a to 13 d are input to the multiplexer 16, and the internal output enable signal 0 EB and the output signals Q 1 to Q 3 Are input to the multiplexer 17.
  • the multiplexers 16 and 17 select and output one of the input signals according to a latency adjustment signal (not shown).
  • the signal combinations selected by the multiplexers 16 and 17 are (Q1, OEB), (Q2, Q1) (Q3, Q2), ( Q4, Q3). Since the internal output enable signal EBEB is sequentially propagated from the flip-flop circuits 13a to 13d every clock cycle, the input / output of the flip-flop circuits 13a to 13d Latency can be set appropriately by selecting a signal.
  • FIG. 7 shows an example of a configuration in which four flip-flop circuits 13a to 13d are provided and the latencies 0 to 3 can be adjusted. However, if the flip-flop circuits are further connected in series, It is also possible to set the tension to 4 or more.
  • FIG. 8 shows operation waveforms when the latency is adjusted to 2 by the synchronization circuit of the second specific example (FIG. 7).
  • the synchronized output enable signal 0 EB — SYNC changes at the third clock cycle after the level transition of the output enable signal / 0 E. Since the output transition of the data and ready signal RDY by the suspend entry / exit is performed by the synchronized output enable signal 0 EB—SYNC, the transition is made in the third clock cycle from the level transition of the output enable signal / OE. , Output prohibition / resumption for a while, and transition of the ready signal RDY to a high / low level. Latency is adjusted to 2.
  • the output enable signal / 0E as the output control signal is asynchronously input to the external clock signal eXtCLK as the external control signal to start the suspend state or Even when the end (suspend entry or suspend exit) is commanded, the transition from the data output state to the output inhibition state or the transition from the output inhibition state to the output state is made by the external clock signal eX. This is performed in synchronization with t CLK.
  • the output state of the data is switched at the input timing of the external clock signal e Xt CLK uniquely determined from the suspend instruction by the output enable signal / 0E, so that a quick and stable operation can be realized. Since the switching of the output state during the night is controlled synchronously with the external clock signal eXtCLK, stable operation can be realized even when the operation cycle of the external clock signal eXtCLK is accelerated. it can.
  • a ready signal: RDY which is a notification signal synchronized with the external clock signal e Xt CL ⁇ , indicating that the output state has been switched in response to the transition of the suspend state. Notification can be made to an external device such as a device. Since the notification timing by the ready signal RDY and the switching of the data output state are performed at the same timing as the same external clock signal e X t CLK, the suspension by the output enable signal / ⁇ E In addition to switching the output state of the data at the input timing of the external clock signal e Xt CLK uniquely determined from the instruction, the ready signal RDY can be output quickly and stably. Since control is performed in synchronization with the external clock signal eXtCLK, stable operation can be realized even when the operation cycle of the external clock signal eXtCLK is accelerated.
  • the transition timing of the suspend state can be notified at the input timing of the external clock signal e X t CLK uniquely determined from the suspend instruction by the output enable signal / 0 /. . Since the ready signal RDY is output at a fixed timing synchronized with the external clock signal eXtCLK, the system bus is connected between a plurality of devices including the semiconductor memory device of the present invention. In a system configuration that shares data, the switching timing of devices connected to the system bus for data transfer can be accurately notified. Other devices are connected to the system bus before the transition of the output state due to the unknown timing of the transition to the data output disabled state, causing data bus fights on the bus. No, you can switch devices quickly and stably.
  • transition of the output state of the data or the output of the ready signal RDY by the suspend instruction can be output after adding the output latency in the operation cycle unit of the external clock signal eXtCLK. It can be flexibly adjusted to the external system specifications.
  • the external clock signal eXtCLK is taken as an example of the external control signal, and the burst read operation of the synchronous semiconductor memory device has been described as an example.
  • the present invention is not limited to this. However, if it is operated using the / CAS signal instead of the external clock signal e X t CLK, it can be similarly applied to the asynchronous type semiconductor memory device. it can. Industrial applicability

Abstract

　データの連続読み出し時にサスペンド機能を行う出力制御信号に基づき、データの出力制御と共にサスペンド状態か否かの通知信号を同期動作させることができる半導体記憶装置及びその制御方法であって、出力イネーブル信号／ＯＥをサスペンド命令として共用する際、同期化回路１により出力イネーブル信号／ＯＥをクロック信号ＣＬＫに同期化して同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣが出力される。同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣはレディ制御回路２、出力バッファ回路３に供給され、データ出力とレディ信号ＲＤＹとの出力制御がクロック信号ＣＬＫに同期して行われる。クロック信号ＣＬＫにより同期化してデータ端子がハイインピーダンス状態となることに合わせてサスペンド状態に移行したことを通知することができる。システムバスが開放されたことを迅速に通知することができる。

Description

明 細 書 半導体記憶装置、 および半導体記憶装置の制御方法 技術分野
本発明は、 半導体記憶装置におけるデータの連続読み出し制御に関す るものであり、 特に、 連続データ読み出し中にサスペン ドおよびレジュ —ムの機能が行なわれる場合に、 データの出力制御および出力データの 有効性判断を行うことができる半導体記憶装置およびその制御方法に関 するものである。 背景技術
従来より半導体記憶装置においては、 バース ト動作等のデータの連続 読み出し動作が行われる。 システムバスを介してプロセッサ等のシステ ム制御装置に高速にデータを転送するためである。 このようなシステム においては、 システムバスには半導体記憶装置を含めた複数のデバイス が接続されており個々のデバイスはシステムバスを占有しながら適宜切 り替えられてデ一夕のアクセス動作が行われる。 半導体記憶装置がシス テムバスを占有しデータの連続読み出し動作を実行している際にも、 シ ステム制御装置等からの要求により他のデバイスによるデ一夕アクセス のために一時的にシステムバスを開放することが必要な場合もある。 こ の場合に、 半導体記憶装置では連続読み出し動作を一時的に休止する、 いわゆるサスペン ド機能なるものがある。
サスペン ド機能の中には、 外部からのク口ック信号の供給を停止して 内部回路動作を停止させることによ り実現されるものも存在するが、 半 導体記憶装置のサスペン ド機能を実現するためにシステム全体に供給さ れるべきクロック信号を停止することは、 システム動作上、 好ま しくな い場合もある。
そこで、 特許文献 1 に開示されているバース トモ一ド · フラ ヅシュメ モリでは、 第 9図に示すように、 出力イネ一ブルバッファ 2 1 0は、 外 部出カイネーブル信号 2 1 0 aを受信する。 外部出カイネーブル信号 2 1 O aは、 プロセッサによりシステムバスを通して送られる。 外部出力 ィネーブル信号 2 1 0 aに応答して、 出カイネーブルバヅファ 2 1 0は 内部出カイネーブル信号 2 1 0 bを生成する。 内部出力イネ一ブル信号 2 1 O bは、 バース トサスペン ド部 1 2 1に送られる。 バース トサスぺ ン ド部 1 2 1では、 クロックィネーブル信号 C〇 E Bがクロックバッフ ァ 300に出力される。 クロヅクノ ヅファ 30 0では、 クロヅクイネ一 ブル信号 C 0 E Bに応じて外部クロック信号 C LKE SDRに同期する バッファクロック信号 C LKBが制御される。 デ一夕の連続読み出し動 作においてはバッファクロック信号 C L K Bが生成されて内部動作が行 われるところ、 サスペン ド時にはバッファクロック信号 C L K Bが停止 されデータの出力が禁止される。
また、 内部出力イネ一ブル信号 2 1 0 bは、 出力バッファ 1 90にも 送られる。 第 1 0図に示すように出力バッファ 1 9 0において、 読み出 しデータ D a t aが転送されるラッチ 607 aは、 NORゲート 609 aの入力、 および、 0ゲ一ト 6 1 1 aの入力に結合される。 N 0 Rゲート 609 aの他方の入力は、 内部出カイネーブル信号 2 1 0 bに 結合される。 NANDゲート 6 1 l aの他方の入力は、 入力として内部 出力イネ一ブル信号 2 1 0 bを受信するィンバ一夕 6 0 3 bに結合され る。 データは、 内部出カイネーブル信号 2 1 0 bが口一のとき、 出力信 号 OUTにより出力される。
特許文献 1
特開 2 00 1— 17 6 27 7号公報 （第 00 1 6段落、 第 00 1 7段 落、 第 0 06 3段落、 第 0 0 6 6段落、 第 1図、 第 1 2図）
しかしながら、特許文献 1のバース トモ一ド 'フラッシュメモリでは、 システム制御装置 （不図示） がシステムバス （不図示） からのデータの 取得を外部クロック信号 C LKE S DRに同期して行うのに対して、 サ スベン ド機能によ り停止される出力バッファ 1 9 0からのデ一夕出力は. 内部出カイネーブル信号 2 1 0 bにより外部クロヅク信号 C L K E S D Rとは非同期に行われる。 外部出カイネーブル信号 2 1 0 aが、 外部ク ロック信号 C L K E S D Rに非同期に入力される場合、 外部出力イネ一 ブル信号 2 1 0 aの遷移タイ ミングに応じて、 出力バッファ 1 9 0から のデ一夕の出力禁止タイ ミングが外部クロヅク信号 C L K E S D Rの次 サイクルの前後にばらつく。 システム制御装置に対してサスペン ドエン ト リ一時の出力デ一夕の禁止夕イ ミ ングがー意に確定できず問題である 禁止タイ ミングを一意に確定させるためには、 外部出カイネーブル信 号 2 1 0 aの遷移タイ ミングを、 外部クロック信号 C L K E S D Rに対 するセッ トアップ時間まで遅延させて入力した場合にも、 次サイクルの 開始前に出力デ一夕が禁止されることが必要となる。 外部出力イネ一ブ ル信号 2 1 0 aの遷移から出力データの禁止までの内部回路の遅延時間 に比して、 セヅ トアップ時間を長く確保することが必要となる。 外部ク ロック信号 C L K E S D Rの周期短縮が制限されてしまい、 高速動作に 対応することができなくなるおそれがあり問題である。
また、 システムバスを有効に使用するためにもアクセス動作を行うデ バイス間の切り替えが迅速に行われることが好ましく、 システム制御装 置はシステムバスが開放されたことを迅速に検出する必要がある。 しか しながら、 特許文献 1では、 システム制御装置からの外部出力イネーブ ル信号 2 1 0 aによりサスペン ドエン ト リーされデータ出力が禁止され たことを通知する通知信号については何等開示されていない。このため、 システム制御装置は、 外部出カイネーブル信号 2 1 0 aに対してサスぺ ン ドエン ト リーされたタイ ミ ングを検出することができず、 開放された システムバスを他のデバイスに迅速に切り替えることができないおそれ があり問題である。
更に、 早いタイ ミ ングで切り替えた場合には、 出力データの禁止が未 だ完了 していないことも考えられ、 この場合にはバスファィ トが発生し てデータの信頼性を確保することができず問題である。
本発明は前記従来技術の課題の少なく とも 1つを解消するためになさ れたものであり、 データの出力制御命令と共用され、 データの連続読み 出し時にサスペン ドおよびレジュームの機能を行う出力制御信号に基づ き、 データの出力制御を外部制御信号に同期動作させると共に、 サスぺ ン ド状態であるか否かを報知する報知信号を備え、 この報知信号につい ても同期動作させることができる半導体記憶装置、 および半導体記憶装 置の制御方法を提供することを目的とする。 発明の開示
前記目的を達成するために、 請求項 1 に係る半導体記憶装置は、 外部 制御信号に同期して連続したデータ出力動作を行い、 デ一夕の出力制御 命令であると共に、 連続データ出力時におけるサスペン ド命令を兼ねる 出力制御信号が入力される出力制御端子と、 出力制御端子に接続され、 出力制御信号を外部制御信号に同期して取得し同期化出力制御信号とし て出力する同期化回路と、 同期化出力制御信号によりデータ出力の許否 を同期制御する出カバッファ回路とを備えることを特徴とする。
請求項 1の半導体記憶装置では、 出力制御端子から同期化回路に、 デ 一夕の出力制御命令と連続データ出力時におけるサスペン ド命令とを兼 ねる出力制御信号が入力される。 同期化回路からは、 出力制御信号が外 部制御信号により同期化されて同期化出力制御信号が出力される。 出力 バッファ回路では、 同期化出力制御信号によりデータ出力の許否が同期 制御され、 データの出力状態と出力禁止状態とが外部制御信号に同期し
L 5¾. Λ£ る。
また、 請求項 5に係る半導体記憶装置の制御方法は、 外部制御信号に 同期して連続したデータ出力動作を行う半導体記憶装置に対して、 デー 夕の出力制御命令であると共に、 連続データ出力時におけるサスペン ド 命令を兼ねる出力制御信号を、 外部制御信号に同期して取得する信号同 期化ステップと、 取得された出力制御信号に基づき、 デ一夕出力の許否 を同期制御するデ一夕出力同期制御ステツプとを有することを特徴とす る。 請求項 5の半導体記憶装置の制御方法では、 信号同期化ステツプによ り、 データの出力制御命令と連続データ出力時におけるサスペン ド命令 とを兼ねる出力制御信号が、 外部制御信号に同期して取得される。 デー 夕出力同期制御ステップでは、 取得された出力制御信号に基づいて、 デ 一夕出力の許否が同期制御され、 データの出力状態と出力禁止状態とが 外部制御信号に同期して設定される。
' これにより、 出力制御信号が外部制御信号に非同期に入力されて外部 制御信号に非同期にサスペン ド状態の開始、 または終了が指令される場 合にも、 デ一夕の出力状態から出力禁止状態への移行、 または出力禁止 状態から出力状態への移行が、 外部制御信号に同期して行われる。 出力 制御信号によるサスペン ド命令から一意に確定する外部制御信号の入力 タイ ミ ングにおいてデータの出力状態が切り替わり、 迅速かつ安定した 動作を実現することができる。 外部制御信号に同期制御されるので、 外 部制御信号の動作サイクルが高速化された場合にも安定した動作を実現 することができる。
また、 請求項 2に係る半導体記憶装置は、 請求項 1 に記載の半導体記 憶装置において、 サスペン ド命令による出力データの有効 · 無効を通知 する通知信号が出力される通知端子と、 通知端子に接続され、 同期化出 力制御信号により通知信号を同期制御する通知回路とを備えることを特 徴とする。
請求項 2の半導体記憶装置では、 通知回路が、 サスペン ド命令により 出力データが有効である出力状態と、 無効である出力禁止状態とを、 外 部制御信号に同期した通知信号によ り通知する。 通知信号は通知端子か ら出力される。
また、 請求項 6に係る半導体記憶装置の制御方法は、 請求項 5に記載 の半導体記憶装置の制御方法において、 外部制御信号に同期して取得さ れた出力制御信号に基づき、 サスペン ド命令による出力データの有効 - 無効を通知する通知ステップを有することを特徴とする。
請求項 6の半導体記憶装置の制御方法では、 通知ステップによ り、 外 部制御信号に同期して取得された出力制御信号に基づいて、 サスペン ド 命令により出力データが有効である出力状態と、 無効である出力禁止状 態とを通知する。
これによ り、 出力制御信号が外部制御信号に非同期に入力されてサス ベン ド状態の開始、 または終了が指令される場合にも、 サスペン ド状態 の遷移に応じてデータの出力状態が切り替わつたことを、 外部制御信号 に同期した通知信号によ り外部に対して通知することができる。 通知信 号による通知タイ ミングとデータの出力状態の切り替わりタイ ミ ングと は、 同じ外部制御信号に同期したタイ ミングで行われるので、 出力制御 信号によるサスペン ド命令から一意に確定する外部制御信号の入力タイ ミングにおいてデ一夕の出力状態の切り替え、 およびその通知信号の出 力を、 迅速かつ安定して行うことができる。 外部制御信号に同期制御さ れるので、 外部制御信号の動作サイクルが高速化された場合にも安定し た動作を実現することができる。
サスペン ド状態の遷移タイ ミ ングを、 出力制御信号によるサスペン ド 命令から一意に確定する外部制御信号の入力タイ ミングにおいて通知す ることができる。 通知信号が外部制御信号に同期した一定のタイ ミング で出力されるため、 本発明の半導体記憶装置を含んだ複数のデバイス間 でシステムバスを共有するシステム構成において、 デ一夕転送のために システムバスに接続されるデバイスを切り替える際に、 切り替え可能な タイ ミ ングを的確に通知することができる。 データの出力禁止状態への 遷移タイ ミ ングが不明であることに起因して出力状態の遷移前に他のデ バイスがシステムバスに接続されて しまいバス上でデータのバスフアイ トが発生してしまうことはなく、 安定して迅速にデバィスを切り替える こ とができる。
また、 請求項 3に係る半導体記憶装置は、 請求項 1 に記載の半導体記 憶装置において、 同期化回路は、 出力制御信号を外部制御信号に同期し て取得するために 1のフ リ ップフロ ップ回路を備えることを特徴とする, また、 請求項 4に係る半導体記憶装置は、 請求項 3に記載の半導体記憶 装置において、 同期化回路は、 同期化出力制御信号の出力レイテンシを 調整するために、 更に 1以上のフ リ ップフロ ップ回路を備えることを特 徴とする。
請求項 3 または 4の半導体記憶装置では、 外部制御信号により同期制 御されるフ リ ップフロ ップ回路を使用して、 出力制御信号を入力し外部 制御信号に同期した同期化出力制御信号を出力する。 更に 1以上のフ リ ップフ口ップ回路を備えることにより、 同期化出力制御信号の出力を、 外部制御信号の 1以上の動作サイクル単位で遅延させる。
また、 請求項 7に係る半導体記憶装置の制御方法は、 請求項 5 または 6に記載の半導体記憶装置の制御方法において、 信号同期化ステツプに より取得された出力制御信号に対して、 外部制御信号の動作サイクル単 位で遅延する遅延出力制御信号を得る遅延ステツプを有し、 遅延出力制 御信号により、 データ出力同期制御ステップ、 または通知ステップが行 われることを特徴とする。
請求項 7の半導体記憶装置の制御方法では、 遅延ステップにより、 信 号同期化ステツプによ り取得された出力制御信号に対して、 外部制御信 号の動作サイクル単位で遅延する遅延出力制御信号を得る。 この遅延出 力制御信号によ り、 出力同期制御ステップ、 または通知ステップが行わ れる。
これにより、 サスペン ド命令による、 データの出力状態の遷移または 通知信号の出力遷移を、 外部制御信号の動作サイクル単位で出カレィテ ンシを付加した上で出力することができる。 外部システムの仕様に対し て柔軟に調整することができる。 図面の簡単な説明
第 1図は、 本発明の実施形態を示す回路プロック図である。
第 2図は、 同期化回路の第 1具体例を示す回路図である。
第 3図は、 フ リ ップフ口ップ回路の具体例を示す回路図である。
第 4図は、 クロ ック制御回路の具体例を示す回路図である。 第 5図は、 レディ制御回路の具体例を示す回路図である。
第 6図は、 実施形態の第 1動作波形図である （レイテンシ 0の場合）。 第 7図は、 同期化回路の第 2具体例を示す回路図である。
第 8図は、 実施形態の第 2動作波形図である （レイテンシ 2の場合）。 第 9図は、 従来技術の要部を示す回路ブロック図である。
第 1 0図は、 従来技術の出力バツファ回路を示す回路図である。 発明を実施するための最良の形態
以下、 本発明の半導体記憶装置、 および半導体記憶装置の制御方法に ついて具体化した実施形態を第 1図乃至第 8図に基づき図面を参照しつ つ詳細に説明する。
第 1図には、 本発明の実施形態として同期型の半導体記憶装置につい て、 回路ブロック図を示す。 第 1図に示す半導体記憶装置では、 バース トカウン夕 8によ り内部クロック信号 I CLK、 I CLKBに同期して 順次生成される内部ア ドレス A Dに応じて、 メモリセルアレイ 9からデ 一夕が連続して読み出されるバース ト読み出し動作が行われる。
バース トカウン夕 8には、 ア ドレスラヅチ端子 （/AVD) が接続さ れるアドレスラッチ制御回路 6から出力されるア ドレスラッチ信号 A V Dが入力されると共に、 ア ド レス端子 （Ad d) から入力される初期ァ ドレス A d dがア ド レスバッファ 7を介して供給される。 ア ドレスラ ヅ チ制御回路 6は、 チップィネーブル信号 C E Bにより活性化され、 クロ ック信号 C L Kに同期してア ドレスラッチ信号 A VDを出力する。 ァ ド レスバッファ 7は、 ア ド レスラ ヅチ信号 A V Dによ り活性化されバース トカウンタ 8に供給すべき初期ァ ドレス A d dを入力する。 アドレスラ ツチ信号 A VDは、 後述するレディ制御回路 2にも供給されている。 外部クロック信号 e x t CLKは、 外部クロック端子（e x t C LK) を介してクロックノ ッ フ ァ 4に入力される。クロックノ ソ フ ァ 4からは、 クロヅク信号 C L K、 C L Κ Βが、 クロヅク制御回路 5、 同期化回路 1、 およびア ド レスラ ヅチ制御回路 6に供給される。 クロック制御回路 5は、 クロックバヅファ 4から出力されるクロック 信号 C L K、 C L KBを、 バース ト読み出し動作時に出力イネ一プル信 号/ O Eにより制御されるサスペン ド状態に応じて、 内部クロック信号 I C L K、 I C L KBの供給を制御する回路である。 サスペン ド状態に エン ト リ一すると、 後述する内部クロヅク制御信号 0 E B— C L K Sに より内部クロック信号 I C L K、 I C L Κ Βの供給が停止する。 内部ク ロ ヅク信号 I C L K、 I C L KBは、 バース トカウン夕 8に供給されて バース ト読み出し時のア ドレス切り替えのタイ ミング信号として使用さ れているので、 内部クロック信号 I C L K、 I C L K Bの停止により連 続データ読み出し動作は禁止される。 内部クロヅク信号 I C L K、 I C L Κ Βは、 後述するレディ制御回路 2にも供給されている。
本発明では、 出力バッファ回路 3からのデータ出力の許否を制御する 出力イネ一ブル信号/ 0 Εを、 サスペン ド命令として共用する。 出カイ ネーブル端子 （/Ο Ε ) は、 同期化回路 1に接続されている。 同期化回 路 1には、 チップイネ一ブル信号 C Ε Βによ り活性化され、 外部クロッ ク信号 e X t C L Kに非同期に入力される出力イネ一ブル信号/ 0 Eが 入力される。 同期化回路 1からは、 サスペン ド状態において内部クロッ ク信号 I C L K、 I C L K Bを停止制御する内部ク口ック制御信号 0 E B— C L K Sが出力されると共に、 クロック信号 C L Kにより出力イネ —プル信号/ 0 Eが同期化されて、 同期化出カイネーブル信号 0 E B— S YN Cが出力される。同期化出カイネーブル信号 0 E B— S YN Cは、 レディ制御回路 2、 出力バッファ回路 3に供給される。
出力バッファ回路 3は、 メモリセルアレイ 9から内部ア ドレス A Dに 応じて読み出されるデータを出力する。 同期化出カイネーブル信号 0 E B— S Y N Cにより制御され、 出カイネーブル信号/ 0 Eによ りサスぺ ン ドエン ト リーのサスペン ド命令を受けると、 その後のクロック信号 C L Kにより同期化されたタイ ミ ングで、 デ一夕出力は出力禁止状態とさ れる。 データ出力禁止状態においては、 デ一夕端子 （D A T A) はハイ イ ンピーダンス状態となり、 システムバスへのデータ出力を禁止してバ スを開放する。 これにより、 システムバスは他のデバイスに接続するこ とが可能となる。
レディ制御回路 2は、 出力バッファ回路 3と同様に同期化出力イネ一 ブル信号 0 E B— SYN Cにより制御される。 出カイネーブル信号 /0 Eによりサスペン ドエン ト リーのサスペン ド命令を受け、 その後のクロ ヅク信号 C L Kにより同期化されたタイ ミングでデータ端子（D A T A) がハイィ ンピーダンス状態となることに合わせて、 レディ信号 R D Yが 出力される。 レディ信号 RDYは、 システム制御装置 （不図示） に対し て半導体記憶装置がサスペン ド状態に移行したことを通知する通知信号 である。 レディ信号 R D Yを受けることにより、 システム制御装置は、 データ端子 （DATA) がシステムバスから切り離されたことを確認す ることができる。
尚、 レディ制御回路 2には、 バース トカウンタ 8からア ドレスバウン ダリ信号 ABが入力される。 ア ドレスバウンダリ信号 ABとは、 バース トカウン夕 8によるアドレスカウン トに応じて、 メモリセルアレイ 9内 の回路構成によ りヮ一ド線の変更等の活性領域が切り替えられる場合に 出力される信号である。 活性領域の切り替えには追加のアクセス時間が 必要とされるため、 レディ信号 RDYの出力制御をするタイ ミ ングを調 整する必要があるからである。
第 2図には、 同期化回路 1の第 1具体例を示す。 チップイネ一ブル信 号 CEBと出カイネーブル信号 /0 Eが入力されるノアゲート 1 1はィ ンバ一夕ゲート 1 2に接続され、 イ ンバー夕ゲート 1 2の出力端子から 内部出力イネ一プル信号 0 E Bが出力される。 イ ンバ一タゲート 1 2の 出力端子は、 フ リ ップフロ ップ回路 1 3のデ一夕入力端子 （D ) とノア ゲート 1 4の一方の入力端子に接続される。 フ リ ヅプフ口ヅプ回路 1 3 は、 クロック信号 C L Kによ り同期制御され、 出力端子 （Q) は、 同期 化出カイネーブル信号〇 E B— SYN Cが出力されると共に、 ノアゲ一 ト 14の他方の入力端子に接続される。 ノアゲート 1 4はィ ンバー夕ゲ —ト 1 5を介して内部クロヅク制御信号 0 E B C LK Sが出力される チヅプィネ―ブル信号 C E Bがローレベルに活性化されることにより、 ノアゲート 1 1は論理反転機能を有することとなり、 出力イネ一ブル信 号/ 0 Eの同相信号として内部出カイネーブル信号 0 E Bが得られる。 内部出カイネーブル信号 0 E Bは、 フリ ップフロップ回路 1 3に取り込 まれ、 次サイクルのクロック信号 CLKに同期して同相信号の同期化出 力イネ一ブル信号 0 E B— S YN Cが出力される。 従って、 同期化出力 ィネーブル信号 0 E B— SYNCは、 出カイネーブル信号 /0 Eと同相 の信号であってクロック信号 C L Kに同期した信号として得られる。 更 に、 ノアゲ一ト 14およびイ ンバー夕ゲート 1 5により、 内部出力イネ 一ブル信号〇 E Bと同期化出カイネーブル信号〇 EB— SYNCとの論 理和信号として内部クロック制御信号 0 E B— C LK Sが出力される。
ここで、 サスペン ド状態を示す出カイネーブル信号 /0 Eはハイ レべ ルである。 クロヅク信号 C L Kに非同期にハイ レベルに遷移することに より内部出カイネーブル信号 0 E Bもハイ レベルに遷移する。 同期化出 カイネーブル信号 0 E B— S YN Cのハイ レベル遷移は次サイクル以降 のクロック信号 C LKに同期して出力される。 従って、 サスペン ドェン ト リー時には、 同期化出カイネーブル信号 0 E B— S Y N Cのハイ レべ ル遷移に先立つ内部出カイネーブル信号 0 E Bのハイ レベル遷移により、 内部ク口ヅク制御信号 0 E B— C L K Sがハイ レベルに遷移する。 これ に対して、 サスペン ドエグジッ ト時には、 内部出力イネ一ブル信号 0 E Bのローレベル遷移に遅れて次サイクル以降のクロック信号 C L Kに同 期して、 同期化出カイネーブル信号 0 E B— S YN Cが口一レベル遷移 する。 従って、 同期化出カイネーブル信号 0 E B— S YN Cのローレべ ル遷移によ り、 内部ク口ック制御信号 0 E B— C L K Sが口一レベルに 遷移する。
第 3図には、 フ リ ヅプフ口 ップ回路 1 3の具体例を示す。 ィ ンバ一夕 ゲート I 1 1によ り、 クロック信号 C L Kに対する反転信号 C L K Bが 生成される。 データ入力端子 (D) は、 相補のクロヅ ク信号 C LK、 C L K Bによ り同期制御され、 ローレベルのクロック信号 C L Kによ り導 通制御される トランスファゲート T l 1を介してラッチ回路 L I 1に接 続される。 ラッチ回路 L 1 1の出力は、 相補のクロック信号 C LK、 C L KBにより同期制御され、 ハイ レベルのクロヅク信号 C L Kにより導 通制御される トランスファゲート T 1 2を介してラッチ回路 L 1 2に接 続される。 ラッチ回路 L 1 2の出力は出力端子 （Q) に接続される。
クロックサイクルの後半であるクロック信号 C L Kのローレベル状態 においてデータ入力端子 （D) からの信号が入力されラツチ回路 L 1 1 にラッチされる。 クロヅク信号 C L Kがハイ レベルに遷移し次のク口ヅ クサイクルが開始されることにより、 ラッチ回路 L 1 1にラッチされて いる信号がラッチ回路 L 1 2に伝播し、 出力端子（Q)から出力される。 これにより、 クロヅク信号 C L Kのクロックサイクルの開始タイ ミ ング に同期して信号が出力されることとなり、 デ一夕入力端子 （D) に入力 される信号の同期化をすることができる。
第 4図には、 クロヅ ク制御回路 5の具体例を示す。 2つのラッチ回路 L 5 K L 5 2を備えている。 各ラヅチ回路 L 5 1、 L 52への信号の 取り込みは、 電源電圧 V C Cから接地電圧に向かって直列に接続されて いる PMO S 卜ランジス夕 P 5 1、 P 5 2および NMO S トランジスタ N 5 1と、 P 5 3、 P 54および N 52とにより行われる。
PMO S トランジスタ P 5 1のゲート端子にはクロック信号 C L Kが 入力され、 PMO S トランジスタ P 5 2と NMO S トランジスタ N 5 1 とのゲート端子には内部クロック制御信号 0 E B_C L K Sが接続され ている。 また、 PMO S トランジスタ P 5 3のゲート端子にはラッチ回 路 L 5 1の出力端子 （NN 1 ) が接続され、 PMO S トランジスタ P 5 4と NMO S トランジスタ N 5 2とのゲ一ト端子には反転されたク口ヅ ク信号 C L K Bが入力される。
バース ト読み出し状態では、 内部ク口ヅ ク制御信号 0 E B— C L K S が口一レベルであり、 ク ロ ッ クサイ クル後半のク口ヅク信号 C L Kが口 一レベルとなるタイ ミ ングでラヅチ回路 L 5 1にハイ レベルが取り込ま れ、 出力端子 （NN 1 ) からローレベルが出力される。 ラ ヅチ回路 L 5 1はこの状態をラツチする。 PMO S トランジスタ P 53は導通状態と なり、 PMO S トランジスタ P' 54と NMO S トランジスタ N 5 2とに より、 反転クロック信号 C L K Bが反転されてラツチ回路 L 5 2にクロ ック信号の同相信号が取り込まれる。 ラッチ回路 L 5 2では信号レベル が再反転されて出力される。 この信号が反転された内部クロック信号 I C LKBとして出力されると共に、 イ ンバ一夕ゲート I 5 1を介して内 部クロック信号 I CLKとして出力される。
サスペン ド状態では内部クロヅク制御信号〇 E B— C L K Sがハイ レ ベルとなる。 PMO S トランジスタ P 52が非導通状態に、 NMO S ト ランジス夕 N 5 1が導通状態になり、 ラッチ回路 L 5 1には口一レベル が取り込まれ、 出力端子 （NN 1 ) からはハイ レベルが出力される。 こ の信号を受け PMO S トランジスタ P 5 3は非導通状態となる。 ラッチ 回路 52には、 ハイ レベルの反転クロヅク信号 C L KBに応じてロー レベルが取り込まれラッチされる。 内部クロック信号 I CLKはローレ ベルに固定される。
これにより、 出カイネーブル信号 /0 Eがハイ レベル遷移することに より内部ク口ック制御信号 0 E B— C L K Sがハイ レベル遷移した後の 次のクロックサイクルから、 同期化出カイネ一プル信号〇 E B— S Y N Cが口一レベル遷移することにより内部クロヅク制御信号 0 E B— C L K Sが口一レベル遷移するクロックサイクルまでの間、 内部クロック信 号 I CLK、 I C LKBが停止する。
尚、 反転クロック信号 C L K Bから内部クロヅク信号 I C L K、 I C L Κ Βに至るクロック信号の伝播系路上にフ リ ップフ口ップ回路を挿入 することにより、 サスペン ドエン ト リーから内部クロック信号の停止ま で、 およびサスペン ドエグジッ トから内部クロ ック信号の動作再開まで のレイテンシを調整することができることは言うまでもない。
第 5図には、 レディ制御回路 2の具体例を示す。 バッファ回路 24を 介して出力されるレディ信号 R D Υは、 論理和回路 2 3によ り下記の 3 つの場合で出力される。 第 1は、 出カイネーブル信号/ 0 Eによりサスペン ド状態が遷移する 場合である。 サスペンドエン ト リ一 /ェグジヅ トによ り出カイネーブル 信号/ 0 Eがハイ /口一レベルに遷移すると、 クロヅク信号 C L Kに同 期して同期化出カイネーブル信号 0 E B— S Y N Cもハイ/ローレベル に遷移する。 これが論理和回路 2 3およびバッファ回路 2 4を介して口 一/ハイ レベルのレディ信号 R D Yとして出力される。 レディ信号 R D Yの出力制御は、 同期化出力イネ一ブル信号 0 E B— S Y N Cに同期し て行われる。 同期化出カイネーブル信号 0 E B— S Y N Cは、 第 2図ま たは後述する第 7図に例示される同期化回路により、 出カイネーブル信 号/ 0 Eの遷移から確定したクロック信号 C L Kの動作サイクル後に出 力されるので、 出カイネーブル信号/ 0 Eの遷移から確定したタイ ミン グでレディ信号 R D Yが出力されることとなる。
第 2は、 バース ト動作の開始時、 初期ア ドレス A d dの取り込みから 初期データが出力されるまでの待ち時間をレイテンシ制御することによ り、 この期間の出力データは無効であることを通知する場合である。 内 部クロック信号 I C L Kとア ドレスラ ヅチ信号 A V Dとが入力されるィ 二シャルレイテンシカウンタ 2 1が、 ァ ドレスラッチ信号 A V Dからの 所定クロックサイクルをカウン トすることにより制御が行われる。
第 3は、 バース ト動作によりア ドレスが順次切り替わる際、 ア ドレス の切り替えに応じて、 選択活性化されていないヮ一ド線等の非活性領域 にアクセスが移動する場合に、 活性領域を切り替えて新たな領域からデ —夕が出力されるまでの待ち時間をレイテンシ制御することにより、 こ の期間の出力デ一夕は無効であることを通知する場合である。 内部クロ ヅク信号 I C L Kとア ド レスバウンダリ信号 A Bとが入力されるァ ド レ スバウンダリカウンタ 2 2が、 ア ドレスバゥンダリ信号 A Bに応じて所 定クロックサイ クルをカウン トすることにより制御が行われる。
第 6図には、 実施形態において、 サスペン ドエン ト リ一/エグジッ ト 時のデ一夕およびレディ信号 R D Yの出力制御について、 レイテンシが 設定されない場合 （レイテンシ 0 ) の動作波形を示す。 出カイネーブル 信号/ 0 Eがハイ レベル遷移すると、 次のクロヅクサイクルにおいてサ スベン ドエン ト リ一される。 クロックサイクルの開始に先立つ内部ク口 ヅク制御信号 0 E B— C L K Sのハイ レベル遷移により内部クロック信 号 I C L Kは停止する。 また、 サスペン ドエン ト リ一のクロックサイク ルにおいて同期化出カイネーブル信号 0 E B— S Y N Cがハイ レベル遷 移することにより、 デ一夕 D nの出力が禁止されてデ一夕端子 （D A T A ) がハイイ ンピーダンス状態になると共に、 レディ信号 R D Yが口一 レベル遷移して半導体記憶装置がサスベン ド状態に入ったことを通知す る。
出力イネ一ブル信号 /〇 Eが口一レベル遷移すると、 次のクロヅクサ ィクルにおいてサスペン ドエグジッ ト （レジューム） される。 同期化出 カイネーブル信号〇 E B _ S Y N Cが口一レベル遷移することによりデ —夕 D nの出力が再開されると共に、 レディ信号 R D Yがハイ レベル遷 移して半導体記憶装置がサスペン ド状態から脱したことを通知する。 内 部クロック信号 I C L Kは、 サスペン ドエグジッ トのクロヅクサイクル により ローレベル遷移する内部クロヅク制御信号 0 E B— C L K Sに応 じて、 更に次のクロックサイクルから動作を再開する。 サスペン ドェグ ジッ トのクロックサイクルでは、 バース トカウン夕 8による内部ア ドレ ス A Dの遷移は行われておらず、 サスペン ドエン ト リ一時のデータ D n が出力される。
第 7図には、 同期化回路 1の第 2具体例を示す。 第 1具体例 （第 2図） がサスペン ドエン ト リ一/ェグジッ トの次のクロックサイクルでデータ の出力禁止/再開およびレディ信号 R D Yの口一/ハイ レベル出力が行 われる （レイテンシ 0 ) ことに代えて、 サスペン ドエン ト リ一/ェグジ ッ トからデータの出力禁止/再開およびレディ信号 R D Yの口一/ハイ レベル出力までのレイテンシを調整することができる。 第 1具体例 （第 2図） のフ リ ヅプフロ ヅプ回路 1 3に代えて、 フ リ ップフロ ップ回路 1 3 a乃至 1 3 dとマルチプレクサ 1 6、 1 7を備える構成である。
クロ ック信号 C L Kによ り制御されるフ リ ップフロ ップ回路 1 3 a乃 至 1 3 dは、 フ リ ップフロ ップ回路 1 3 aのデータ入力端子 （D ) に内 部出力イネ一ブル信号 0 E Bが入力されると共に、 出力端子 （Q) がフ リ ヅプフ Dップ回路 1 3 bのデータ入力端子 （D ) に接続され、 以下順 次、 出力端子 （Q) とデータ入力端子 （D) とを直列に接続する。 各フ リ ップフロヅプ回路 1 3 a乃至 1 3 dの出力端子 （ Q) からの出力信号 1乃至 4は、 マルチプレクサ 1 6に入力され、 内部出カイネーブル 信号 0 EBおよび出力信号 Q 1乃至 Q 3は、 マルチプレクサ 1 7に入力 される。
マルチプレクサ 1 6、 1 7は、 レイテンシ調整信号 （不図示） によ り 入力信号のうちの 1つを選択して出力する。各々のマルチプレクサ 1 6、 1 7によ り選択される信号の組み合わせは、 レイテンシ 0乃至 3に応じ て （Q l、 OEB)、 （Q 2、 Q 1 )ヽ （Q 3、 Q 2)、 （Q 4、 Q 3 ) とな る。 フ リ ップフロップ回路 1 3 aから 1 3 dに向けてクロックサイクル ごとに順次、 内部出カイネーブル信号〇 E Bが伝播されるので、 フ リ ヅ プフロ ヅプ回路 1 3 a乃至 1 3 dの入出力信号を選択することにより適 宜にレイテンシを設定することができる。 第 7図では、 4つのフリ ップ フロ ヅプ回路 1 3 a乃至 1 3 dを備えレィテンシ 0乃至 3を調整できる 構成を例示したが、 フ リ ップフロ ップ回路を更に直列接続すれば、 レイ テンシ 4以上の設定とすることも可能である。
第 8図には、 第 2具体例の同期化回路 （第 7図） により レイテンシを 2に調整された場合の動作波形を示す。 出カイネーブル信号/ 0 Eのレ ベル遷移から 3クロックサイクル目に同期化出カイネーブル信号 0 E B — S Y N Cがレべル遷移する。 サスペン ドエン ト リー/ェグジヅ トによ るデータおよびレディ信号 R D Yの出力遷移は、 同期化出カイネーブル 信号 0 E B— S Y N Cにより行われるので、 出カイネーブル信号/ OE のレベル遷移から 3クロックサイクル目で、 デ一夕の出力禁止/再開お よびレディ信号 R D Yの口一/ハイ レベル出力遷移が行われる。 レイテ ンシは 2に調整される。
以上詳細に説明したとおり、 本実施形態に係る半導体記憶装置、 およ び半導体記憶装置の制御方法では、 出力制御信号である出カイネーブル 信号/ 0 Eが外部制御信号である外部クロック信号 e X t C L Kに非同 期に入力されて、 サスペン ド状態の開始、 または終了 （サスペン ドェン ト リ一、 またはサスペン ドエグジッ ト） が指令される場合にも、 データ の出力状態から出力禁止状態への移行、 または出力禁止状態から出力状 態への移行が外部クロック信号 e X t C L Kに同期して行われる。 出力 ィネーブル信号/ 0 Eによるサスペン ド命令から一意に確定する外部ク 口ヅク信号 e X t C L Kの入力タイ ミ ングにおいてデータの出力状態が 切り替わり、 迅速かつ安定した動作を実現することができる。 デ一夕の 出力状態の切り替わりが、 外部クロック信号 e X t C L Kに同期制御さ れるので、 外部クロック信号 e X t C L Kの動作サイクルが高速化され た場合にも安定した動作を実現することができる。
また、 サスペン ド状態の遷移に応じてデ一夕の出力状態が切り替わつ たことを、 外部ク口ック信号 e X t C L Κに同期した通知信号であるレ ディ信号: R D Yによりシステム制御装置等の外部装置に対して通知する ことができる。 レディ信号 R D Yによる通知タイ ミングとデータの出力 状態の切り替わりタイ ミングとは、 同じ外部クロック信号 e X t C L K に同期したタイ ミ ングで行われるので、 出カイネーブル信号 /〇 Eによ るサスペン ド命令から一意に確定する外部クロヅク信号 e X t C L Kの 入力タイ ミ ングにおいてデータの出力状態の切り替えに加えて、 レディ 信号 R D Yの出力を迅速かつ安定して行うことができる。 外部クロヅク 信号 e X t C L Kに同期制御されるので、 外部クロヅク信号 e X t C L Kの動作サイクルが高速化された場合にも安定した動作を実現すること ができる。
サスペン ド状態の遷移タイ ミ ングを、 出力イネ一ブル信号/ 0 Εによ るサスペン ド命令から一意に確定する外部ク口ック信号 e X t C L Kの 入力タイ ミ ングにおいて通知することができる。 レディ信号 R D Yが外 部クロック信号 e X t C L Kに同期した一定のタイ ミ ングで出力される ため、 本発明の半導体記憶装置を含んだ複数のデバイス間でシステムバ スを共有するシステム構成において、 データ転送のためにシステムバス に接続されるデバイスの切り替えタイ ミ ングを、 的確に通知することが できる。 データの出力禁止状態への遷移タイ ミ ングが不明であることに 起因して出力状態の遷移前に他のデバィスがシステムバスに接続されて しまいバス上でデータのバスフアイ トが発生してしまうことはなく、 安 定して迅速にデバイスを切り替えることができる。
また、 サスペン ド命令による、 データの出力状態の遷移またはレディ 信号 R D Yの出力を、 外部クロヅク信号 e X t C L Kの動作サイ クル単 位で出力レイテンシを付加した上で出力することができる。 外部システ ム仕様に対して柔軟に調整することができる。
尚、 本発明は前記実施形態に限定されるものではなく、 本発明の趣旨 を逸脱しない範囲内で種々の改良、 変形が可能であることは言うまでも ない。 .
例えば、 本実施形態においては、 外部制御信号として外部クロック信 号 e X t C L Kを例にと り、 同期型半導体記憶装置のバース ト読み出し 動作を例示して説明したが、 本発明はこれに限定されるものではなく、 外部ク口ック信号 e X t C L Kに代えて/ C A S信号等を使用して動作 させてやれば、 非同期型の半導体記憶装置に対しても同様に適用するこ とができる。 産業上の利用可能性
本発明によれば、 バース ト読み出し動作等のデータの連続読み出し時 に、 データの出力制御と共にサスペン ドおよびレジュームの機能を行う 出力制御信号が、 外部制御信号に非同期に入力される場合にも、 データ の出力禁止または出力再開といった出力制御を、 外部制御信号に同期動 作させると共に、 サスペン ド状態であるか否かを通知する通知信号を備 え、 この通知信号についても、 データの出力制御と同様に同期動作させ ることができる半導体記憶装置、 および半導体記憶装置の制御方法を提 供することが可能となる。

Claims

請 求 の 範 囲
1 . 外部制御信号に同期して連続したデータ出力動作を行う半導体記 憶装置において、
データの出力制御命令であると共に、 連続データ出力時におけるサス ベン ド命令を兼ねる出力制御信号が入力される出力制御端子と、
前記出力制御端子に接続され、 前記出力制御信号を前記外部制御信号 に同期して取得し同期化出力制御信号として出力する同期化回路と、 前記同期化出力制御信号によりデータ出力の許否を同期制御する出力 バッファ回路とを備えることを特徴とする半導体記憶装置。
2 . 前記サスペン ド命令による出力データの有効 · 無効を通知する通 知信号が出力される通知端子と、
前記通知端子に接続され、 前記同期化出力制御信号により前記通知信 号を同期制御する通知回路とを備えることを特徴とする請求項 1 に記載 の半導体記憶装置。
3 . 前記同期化回路は、 前記出力制御信号を前記外部制御信号に同期 して取得するために 1のフ リ ップフロ ップ回路を備えることを特徴とす る請求項 1に記載の半導体記憶装置。
4 . 前記同期化回路は、 前記同期化出力制御信号の出力レイテンシを 調整するために、 更に 1以上のフ リ ヅプフロ ヅプ回路を備えることを特 徴とする請求項 3に記載の半導体記憶装置。
5 . 外部制御信号に同期して連続したデータ出力動作を行う半導体記 憶装置の制御方法において、
データの出力制御命令であると共に、 連続デ一夕出力時におけるサス ベン ド命令を兼ねる出力制御信号を、 前記外部制御信号に同期して取得 する信号同期化ステツプと、
取得された前記出力制御信号に基づき、 データ出力の許否を同期制御 するデータ出力同期制御ステツプとを有することを特徴とする半導体記 憶装置の制御方法。
6 . 前記外部制御信号に同期して取得された前記出力制御信号に基づ き、 前記サスペン ド命令による出力データの有効 · 無効を通知する通知 ステツプを有することを特徴とする請求項 5に記載の半導体記憶装置の 制御方法。
,
7 . 前記信号同期化ステップにより取得された前記出力制御信号に対 して、 前記外部制御信号の動作サイクル単位で遅延する遅延出力制御信 号を得る遅延ステップを有し、
前記遅延出力制御信号により、 前記データ出力同期制御ステップ、 ま たは前記通知ステツプが行われることを特徴とする請求項 5または 6に 記載の半導体記憶装置の制御方法。
PCT/JP2003/014768 2002-12-26 2003-11-19 半導体記憶装置、および半導体記憶装置の制御方法 WO2004061860A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/029,454 US6965530B2 (en) 2002-12-26 2005-01-06 Semiconductor memory device and semiconductor memory device control method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002377039A JP4005909B2 (ja) 2002-12-26 2002-12-26 半導体記憶装置、および半導体記憶装置の制御方法
JP2002-377039 2002-12-26

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/029,454 Continuation US6965530B2 (en) 2002-12-26 2005-01-06 Semiconductor memory device and semiconductor memory device control method

Publications (1)

Publication Number Publication Date
WO2004061860A1 true WO2004061860A1 (ja) 2004-07-22

Family

ID=32708284

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/014768 WO2004061860A1 (ja) 2002-12-26 2003-11-19 半導体記憶装置、および半導体記憶装置の制御方法

Country Status (4)

Country Link
US (1) US6965530B2 (ja)
JP (1) JP4005909B2 (ja)
CN (1) CN100442394C (ja)
WO (1) WO2004061860A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006080065A1 (ja) 2005-01-27 2008-06-19 スパンション エルエルシー 記憶装置、およびその制御方法
JP5000872B2 (ja) * 2005-09-15 2012-08-15 凸版印刷株式会社 半導体メモリ
JP4943682B2 (ja) * 2005-09-15 2012-05-30 凸版印刷株式会社 半導体メモリ
JP4828203B2 (ja) * 2005-10-20 2011-11-30 エルピーダメモリ株式会社 同期型半導体記憶装置
KR100721021B1 (ko) * 2006-02-15 2007-05-23 삼성전자주식회사 반도체 메모리 장치의 버스트 리드 회로 및 버스트 데이터출력 방법
KR100936149B1 (ko) * 2006-12-29 2010-01-12 삼성전자주식회사 복수의 비휘발성 메모리를 갖는 메모리 시스템 그것의 메모리 억세스 방법
JP4325685B2 (ja) 2007-02-21 2009-09-02 セイコーエプソン株式会社 メモリを制御するメモリコントローラ、メモリモジュール、メモリの制御方法、および、コンピュータ。
JP4957283B2 (ja) * 2007-02-21 2012-06-20 セイコーエプソン株式会社 メモリを制御するメモリコントローラ、メモリの制御方法。
CN101903953B (zh) * 2007-12-21 2013-12-18 莫塞德技术公司 具有功率节省特性的非易失性半导体存储器设备
KR100942973B1 (ko) * 2008-06-30 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 리셋 제어 회로
US8675420B2 (en) * 2011-05-26 2014-03-18 Micron Technology, Inc. Devices and systems including enabling circuits
US10236042B2 (en) 2016-10-28 2019-03-19 Integrated Silicon Solution, Inc. Clocked commands timing adjustments method in synchronous semiconductor integrated circuits
US10068626B2 (en) 2016-10-28 2018-09-04 Integrated Silicon Solution, Inc. Clocked commands timing adjustments in synchronous semiconductor integrated circuits

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001028192A (ja) * 1999-06-22 2001-01-30 Samsung Electronics Co Ltd フラッシュメモリ装置
JP2001176277A (ja) * 1999-12-20 2001-06-29 Fujitsu Ltd バーストモード・フラッシュメモリ
WO2001075898A2 (en) * 2000-03-30 2001-10-11 Micron Technology, Inc. Interface command architecture for synchronous flash memory

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2938706B2 (ja) * 1992-04-27 1999-08-25 三菱電機株式会社 同期型半導体記憶装置
KR0167683B1 (ko) * 1995-09-11 1999-02-01 김광호 동기메모리의 고주파 동작용 데이타 출력버퍼 제어방법
KR0164807B1 (ko) * 1995-12-22 1999-02-01 김광호 반도체 메모리 장치의 데이타 출력버퍼 제어회로
EP0831492B1 (en) * 1996-09-19 2003-03-19 STMicroelectronics S.r.l. Control circuit of an output buffer, particularly for a non-volatile memory device
US5923611A (en) * 1996-12-20 1999-07-13 Micron Technology, Inc. Memory having a plurality of external clock signal inputs
JP4057125B2 (ja) * 1998-01-23 2008-03-05 株式会社ルネサステクノロジ 半導体記憶装置
MY122426A (en) * 1998-10-29 2006-04-29 Matsushita Electric Ind Co Ltd Memory controller for controlling an integrated memory undergoing logical state transitions
KR100378191B1 (ko) * 2001-01-16 2003-03-29 삼성전자주식회사 고주파 동작을 위한 레이턴시 제어회로 및 제어방법과이를구비하는 동기식 반도체 메모리장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001028192A (ja) * 1999-06-22 2001-01-30 Samsung Electronics Co Ltd フラッシュメモリ装置
JP2001176277A (ja) * 1999-12-20 2001-06-29 Fujitsu Ltd バーストモード・フラッシュメモリ
WO2001075898A2 (en) * 2000-03-30 2001-10-11 Micron Technology, Inc. Interface command architecture for synchronous flash memory

Also Published As

Publication number Publication date
CN1692451A (zh) 2005-11-02
CN100442394C (zh) 2008-12-10
JP2004206832A (ja) 2004-07-22
US6965530B2 (en) 2005-11-15
JP4005909B2 (ja) 2007-11-14
US20050117446A1 (en) 2005-06-02

Similar Documents

Publication Publication Date Title
US6965530B2 (en) Semiconductor memory device and semiconductor memory device control method
KR100680330B1 (ko) 메모리 장치에서 제어 신호 타이밍을 조정하는 방법 및 장치
KR100866601B1 (ko) 반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법
EP1122734B1 (en) Burst interleaved memory with burst mode access in synchronous read phases wherein the two sub-arrays are independently readable with random access during asynchronous read phases
KR100694440B1 (ko) 반도체기억장치
JP4308461B2 (ja) 半導体記憶装置
JP2007080484A (ja) Ｎａｎｄフラッシュメモリ装置
JP2011125057A (ja) クロックジェネレータ
JPH11213666A (ja) 出力回路および同期型半導体記憶装置
KR20000073449A (ko) 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법
KR100821584B1 (ko) 라이트 트래이닝 기능을 갖는 반도체 메모리 장치
KR100311044B1 (ko) 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법
KR100857450B1 (ko) 반도체 메모리 장치의 출력 인에이블 신호 생성 회로 및방법
TW201112635A (en) Providing additional inputs to a latch circuit
KR100896182B1 (ko) 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그제어 방법
TW586119B (en) Semiconductor memory device
JP2006318457A (ja) メモリ装置、その使用、および、データワードの同期方法
JP2000100170A (ja) 高速クロックに対応可能な入力バッファを持つ集積回路装置
JP3648070B2 (ja) 集積回路メモリ装置の動作制御回路及び動作制御方法
JP2004095150A (ja) 半導体メモリ装置及びこの装置のデータリード方法。
KR100499416B1 (ko) Ｄｄｒ ｓｄｒａｍ 의 데이타 입력 장치
KR100224718B1 (ko) 동기식 메모리장치의 내부 클락 발생기
JP3686265B2 (ja) 内部クロック発生回路
JP2001189078A (ja) 半導体記憶装置
KR100486199B1 (ko) 반도체메모리장치의하이임피던스제어신호발생회로

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN US

WWE Wipo information: entry into national phase

Ref document number: 11029454

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 20038A06151

Country of ref document: CN