KR20080050715A - 반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법 - Google Patents

반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법 Download PDF

Info

Publication number
KR20080050715A
KR20080050715A KR1020060121299A KR20060121299A KR20080050715A KR 20080050715 A KR20080050715 A KR 20080050715A KR 1020060121299 A KR1020060121299 A KR 1020060121299A KR 20060121299 A KR20060121299 A KR 20060121299A KR 20080050715 A KR20080050715 A KR 20080050715A
Authority
KR
South Korea
Prior art keywords
signal
odt
down mode
power down
output
Prior art date
Application number
KR1020060121299A
Other languages
English (en)
Other versions
KR100866601B1 (ko
Inventor
오름
정대희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060121299A priority Critical patent/KR100866601B1/ko
Priority to US11/873,461 priority patent/US7786752B2/en
Publication of KR20080050715A publication Critical patent/KR20080050715A/ko
Application granted granted Critical
Publication of KR100866601B1 publication Critical patent/KR100866601B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

종단 저항을 제어할 수 있는 반도체 장치 및 방법이 개시된다. 상기 반도체 장치는 파워 다운 모드 이탈 시부터 클럭 신호에 동기된 ODT 신호가 출력될 때까지의 시간 동안 상기 클럭 신호에 비동기된 ODT신호에 기초하여 종단 저항 제어 신호를 출력하는 제어부 및 상기 종단 저항 제어 신호에 기초하여 종단 저항을 생성하기 위한 종단 저항 발생부를 구비한다.
Figure P1020060121299
반도체 장치(Semiconductor Device), ODT(On-Die Terminator)

Description

반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법{Apparatus and Method for controlling on-die terminator in semiconductor device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1는 DDR-Ⅲ DRAM의 ODT 동작을 나타내는 타이밍도이다.
도 2는 본 발명의 실시 예들에 따른 반도체 장치의 ODT 동작을 수행하기 위한 온 다이 터미네이션 회로의 블록도이다.
도 3은 도 2에 도시된 ODT 제어부의 블록도이다.
도 4는 도 3에 도시된 ODT 제어부의 세부 회로도이다.
도 5는 도 4에 도시된 제2 검출 블록의 회로도이다.
도 6은 도 4에 도시된 래치의 회로도이다.
도 7은 본 발명의 실시 예들에 따른 종단 저항 제어 신호에 대한 타이밍 도이다.
도 8은 본 발명의 실시 예들에 따른 반도체 시스템을 나타내는 블록도이다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 종단 저항을 제어할 수 있는 장치 및 방법에 관한 것이다.
임피던스 정합을 위하여 반도체 장치의 내부에 구현되는 종단 저항, 즉 온 다이 터미네이터(On-die terminator, ODT)가 사용된다.
ODT 기술은 SSTL(stub Series Termination Logics) Ⅱ를 기반으로 하는 시스템과 기억 소자 사이의 인터페이스시에 신호 반사(signal reflection) 등을 최소화함으로써 신호의 보전성(signal intergrity)을 향상시키기 위하여 도입되었다.
종래에는 마더보드(motherboard)가 제공하던 터미네이션 전압(VTT, Termination Voltage) 및 터미네이션 저항(Termination Resistor)을 DDR(Double Data Rate)-Ⅱ SDRAM(Synchronous Dynamic Random Access Memory)에서는 ODT 기술을 이용함으로써 메모리 컨트롤러(Memory Controller)의 제어에 의하여 DRAM 내에서 능동 종단 저항(Active Termination Resistor)이 제공될 수 있도록 하였다.
반도체 장치의 전력 소모나 충실도를 고려할 때, 상기 능동 종단 저항의 온/오프(ON/OFF)는 상기 반도체 장치의 동작 모드, 예컨대, 액티브 모드(non-power down mode: 이하 액티브 모드라 함) 또는 파워 다운 모드 등에 따라 제어될 필요가 있다.
상기 액티브 모드 시에는 외부 장치(예컨대, 컨트롤러 또는 칩셋)로부터 입력되는 ODT 신호는 반도체 장치(예컨대, SDRAM) 내부의 DLL(Delay Locked Loop)에 의하여 외부 장치로부터 입력된 클럭 신호(CLK)에 동기된 클럭 신호에 응답하여 상기 반도체 장치(예컨대, SDRAM)의 ODT 회로로 인가된다.
이 때 상기 ODT신호가 상기 ODT회로에 인가된 시점부터 소정의 지연 시간이 지난 후 종단 저항을 제어하기 위한 종단 저항 제어 신호(RTT)가 발생된다. 상기 소정의 지연 시간을 ODT 지연시간(DOT latency)이라 한다.
예컨대, DDR-Ⅲ DRAM에서는 상기 ODT 지연시간은 라이트 지연 시간(Write latency)에서 소정의 클럭 사이클(예컨대, 2 클럭 사이클)을 뺀 시간이 될 수 있다. 상기 ODT지연 시간은 반도체 장치의 동작 주파수에 따라 설정될 수 있다.
상기 ODT 신호가 상기 ODT회로에 인가된 시점부터 상기 종단 저항 제어 신호(RTT)에 응답하여 상기 종단 저항을 턴 온(turn on)시키는 데 지연되는 시간을 ODT 턴 온 지연시간(tAOND)이라 하고, 상기 종단 저항을 턴 오프(turn off)시키는데 지연되는 시간을 ODT 턴 오프 지연시간(tAOFD)이라 한다.
상기 ODT 턴온 지연시간 및 상기 ODT 턴 오프 지연 시간의 최대값과 최소값은 스펙에 따라 설정된다.
상기 액티브 모드시에는 상기 ODT 신호가 상기 클럭 신호(CLK)에 동기되어 상기 종단 저항을 제어할 수 있다. 따라서 이 경우 상기 반도체 장치의 종단 저항 제어 동작을 동기 동작(synchronous operation)이라 한다.
파워 다운 모드시, 예컨대 외부에서 공급되는 클럭 인에이블 신호(CKE)가 로우 레벨 상태인 경우 상기 반도체 장치의 전력 소모를 최대한 줄이기 위하여 상기 DLL에 전원이 공급되지 않는다. 이 때 상기 DLL로 입력되는 클럭(CLK)도 차단되므로 DLL은 락(Lock)된 정보를 유지할 뿐 동작하지 않는다. 이 경우를 슬로우 파워 다운 모드(slow power down mode, 이하 '파워 다운 모드'라 한다.)라 한다.
상기 파워 다운 모드에서 상기 ODT회로는 상기 종단 저항 제어 신호(RTT)를 발생시키기 위하여 상기 DLL로부터 출력되는 클럭 신호를 사용할 수 없으므로 상기 ODT 신호는 외부 장치로부터 입력된 클럭 신호(CLK)에 동기되지 않는다. 이 경우 상기 반도체 장치의 종단 저항 제어 동작을 비동기 동작(Asynchronous operation)이라 한다.
따라서 상기 파워 다운 모드에서는 상기 ODT 신호가 소정의 내부 지연 시간(예컨대, 상기 ODT버퍼 및 상기 ODT 제어부 등에서의 지연)후 그대로 상기 종단 저항을 제어한다. 상기 소정의 내부 지연 시간(예컨대, 1~9nS)은 반도체 장치의 스펙(specification)에 따른다.
상기 반도체 장치가 파워 다운 모드에서 이탈된 후, 스펙(spe cification)에 설정된 소정의 지연 시간(Exit precharge power down with DLL frozen to commands requiring a locked DLL, tXPDLL)이 경과하면 상기 DLL은 완전히 턴 온된다. 상기 DLL이 완전히 턴 온되어 정상적으로 동작하면, 상기 클럭(CLK 에 동기된 상기 ODT 신호에 기초하여 상기 종단 저항은 제어될 수 있다.
DDR-Ⅲ SDRM의 파워 다운 모드에서는 상기 비동기 동작을 수행하기 위하여 상기 ODT 신호를 바이패스하는 비동기 패스(Asynchronous path)를 통하여 출력된 상기 ODT 신호에 기초하여 상기 종단 저항이 제어된다.
또한 상기 DDR-Ⅲ SDRM이 파워 다운 모드에서 이탈된 후 상기 DLL이 완전히 턴 온되어 정상 동작하는 시간(tXPDLL) 후에는 상기 ODT 신호를 상기 ODT 지연 시간(ODT latency)만큼 지연시키는 동기 패스(Synchromous path)를 통하여 출력된 상 기 ODT 신호에 기초하여 상기 종단 저항이 제어된다.
도 1는 DDR-Ⅲ DRAM의 ODT 동작을 나타내는 타이밍도이다. 도 1을 참조하면, 외부 장치(예컨대, 컨트롤러 또는 칩 셋(chip set))로부터 입력된 클럭 인에이블 신호(CKE)가 제1로직 레벨(예컨대, 로우 로직 레벨)일 때는 반도체 장치는 파워 다운 모드 상태가 될 수 있다.
상기 클럭 인에이블 신호(CKE)가 제2로직 레벨(예컨대, 하이 로직 레벨)로 천이하는 순간 상기 반도체 장치는 상기 파워 다운 모드에서 이탈될 수 있다.
상기 파워 다운 모드 이탈 전 상기 ODT 지연 시간(ODT latency, 예컨대, Write latency - 2CLK)이후부터 상기 파워 다운 모드 이탈 후 상기 tXPDLL전까지의 기간을 천이 영역(transition area)이라 한다.
상기 천이 영역에서는 상기 반도체 장치의 상기 DLL이 턴 온 상태인지 턴 오프 상태인지 불분명하기 때문에 상기 종단 저항은 상기 클럭 신호(CLK)에 동기되거나 비동기되어 제어될 수 있다. 따라서 상기 천이 영역을 동기 동작 영역인지 비동기 동작 영역인지 불확실한 동작 영역(Unknown operation area)이라 한다.
도 1에 도시된 바와 같이 ODT 신호(SOTC)는 상기 파워 다운 모드 전에는 인에이블 상태였다가 상기 파워 다운 모드 이탈 후 디스에이블 상태가 되는 경우가 발생될 수 있다.
상기 DDR-Ⅲ SDRM에서 상기 ODT 신호(SOTC)는 상기 파워 다운 모드 이탈 후에는 상기 동기 패스를 통하여 출력되는데, 이때 상기 ODT 신호(SOTC)는 상기 ODT 지연 시간 후에 상기 종단 저항을 제어할 수 있다.
상술한 바와 같이 상기 파워 다운 모드 이탈 후 상기 ODT 신호가 상기 동기 패스를 통하여 상기 ODT 지연 시간 후에 상기 종단 저항을 제어할 수 있을 때까지 상기 종단 저항은 상기 동기 동작에 의하여 제어되는 것인지 아니면 상기 비동기 동작에 의해 제어되는 것인지 불확실한 천이 영역이 발생될 수 있다.
그리고 도 1에 도시된 타이밍도에서 상기 데이터(DQ)의 음영표시된 영역에서는 종단 저항이 인에이블(Enable) 상태인지 디스에이블(Disable) 상태인지 불확실하다.
상술한 바와 같이 DDR-Ⅲ SDRM에서 상기 천이 영역은 상기 ODT 지연시간(WL-2CLK) + tXPDLL이 될 수 있고, 상기 ODT 지연 시간은 상기 DDR-Ⅲ SDRM의 동작 클럭 주파수에 따라 변할 수 있으므로 상기 천이 영역이 넓어질 수 있다. 즉 ODT 지연 시간이 불확실한 천이 영역이 증가될 수 있다.
따라서 상기 동작 클럭 주파수에 따라 상기 ODT 지연 시간이 증가하여 상기 불확실한 천이 영역이 넓어지는 경우, 칩셋 또는 컨트롤러로부터 출력된 상기 ODT 신호에 의하여 반도체 장치의 종단 저항이 상기 동기 동작으로 제어되는 것인지 아니면 상기 비동기 동작에 의해 제어되는 것인지 불확실하게 되는 문제점이 발생된다.
따라서 상기 반도체 장치의 파워 다운 모드 이탈 이후 상술한 상기 ODT 지연 시간이 불확실한 천이 영역을 줄이는 것이 필요하다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 반도체 장치의 파워 다운 모드 이탈 상기 ODT 지연 시간이 불확실한 천이 영역을 줄일 수 있는 반도체 장치, 반도체 모듈, 반도체 시스템, 및 방법을 제공하기 위함이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 제어부 및 종단 저항 발생부를 구비한다.
상기 제어부는 파워 다운 모드의 이탈 시부터 클럭 신호에 동기된 ODT 신호가 출력될 때까지 상기 클럭 신호에 비동기된 ODT신호에 기초하여 종단 저항 제어 신호를 출력한다.
상기 제어부는 상기 ODT 신호 및 상기 파워 다운 모드 이탈 신호의 로직 레벨 값에 기초하여 인에이블 신호를 생성한다. 상기 제어부는 생성된 인에이블 신호에 응답하여 상기 파워 다운 모드 이탈 시부터 ODT 지연 시간 동안 상기 클럭 신호에 비동기된 상기 ODT신호에 기초하여 상기 종단 저항 제어 신호를 출력한다.
상기 제어부는 상기 ODT 지연 시간 후에는 상기 클럭 신호에 동기된 ODT신호에 기초하여 상기 종단 저항 제어 신호를 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 모듈은 상술한 반도체 장치들을 다수 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 시스템은 버스 라인, 컨트롤러, 및 다수의 반도체 장치들을 구비한다.
상기 컨트롤러는 ODT 신호 및 클럭 인에이블 신호를 상기 다수의 메모리 장치들 각각에 제공한다.
상기 다수의 반도체 장치들 각각은 상기 버스 라인에 접속된 종단 저항을 포함하는 종단 저항 발생부 및 제어부를 구비한다.
상기 제어부는 파워 다운 모드의 이탈 시부터 상기 클럭 신호에 동기된 ODT 신호가 출력될 때까지 상기 클럭 신호에 비동기된 ODT신호에 기초하여 상기 종단 저항을 제어하기 위한 종단 저항 제어 신호를 출력한다.
상기 종단 저항 발생부는 상기 종단 저항 제어 신호에 기초하여 상기 종단 저항을 생성한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 종단 저항 제어 방법은 제어 단계 및 종단 저항 생성 단계를 구비한다.
상기 제어 단계는 파워 다운 모드의 이탈 시부터 클럭 신호에 동기된 ODT 신호가 출력될 때까지 상기 클럭 신호에 비동기된 ODT신호에 기초하여 종단 저항 제어 신호를 출력한다. 상기 종단 저항 생성 단계는 상기 종단 저항 제어 신호에 기초하여 종단 저항을 생성한다.
상기 기술적 과제를 달성하기 위한 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시 예들에 따른 반도체 장치의 ODT 동작을 수행하기 위 한 온 다이 터미네이션 회로(10)의 블록도이다. 상기 반도체 장치는 DDR-Ⅲ SDRM이 될 수 있다. 도 2를 참조하면, 상기 온 다이 터미네이션 회로(10)는 DLL(Delay Locked Loop, 20), 클럭 버퍼(30), 클럭 인에이블 버퍼(40), ODT 버퍼(50), 제어부(60), 종단 저항 발생부(70), 및 데이터 송수신부(80)를 구비한다.
상기 DLL(20)은 외부(예컨대, 클럭 발생기, 미도시)로부터 외부 클럭 신호(CLK)을 입력받고, 입력받은 상기 외부 클럭 신호(CLK)에 동기된 클럭 신호(ICLK)을 출력한다.
상기 클럭 버퍼(30)는 상기 외부 클럭 신호(CLK)을 버퍼링하고, 버퍼링된 클럭 신호(BCLK)를 출력한다.
클럭 인에이블 버퍼(40)는 칩셋(미도시) 또는 컨트롤러(미도시)로부터 입력된 외부 클럭 인에이블 신호(CKE)를 버퍼링하고 버퍼링된 클럭 인에이블 신호(BCKE)를 출력한다.
상기 ODT 버퍼(50)는 칩셋(미도시) 또는 컨트롤러(미도시)로부터 입력된 외부 ODT 신호(ODT)를 버퍼링하고 버퍼링된 ODT신호(SOTC)를 출력한다.
상기 ODT 제어부(60)는 상기 DLL(20)로부터 출력된 신호(ICLK), 상기 버퍼링된 클럭 인에이블 신호(BCKE, 이하 "클럭 인에이블 신호"라 함), 상기 버퍼링된 클럭 신호(BCLK, 이하 "클럭 신호"라 함), 및 상기 버퍼링된 ODT 신호(SOTC, 이하 " ODT 신호"라 함)에 기초하여 종단 저항 제어 신호(RTT)를 발생시킨다.
상기 클럭 인에이블 신호(BCKE)에 기초하여 상기 반도체 장치의 파워 다운 모드가 결정될 수 있다. 예컨대, 상기 클럭 인에이블 신호(BCLK)가 로우 레벨 상태 인 경우 상기 반도체 장치는 파워 다운 모드이고, 하이 레벨 상태로 천이하는 시점부터 상기 반도체 장치는 파워 다운 모드로부터 이탈한다.
상기 제어부(60)는 파워 다운 모드 여부에 기초하여 상기 ODT 신호(SOTC)를 바이패스(bypass)하는 비동기 패스 또는 소정의 지연 시간, 예컨대 ODT 지연 시간에 상응하는 지연을 갖는 동기 패스로 상기 ODT 신호(SOTC)를 종단 저항 제어 신호(RTT)로 출력한다.
또한 상기 제어부(60)는 파워 다운 모드 이탈 후부터 상기 ODT 지연 시간만큼 상기 비동기 패스를 통하여 출력된 상기 ODT 신호(SOTC)를 래치하고, 래치된 ODT 신호(SOTC)를 상기 종단 저항 제어 신호(RTT)로 출력한다.
상기 종단 저항 발생부(70)는 상기 종단 저항 제어 신호(RTT)에 기초하여 종단 저항을 발생시킨다.
상기 데이터 송수신부(80)는 상기 종단 저항 발생부(70)와 연동하여 데이터(DATA)를 송수신한다.
도 3은 도 2에 도시된 제어부(60)의 블록도이고, 도 4는 도 3에 도시된 제어부(60)의 세부 회로도이다. 도 3 및 도 4를 참조하면, 상기 제어부(60)는 제1 검출 블록(310), 디멀티플렉서(Demultiplxer, 320), 비동기 블록(330, 또는 비동기 패스(Asynchronous path)), 동기 블록(340, 또는 동기 패스(Synchronous Path)), 제2 검출 블록(350), 및 종단 저항 제어 신호 발생부(360)를 구비한다.
상기 제1 검출 블록(310)은 버퍼링된 클럭 신호(BCLK)에 동기된 버퍼링된 클럭 인에이블 신호(BCKE)에 기초하여 발생된 파워 다운 모드 이탈 신호(ODTSYNC)를 출력한다. 예컨대, 상기 파워 다운 모드 이탈 신호(ODTSYNC)가 로우 레벨 상태인 경우 파워 다운 모드이며, 하이 레벨 상태로 천이하는 시점부터 파워 다운 모드에서 이탈한다.
상기 디멀티 플렉서(320)는 상기 파워 다운 모드 이탈 신호(ODTSYNC)에 기초하여, 입력단자로 입력되는 상기 ODT 신호(SOTC)를 제1출력단자를 통하여 상기 비동기 패스(330)로 또는 제2출력단자를 통하여 동기 패스(340)로 출력한다. 여기서 비동기 패스(330)는 라인(line)으로 구현될 수 있고, 동기 패스(340)는 지연회로(340)로 구현될 수 있다.
상기 디멀티 플렉서(320)는 도 4에 도시된 바와 같이 제1 인버터(411), 제1 논리 연산기(413, 예컨대, NAND 게이트), 제2인버터(415), 제2 논리 연산기(417, 예컨대, NAND 게이트), 및 제3인버터(419)를 구비할 수 있다.
예컨대, 상기 파워 다운 모드 신호(ODTSYNC)가 로우 로직 레벨 상태인 경우 상기 제3인버터(419)로부터 출력되는 ODT 신호(SOTC_S)는 상기 ODT 신호(SOTC)에 상관없이 로우 레벨 상태이고, 상기 제2인버터(415)로부터 출력되는 ODT 신호(SOTC_A)의 레벨 상태는 상기 ODT 신호(SOTC)의 레벨 상태에 기초하여 결정된다.
반면에 상기 파워 다운 모드 신호(ODTSYNC)가 하이 로직 레벨 상태인 경우 상기 제2인버터(415)로부터 출력되는 ODT 신호(SOTC_A)는 상기 ODT 신호(SOTC)에 상관없이 로우 레벨 상태이고, 상기 제3인버터(419)로부터 출력되는 ODT 신호(SOTC_S)의 레벨 상태는 상기 ODT 신호(SOTC)의 레벨 상태에 기초하여 결정된다.
따라서 상기 디멀티 플렉서(320)는 상기 파워 다운 모드 신호(ODTSYNC)가 로 우 로직 레벨 상태인 경우에는 상기 ODT 신호(SOTC)를 상기 비동기 패스(330)로 출력하지만, 하이 로직 레벨 상태인 경우에는 상기 ODT 신호(SOTC)를 상기 동기 패스(340)로 출력한다.
상기 비동기 패스(330)로 출력된 ODT 신호(SOTC_A)는 소정의 지연 시간없이 상기 종단 저항 제어 신호 발생부(360)로 전송된다.
상기 동기 패스(예컨대, 지연회로; 340)로 출력된 ODT 신호(SOTC_S)는 소정의 지연 시간이 지난 후에 상기 종단 저항 제어 발생부(360)로 전송된다. 이 때 상기 소정의 지연 시간은 상술한 ODT 지연 시간(ODT latency= WL - 2CLK)이 될 수 있다.
상기 제2 검출 블록(350)은 상기 파워 다운 모드 이탈 신호(ODTSYNC) 및 상기 ODT 신호(SOTC)에 기초하여 검출 신호(ODTSYNC_T)를 생성한다.
도 5는 도 4에 도시된 제2 검출 블록(350)의 회로도이다. 상기 제2 검출 블록(350)은 플립플롭(Flip-Flop, 510), 및 논리 연산기(520, 예컨대, NAND 게이트)를 구비한다.
상기 플립플롭(510)은 상기 ODT 신호(SOTC)를 수신하고, 상기 파워 다운 이탈 신호(ODTSYNC)에 기초하여 수신된 상기 ODT 신호(SOTC)를 출력한다. 상기 논리 연산기(520)는 상기 플립플롭(510)의 출력 신호와 상기 파워 다운 모드 이탈 신호(ODTSYNC)를 논리 연산한다. 상기 논리 연산기(520)의 출력이 상기 검출 신호(ODTSYNC_T)가 된다.
예컨대, 상기 파워 다운 모드 이탈 신호(ODTSYNC)가 로우 레벨 상태일 때 상 기 NAND 게이트(520)의 출력은 상기 ODT 신호(SOTC)에 상관없이 하이 레벨 상태이므로, 상기 검출 신호(ODTSYNC_T)는 상기 ODT 신호(SOTC)에 상관없이 하이 레벨 상태가 된다.
그러나 상기 파워 다운 모드 이탈 신호(ODTSYNC)가 로우 레벨 상태에서 하이 레벨 상태로 천이할 때 상기 플립플롭(510)은 상기 상기 파워 다운 모드 이탈 신호(ODTSYNC)의 천이 직전에 입력된 상기 ODT 신호(SOTC)의 레벨 상태(예컨대, 하이 레벨 상태)를 다음 상기 파워 다운 모드 이탈 신호의 천이 시점까지 유지하므로 상기 검출 신호(ODTSYNC_T)는 로우 레벨 상태를 유지한다.
예컨대, 상기 검출 신호(ODTSYNC_T)는 파워 다운 모드 이탈 시 상기 ODT 신호(SOTC)가 하이 레벨 상태였을 경우 상기 파워 다운 모드 이탈 신호(ODTSYNC)가 하이 레벨 상태로 천이하는 시점(즉, 파워 모드 이탈 시점)에 로우 레벨 상태로 천이된다.
따라서 상기 제2검출 블록(350)은 상기 ODT 신호(SOTC)가 상기 파워 다운 모드 이탈 전에는 인에이블 상태(예컨대, 하이 레벨 상태)이었다가 상기 파워 다운 모드 이탈 후에 디스에이블 상태가 되는 경우를 검출한다.
본 발명의 실시 예에 따른 상기 제2 검출 블록(350)은 상기 파워 다운 모드 이탈 시점, 즉 상기 파워 다운 모드 이탈 신호(ODTSYNC)가 제1로직 레벨(예컨대, 하이 로직 레벨)로 천이하는 시점에 기초하여 상기 검출 신호(ODTSYNC_T)를 출력하였다.
그러나 본 발명은 이에 한정되는 것은 아니며, 상기 파워 다운 모드 이탈 후 상기 ODT 지연 시간 후의 시점에서 상기 ODT 신호(SOTC) 및 상기 파워 다운 모드 이탈 신호(ODTSYNC)에 기초하여 상기 검출 신호(ODTSYNC_T)를 출력할 수 있도록 상기 제2 검출 블록(350)은 구현될 수 있다.
즉 상기 제2 검출 블록(350)은 상기 파워 다운 모드 신호(ODTSYNC)를 상기 ODT 지연 시간 동안 지연시키는 다수의 버퍼들을 포함하는 지연블록(미도시)을 더 구비할 수 있다.
상기 종단 저항 제어 신호 발생부(360)는 상기 검출 신호(ODTSYNC_T)에 기초하여, 상기 파워 다운 모드 이탈 시부터 상기 ODT 지연 시간만큼 상기 비동기 패스(330)를 통하여 출력된 상기 ODT 신호(SOTC_A)를 래치하고, 래치된 상기 ODT 신호(SOTC_A)를 종단 저항 제어 신호(RTT)로 출력한다.
상기 종단 저항 제어 신호 발생부(360)는 상기 검출 신호(ODTSYNC_T)에 기초하여, 상기 ODT 지연 시간이 지난 후에는 상기 동기 패스(340)를 통하여 출력된 상기 ODT신호(SOTC_S)를 상기 종단 저항 제어 신호(RTT)로 출력한다.
도 4에 도시된 바와 같이 상기 종단 저항 제어 신호 발생부(360)는 래치(421), 인버터(423), 및 논리 연산기(425, 예컨대, NAND Gate)로 구현될 수 있다.
상기 래치(421)는 파워 다운 모드시 상기 비동기 패스(330)를 통하여 입력된 상기 ODT 신호(SOTC_A)를 래치한다.
또한 상기 래치(421)는 상기 검출 신호(ODTSYNC_T)에 기초하여 상기 파워 다운 모드 이탈 시부터 상기 ODT 지연 시간 동안 상기 파워 다운 모드시 상기 비동기 패스(330)를 통하여 입력된 상기 ODT 신호(SOTC_A)를 래치하고, 래치된 ODT 신호를 출력한다.
도 6은 도 4에 도시된 래치(421)의 회로도이다. 도 6을 참조하면, 상기 래치(421)는 제1 NOR 게이트(610) 및 제2 NOR 게이트(620)를 구비하는 RS 래치 형태로 구현될 수 있다.
상기 제1 NOR 게이트(610)는 상기 제2 NOR 게이트(620)의 출력 신호와 상기 비동기 패스(330)를 통하여 상기 래치(421)로 입력된 상기 ODT 신호(RTT_A)를 논리 연산을 수행한다.
상기 제2 NOR 게이트(620)는 상기 검출 신호(ODTSYNC_T), 및 상기 제1 NOR 게이트(610)의 출력 신호, 및 상기 동기 패스(340)를 통하여 상기 래치(421)로 입력된 상기 ODT 신호(RTT_S)에 기초하여 논리 연산, 예컨대, 부정 논리합 연산을 수행한다.
상기 검출 신호(ODTSYNC_T)가 하이 레벨 상태일 때는 상기 래치(421)는 상기 비동기 패스(330)를 통하여 입력된 상기 ODT 신호(RTT_A)를 래치한다. 이 때 상기 입력된 ODT 신호(RTT_A)가 하이 레벨 상태이면 상기 래치(421)의 출력(RTT_L)은 로우 레벨 상태이다.
파워 다운 모드 이탈 후 상기 ODT 신호(SOTC, 예컨대 하이 레벨 상태의 ODT 신호)는 상기 동기 패스(340)로 입력되고 소정의 지연 시간(예컨대, ODT Latency)이 지난 후에 상기 래치(421)의 상기 제2 NOR 게이트(620)로 입력된다.
파워 다운 모드 이탈 후 비동기 패스(330)를 통하여 상기 제1 NOR 게이 트(610)로 입력된 상기 ODT 신호(RTT_A)는 로우 레벨 상태이고, 상기 소정의 지연 시간 전(예컨대, ODT Latency)까지 상기 제2 NOR 게이트(620)의 출력은 하이 레벨 상태를 유지하므로 상기 제1 NOR 게이트(610)의 출력은 로우 레벨 상태를 유지한다.
따라서 상기 래치(421)는 파워 다운 모드 이탈 후에도 상기 하이 레벨 상태인 ODT 신호(SOTC_S)가 상기 ODT 지연 시간 후 상기 제2 NOR 게이트(620)로 입력될 때까지는 상기 비동기 패스(330)를 통하여 입력된 상기 ODT 신호(RTT_A)를 래치한다.
상기 인버터(423)는 상기 동기 패스(340)를 통하여 입력된 상기 ODT 신호(RTT_S)를 반전시킨다. 상기 논리 연산기(NAND gate, 425)는 상기 래치(421)의 출력(RTT_L) 및 상기 인버터(423)의 출력을 논리 연산하고, 연산된 결과를 상기 종단 저항 제어 신호(RTT)로 출력한다.
결국 상기 종단 저항 제어 신호 발생부(360)는 파워 다운 모드 이탈 후에도 상기 ODT 지연 시간 동안은 상기 비동기 패스(330)를 통하여 입력된 상기 ODT 신호(RTT_A)를 상기 종단 저항 제어 신호(RTT)로 출력한다.
또한 상기 종단 저항 제어 신호 발생부(360)는 상기 ODT 지연 시간이 지난 후에는 상기 동기 패스(340)를 통하여 상기 ODT 지연 시간만큼 지연되어 입력된 상기 ODT 신호(RTT_S)를 상기 종단 저항 제어 신호(RTT)로 출력한다.
도 7은 본 발명의 실시 예들에 따른 종단 저항 제어 신호(RTT)에 대한 타이밍 도이다. 도 7을 참조하면, 상기 타이밍도는 파워 다운 모드 이탈 전에 인에이블 상태(예컨대, 하이 레벨 상태)에 있는 ODT 신호(SOTC)가 파워 다운 모드 이탈 후에 디스에이블 상태(로우 레벨 상태)로 천이하는 경우이다.
상기 파워 다운 모드 이탈 신호(ODTSYNC)는 클럭 인에이블 신호(CKE)가 하이 레벨 상태로 천이하는 시점(Power Down Exit) 후 클럭 신호(CLK)의 제1에지(예컨대, 상승 에지)에 동기하여 로우 레벨 상태에서 하이 레벨 상태로 천이한다.
상기 ODT 신호(SOTC)가 하이 레벨 상태이고, 상기 파워 다운 모드 이탈 신호(ODTSYNC)가 하이 레벨 상태로 천이하자마자(t6) 상기 검출 신호(ODTSYNC_T)는 하이 레벨 상태에서 로우 레벨 상태로 천이한다.
상기 파워 다운 모드 이탈 신호(ODTSYNC)가 로우 레벨 상태일 때는 상기 ODT 신호(SOTC_A)는 상기 비동기 패스(330)를 통하여 지연 시간없이 바이패스하여 상기 종단 저항 제어 신호 발생부(360)로 출력된다(RTT_A).
상기 파워 다운 모드 이탈 신호(ODTSYNC)가 하이 레벨 상태로 천이하면 상기 ODT 신호(SOTC_S)는 상기 동기 패스(340)를 통하여 상기 ODT 지연 시간(예컨대, t6 내지 t14사이의 8 tCK)이 지난 후 상기 종단 저항 제어 신호 발생부(360)로 출력된다(RTT_S). 상기 tCK는 클럭 사이클을 나타내는 단위이다.
이 때 상기 검출 신호(ODTSYNC_T)가 하이 레벨 상태로 천이한 시점(t6)부터 상기 동기 패스(340)를 통하여 상기 ODT 지연 시간(8 tCK) 만큼 지연된 ODT 신호(RTT_S)가 입력되는 시점(t14)까지는 상기 래치(421)의 동작에 의하여 상기 비동기 패스(330)를 통하여 래치된 상기 ODT 신호(SOTC_A)가 상기 종단 저항 제어 신호(RTT)로 출력된다.
따라서 도 7에 도시된 바와 같이 파워 다운 모드 이탈 후 상기 ODT 지연에도 불구하고, 상기 비동기 동작에서 상기 동기 동작으로 천이하는 영역이 1CLK 이내로 감소될 수 있다.
도 8은 본 발명의 실시 예들에 따른 반도체 시스템(800)을 나타내는 블록도이다. 도 8을 참조하면, 상기 반도체 시스템(800)은 클럭 발생기(810), 컨트롤러(또는 칩 셋(chip set), 820), 버스(BUS, 825), 다수의 반도체 장치들(830-1 내지 830-N)을 구비한다.
상기 클럭 발생기(810)는 상기 컨트롤러(820) 및 상기 다수의 반도체 장치들(830-1 내지 830-N) 각각에 클럭(CLK)을 공급한다.
상기 컨트롤러(820)는 상기 다수의 반도체 장치들(830-1 내지 830-N) 각각에 클럭 인에이블 신호들(CKE1 내지 CKE-N) 중 대응하는 어느 하나의 클럭 인에이블 신호를 제공한다. 또한 상기 컨트롤러(820)는 상기 다수의 반도체 장치들(830-1 내지 830-N) 각각에 ODT 신호들(ODT1 내지 ODT-N) 중 대응하는 어느 하나의 ODT 신호를 제공한다.
상기 다수의 반도체 장치들(830-1 내지 830-N) 각각은 본 발명의 실시 예들에 따른 상기 제어부(60), 상기 버스(825)에 접속된 종단 저항 발생부(70), 상기 데이터 송수신부(80)를 구비한다.
본 발명의 실시 예들에서 설명한 바와 같이 상기 다수의 반도체 장치들(830-1 내지 830-N) 각각의 상기 제어부(60)는 상기 컨트롤러(820)로부터 입력된 상기 대응하는 어느 하나의 클럭 인에이블 신호(예컨대, CKE1) 및 ODT 신호(에컨대, ODT1)에 기초하여, 상기 버스(825)에 접속된 종단 저항 발생부(70)의 종단 저항(미도시)을 제어하기 위한 종단 저항 제어 신호(예컨대, RTT1)를 출력한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 종단 저항을 제어할 수 있는 장치 및 방법은 파워 다운 모드 이탈 후 ODT 지연 시간으로 인하여 증가될 수 있는 비동기 동작에서 동기 동작으로 전환되는 천이 영역을 줄일 수 있는 효과가 있다.

Claims (18)

  1. 파워 다운 모드 이탈 시점부터 클럭 신호에 동기된 ODT 신호가 출력될 때까지 상기 클럭 신호에 비동기된 ODT신호에 기초하여 종단 저항 제어 신호를 출력하는 제어부; 및
    상기 종단 저항 제어 신호에 기초하여 종단 저항을 생성하기 위한 종단 저항 발생부를 구비하는 반도체 장치.
  2. 제1항에 있어서, 상기 제어부는,
    상기 파워 다운 모드 이탈 시점을 지시하는 파워 다운 모드 이탈 신호에 응답하여 입력단자로 입력된 상기 클럭 신호에 비동기된 상기 ODT신호를 제1출력단자로 출력하거나 상기 클럭 신호에 동기된 상기 ODT 신호를 제2출력단자로 출력하기 위한 디멀티플렉서;
    상기 디멀티플렉서의 상기 제2출력단자에 접속되고 상기 제2출력단자로부터 출력된 신호를 지연시키기 위한 지연회로; 및
    상기 ODT 신호와 상기 파워 다운 모드 이탈 신호에 기초하여 발생된 검출신호에 응답하여 상기 디멀티플렉서의 상기 제1출력단자로부터 출력된 신호를 ODT 지연시간 동안 상기 종단 저항 제어신호로서 출력하거나 또는 상기 지연회로부터 출력된 신호를 상기 종단 저항 제어신호로서 출력하는 종단 저항 제어신호 발생부를 구비하는 반도체 장치.
  3. 제1항에 있어서, 상기 제어부는,
    상기 파워 다운 모드 이탈 시점부터 ODT 지연 시간 동안 상기 클럭 신호에 비동기된 상기 ODT신호에 기초하여 상기 종단 저항 제어 신호를 출력하는 반도체 장치.
  4. 제3항에 있어서, 상기 제어부는,
    상기 ODT 신호 및 상기 파워 다운 모드 이탈 신호에 기초하여 검출신호를 생성하고, 생성된 검출신호에 응답하여 상기 파워 다운 모드 이탈 시점부터 상기 ODT 지연 시간 동안 상기 클럭 신호에 비동기된 상기 ODT신호에 기초하여 상기 종단 저항 제어 신호를 출력하는 반도체 장치.
  5. 제3항에 있어서, 상기 제어부는,
    상기 파워 다운 모드 이탈 신호에 기초하여, 상기 ODT 신호를 비동기 패스로 출력하거나 또는 동기 패스로 출력하는 디멀티플렉서;
    상기 ODT 신호 및 상기 파워 다운 모드 이탈 신호에 기초하여, 검출신호를 생성하는 검출 블록; 및
    상기 검출신호에 기초하여, 상기 파워 다운 모드 이탈 시점부터 상기 ODT 지연 시간 동안 상기 클럭 신호에 비동기된 상기 ODT신호를 래치하고, 래치된 신호를 상기 종단 저항 제어 신호로서 출력하는 종단 저항 제어 신호 발생부를 구비하며,
    상기 비동기패스는 상기 디멀티플렉서로부터 출력된 상기 클럭신호에 비동기된 상기 ODT 신호를 상기 종단 저항 제어 신호 발생부로 바이패스하고, 상기 동기 패스는 상기 디멀티플렉서로부터 출력된 상기 클럭신호에 동기된 상기 ODT 신호를 상기 ODT 지연 시간동안 지연시켜 상기 종단 저항 제어 신호 발생부로 출력하는 반도체 장치.
  6. 제5항에 있어서, 상기 검출 블록은,
    상기 파워 다운 모드 이탈 신호에 응답하여 상기 ODT 신호를 래치하는 플립플롭(flip-flop); 및
    상기 플립플롭의 출력 신호 및 상기 파워 다운 모드 이탈 신호를 논리 연산하여, 상기 검출신호를 생성하는 논리 연산기를 구비하는 반도체 장치.
  7. 제6항에 있어서, 상기 논리 연산기는,
    상기 플립플롭의 출력 신호 및 상기 파워 다운 모드 이탈 신호를 논리 연산하고 논리 연산된 신호를 상기 검출신호로 출력하는 반도체 장치.
  8. 제5항에 있어서, 상기 종단 저항 제어 신호 발생부는,
    상기 파워 다운 모드 시 상기 비동기 패스를 통하여 출력된 상기 ODT 신호를 래치하고, 상기 검출신호에 기초하여 상기 파워 다운 모드 이탈 시점부터 상기 ODT 지연 시간 동안 상기 비동기 패스를 통하여 출력된 상기 ODT 신호를 래치하는 래 치(latch);
    상기 동기 패스 통하여 출력된 ODT 신호를 반전시키는 인버터; 및
    상기 래치의 출력 신호 및 상기 인버터의 출력 신호를 논리 연산하고, 상기 종단 저항 제어 신호를 출력하는 논리 연산기를 구비하는 반도체 장치.
  9. 제3항에 있어서, 상기 제어부는,
    상기 ODT 지연 시간 이후부터 상기 클럭 신호에 동기된 상기 ODT신호에 기초하여 상기 종단 저항 제어 신호를 출력하는 반도체 장치.
  10. 제1항의 반도체 장치를 다수 구비하는 반도체 모듈.
  11. 버스 라인;
    각각이 상기 버스 라인에 접속된 종단 저항 발생부를 포함하는 다수의 반도체 장치들; 및
    클럭 신호, ODT 신호, 및 클럭 인에이블 신호를 출력하는 컨트롤러을 구비하며,
    상기 다수의 반도체 장치들 각각은,
    파워 다운 모드 이탈 시점부터 클럭 신호에 동기된 ODT 신호가 출력될 때까지 상기 클럭 신호에 비동기된 ODT신호에 기초하여 종단 저항 제어 신호를 출력하는 제어부를 구비하며,
    상기 종단 저항 발생부는 상기 종단 저항 제어 신호에 기초하여 종단 저항을 생성하는 반도체 시스템.
  12. 제11항에 있어서, 상기 반도체 장치들 각각은,
    상기 컨트롤러로부터 입력된 상기 클럭 신호에 동기된 상기 클럭 인에이블 신호에 응답하여 상기 파워 다운 모드로부터 이탈되는 반도체 시스템.
  13. 제11항에 있어서, 상기 제어부는,
    상기 ODT 신호 및 상기 파워 다운 모드 이탈 신호에 기초하여 검출신호를 생성하고, 생성된 검출신호에 응답하여 상기 파워 다운 모드 이탈 시점부터 상기 클럭 신호에 동기된 상기 ODT 신호가 출력될 때까지 상기 클럭 신호에 비동기된 상기 ODT신호에 기초하여 상기 종단 저항 제어 신호를 출력하는 반도체 시스템.
  14. 파워 다운 모드의 이탈 시점부터 클럭 신호에 동기된 ODT 신호가 출력될 때까지 상기 클럭 신호에 비동기된 ODT신호에 기초하여 종단 저항 제어 신호를 출력하는 제어 단계; 및
    상기 종단 저항 제어 신호에 기초하여 종단 저항을 생성하는 단계를 구비하는 반도체 장치의 종단 저항 제어 방법.
  15. 제14항에 있어서, 상기 제어 단계는,
    상기 클럭 신호에 동기된 클럭 인에이블 신호에 기초하여 발생된 파워 다운 모드 이탈 신호에 응답하여 상기 파워 다운 모드로부터 이탈되는 반도체 장치의 종단 저항 제어 방법.
  16. 제15항에 있어서, 상기 제어 단계는,
    상기 파워 다운 모드의 이탈 시점부터 ODT 지연 시간 동안 상기 클럭 신호에 비동기된 상기 ODT신호에 기초하여 상기 종단 저항 제어 신호를 출력하는 반도체 장치의 종단 저항 제어 방법.
  17. 제16항에 있어서, 상기 제어 단계는,
    상기 파워 다운 모드 이탈 신호에 기초하여 상기 ODT 신호를 비동기 패스로 출력하거나 또는 동기 패스로 출력하는 단계;
    상기 ODT 신호 및 상기 파워 다운 모드 이탈 신호에 기초하여 상기 검출신호를 생성하는 단계; 및
    상기 검출신호에 기초하여, 상기 파워 다운 모드 이탈 시점부터 상기 ODT 지연 시간 동안 상기 비동기 패스를 통하여 출력된 상기 ODT신호를 래치하고, 래치된 ODT 신호를 상기 종단 저항 제어 신호로서 출력하는 단계를 구비하며,
    상기 비동기패스는 상기 ODT 신호를 바이패스하나, 상기 동기 패스는 상기 ODT 신호를 상기 ODT 지연 시간 동안 지연시켜 출력하는 반도체 장치의 종단 저항 제어 방법.
  18. 제16항에 있어서, 상기 반도체 장치의 종단 저항 제어 방법은,
    상기 ODT 지연 시간 이후부터 상기 클럭 신호에 동기된 상기 ODT신호에 기초하여 상기 종단 저항 제어 신호를 출력하는 단계를 더 구비하는 반도체 장치의 종단 저항 제어 방법.
KR1020060121299A 2006-12-04 2006-12-04 반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법 KR100866601B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060121299A KR100866601B1 (ko) 2006-12-04 2006-12-04 반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법
US11/873,461 US7786752B2 (en) 2006-12-04 2007-10-17 Memory systems, on-die termination (ODT) circuits, and method of ODT control

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060121299A KR100866601B1 (ko) 2006-12-04 2006-12-04 반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20080050715A true KR20080050715A (ko) 2008-06-10
KR100866601B1 KR100866601B1 (ko) 2008-11-03

Family

ID=39590977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060121299A KR100866601B1 (ko) 2006-12-04 2006-12-04 반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법

Country Status (2)

Country Link
US (1) US7786752B2 (ko)
KR (1) KR100866601B1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7560956B2 (en) * 2005-08-03 2009-07-14 Micron Technology, Inc. Method and apparatus for selecting an operating mode based on a determination of the availability of internal clock signals
JP5019573B2 (ja) * 2006-10-18 2012-09-05 キヤノン株式会社 メモリ制御回路とメモリシステム、及びそのメモリ制御方法、及び集積回路
KR100960012B1 (ko) * 2007-12-12 2010-05-28 주식회사 하이닉스반도체 온 다이 터미네이션 제어회로 및 제어방법
US8719606B2 (en) * 2008-03-31 2014-05-06 Intel Corporation Optimizing performance and power consumption during memory power down state
JP2009252322A (ja) * 2008-04-09 2009-10-29 Nec Electronics Corp 半導体メモリ装置
KR20100072704A (ko) * 2008-12-22 2010-07-01 삼성전자주식회사 칼럼 어드레스 스트로브 기입 레이턴시에 의해 제어되는 지연동기 루프 회로
US7869300B2 (en) * 2009-04-29 2011-01-11 Agere Systems Inc. Memory device control for self-refresh mode
US8139433B2 (en) * 2009-05-13 2012-03-20 Lsi Corporation Memory device control for self-refresh mode
JP5474458B2 (ja) * 2009-09-10 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備えるデータ処理システム
KR101789077B1 (ko) * 2010-02-23 2017-11-20 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법
WO2011159465A2 (en) * 2010-06-17 2011-12-22 Rambus Inc. Balanced on-die termination
US8988102B2 (en) 2011-02-02 2015-03-24 Rambus Inc. On-die termination
WO2013171790A1 (en) * 2012-05-16 2013-11-21 Hitachi, Ltd. Semiconductor device
KR101950319B1 (ko) * 2012-06-27 2019-02-20 에스케이하이닉스 주식회사 온 다이 터미네이션 회로
US8928349B2 (en) 2012-07-25 2015-01-06 Samsung Electronics Co., Ltd. On-die termination circuit, semiconductor memory device and memory system
KR102020991B1 (ko) 2013-03-15 2019-09-11 삼성전자주식회사 듀얼 지연동기회로를 가지는 동기 반도체 메모리 장치 및 듀얼 지연동기회로의 운영방법
US9142280B1 (en) 2014-08-06 2015-09-22 Freescale Semiconducotr, Inc. Circuit for configuring external memory
CN107180653A (zh) * 2016-03-10 2017-09-19 中兴通讯股份有限公司 一种获取ddr odt参数的方法和装置
US10199084B2 (en) * 2016-03-28 2019-02-05 Intel Corporation Techniques to use chip select signals for a dual in-line memory module
US10425361B2 (en) 2017-03-16 2019-09-24 Trane International Inc. Dynamic allocation of termination resistors in a communication network
KR102407439B1 (ko) 2017-12-05 2022-06-10 삼성전자주식회사 메모리 장치의 구동 강도, odt 트레이닝 방법, 이를 수행하는 컴퓨팅 시스템 및 시스템 온 칩
US10630289B1 (en) * 2019-03-01 2020-04-21 Realtek Semiconductor Corp. On-die-termination circuit and control method for of the same
US11081191B2 (en) 2019-06-18 2021-08-03 Western Digital Technologies, Inc. Dynamic switching for improved power utilization

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748426A (en) 1986-11-07 1988-05-31 Rodime Plc Active termination circuit for computer interface use
US5157530A (en) * 1990-01-18 1992-10-20 International Business Machines Corporation Optical fiber system
US5831467A (en) * 1991-11-05 1998-11-03 Monolithic System Technology, Inc. Termination circuit with power-down mode for use in circuit module architecture
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US6337266B1 (en) 1996-07-22 2002-01-08 Micron Technology, Inc. Small electrode for chalcogenide memories
US6087674A (en) 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
US5953540A (en) * 1997-06-26 1999-09-14 Compaq Computer Corporation SCSI cable with two cable segments having a first resistor coupled to a Y-connection from each segment and a second resistor coupled to one corresponding conductor
US6566904B2 (en) * 2001-05-07 2003-05-20 Cicada Semiconductor, Inc. Pad calibration circuit with on-chip resistor
JP4067787B2 (ja) * 2001-07-05 2008-03-26 富士通株式会社 パラレル信号伝送装置
US6573747B2 (en) * 2001-09-28 2003-06-03 Intel Corporation Digital update scheme for adaptive impedance control of on-die input/output circuits
US6754132B2 (en) 2001-10-19 2004-06-22 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
US7209531B1 (en) * 2003-03-26 2007-04-24 Cavium Networks, Inc. Apparatus and method for data deskew
US7240249B2 (en) * 2003-06-26 2007-07-03 International Business Machines Corporation Circuit for bit skew suppression in high speed multichannel data transmission
KR100528164B1 (ko) * 2004-02-13 2005-11-15 주식회사 하이닉스반도체 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법
US7173450B2 (en) * 2004-06-01 2007-02-06 Hewlett-Packard Development Company, L.P. Bus controller
JP4718933B2 (ja) * 2005-08-24 2011-07-06 富士通株式会社 並列信号のスキュー調整回路及びスキュー調整方法
KR100857854B1 (ko) * 2007-01-10 2008-09-10 주식회사 하이닉스반도체 효과적으로 온다이 터미네이션 동작 타이밍 조절이 가능한반도체 메모리 장치

Also Published As

Publication number Publication date
US20080159026A1 (en) 2008-07-03
KR100866601B1 (ko) 2008-11-03
US7786752B2 (en) 2010-08-31

Similar Documents

Publication Publication Date Title
KR100866601B1 (ko) 반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법
KR102367967B1 (ko) 명령 지연 조절 회로를 포함하는 장치 및 방법
US6707723B2 (en) Data input circuits and methods of inputting data for a synchronous semiconductor memory device
KR100808052B1 (ko) 반도체 메모리 장치
US8208321B2 (en) Apparatus and method for data strobe and timing variation detection of an SDRAM interface
US6266294B1 (en) Integrated circuit device
US7489172B2 (en) DLL driver control circuit
KR100470995B1 (ko) 클럭수신 동기회로를 갖는 멀티클럭 도메인 데이터 입력처리장치 및 그에 따른 클럭신호 인가방법
KR100518608B1 (ko) 데이터 스트로브 입력 버퍼 및 이를 포함하는 동기식반도체 메모리 장치
KR101095007B1 (ko) 온 다이 터미네이션 신호 생성회로, 생성 방법 및 이를 이용하는 반도체 장치
KR100883140B1 (ko) 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법
KR20080079557A (ko) 반도체 메모리 장치의 온다이 터미네이션 회로, 그의 제어방법 및 ｏｄｔ 동기 버퍼
US7733129B2 (en) Method and circuit for generating memory clock signal
US7616037B2 (en) Method and apparatus for controlling power-down mode of delay locked loop
US20080191734A1 (en) Semiconductor device including on-die termination control circuit having pipe line varying with frequency range
US7173878B2 (en) Apparatus for driving output signals from DLL circuit
US7408394B2 (en) Measure control delay and method having latching circuit integral with delay circuit
KR100550633B1 (ko) 반도체 기억 소자의 지연 고정 루프 및 그의 제어 방법
KR100507874B1 (ko) 클럭 동기화 회로를 구비한 동기식 반도체 메모리 장치 및클럭 동기화 회로의 클럭 트리 온/오프 제어회로
KR20020037525A (ko) 지연 락 루프 회로를 구비한 동기형 반도체 메모리 장치
KR101007986B1 (ko) 지연고정루프회로의 클럭트리 회로
JP3868126B2 (ja) 集積回路装置
KR101052079B1 (ko) 집적회로
KR20100046684A (ko) 비동기 대 동기 모드 온다이 터미네이션 제어회로 및 방법
KR20060027057A (ko) 전송 데이터의 래치 마진을 개선한 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee