JPH10255476A - 半導体装置のスイッチ信号発生器及び同期型ｓｒａｍ - Google Patents
半導体装置のスイッチ信号発生器及び同期型ｓｒａｍInfo
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- JPH10255476A JPH10255476A JP10001067A JP106798A JPH10255476A JP H10255476 A JPH10255476 A JP H10255476A JP 10001067 A JP10001067 A JP 10001067A JP 106798 A JP106798 A JP 106798A JP H10255476 A JPH10255476 A JP H10255476A
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】全ての入出力データパスを一括してセッティン
グするスイッチ信号発生器及びそれを用いた高速同期型
SRAMを提供する。 【解決手段】スイッチ信号発生器は、制御信号及び複数
の入力信号を受けて複数のスイッチ信号を発生し、この
複数のスイッチ信号のうち最初のスイッチ信号がイネー
ブルされる際に、最後のスイッチ信号まで逐次且つ完全
にイネーブルさせる。また、同期型SRAMは、出力データ
パス/データ貯蔵部と、入力データパス/データ貯蔵部
と、パススイッチ制御部とを備える。この同期型SRAMに
おいては、前記スイッチ信号発生器を用いて構成された
パススイッチ制御部において、バースト動作の開始と同
時に全てのバーストオーダーがセッティングされ、パス
スイッチ制御部からの出力信号であるスイッチ制御信号
に応じて出力データパス/データ貯蔵部及び入力データ
パス/データ貯蔵部の全てのデータパスが一括してセッ
ティングされる。
グするスイッチ信号発生器及びそれを用いた高速同期型
SRAMを提供する。 【解決手段】スイッチ信号発生器は、制御信号及び複数
の入力信号を受けて複数のスイッチ信号を発生し、この
複数のスイッチ信号のうち最初のスイッチ信号がイネー
ブルされる際に、最後のスイッチ信号まで逐次且つ完全
にイネーブルさせる。また、同期型SRAMは、出力データ
パス/データ貯蔵部と、入力データパス/データ貯蔵部
と、パススイッチ制御部とを備える。この同期型SRAMに
おいては、前記スイッチ信号発生器を用いて構成された
パススイッチ制御部において、バースト動作の開始と同
時に全てのバーストオーダーがセッティングされ、パス
スイッチ制御部からの出力信号であるスイッチ制御信号
に応じて出力データパス/データ貯蔵部及び入力データ
パス/データ貯蔵部の全てのデータパスが一括してセッ
ティングされる。
Description
【０００１】
【発明の属する分野】本発明は、半導体メモリ装置に係
り、特にスイッチ信号発生器及びそれを用いた高速同期
型SRAMに関する。
り、特にスイッチ信号発生器及びそれを用いた高速同期
型SRAMに関する。
【０００２】
【従来の技術】半導体メモリ装置において、高速SRAM
は、主にシステムのキャッシュ用として使用されてい
る。システムの高性能化につれてCPUとDRAMとの速度差
が大きくなり、キャッシュの必要性が高まっている。ま
た、CPUのクロック周波数によって、要求される高速SRA
Mは若干異なるが、一般に、100MHz以下のシステムにお
いては、通常10ns乃至20nsの標準非同期型SRAMが多用さ
れており、CPUのクロック周波数の上昇によって100MHz
乃至220MHzの高速同期型SRAMが要求されている。従っ
て、高級なワークステーションやサーバー等の製品ばか
りでなく、低級で安価なパソコンにおいても、キャッシ
ュSRAMとして同期型SRAMが使用されつつある。
は、主にシステムのキャッシュ用として使用されてい
る。システムの高性能化につれてCPUとDRAMとの速度差
が大きくなり、キャッシュの必要性が高まっている。ま
た、CPUのクロック周波数によって、要求される高速SRA
Mは若干異なるが、一般に、100MHz以下のシステムにお
いては、通常10ns乃至20nsの標準非同期型SRAMが多用さ
れており、CPUのクロック周波数の上昇によって100MHz
乃至220MHzの高速同期型SRAMが要求されている。従っ
て、高級なワークステーションやサーバー等の製品ばか
りでなく、低級で安価なパソコンにおいても、キャッシ
ュSRAMとして同期型SRAMが使用されつつある。
【０００３】一般に、同期型SRAMとして、同期型パイプ
ラインと同期型バースト方式の2種の製品が開発されて
いる。同期型パイプライン方式の製品はRISC（Reduced
Instruction Set Computer）系のキャッシュSRAMとして
用いられている反面、同期型バースト方式の製品はイン
テル社やモトローラ社のCISC（Complex InstructlonSet
Computer）−MPUのキャッシュSRAMとして使用されてい
る。
ラインと同期型バースト方式の2種の製品が開発されて
いる。同期型パイプライン方式の製品はRISC（Reduced
Instruction Set Computer）系のキャッシュSRAMとして
用いられている反面、同期型バースト方式の製品はイン
テル社やモトローラ社のCISC（Complex InstructlonSet
Computer）−MPUのキャッシュSRAMとして使用されてい
る。
【０００４】本発明は、例えばバースト方式の同期型SR
AMに関する。
AMに関する。
【０００５】図1は、従来の同期型SRAMの概略的なブロ
ック図である。図1のブロック図は、バースト制御スキ
ームを中心に示したものであり、図中に読出/書込制御
パスは示されていない。
ック図である。図1のブロック図は、バースト制御スキ
ームを中心に示したものであり、図中に読出/書込制御
パスは示されていない。
【０００６】図１に示すように、従来の同期型SRAMは、
外部から印加されるアドレスを取り込むアドレスバッフ
ァ部1と、読出/書込動作とバーストモードの設定とを制
御するバースト制御部2と、外部から入力されるシステ
ムクロックに同期した内部クロックICLKを発生するクロ
ック発生部3と、アドレスバッファ部１の出力信号、バ
ースト制御部２の出力信号及び内部クロックICLKに応じ
てバーストアドレスBSTADを発生するバーストカウント
部4とを備えている。
外部から印加されるアドレスを取り込むアドレスバッフ
ァ部1と、読出/書込動作とバーストモードの設定とを制
御するバースト制御部2と、外部から入力されるシステ
ムクロックに同期した内部クロックICLKを発生するクロ
ック発生部3と、アドレスバッファ部１の出力信号、バ
ースト制御部２の出力信号及び内部クロックICLKに応じ
てバーストアドレスBSTADを発生するバーストカウント
部4とを備えている。
【０００７】この従来の同期型SRAMは、バーストアドレ
スBSTADに応じてメモリセルアレイ5より伝達されたデー
タを感知及び増幅する感知増幅部6と、該感知増幅部6か
らの出力信号を保持し、この保持した出力信号を出力パ
スに伝達する出力データパス/データ貯蔵部7と、内部ク
ロックICLKに応じて、出力データパス/データ貯蔵部7の
出力信号をバッファリングして入出力ピン9を介して外
部に出力する出力バッファ部８とを更に備えている。
スBSTADに応じてメモリセルアレイ5より伝達されたデー
タを感知及び増幅する感知増幅部6と、該感知増幅部6か
らの出力信号を保持し、この保持した出力信号を出力パ
スに伝達する出力データパス/データ貯蔵部7と、内部ク
ロックICLKに応じて、出力データパス/データ貯蔵部7の
出力信号をバッファリングして入出力ピン9を介して外
部に出力する出力バッファ部８とを更に備えている。
【０００８】この従来の同期型SRAMは、内部クロックIC
LKに応じて入出力ピン９を介して外部から入力される入
力信号をバッファリングする入力バッファ部10と、入力
バッファ部10の出力信号を入力パスを通じて取り込んで
保持する入力データパス/データ貯蔵部11と、バースト
アドレスBSTADに応じて、入力データパス/データ貯蔵部
11の出力信号を取り込んでメモリセルアレイ5に書込む
書込駆動部12とを更に備えている。
LKに応じて入出力ピン９を介して外部から入力される入
力信号をバッファリングする入力バッファ部10と、入力
バッファ部10の出力信号を入力パスを通じて取り込んで
保持する入力データパス/データ貯蔵部11と、バースト
アドレスBSTADに応じて、入力データパス/データ貯蔵部
11の出力信号を取り込んでメモリセルアレイ5に書込む
書込駆動部12とを更に備えている。
【０００９】図1に示す従来の同期型SRAMにおいては、
バーストカウント部4からの出力信号であるバーストア
ドレスBSTADが、感知増幅部6及び書込駆動部12を制御す
るか、あるいはメモリセルアレイ5のワードラインもし
くはカラム選択ラインを制御して、出力データ及び入力
データの伝送順を決定する。
バーストカウント部4からの出力信号であるバーストア
ドレスBSTADが、感知増幅部6及び書込駆動部12を制御す
るか、あるいはメモリセルアレイ5のワードラインもし
くはカラム選択ラインを制御して、出力データ及び入力
データの伝送順を決定する。
【００１０】図2は図1に示す従来の同期型SRAMのバース
ト読出し動作を説明するための図である。以下、図2を
参照しながら図1に示す同期型SRAMのバースト読出し動
作を説明する。
ト読出し動作を説明するための図である。以下、図2を
参照しながら図1に示す同期型SRAMのバースト読出し動
作を説明する。
【００１１】システムクロックCLKの第1サイクルT1にお
いては、図1のバースト制御部2によりバーストモードが
設定されてバースト動作が開始され、外部から第1アド
レスが入力され、感知増幅部６により該第1アドレスに
よって選択されるメモリセルから第1データがセンシン
グされ、出力データパス/データ貯蔵部7において該第1
データがラッチされる。
いては、図1のバースト制御部2によりバーストモードが
設定されてバースト動作が開始され、外部から第1アド
レスが入力され、感知増幅部６により該第1アドレスに
よって選択されるメモリセルから第1データがセンシン
グされ、出力データパス/データ貯蔵部7において該第1
データがラッチされる。
【００１２】システムクロックの第2サイクルT2におい
ては、ラッチされた第1データが出力バッファ部8を経由
して入出力ピン9を通して外部に出力され、バーストカ
ウント部4により第2バーストアドレスが生成され、感知
増幅部6により該第2バーストアドレスによって選択され
るメモリセルから第2データがセンシングされ、出力デ
ータパス/データ貯蔵部7により該第2データがラッチさ
れる。
ては、ラッチされた第1データが出力バッファ部8を経由
して入出力ピン9を通して外部に出力され、バーストカ
ウント部4により第2バーストアドレスが生成され、感知
増幅部6により該第2バーストアドレスによって選択され
るメモリセルから第2データがセンシングされ、出力デ
ータパス/データ貯蔵部7により該第2データがラッチさ
れる。
【００１３】システムクロックの第3サイクルT3におけ
る動作は、第2サイクルT2における動作と同一であり、
ラッチされた第2データが外部に出力され、第3バースト
アドレスが生成され、該第3バーストアドレスによって
選択される第3データがセンシングされラッチされる。
る動作は、第2サイクルT2における動作と同一であり、
ラッチされた第2データが外部に出力され、第3バースト
アドレスが生成され、該第3バーストアドレスによって
選択される第3データがセンシングされラッチされる。
【００１４】システムクロックの第4サイクルT4におけ
る動作も、第2または第3サイクルT2、T3における動作と
同一であり、ラッチされた第3データが外部に出力さ
れ、第4バーストアドレスが生成され、該第4バーストア
ドレスによって選択される第4データがセンシングされ
ラッチされる。
る動作も、第2または第3サイクルT2、T3における動作と
同一であり、ラッチされた第3データが外部に出力さ
れ、第4バーストアドレスが生成され、該第4バーストア
ドレスによって選択される第4データがセンシングされ
ラッチされる。
【００１５】システムクロックの第5サイクルT5におい
ては、ラッチされた第4データが外部に出力され、読出
し動作を続けて実行する場合は、第1サイクルTlが再び
始まり、そうでない場合は、バースト動作を終了する。
ては、ラッチされた第4データが外部に出力され、読出
し動作を続けて実行する場合は、第1サイクルTlが再び
始まり、そうでない場合は、バースト動作を終了する。
【００１６】図1に示す従来の同期型SRAMのバースト書
込動作は前述したバースト読出し動作と反対の経路、即
ち、入力データパスを通じて行われるが、ここではその
詳細な説明を省略する。
込動作は前述したバースト読出し動作と反対の経路、即
ち、入力データパスを通じて行われるが、ここではその
詳細な説明を省略する。
【００１７】以上述べたように、図1に示す従来の同期
型SRAMにおいては、バースト読出し動作が行われる間
に、システムクロックCLKの第1サイクル及び第5サイク
ルT1及びT5とを除く他の各サイクルT2、T3、T4毎に、バ
ーストカウント部4においてバーストアドレスを発生
し、感知増幅部6においてメモリセルのデータがセンシ
ングされ、出力データパス/データ貯蔵部7において、セ
ンシングされたデータがラッチされる。即ち、データセ
ンシング及びラッチ動作並びにデータ出力動作が、シス
テムクロックの全サイクルにおいてバーストカウント部
4の影響を絶えず受けることになる。
型SRAMにおいては、バースト読出し動作が行われる間
に、システムクロックCLKの第1サイクル及び第5サイク
ルT1及びT5とを除く他の各サイクルT2、T3、T4毎に、バ
ーストカウント部4においてバーストアドレスを発生
し、感知増幅部6においてメモリセルのデータがセンシ
ングされ、出力データパス/データ貯蔵部7において、セ
ンシングされたデータがラッチされる。即ち、データセ
ンシング及びラッチ動作並びにデータ出力動作が、シス
テムクロックの全サイクルにおいてバーストカウント部
4の影響を絶えず受けることになる。
【００１８】そのため、この従来の同期型SRAMにおいて
超高速のバースト読出し動作を行う場合、即ち、システ
ムクロックCLKの周波数を高くしてサイクルの周期が短
くなる場合、その短い周期の各サイクルにおいてバース
トアドレスの発生動作、データセンシング及びラッチ動
作、更にデータ出力動作の全てを行わなければならない
ため、誤動作が生じ得る。バースト書込動作において
も、システムクロックCLKの周波数が高くなりサイクル
の周期が短くなると、前述のバースト読出し動作の場合
と同様に誤動作が生じ得る。更に、図1に示す従来の同
期型SRAMにおいては、１つのサイクル当たり２つのデー
タを読出し又は書込みする機能、即ち、二重データ率
（Double Data Rate）機能を実現することが困難であ
る。
超高速のバースト読出し動作を行う場合、即ち、システ
ムクロックCLKの周波数を高くしてサイクルの周期が短
くなる場合、その短い周期の各サイクルにおいてバース
トアドレスの発生動作、データセンシング及びラッチ動
作、更にデータ出力動作の全てを行わなければならない
ため、誤動作が生じ得る。バースト書込動作において
も、システムクロックCLKの周波数が高くなりサイクル
の周期が短くなると、前述のバースト読出し動作の場合
と同様に誤動作が生じ得る。更に、図1に示す従来の同
期型SRAMにおいては、１つのサイクル当たり２つのデー
タを読出し又は書込みする機能、即ち、二重データ率
（Double Data Rate）機能を実現することが困難であ
る。
【００１９】
【発明が解決しようとする課題】本発明の１つの目的
は、例えば超高速のバースト動作を実行可能な同期型SR
AMを実現するために、入出力データパスを一括してセッ
ティングすることができるスイッチ信号発生器を提供す
ることにある。
は、例えば超高速のバースト動作を実行可能な同期型SR
AMを実現するために、入出力データパスを一括してセッ
ティングすることができるスイッチ信号発生器を提供す
ることにある。
【００２０】本発明の他の目的は、超高速のバースト動
作を実行可能な同期型SRAMを提供することにある。
作を実行可能な同期型SRAMを提供することにある。
【００２１】本発明の更に他の目的は、１つのサイクル
当たり２つのデータを読出し又は書込みする機能、即
ち、二重データ率機能を容易に実現可能な同期型SRAMを
提供することにある。
当たり２つのデータを読出し又は書込みする機能、即
ち、二重データ率機能を容易に実現可能な同期型SRAMを
提供することにある。
【００２２】
【課題を解決するための手段】前記第１の目的を達成す
るため、本発明に係るスイッチ信号発生器は、第1及び
第2制御信号、複数の入力信号を受けて論理動作を行
い、最初のスイッチ信号を出力する第1論理手段と、前
記最初のスイッチ信号と前記第1制御信号とを入力とし
て最後のスイッチ信号まで順次に出力し、前記最初のス
イッチ信号がイネーブルされる際に前記最後の信号まで
順次に全てイネーブルさせる第2論理手段とを備える。
るため、本発明に係るスイッチ信号発生器は、第1及び
第2制御信号、複数の入力信号を受けて論理動作を行
い、最初のスイッチ信号を出力する第1論理手段と、前
記最初のスイッチ信号と前記第1制御信号とを入力とし
て最後のスイッチ信号まで順次に出力し、前記最初のス
イッチ信号がイネーブルされる際に前記最後の信号まで
順次に全てイネーブルさせる第2論理手段とを備える。
【００２３】前記第1論理手段は、前記第1及び第2制御
信号を受けてNOR動作を行うNOR手段と、前記NOR手段か
らの出力信号及び前記複数の入力信号を受けてAND動作
を行い、前記最初のスイッチ信号を出力するAND手段と
を含む。前記第2論理手段は、順次に連結された複数の
単位論理手段を含み、前記単位論理手段は、前段の単位
論理手段から出力されるスイッチ信号を反転させる反転
手段と、前記反転手段からの出力信号及び前記第1制御
信号を受けてNOR動作を行い、スイッチ信号を出力するN
OR手段とを含む。
信号を受けてNOR動作を行うNOR手段と、前記NOR手段か
らの出力信号及び前記複数の入力信号を受けてAND動作
を行い、前記最初のスイッチ信号を出力するAND手段と
を含む。前記第2論理手段は、順次に連結された複数の
単位論理手段を含み、前記単位論理手段は、前段の単位
論理手段から出力されるスイッチ信号を反転させる反転
手段と、前記反転手段からの出力信号及び前記第1制御
信号を受けてNOR動作を行い、スイッチ信号を出力するN
OR手段とを含む。
【００２４】前記他の目的を達成するため、本発明に係
る同期型SRAMは、感知増幅部からの出力信号を保持し、
スイッチ制御信号に応じて前記出力信号の出力パスを一
括してセッティングする出力データパス/データ貯蔵部
と、入力バッファ部においてバッファリングされた信号
を保持し、前記スイッチ制御信号に応じて前記バッファ
リングされた信号の入力パスを一括してセッティングす
る入力データパス/データ貯蔵部と、所定のアドレスビ
ット、所定の第1及び第2制御信号に応じて前記スイッチ
制御信号を発生するパススイッチ制御部とを具備する。
る同期型SRAMは、感知増幅部からの出力信号を保持し、
スイッチ制御信号に応じて前記出力信号の出力パスを一
括してセッティングする出力データパス/データ貯蔵部
と、入力バッファ部においてバッファリングされた信号
を保持し、前記スイッチ制御信号に応じて前記バッファ
リングされた信号の入力パスを一括してセッティングす
る入力データパス/データ貯蔵部と、所定のアドレスビ
ット、所定の第1及び第2制御信号に応じて前記スイッチ
制御信号を発生するパススイッチ制御部とを具備する。
【００２５】前記本発明に係る同期型SRAMは、感知増幅
部と、出力バッファ部と、入力バッファ部と、書込駆動
部とを更に備える。
部と、出力バッファ部と、入力バッファ部と、書込駆動
部とを更に備える。
【００２６】前記感知増幅部は、メモリセルのデータを
感知し増幅して前記出力データパス/データ貯蔵部に出
力する。前記出力バッファ部は、内部クロックに応じて
前記出力データパス/データ貯蔵部からの出力信号をバ
ッファリングし外部に出力する。前記入力バッファ部
は、前記内部クロック応じて外部から入力される信号を
バッファリングし前記入力データパス/データ貯蔵部に
出力する。前記書込駆動部は、前記入力データパス/デ
ータ貯蔵部からの出力信号をメモリセルに書込みする。
感知し増幅して前記出力データパス/データ貯蔵部に出
力する。前記出力バッファ部は、内部クロックに応じて
前記出力データパス/データ貯蔵部からの出力信号をバ
ッファリングし外部に出力する。前記入力バッファ部
は、前記内部クロック応じて外部から入力される信号を
バッファリングし前記入力データパス/データ貯蔵部に
出力する。前記書込駆動部は、前記入力データパス/デ
ータ貯蔵部からの出力信号をメモリセルに書込みする。
【００２７】前記アドレスビットは、前記バーストモー
ド動作の際に外部から印加されるアドレスによって発生
される。前記第1制御信号は、前記バーストモード動作
の終了あるいは前記バーストモード動作のストップを知
らせる信号である。前記第2制御信号は、前記パススイ
ッチ制御手段をイネーブルにし、リニアバーストモード
及びインターリーブバーストモードのうち何れか１つを
選択する信号である。
ド動作の際に外部から印加されるアドレスによって発生
される。前記第1制御信号は、前記バーストモード動作
の終了あるいは前記バーストモード動作のストップを知
らせる信号である。前記第2制御信号は、前記パススイ
ッチ制御手段をイネーブルにし、リニアバーストモード
及びインターリーブバーストモードのうち何れか１つを
選択する信号である。
【００２８】前記出力データパス/データ貯蔵部は、前
記感知増幅部からの出力信号を保存する読出データレジ
スターブロックと、複数の出力データパスラインと、前
記スイッチ制御信号に応じて前記読出データレジスター
ブロックの出力端を前記各出力データパスラインに連結
するパススイッチブロックと、前記各出力データパスラ
インを通じて伝達された信号を保存して前記出力バッフ
ァに出力する出力データレジスターブロックとを含む。
記感知増幅部からの出力信号を保存する読出データレジ
スターブロックと、複数の出力データパスラインと、前
記スイッチ制御信号に応じて前記読出データレジスター
ブロックの出力端を前記各出力データパスラインに連結
するパススイッチブロックと、前記各出力データパスラ
インを通じて伝達された信号を保存して前記出力バッフ
ァに出力する出力データレジスターブロックとを含む。
【００２９】前記入力データパス/データ貯蔵部は、入
力端に入力される信号を保持して前記書込駆動部に出力
する書込データレジスタブロックと、複数の入力データ
パスラインと、前記スイッチ制御信号に応じて前記書込
データレジスタブロックの入力端を前記各入力データパ
スラインに連結するパススイッチブロックと、前記入力
バッファにおいてバッファリングされた信号を保持して
前記各入力データパスラインに出力する入力データレジ
スタブロックと含む。
力端に入力される信号を保持して前記書込駆動部に出力
する書込データレジスタブロックと、複数の入力データ
パスラインと、前記スイッチ制御信号に応じて前記書込
データレジスタブロックの入力端を前記各入力データパ
スラインに連結するパススイッチブロックと、前記入力
バッファにおいてバッファリングされた信号を保持して
前記各入力データパスラインに出力する入力データレジ
スタブロックと含む。
【００３０】前記パススイッチ制御部は、前記第1及び
第2制御信号、前記アドレスビット、前記アドレスビッ
トの反転アドレスビットに応じて第1群のスイッチ信号
を発生する第1スイッチ信号発生手段と、前記第1制御信
号、前記第2制御信号の反転信号、前記アドレスビット
及び前記反転アドレスビットに応じて第2群のスイッチ
信号を発生する第2スイッチ信号発生手段と、前記第1群
のスイッチ信号のうち何れか１つと前記第2群のスイッ
チ信号のうち何れか１つとの論理和を前記各スイッチ制
御信号として出力する多数の論理和手段を含む論理手段
とを備える。ここで、前記第1スイッチ信号発生手段
は、前記アドレスビット及び前記反転アドレスビットの
うちから選択されるビット、前記第1及び第2制御信号に
応じて前記第1群のスイッチ信号のうち一部を出力信号
として発生し、前記出力信号のうち最初の出力信号がイ
ネーブルされる際に、残りの出力信号が最後の出力信号
まで順次に全てイネーブルされる複数の単位スイッチ信
号発生器を備える。前記第2スイッチ信号発生手段は、
前記アドレスビット及び前記反転アドレスビットのうち
から選択されるビット、前記第1制御信号、前記第2制御
信号の反転信号に応じて前記第2群のスイッチ信号のう
ち一部を出力信号として発生し、前記出力信号のうち最
初の出力信号がイネーブルされる際に、残りの出力信号
が順次に全てイネーブルされる複数の単位スイッチ信号
発生器を備える。
第2制御信号、前記アドレスビット、前記アドレスビッ
トの反転アドレスビットに応じて第1群のスイッチ信号
を発生する第1スイッチ信号発生手段と、前記第1制御信
号、前記第2制御信号の反転信号、前記アドレスビット
及び前記反転アドレスビットに応じて第2群のスイッチ
信号を発生する第2スイッチ信号発生手段と、前記第1群
のスイッチ信号のうち何れか１つと前記第2群のスイッ
チ信号のうち何れか１つとの論理和を前記各スイッチ制
御信号として出力する多数の論理和手段を含む論理手段
とを備える。ここで、前記第1スイッチ信号発生手段
は、前記アドレスビット及び前記反転アドレスビットの
うちから選択されるビット、前記第1及び第2制御信号に
応じて前記第1群のスイッチ信号のうち一部を出力信号
として発生し、前記出力信号のうち最初の出力信号がイ
ネーブルされる際に、残りの出力信号が最後の出力信号
まで順次に全てイネーブルされる複数の単位スイッチ信
号発生器を備える。前記第2スイッチ信号発生手段は、
前記アドレスビット及び前記反転アドレスビットのうち
から選択されるビット、前記第1制御信号、前記第2制御
信号の反転信号に応じて前記第2群のスイッチ信号のう
ち一部を出力信号として発生し、前記出力信号のうち最
初の出力信号がイネーブルされる際に、残りの出力信号
が順次に全てイネーブルされる複数の単位スイッチ信号
発生器を備える。
【００３１】
【発明の実施の形態】以下、添付図面に基づいて本発明
の好適な実施の形態を説明する。先ず、本発明の好適な
実施の形態に係るスイッチ信号発生器について説明し、
次いで、該スイッチ信号発生器を用いた同期型SRAMにつ
いて説明する。
の好適な実施の形態を説明する。先ず、本発明の好適な
実施の形態に係るスイッチ信号発生器について説明し、
次いで、該スイッチ信号発生器を用いた同期型SRAMにつ
いて説明する。
【００３２】図3は、本発明の好適な実施の形態に係る
スイッチ信号発生器の回路図である。図3に示すよう
に、本発明の好適な実施の形態に係るスイッチ信号発生
器は、２つの制御ポートCNT1、CNT2から入力される第1
及び第2制御信号、並びに、２つの入力ポートINl、IN2
から入力される入力信号を受けて論理動作を実行して、
第1スイッチ信号を出力ポートSW1に出力する第1論理手
段3cと、前記第1スイッチ信号をラッチするラインラッ
チ3aと、前記第1スイッチ信号及び前記第1制御信号を入
力として第2、第3、及び第4スイッチ信号を各々出力ポ
ートSW2、SW3、SW4に順次に出力し、前記第1スイッチ信
号がイネーブルになった場合に、前記第2、第3及び第4
スイッチ信号を順に全てイネーブルにする第2論理手段3
bとを備える。
スイッチ信号発生器の回路図である。図3に示すよう
に、本発明の好適な実施の形態に係るスイッチ信号発生
器は、２つの制御ポートCNT1、CNT2から入力される第1
及び第2制御信号、並びに、２つの入力ポートINl、IN2
から入力される入力信号を受けて論理動作を実行して、
第1スイッチ信号を出力ポートSW1に出力する第1論理手
段3cと、前記第1スイッチ信号をラッチするラインラッ
チ3aと、前記第1スイッチ信号及び前記第1制御信号を入
力として第2、第3、及び第4スイッチ信号を各々出力ポ
ートSW2、SW3、SW4に順次に出力し、前記第1スイッチ信
号がイネーブルになった場合に、前記第2、第3及び第4
スイッチ信号を順に全てイネーブルにする第2論理手段3
bとを備える。
【００３３】第1論理手段3cは、２つの制御ポートCNT
1、CNT2から各々入力される第1及び第2制御信号に応じ
てNOR動作を実行するNORゲートNR1と、NORゲートNRlか
らの出力信号及び２つの入力ポートIN1、IN2から入力さ
れる入力信号に応じてAND動作を実行して前記第1スイッ
チ信号を出力ポートSW1に出力するANDゲートANDlとから
構成される。
1、CNT2から各々入力される第1及び第2制御信号に応じ
てNOR動作を実行するNORゲートNR1と、NORゲートNRlか
らの出力信号及び２つの入力ポートIN1、IN2から入力さ
れる入力信号に応じてAND動作を実行して前記第1スイッ
チ信号を出力ポートSW1に出力するANDゲートANDlとから
構成される。
【００３４】ラインラッチ3aは、ANDゲートAND1の出力
端に入力端が接続された反転手段I5と、該反転手段I5の
出力端に入力端が接続され、ANDゲートAND1の出力端に
出力端が接続された反転手段I6とから構成される。
端に入力端が接続された反転手段I5と、該反転手段I5の
出力端に入力端が接続され、ANDゲートAND1の出力端に
出力端が接続された反転手段I6とから構成される。
【００３５】第2論理手段3bは、順に連結された３つの
単位論理手段3b1、3b2、3b3を含み、各単位論理手段3b
1、3b2、3b3は、前段のスイッチ信号を各々反転させる
反転手段I2、I3、I4と、該反転手段I2、I3、I4からの各
出力信号及び前記第1制御信号に応じてNOR動作を実行し
てスイッチ信号を出力するNOR手段NR2、NR3、NR4とを含
んで構成される。
単位論理手段3b1、3b2、3b3を含み、各単位論理手段3b
1、3b2、3b3は、前段のスイッチ信号を各々反転させる
反転手段I2、I3、I4と、該反転手段I2、I3、I4からの各
出力信号及び前記第1制御信号に応じてNOR動作を実行し
てスイッチ信号を出力するNOR手段NR2、NR3、NR4とを含
んで構成される。
【００３６】次に、このスイッチ信号発生器の動作を説
明する。２つの制御ポートCNT1、CNT2から各々入力され
る前記第1及び第2制御信号のうち何れか１つが論理ハイ
である場合は、出力ポートSW1、SW2、SW3、SW4に出力され
る全てのスイッチ信号が論理ローになる。
明する。２つの制御ポートCNT1、CNT2から各々入力され
る前記第1及び第2制御信号のうち何れか１つが論理ハイ
である場合は、出力ポートSW1、SW2、SW3、SW4に出力され
る全てのスイッチ信号が論理ローになる。
【００３７】一方、２つの制御ポートCNT1、CNT2から入
力される前記第1及び第2制御信号が全て論理ローである
場合は、２つの入力ポートIN1、IN2から入力される信号
によって出力ポートSW1、SW2、SW3、SW4の状態が決定され
る。即ち、２つの入力ポートIN1、IN2から入力される入
力信号が全て論理ローである場合、又は、何れか１つが
論理ローである場合は、出力ポートSW1、SW2、SW3、SW4に
出力される全てのスイッチ信号が論理ローになる。入力
ポートIN1、IN2から入力される入力信号が全て論理ハイ
である場合は、ANDゲートAND1からの出力信号が論理ハ
イになり、よって、出力ポートSW1に出力される第1スイ
ッチ信号が論理ハイにイネーブルされ、出力ポートSW2、
SW3、SW4に出力される第2乃至第4スイッチ信号が順次に
論理ハイにイネーブルされる。
力される前記第1及び第2制御信号が全て論理ローである
場合は、２つの入力ポートIN1、IN2から入力される信号
によって出力ポートSW1、SW2、SW3、SW4の状態が決定され
る。即ち、２つの入力ポートIN1、IN2から入力される入
力信号が全て論理ローである場合、又は、何れか１つが
論理ローである場合は、出力ポートSW1、SW2、SW3、SW4に
出力される全てのスイッチ信号が論理ローになる。入力
ポートIN1、IN2から入力される入力信号が全て論理ハイ
である場合は、ANDゲートAND1からの出力信号が論理ハ
イになり、よって、出力ポートSW1に出力される第1スイ
ッチ信号が論理ハイにイネーブルされ、出力ポートSW2、
SW3、SW4に出力される第2乃至第4スイッチ信号が順次に
論理ハイにイネーブルされる。
【００３８】図4は、図3に示すスイッチ信号発生器を用
いた本発明の好適な実施の形態に係る同期型SRAMの概略
的なブロック図である。なお、図4はバースト制御スキ
ームを中心に示したものであるので、同図には基本的な
読出し/書込制御パスは示されていない。また、図４
は、バーストの長さが4で、レジスタ−レジスタモード
である場合の一例を示すものである。
いた本発明の好適な実施の形態に係る同期型SRAMの概略
的なブロック図である。なお、図4はバースト制御スキ
ームを中心に示したものであるので、同図には基本的な
読出し/書込制御パスは示されていない。また、図４
は、バーストの長さが4で、レジスタ−レジスタモード
である場合の一例を示すものである。
【００３９】図4に示すように、本発明の好適な実施の
形態に係る同期型SRAMは、外部から印加されるアドレス
を取り込むアドレスバッファ部21と、読出し/書込動作
とバストモードの設定とを制御するバースト制御部22
と、外部から入力されるシステムクロックに同期した内
部クロックICLKを発生するクロック発生部23と、アドレ
スバッファ部21の出力信号及びバースト制御部22からの
出力信号に応じてスイッチ制御信号SWCONiを発生するパ
ススイッチ制御部24とを備える。
形態に係る同期型SRAMは、外部から印加されるアドレス
を取り込むアドレスバッファ部21と、読出し/書込動作
とバストモードの設定とを制御するバースト制御部22
と、外部から入力されるシステムクロックに同期した内
部クロックICLKを発生するクロック発生部23と、アドレ
スバッファ部21の出力信号及びバースト制御部22からの
出力信号に応じてスイッチ制御信号SWCONiを発生するパ
ススイッチ制御部24とを備える。
【００４０】この実施の形態に係る同期型SRAMは、バー
スト読出し動作においてメモリセルアレイ25のデータを
外部に読出すために、メモリセルアレイ25から伝達され
るデータを感知し増幅する感知増幅部26と、該感知増幅
部26からの出力信号を保持し、スイッチ制御信号SWCONi
に応じて、該保存された出力信号の出力パスを一括して
セッティングする出力データパス/データ貯蔵部27と、
内部クロックICLKに応じて、出力データパス/データ貯
蔵部27の出力信号をバッファリングしてから入出力ピン
29を通じて外部に出力する出力バッファ部28とを更に備
える。
スト読出し動作においてメモリセルアレイ25のデータを
外部に読出すために、メモリセルアレイ25から伝達され
るデータを感知し増幅する感知増幅部26と、該感知増幅
部26からの出力信号を保持し、スイッチ制御信号SWCONi
に応じて、該保存された出力信号の出力パスを一括して
セッティングする出力データパス/データ貯蔵部27と、
内部クロックICLKに応じて、出力データパス/データ貯
蔵部27の出力信号をバッファリングしてから入出力ピン
29を通じて外部に出力する出力バッファ部28とを更に備
える。
【００４１】また、この実施の形態に係る同期型SRAM
は、バースト書込動作において外部から入力されるデー
タをメモリセルアレイ25に書込むために、内部クロック
ICLKに応じて、入出力ピン29を通じて外部から入力され
る入力信号をバッファリングする入力バッファ部30と、
スイッチ制御信号SWCONiに応じて、入力バッファ部30に
おいてバッファリングされた入力信号の入力パスを一括
してセッティングして、該入力信号を保持する入力デー
タパス/データ貯蔵部31と、該入力データパス/データ貯
蔵部31からの出力信号に応じてメモリセルアレイ25に書
込む書込駆動部32とを更に備える。
は、バースト書込動作において外部から入力されるデー
タをメモリセルアレイ25に書込むために、内部クロック
ICLKに応じて、入出力ピン29を通じて外部から入力され
る入力信号をバッファリングする入力バッファ部30と、
スイッチ制御信号SWCONiに応じて、入力バッファ部30に
おいてバッファリングされた入力信号の入力パスを一括
してセッティングして、該入力信号を保持する入力デー
タパス/データ貯蔵部31と、該入力データパス/データ貯
蔵部31からの出力信号に応じてメモリセルアレイ25に書
込む書込駆動部32とを更に備える。
【００４２】図4に示す同期型SRAMは、図1に示す従来の
同期型SRAMにおけるバーストカウント部をパススイッチ
制御部24に置き換え、更に、パススイッチ制御部24から
の出力信号であるスイッチ制御信号SWCONiによって出力
データパス/データ貯蔵部27及び入力データパス/データ
貯蔵部31を制御する点で図1に示す従来技術と相違す
る。パススイッチ制御部24は、図3に示すスイッチ信号
発生器を用いて構成されるものであり、詳細に関しては
後述する。なお、スイッチ制御信号SWCONiにより、感知
増幅部26及び書込駆動部32を制御するか、又はメモリセ
ルアレイ25のワードラインもしくはカラム選択ラインを
制御するように構成することも可能である。
同期型SRAMにおけるバーストカウント部をパススイッチ
制御部24に置き換え、更に、パススイッチ制御部24から
の出力信号であるスイッチ制御信号SWCONiによって出力
データパス/データ貯蔵部27及び入力データパス/データ
貯蔵部31を制御する点で図1に示す従来技術と相違す
る。パススイッチ制御部24は、図3に示すスイッチ信号
発生器を用いて構成されるものであり、詳細に関しては
後述する。なお、スイッチ制御信号SWCONiにより、感知
増幅部26及び書込駆動部32を制御するか、又はメモリセ
ルアレイ25のワードラインもしくはカラム選択ラインを
制御するように構成することも可能である。
【００４３】図4に示す同期型SRAMにおいては、パスス
イッチ制御部24の出力信号であるスイッチ制御信号SWCO
Niに応じてバースト動作が開始されると同時に、全ての
バーストオーダーと、出力データパス/データ貯蔵部27
及び入力データパス/データ貯蔵部31の全てのデータパ
スが一括してセッティングされ、以降の動作、即ち、デ
ータ出力動作はバースト動作の制御に影響を受けない。
これに関する詳細は、図6及び図7を参照しながら後述す
る。
イッチ制御部24の出力信号であるスイッチ制御信号SWCO
Niに応じてバースト動作が開始されると同時に、全ての
バーストオーダーと、出力データパス/データ貯蔵部27
及び入力データパス/データ貯蔵部31の全てのデータパ
スが一括してセッティングされ、以降の動作、即ち、デ
ータ出力動作はバースト動作の制御に影響を受けない。
これに関する詳細は、図6及び図7を参照しながら後述す
る。
【００４４】図5は、図4に示す本発明の好適な実施の形
態に係る同期型SRAMのバースト読出し動作を簡単に説明
するための図である。なお、ここでは、前述のようにバ
ーストの長さが4で、レジスタ−レジスタモードである
場合に関して説明する。
態に係る同期型SRAMのバースト読出し動作を簡単に説明
するための図である。なお、ここでは、前述のようにバ
ーストの長さが4で、レジスタ−レジスタモードである
場合に関して説明する。
【００４５】システムクロックCLKの第1サイクルTlにお
いては、図4に示す同期型SRAMのバースト制御部22によ
りバーストモードが設定されてバースト動作が開始さ
れ、外部から第1アドレスが入力されて感知増幅部26が
メモリセルアレイ25から伝達される４つのデータ、即
ち、第1乃至第4データを同時に感知して増幅し、この感
知増幅された第1乃至第4データをスイッチ制御信号SWCO
Niに応じて出力データパス/データ貯蔵部27においてラ
ッチする。
いては、図4に示す同期型SRAMのバースト制御部22によ
りバーストモードが設定されてバースト動作が開始さ
れ、外部から第1アドレスが入力されて感知増幅部26が
メモリセルアレイ25から伝達される４つのデータ、即
ち、第1乃至第4データを同時に感知して増幅し、この感
知増幅された第1乃至第4データをスイッチ制御信号SWCO
Niに応じて出力データパス/データ貯蔵部27においてラ
ッチする。
【００４６】次いで、システムクロックCLKの第2サイク
ルT2において、ラッチされた第1データを出力バッファ
部28を経由して入出力ピン29を通して外部に出力し、第
3サイクルT3において、ラッチされた第2データを外部に
出力し、第4サイクルT4において、ラッチされた第3デー
タを外部に出力する。
ルT2において、ラッチされた第1データを出力バッファ
部28を経由して入出力ピン29を通して外部に出力し、第
3サイクルT3において、ラッチされた第2データを外部に
出力し、第4サイクルT4において、ラッチされた第3デー
タを外部に出力する。
【００４７】そして、第5サイクルT5において、ラッチ
された第4データを外部に出力し、読出し動作を続けて
実行する場合は、第1サイクルT1を再び開始し、そうで
ない場合はバースト動作を終了する。
された第4データを外部に出力し、読出し動作を続けて
実行する場合は、第1サイクルT1を再び開始し、そうで
ない場合はバースト動作を終了する。
【００４８】バースト書込動作は前述したバースト読出
し動作と反対の経路、即ち、入力データパスを通じて行
われるが、ここではその詳細な説明を省略する。
し動作と反対の経路、即ち、入力データパスを通じて行
われるが、ここではその詳細な説明を省略する。
【００４９】図6は、図4に示す本発明の好適な実施の形
態に係る同期型SRAMのデータパス部の詳細なブロック図
である。なお、図6は、バーストの長さが4で、レジスタ
−レジスタモードである場合の一例をを示したものであ
る。図4における構成要素と同一の構成要素には同一の
参照番号を付している。
態に係る同期型SRAMのデータパス部の詳細なブロック図
である。なお、図6は、バーストの長さが4で、レジスタ
−レジスタモードである場合の一例をを示したものであ
る。図4における構成要素と同一の構成要素には同一の
参照番号を付している。
【００５０】図6に示すように、本発明の好適な実施の
形態に係る同期型SRAMは、メモリセルアレイ25と、感知
増幅部26と、出力データパス/データ貯蔵部27と、タイ
ムデマルチプレクサ33と、出力バッファ部28と、入出力
ピン29と、入力バッファ部30と、タイムマルチプレクサ
34と、入力データパス/貯蔵部31と、書込駆動部32と、
パススイッチ制御部24とを備える。
形態に係る同期型SRAMは、メモリセルアレイ25と、感知
増幅部26と、出力データパス/データ貯蔵部27と、タイ
ムデマルチプレクサ33と、出力バッファ部28と、入出力
ピン29と、入力バッファ部30と、タイムマルチプレクサ
34と、入力データパス/貯蔵部31と、書込駆動部32と、
パススイッチ制御部24とを備える。
【００５１】感知増幅部26は、メモリセルアレイ25中の
選択されたメモリセルからのデータ感知し増幅する第1
乃至第4感知増幅器26a、26b、26c、26dを含む。出力デ
ータパス/データ貯蔵部27は、読出データレジスタブロ
ック27Rと、パススイッチブロック27Sと、出力データパ
スラインODP1、ODP2、ODP3、ODP4と、出力データレジス
タブロック270とから構成される。
選択されたメモリセルからのデータ感知し増幅する第1
乃至第4感知増幅器26a、26b、26c、26dを含む。出力デ
ータパス/データ貯蔵部27は、読出データレジスタブロ
ック27Rと、パススイッチブロック27Sと、出力データパ
スラインODP1、ODP2、ODP3、ODP4と、出力データレジス
タブロック270とから構成される。
【００５２】読出データレジスタブロック27Rは、各感
知増幅器26a、26b、26c、26dからの出力信号を各々保持
する第1乃至第4読出データレジスタ27Ra、27Rb、27Rc、
27Rdを含む。パススイッチブロック27Sは、各読出デー
タレジスター27Ra、27Rb、27Rc、27Rdの出力端と各出力
データパスラインODP1、ODP2、ODP3、ODP4との間に接続
され、スイッチ制御信号SWCON11乃至SWCON44によって一
括して制御される多数のパススイッチS1乃至S16を含
む。また、出力データレジスタブロック270は、各出力
データパスラインODP1、ODP2、ODP3、ODP4を通じて伝達
された信号を保持する第1乃至第4出力データレジスタ27
Oa、27Ob、27Oc、27Oを含む。各出力データレジスタ27O
a、27Ob、27Oc、27Odからの出力信号は、タイムデマル
チプレクサ33においてデマルチプレクシングされ、出力
バッファ28及び入出力ピン29を介して外部に逐次出力さ
れる。
知増幅器26a、26b、26c、26dからの出力信号を各々保持
する第1乃至第4読出データレジスタ27Ra、27Rb、27Rc、
27Rdを含む。パススイッチブロック27Sは、各読出デー
タレジスター27Ra、27Rb、27Rc、27Rdの出力端と各出力
データパスラインODP1、ODP2、ODP3、ODP4との間に接続
され、スイッチ制御信号SWCON11乃至SWCON44によって一
括して制御される多数のパススイッチS1乃至S16を含
む。また、出力データレジスタブロック270は、各出力
データパスラインODP1、ODP2、ODP3、ODP4を通じて伝達
された信号を保持する第1乃至第4出力データレジスタ27
Oa、27Ob、27Oc、27Oを含む。各出力データレジスタ27O
a、27Ob、27Oc、27Odからの出力信号は、タイムデマル
チプレクサ33においてデマルチプレクシングされ、出力
バッファ28及び入出力ピン29を介して外部に逐次出力さ
れる。
【００５３】入力データパス/データ貯蔵部31は、書込
データレジスタブロック31Rと、パススイッチブロック3
1Sと、入力データパスラインIDP1、IDP2、IDP3、IDP4
と、入力データレジスタブロック31Iとから構成され
る。
データレジスタブロック31Rと、パススイッチブロック3
1Sと、入力データパスラインIDP1、IDP2、IDP3、IDP4
と、入力データレジスタブロック31Iとから構成され
る。
【００５４】入力データレジスタブロック31Iは、外部
より入出力ピン29、入力バッファ部30及びタイムマルチ
プレクサ34を介して順次に入力される各入力信号を保存
し、各入力データパスラインlDP1、IDP2、IDP3、IDP4に
当該各入力信号を出力する第1乃至第4入力データレジス
タ31Ia、31lb、31Ic、31Idを含む。書込データレジスタ
ブロック31Rは、入力端に入力される信号を各々保持す
る第1乃至第4書込データレジスタ31Ra、31Rb、31Rc、31
Rdを含む。パススイッチブロック31Sは、各書込データ
レジスタ31Ra、31Rb、31Rc、31Rdの入力端と各入力デー
タパスラインIDP1、IDP2、IDP3、IDP4との間に接続さ
れ、スイッチ制御信号SWCON11乃至SWCON44により一括し
て制御される多数のパススイッチS17乃至S32を含む。
より入出力ピン29、入力バッファ部30及びタイムマルチ
プレクサ34を介して順次に入力される各入力信号を保存
し、各入力データパスラインlDP1、IDP2、IDP3、IDP4に
当該各入力信号を出力する第1乃至第4入力データレジス
タ31Ia、31lb、31Ic、31Idを含む。書込データレジスタ
ブロック31Rは、入力端に入力される信号を各々保持す
る第1乃至第4書込データレジスタ31Ra、31Rb、31Rc、31
Rdを含む。パススイッチブロック31Sは、各書込データ
レジスタ31Ra、31Rb、31Rc、31Rdの入力端と各入力デー
タパスラインIDP1、IDP2、IDP3、IDP4との間に接続さ
れ、スイッチ制御信号SWCON11乃至SWCON44により一括し
て制御される多数のパススイッチS17乃至S32を含む。
【００５５】書込駆動部32は、各書込データレジスタ31
Ra、31Rb、31Rc、31Rdからの出力信号に応じて、メモリ
セルアレイ25中の選択されたメモリセルにデータを書込
む第1乃至第4書込駆動器32a、32b、32c、32dを含む。
Ra、31Rb、31Rc、31Rdからの出力信号に応じて、メモリ
セルアレイ25中の選択されたメモリセルにデータを書込
む第1乃至第4書込駆動器32a、32b、32c、32dを含む。
【００５６】パススイッチ制御部24は、第1及び第2制御
信号RESET及びDSENBと、バースト動作の開始時に印加さ
れる複数のアドレスビットA0、A1及び複数の反転アドレ
スビットA0B、A1Bに応じてスイッチ制御信号SWCON11乃
至SWCON44を発生する。
信号RESET及びDSENBと、バースト動作の開始時に印加さ
れる複数のアドレスビットA0、A1及び複数の反転アドレ
スビットA0B、A1Bに応じてスイッチ制御信号SWCON11乃
至SWCON44を発生する。
【００５７】第1制御信号RESETは、バースト動作の終了
またはバースト動作のストップに関する信号であり、第
2制御信号DSENBは、パススイッチ制御部24をイネーブル
にする信号であって、読出し/書込及びバーストモード
に関する信号である。各読出データレジスタ27Ra、27R
b、27Rc、27Rdは、その出力端に接続されている4つのパ
ススイッチのうち何れか１つがスイッチ制御信号SWCON1
1乃至SWCON44のうち何れか１つによりアクティブにされ
ることによって、出力データパスラインODP1、ODP2、OD
P3、ODP4のうち何れか１つに連結される。また、各書込
データレジスタ31Ra、31Rb、31Rc、31Rdも、その入力端
に接続されている4つのパススイッチのうち何れか一つ
がスイッチ制御信号SWCON11乃至SWCON44のうち何れか１
つによりアクティブにされることによって、入力データ
パスラインIDP1、IDP2、IDP3、IDP4の何れか１つに連結
される。
またはバースト動作のストップに関する信号であり、第
2制御信号DSENBは、パススイッチ制御部24をイネーブル
にする信号であって、読出し/書込及びバーストモード
に関する信号である。各読出データレジスタ27Ra、27R
b、27Rc、27Rdは、その出力端に接続されている4つのパ
ススイッチのうち何れか１つがスイッチ制御信号SWCON1
1乃至SWCON44のうち何れか１つによりアクティブにされ
ることによって、出力データパスラインODP1、ODP2、OD
P3、ODP4のうち何れか１つに連結される。また、各書込
データレジスタ31Ra、31Rb、31Rc、31Rdも、その入力端
に接続されている4つのパススイッチのうち何れか一つ
がスイッチ制御信号SWCON11乃至SWCON44のうち何れか１
つによりアクティブにされることによって、入力データ
パスラインIDP1、IDP2、IDP3、IDP4の何れか１つに連結
される。
【００５８】図7は、図6に示す本発明の好適な実施の形
態に係る同期型SRAMのパススイッチ制御部24の詳細なブ
ロック図である。図7に示すように、パススイッチ制御
部24は、第1スイッチ信号発生手段24aと、第2スイッチ
信号発生手段24bと、論理手段24cとを備える。
態に係る同期型SRAMのパススイッチ制御部24の詳細なブ
ロック図である。図7に示すように、パススイッチ制御
部24は、第1スイッチ信号発生手段24aと、第2スイッチ
信号発生手段24bと、論理手段24cとを備える。
【００５９】第1スイッチ信号発生手段24aは、リニアバ
ーストモードの時に全てのバーストオーダーをセッティ
ングするためのものであり、第1及び第2制御信号RESET
及びDSENBと、複数のアドレスビットA0、A1と、複数の
反転アドレスビットA0B、A1Bとに応じて16個の第1群の
スイッチ信号LSWCON11乃至LSWCON44を発生する。この第
1スイッチ信号発生手段24aは、リニアバーストモードの
時、即ち、第2制御信号DSENBが論理ローである時にアク
ティブになる手段であって、4つの単位スイッチ信号発
生器24al、24a2、24a3、24a4を含む。単位スイッチ信号
発生器24al、24a2、24a3、24a4は、図3に示すスイッチ
信号発生器と同一の回路構成を有する。
ーストモードの時に全てのバーストオーダーをセッティ
ングするためのものであり、第1及び第2制御信号RESET
及びDSENBと、複数のアドレスビットA0、A1と、複数の
反転アドレスビットA0B、A1Bとに応じて16個の第1群の
スイッチ信号LSWCON11乃至LSWCON44を発生する。この第
1スイッチ信号発生手段24aは、リニアバーストモードの
時、即ち、第2制御信号DSENBが論理ローである時にアク
ティブになる手段であって、4つの単位スイッチ信号発
生器24al、24a2、24a3、24a4を含む。単位スイッチ信号
発生器24al、24a2、24a3、24a4は、図3に示すスイッチ
信号発生器と同一の回路構成を有する。
【００６０】ここで、単位スイッチ信号発生器24a1は、
２つの入力ポートIN1、IN2及び２つの制御ポートCNT1、C
NT2に各々入力されるA0B、A1B、RESET、DSENBに応じ
て、図8に示すリニアバーストモードにおけるケース1の
バーストオーダーに相当するスイッチ信号LSWCON11、LS
WCON22、LSWCON33、LSWCON44を出力ポートSW1、SW2、SW
3、SW4に各々出力する。
２つの入力ポートIN1、IN2及び２つの制御ポートCNT1、C
NT2に各々入力されるA0B、A1B、RESET、DSENBに応じ
て、図8に示すリニアバーストモードにおけるケース1の
バーストオーダーに相当するスイッチ信号LSWCON11、LS
WCON22、LSWCON33、LSWCON44を出力ポートSW1、SW2、SW
3、SW4に各々出力する。
【００６１】また、単位スイッチ信号発生器24a2は、２
つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2
に各々入力されるA0、A1B、RESET、DSENBに応じて、図8
に示すリニアバーストモードにおけるケース2のバース
トオーダーに相当するスイッチ信号LSWCON21、LSWCON3
2、LSWCON43、LSWCON14を出力ポートSW1、SW2、SW3、SW
4に各々出力する。
つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2
に各々入力されるA0、A1B、RESET、DSENBに応じて、図8
に示すリニアバーストモードにおけるケース2のバース
トオーダーに相当するスイッチ信号LSWCON21、LSWCON3
2、LSWCON43、LSWCON14を出力ポートSW1、SW2、SW3、SW
4に各々出力する。
【００６２】また、単位スイッチ信号発生器24a3は、２
つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2
に各々入力されるA1、AOB、RESET、DSENBに応じて、図8
に示すリニアバーストモードにおけるケース3のバース
トオーダーに相当するスイッチ信号LSWCON31、LSWCON4
2、LSWCON13、LSWCON24を出力ポートSW1、SW2、SW3、SW
4に各々出力する。
つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2
に各々入力されるA1、AOB、RESET、DSENBに応じて、図8
に示すリニアバーストモードにおけるケース3のバース
トオーダーに相当するスイッチ信号LSWCON31、LSWCON4
2、LSWCON13、LSWCON24を出力ポートSW1、SW2、SW3、SW
4に各々出力する。
【００６３】また、単位スイッチ信号発生器24a4は、２
つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2
に各々入力されるA0、A1、RESET、DSENBに応じて、図8
に示すリニアバーストモードにおけるケース4のバース
トオーダーに相当するスイッチ信号LSWCON41、LSWCON1
2、LSWCON23、LSWCON34を出力ポートSW1、SW2、SW3、SW
4に各々出力する。
つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2
に各々入力されるA0、A1、RESET、DSENBに応じて、図8
に示すリニアバーストモードにおけるケース4のバース
トオーダーに相当するスイッチ信号LSWCON41、LSWCON1
2、LSWCON23、LSWCON34を出力ポートSW1、SW2、SW3、SW
4に各々出力する。
【００６４】第2スイッチ信号発生手段24bは、インター
リーブバーストモード時に全てのバーストオーダーをセ
ッティングするためのものであり、第1制御信号RESET
と、インバータI1により第2制御信号DSENBを反転した反
転信号DSENBBと、複数のアドレスビットA0、A1と、複数
の反転アドレスビットA0B、A1Bとに応じて16個の第2群
のスイッチ信号ISWCON11乃至1SWCON44を発生する。この
第2スイッチ信号発生手段24bは、インターリーブバース
トモードの時、即ち、第2制御信号DSENBが論理ハイであ
る場合にアクティブになる手段であって、4つの単位ス
イッチ信号発生器24b1、24b2、24b3、24b4を含む。単位
スイッチ信号発生器24b1、24b2、24b3、24b4は、図3に
示すスイッチ信号発生器と同一の回路構成を有する。
リーブバーストモード時に全てのバーストオーダーをセ
ッティングするためのものであり、第1制御信号RESET
と、インバータI1により第2制御信号DSENBを反転した反
転信号DSENBBと、複数のアドレスビットA0、A1と、複数
の反転アドレスビットA0B、A1Bとに応じて16個の第2群
のスイッチ信号ISWCON11乃至1SWCON44を発生する。この
第2スイッチ信号発生手段24bは、インターリーブバース
トモードの時、即ち、第2制御信号DSENBが論理ハイであ
る場合にアクティブになる手段であって、4つの単位ス
イッチ信号発生器24b1、24b2、24b3、24b4を含む。単位
スイッチ信号発生器24b1、24b2、24b3、24b4は、図3に
示すスイッチ信号発生器と同一の回路構成を有する。
【００６５】ここで、単位スイッチ信号発生器24b1は、
２つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CN
T2に各々入力されるA0B、A1B、RESET、DSENBBに応じ
て、図8に示すインターリーブバーストモードにおける
ケース1のバーストオーダーに相当するスイッチ信号ISW
CONl1、1SWCON22、1SWCON33、1SWCON44を出力ポートSW
1、SW2、SW3、SW4に各々出力する。
２つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CN
T2に各々入力されるA0B、A1B、RESET、DSENBBに応じ
て、図8に示すインターリーブバーストモードにおける
ケース1のバーストオーダーに相当するスイッチ信号ISW
CONl1、1SWCON22、1SWCON33、1SWCON44を出力ポートSW
1、SW2、SW3、SW4に各々出力する。
【００６６】また、単位スイッチ信号発生器24b2は、２
つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2
に各々入力されるA0、A1B、RESET、DSENBBに応じて、図
8に示すインターリーブバーストモードにおけるケース2
のバーストオーダーに相当するスイッチ信号ISWCON21、
ISWCON12、ISWCON43、ISWCON34を出力ポートSW1、SW2、
SW3、SW4に各々出力する。
つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2
に各々入力されるA0、A1B、RESET、DSENBBに応じて、図
8に示すインターリーブバーストモードにおけるケース2
のバーストオーダーに相当するスイッチ信号ISWCON21、
ISWCON12、ISWCON43、ISWCON34を出力ポートSW1、SW2、
SW3、SW4に各々出力する。
【００６７】また、単位スイッチ信号発生器24b3は、２
つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2
に各々入力されるA1、A0B、RESET、DSENBBに応じて、図
8に示すインターリーブバーストモードにおけるケース3
のバーストオーダーに相当するスイッチ信号ISWCON31、
ISWCON42、ISWCON13、ISWCON24を出力ポートSW1、SW2、
SW3、SW4に各々出力する。
つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2
に各々入力されるA1、A0B、RESET、DSENBBに応じて、図
8に示すインターリーブバーストモードにおけるケース3
のバーストオーダーに相当するスイッチ信号ISWCON31、
ISWCON42、ISWCON13、ISWCON24を出力ポートSW1、SW2、
SW3、SW4に各々出力する。
【００６８】また、単位スイッチ信号発生器24b4は、２
つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2
に各々入力されるA0、A1、RESET、DSENBBに応じて、図8
に示すインターリーブバーストモードにおけるケース４
のバーストオーダーに相当するスイッチ信号ISWCON41、
ISWCON32、ISWCON23、ISWCON14を出力ポートSW1、SW2、
SW3、SW4に各々出力する。
つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2
に各々入力されるA0、A1、RESET、DSENBBに応じて、図8
に示すインターリーブバーストモードにおけるケース４
のバーストオーダーに相当するスイッチ信号ISWCON41、
ISWCON32、ISWCON23、ISWCON14を出力ポートSW1、SW2、
SW3、SW4に各々出力する。
【００６９】論理手段24cは、同一のバーストオーダー
に相当する第1群のスイッチ信号LSWCON11乃至LSWCON44
のうち何れか１つと第2群のスイッチ信号ISWCON11乃至I
SWCON44のうち何れか１つとの論理和を夫々スイッチ制
御信号SWCON11乃至SWCON44として出力する16個の論理和
手段を含む。
に相当する第1群のスイッチ信号LSWCON11乃至LSWCON44
のうち何れか１つと第2群のスイッチ信号ISWCON11乃至I
SWCON44のうち何れか１つとの論理和を夫々スイッチ制
御信号SWCON11乃至SWCON44として出力する16個の論理和
手段を含む。
【００７０】以下、図6及び図7を参照しながら本発明の
好適な実施の形態に係る同期型SRAMのバースト制御スキ
ームとデータパス制御スキームを説明する。
好適な実施の形態に係る同期型SRAMのバースト制御スキ
ームとデータパス制御スキームを説明する。
【００７１】先ず、バースト動作が開始されて外部から
最初のバーストアドレスが印加されると、第1及び第2制
御信号RESET、DSENBと、複数のアドレスビットA0、Al
と、複数の反転アドレスビットA0B、A1Bの状態が決定さ
れる。
最初のバーストアドレスが印加されると、第1及び第2制
御信号RESET、DSENBと、複数のアドレスビットA0、Al
と、複数の反転アドレスビットA0B、A1Bの状態が決定さ
れる。
【００７２】例えば、第1及び第2制御信号RESET、DSENB
が両方とも論理ロー、即ち、リニアバーストモードにな
り、アドレスビットA0、A1の両方が論理ハイになった場
合は、図7の第1スイッチ信号発生手段24aの単位スイッ
チ信号発生器24a4のみがアクティブになる。即ち、図7
の16個の第1群のスイッチ信号LSWCON11乃至LSWCON44及
び16個の第2群のスイッチ信号ISWCON11乃至ISWCON44の
うち単位スイッチ信号発生器24a4からの出力信号である
4つのスイッチ信号LSWCON41、LSWCON12、LSWCON23、LSW
CON34のみが論理ハイにイネーブルされ、他は全て論理
ローにディスエーブルされる。
が両方とも論理ロー、即ち、リニアバーストモードにな
り、アドレスビットA0、A1の両方が論理ハイになった場
合は、図7の第1スイッチ信号発生手段24aの単位スイッ
チ信号発生器24a4のみがアクティブになる。即ち、図7
の16個の第1群のスイッチ信号LSWCON11乃至LSWCON44及
び16個の第2群のスイッチ信号ISWCON11乃至ISWCON44の
うち単位スイッチ信号発生器24a4からの出力信号である
4つのスイッチ信号LSWCON41、LSWCON12、LSWCON23、LSW
CON34のみが論理ハイにイネーブルされ、他は全て論理
ローにディスエーブルされる。
【００７３】従って、論理手段24cの出力信号である16
個のスイッチ制御信号SWCON11乃至SWCON44のうち4つの
スイッチ制御信号SWCON41、SWCON12、SWCON23、SWCON34
のみが論理ハイになり、他は全て論理ローになる。
個のスイッチ制御信号SWCON11乃至SWCON44のうち4つの
スイッチ制御信号SWCON41、SWCON12、SWCON23、SWCON34
のみが論理ハイになり、他は全て論理ローになる。
【００７４】そのため、図6のパススイッチブロック27S
のパススイッチS2、S7、S12、S13がオンし、これによっ
て第1読出データレジスタ27Raの出力端は第2出力データ
レジスタ270bの入力端に連結され、第2読出しデータレ
ジスタ27Rbの出力端は第3出力データレジスタ270cの入
力端に連結され、第3読出しデータレジスタ27Rcの出力
端は第4出力データレジスタ270dの入力端に連結され、
第4読出しデータレジスタ27Rdの出力端は第1出力データ
レジスタ27Oaの入力端に連結される。
のパススイッチS2、S7、S12、S13がオンし、これによっ
て第1読出データレジスタ27Raの出力端は第2出力データ
レジスタ270bの入力端に連結され、第2読出しデータレ
ジスタ27Rbの出力端は第3出力データレジスタ270cの入
力端に連結され、第3読出しデータレジスタ27Rcの出力
端は第4出力データレジスタ270dの入力端に連結され、
第4読出しデータレジスタ27Rdの出力端は第1出力データ
レジスタ27Oaの入力端に連結される。
【００７５】また、パススイッチブロック31Sのパスス
イッチS18、S23、S28、S29がオンし、第1入力データレ
ジスタ31Iaの出力端が第4書込データレジスタ31Rdの入
力端に連結され、第2入力データレジスタ31lbの出力端
が第1書込みデータレジスタ31Raの入力端に連結され、
第3入力データレジスタ311cの出力端が第2書込データレ
ジスタ31Rbの入力端に連結され、第4入力データレジス
タ31Idの出力端が第3書込データレジスタ31Rcの入力端
に連結される。
イッチS18、S23、S28、S29がオンし、第1入力データレ
ジスタ31Iaの出力端が第4書込データレジスタ31Rdの入
力端に連結され、第2入力データレジスタ31lbの出力端
が第1書込みデータレジスタ31Raの入力端に連結され、
第3入力データレジスタ311cの出力端が第2書込データレ
ジスタ31Rbの入力端に連結され、第4入力データレジス
タ31Idの出力端が第3書込データレジスタ31Rcの入力端
に連結される。
【００７６】以上述べたように、本発明の好適な実施の
形態に係る同期型SRAMによれば、バースト動作の開始と
同時にパススイッチ制御部24において全てのバーストオ
ーダーがセッティングされ、パススイッチ制御部24の出
力信号であるスイッチ制御信号SWCON11乃至SWCON44によ
って全ての出力データパス及び全ての入力データパスが
一括してセッティングされる。
形態に係る同期型SRAMによれば、バースト動作の開始と
同時にパススイッチ制御部24において全てのバーストオ
ーダーがセッティングされ、パススイッチ制御部24の出
力信号であるスイッチ制御信号SWCON11乃至SWCON44によ
って全ての出力データパス及び全ての入力データパスが
一括してセッティングされる。
【００７７】以上、特定の実施の形態を挙げて本発明を
説明したが、これらの実施の形態は単なる例示に過ぎ
ず、本発明は、これらの実施の形態に限定されず、本発
明の技術的思想の範囲において様々な変形が可能であ
る。
説明したが、これらの実施の形態は単なる例示に過ぎ
ず、本発明は、これらの実施の形態に限定されず、本発
明の技術的思想の範囲において様々な変形が可能であ
る。
【００７８】
【発明の効果】本発明に係るスイッチ信号発生器を同期
型SRAMに適用すると、全ての出力データパス及び全ての
入力データパスを一括してセッティングすることができ
る。
型SRAMに適用すると、全ての出力データパス及び全ての
入力データパスを一括してセッティングすることができ
る。
【００７９】また、このスイッチ信号発生器を含む同期
型SRAMによれば、全ての出力データパス及び全ての入力
データパスが一括してセッティングされるため、以降の
動作、即ち、データ出力動作やデータ入力動作がバース
ト動作の制御に影響を受けない。その結果、本発明に係
る同期型SRAMによれば、超高速のバースト動作を実現す
ることができ、更に、１つのサイクル当たり２つのデー
タを読出し又は書込みする機能、即ち、二重データ率の
機能を実現することが容易になる。
型SRAMによれば、全ての出力データパス及び全ての入力
データパスが一括してセッティングされるため、以降の
動作、即ち、データ出力動作やデータ入力動作がバース
ト動作の制御に影響を受けない。その結果、本発明に係
る同期型SRAMによれば、超高速のバースト動作を実現す
ることができ、更に、１つのサイクル当たり２つのデー
タを読出し又は書込みする機能、即ち、二重データ率の
機能を実現することが容易になる。
【００８０】
【図１】従来の同期型SRAMの概略的なブロック図であ
る。
る。
【図２】図1に示す従来の同期型SRAMのバースト読出し
動作を説明するための図である。
動作を説明するための図である。
【図３】本発明の好適な実施の形態に係るスイッチ信号
発生器の回路図である。
発生器の回路図である。
【図４】本発明の好適な実施の形態に係る同期型SRAMの
概略的なブロック図である。
概略的なブロック図である。
【図５】図4に示す同期型SRAMのバースト読出し動作を
説明するための図面である。
説明するための図面である。
【図６】図4に示す同期型SRAMのデータパス部分の詳細
なブロック図である。
なブロック図である。
【図７】図6に示す同期型SRAMのパススイッチ制御部の
詳細なブロック図である。
詳細なブロック図である。
【図８】同期型SRAMのリニアバーストモード及びインタ
ーリーブバーストモードのアドレステーブルである。
ーリーブバーストモードのアドレステーブルである。
Claims (52)
- 【請求項１】 第1及び第2制御信号と複数の入力信号と
を受けて論理動作を行い最初のスイッチ信号を出力する
第1論理手段と、 前記最初のスイッチ信号と前記第1制御信号とを入力と
して最後のスイッチ信号まで順々に出力し、前記最初の
スイッチ信号がイネーブルされる際に前記最後のスイッ
チ信号まで順々に全てイネーブルさせる第2論理手段
と、 を備えることを特徴とする半導体装置のスイッチ信号発
生器。 - 【請求項２】 前記第1論理手段は、 前記第1及び第2制御信号を受けてNOR動作を行うNOR手段
と、 前記NOR手段からの出力信号及び前記複数の入力信号を
受けてAND動作を行い前記最初のスイッチ信号を出力す
るAND手段と、 を含むことを特徴とする請求項１に記載の半導体装置の
スイッチ信号発生器。 - 【請求項３】 前記第2論理手段は、順次に連結された
複数の単位論理手段を含み、前記単位論理手段は、 前段の単位論理手段から出力されるスイッチ信号を反転
させる反転手段と、 前記反転手段からの出力信号及び前記第1制御信号を受
けてNOR動作を行いスイッチ信号を出力するNOR手段と、 を含むことを特徴とする請求項１に記載の半導体装置の
スイッチ信号発生器。 - 【請求項４】 前記第1制御信号及び前記第2制御信号の
いずれか１つが論理ハイである場合、前記スイッチ信号
が全て論理ローにディスエーブルされることを特徴とす
る請求項１に記載の半導体装置のスイッチ信号発生器。 - 【請求項５】 前記第1制御信号と前記第2制御信号のが
両方とも論理ハイである場合、前記スイッチ信号が全て
論理ローにディスエーブルされることを特徴とする請求
項１に記載の半導体装置のスイッチ信号発生器。 - 【請求項６】 前記第1制御信号と前記第2制御信号が両
方とも論理ローで、且つ前記複数の入力信号が全て論理
ハイである場合、前記スイッチ信号が全て論理ハイにイ
ネーブルされることを特徴とする請求項1に記載の半導
体装置のスイッチ信号発生器。 - 【請求項７】 バーストモード動作の機能を有する同期
型SRAMにおいて、 メモリセルのデータを感知して増幅する感知増幅部と、 前記感知増幅部からの出力信号を保存し、スイッチ制御
信号に応じて前記出力信号からの出力パスを一括してセ
ッティングする出力データパス/貯蔵部と、 内部クロックに応じて前記出力データパス/データ貯蔵
部からの出力信号をバッファリングし、外部に出力する
出力バッファ部と、 前記内部クロックに応じて外部から入力される信号をバ
ッファリングする入力バッファ部と、 前記入力バッファ部においてバッファリングされた信号
を保存し、前記スイッチ制御信号に応じて前記バッファ
リングされた信号の入力パスを一括してセッティングす
る入力データパス/データ貯蔵部と、 前記入力データパス/データ貯蔵部からの出力信号をメ
モリセルに書込む書込駆動部と、 アドレスビットと第1及び第2制御信号に応じて前記スイ
ッチ制御信号を発生するパススイッチ制御部と、 を備えることを特徴とする同期型SRAM。 - 【請求項８】 前記内部クロックは、外部から入力され
るシステムクロックに同期して内部において発生された
クロックであることを特徴とする請求項７に記載の同期
型SRAM。 - 【請求項９】 前記アドレスビットは、前記バーストモ
ード動作の際に、外部から印加されるアドレスによって
発生されることを特徴とする請求項７に記載の同期型SR
AM。 - 【請求項１０】 前記第1制御信号は、前記バーストモ
ード動作の終了あるいは前記バーストモード動作のスト
ップを知らせる信号であることを特徴とする請求項７に
記載の同期型SRAM。 - 【請求項１１】 前記第2制御信号は、前記パススイッ
チ制御部をイネーブルさせ、リニアバーストモード及び
インタリーブバーストモードのうち何れか１つを選択す
る信号であることを特徴とする請求項７に記載の同期型
SRAM。 - 【請求項１２】 前記出力データパス/データ貯蔵部
は、 前記感知増幅部からの出力信号を保持する読出データレ
ジスタブロックと、 複数の出力データパスラインと、 前記スイッチ制御信号に応じて前記読出データレジスタ
ーブロック出力端を前記各出力データパスラインに連結
するパススイッチブロックと、 前記各出力データパスラインを通して伝達された信号を
保持し、前記出力バッファ部に出力する出力データレジ
スタブロックと、 を含むことを特徴とする請求項７に記載の同期型SRAM。 - 【請求項１３】 前記パススイッチブロックは、前記読
出データレジスタブロックの複数の読出データレジスタ
の各出力端と前記各出力データパスラインとの間に接続
され、前記スイッチ制御信号に応じて制御される複数の
パススイッチを含むことを特徴とする請求項１２に記載
の同期型SRAM。 - 【請求項１４】 前記入力データパス/データ貯蔵部
は、 入力端に入力される信号を保持して前記書込み駆動部に
出力する書込みデータレジスタブロックと、 複数の入力データパスラインと、 前記スイッチ制御信号に応じて前記書込みデータレジス
タブロックの入力端を前記各入力データパスラインに連
結するパススイッチブロックと、 前記入力バッファ部でバッファリングされた信号を保存
して前記各入力データパスラインに出力する入力データ
レジスタブロックと、 を含むことを特徴とする請求項７に記載の同期型SRAM。 - 【請求項１５】 前記パススイッチブロックは、前記書
込データレジスタブロックの複数の書込みデータレジス
タの各入力端と前記各入力データパスラインとの間に接
続され、前記スイッチ制御信号に応じて制御される複数
のパススイッチを含むことを特徴とする請求項１４に記
載の同期型SRAM。 - 【請求項１６】 前記パススイッチ制御部は、 前記第1及び第2制御信号、前記アドレスビット及び前記
アドレスビットの反転アドレスビットに応じて第1群の
スイッチ信号を発生する第1スイッチ信号発生手段と、 前記第1制御信号と前記第2制御信号との反転信号、前記
アドレスビット及び前記反転アドレスビットに応じて第
2群のスイッチ信号を発生する第2スイッチ信号発生手段
と、 前記第1群のスイッチ信号のうち何れか１つと前記第2群
のスイッチ信号のうち何れか１つとの論理和を前記各ス
イッチ制御信号として出力する多数の論理和手段を含む
論理手段と、 を備えることを特徴とする請求項７に記載の同期型SRA
M。 - 【請求項１７】 前記第1スイッチ信号発生手段は、前
記第2制御信号が論理ローである場合にアクティブにな
ることを特徴とする請求項１６に記載の同期型SRAM。 - 【請求項１８】 前記第2スイッチ信号発生手段は、前
記第2制御信号が論理ハイである場合にアクティブにな
ることを特徴とする請求項１６に記載の同期型SRAM。 - 【請求項１９】 前記第1スイッチ信号発生手段は、前
記アドレスビット及び前記反転アドレスビットのうちか
ら選択されるビットと前記第1及び第2制御信号とに応じ
て前記第1群のスイッチ信号の一部を出力信号として発
生し、前記出力信号のうち最初の出力信号がイネーブル
される際に、他の出力信号が最後の出力信号まで順次に
全てイネーブルされる複数の単位スイッチ信号発生器を
備えることを特徴とする請求項１６に記載の同期型SRA
M。 - 【請求項２０】 前記単位スイッチ信号発生器は、 前記第1及び第2制御信号と前記選択されるビットとを受
けて論理動作を行い、前記最初の出力信号を出力する第
1論理手段と、 前記最初の出力信号及び前記第1制御信号を入力として
前記最後の出力信号まで順次に出力する第2論理手段と
を含むことを特徴とする請求項１９に記載の同期型SRA
M。 - 【請求項２１】 前記第1論理手段は、 前記第1及び第2制御信号を受けてNOR動作を行うNOR手段
と、 前記NOR手段からの出力信号及び前記選択されるビット
を受けてAND動作を行い、前記最初のスイッチ信号を出
力するAND手段と、 を含むことを特徴とする請求項２０に記載の同期型SRA
M。 - 【請求項２２】 前記第2論理手段は、順次に連結され
た複数の単位論理手段を含み、前記単位論理手段は、 前段の単位論理手段から出力される出力信号を反転させ
る反転手段と、 前記反転手段からの出力信号及び前記第1制御信号を受
けてNOR動作を行い、出力信号を出力するNOR手段と、 を含むことを特徴とする請求項２０に記載の同期型SRA
M。 - 【請求項２３】 前記第1及び第2制御信号のいずれか１
つが論理ハイである場合に、前記単位スイッチ信号発生
器からの前記出力信号が全て論理ローにディスエーブル
されることを特徴とする請求項１９に記載の同期型SRA
M。 - 【請求項２４】 前記第1制御信号と第2制御信号が両方
とも論理ハイである場合に、前記単位スイッチ信号発生
器からの前記出力信号が全て論理ローにディスエーブル
されることを特徴とする請求項１９に記載の同期型SRA
M。 - 【請求項２５】 前記第1制御信号と第2制御信号が両方
とも論理ローで、且つ前記選択されるビットが全て論理
ハイである場合に、前記出力信号が全て論理ハイにイネ
ーブルされることを特徴とする請求項１９に記載の同期
型SRAM。 - 【請求項２６】 前記第2スイッチ信号発生手段は、前
記アドレスビット及び前記反転アドレスビットのうち選
択されるビット、前記第1制御信号と前記第2制御信号の
反転信号に応じて前記第2群のスイッチ信号の一部を出
力信号として発生し、前記出力信号のうち最初の出力信
号がイネーブルされる際に、他の出力信号が順次に全て
イネーブルされる複数の単位スイッチ信号発生器を備え
ることを特徴とする請求項１６に記載の同期型SRAM。 - 【請求項２７】 前記単位スイッチ信号発生器は、 前記第1及び第2制御信号、前記選択されるビットを受け
て論理動作を行い、前記最初の出力信号を出力する第1
論理手段と、 前記最初の出力信号及び前記第1制御信号を入力として
前記最後の出力信号まで順次に出力する第2論理手段
と、 を含むことを特徴とする請求項２６に記載の同期型SRA
M。 - 【請求項２８】 前記第1論理手段は、 前記第1及び第2制御信号を受けてNOR動作を行うNOR手段
と、 前記NOR手段からの出力信号及び前記選択されるビット
を受けてAND動作を行い、前記最初のスイッチ信号を出
力するAND手段と、 を含むことを特徴とする請求項２７に記載の同期型SRA
M。 - 【請求項２９】 前記第2論理手段は、順次に連結され
た複数の単位論理手段を含み、前記単位論理手段は、 前段の単位論理手段から出力される出力信号を反転させ
る反転手段と、 前記反転手段からの出力信号及び前記第1制御信号を受
けてNOR動作を行い、出力信号を出力するNOR手段と、 を含むことを特徴とする請求項２７に記載の同期型SRA
M。 - 【請求項３０】 前記第1制御信号及び前記第2制御信号
の反転信号のいずれか１つが論理ハイである場合に、前
記単位スイッチ信号発生器の前記出力信号が全て論理ロ
ーにディスエーブルされることを特徴とする請求項２６
に記載の同期型SRAM。 - 【請求項３１】 前記第1制御信号及び前記第2制御信号
の反転信号が全て論理ハイである場合に、前記単位スイ
ッチ信号発生器の前記出力信号が全て論理ローにディス
エーブルされることを特徴とする請求項２６に記載の同
期型SRAM。 - 【請求項３２】 前記第1制御信号及び前記第2制御信号
の反転信号が全て論理ハイで、且つ前記選択されるビッ
トが全て論理ローである場合に、前記出力信号が全て論
理ハイにイネーブルされることを特徴とする請求項２６
に記載の同期型SRAM。 - 【請求項３３】 バーストモード動作の機能を有する同
期型SRAMにおいて、 メモリセルのデータを感知し増幅する複数の感知増幅器
と、 前記各感知増幅器からの出力データを保存する複数の読
出データレジスタと、 複数の出力データパスラインと、 前記各読出データレジスタの出力端と前記各出力データ
パスラインとの間に接続され、スイッチ制御信号に応じ
て同時に制御される複数のパススイッチと、 前記各出力データパスラインを通して伝達されたデータ
を保存する複数の出力データレジスタと、 複数の入力データパスラインと、 順次に入力される入力データを各々保持し、前記各入力
データパスラインに出力する複数の入力データレジスタ
と、 それぞれの入力端に入力されるデータを保持する複数の
書込みデータレジスタと、 前記各書込みデータレジスタの入力端と前記各入力デー
タパスラインとの間に接続され、前記スイッチ制御信号
に応じて同時に制御される複数のパススイッチと、 前記各書込みデータレジスタからの出力データをメモリ
セルに書込みする複数の書込み駆動器と、 アドレスビット、第1及び第2制御信号に応じて前記スイ
ッチ制御信号を発生するパススイッチ制御器と、 を備えることを特徴とする同期型SRAM。 - 【請求項３４】 前記アドレスビットは、前記バースト
モード動作の際に、外部から印加されるアドレスによっ
て発生することを特徴とする請求項３３に記載の同期型
SRAM。 - 【請求項３５】 前記第１制御信号は、前記バーストモ
ード動作の終了あるいは前記バーストモード動作のスト
ップを知らせる信号であることを特徴とする請求項３３
に記載の同期型SRAM。 - 【請求項３６】 前記第2制御信号は前記パススイッチ
制御器をイネーブルにし、リニアバーストモード及びイ
ンタリーブバーストモードのうち何れか１つを選択する
信号であることを特徴とする請求項３３に記載の同期型
SRAM。 - 【請求項３７】 前記パススイッチ制御器は、 前記第1及び第2制御信号、前記アドレスビット及び前記
アドレスビットの反転アドレスビットに応じて第1群の
スイッチ信号を発生する第1スイッチ信号発生手段と、 前記第1制御信号、前記第2制御信号の反転信号、前記ア
ドレスビット及び前記反転アドレスビットに応じて第2
群のスイッチ信号を発生する第2スイッチ信号発生手段
と、 前記第1群のスイッチ信号のうち何れか１つと前記第2群
のスイッチ信号のうち何れか１つとの論理和を前記各ス
イッチ制御信号として出力する多数の論理和手段を含む
論理手段と、 を備えることを特徴とする請求項３３に記載の同期型SR
AM。 - 【請求項３８】 前記第1スイッチ信号発生手段は、前
記第2制御信号が論理ローである場合にアクティブにな
ることを特徴とする請求項３７に記載の同期型SRAM。 - 【請求項３９】 前記第2スイッチ信号発生手段は、前
記第2制御信号が論理ハイである場合にアクティブにな
ることを特徴とする請求項３７に記載の同期型SRAM。 - 【請求項４０】 前記第1スイッチ信号発生手段は、前
記アドレスビット及び前記反転アドレスビットのうち選
択されるビット、前記第1及び第2制御信号に応じて前記
第1群のスイッチ信号の一部を出力信号として発生し、
前記出力信号のうち最初の出力信号がイネーブルされる
際に、他の出力信号が順次に全てイネーブルされる複数
の単位スイッチ信号発生器を備えることを特徴とする請
求項３７に記載の同期型SRAM。 - 【請求項４１】 前記単位スイッチ信号発生器は、 前記第1及び第2制御信号、前記選択されるビットを受け
て論理動作を行い、前記最初の出力信号を出力する第1
論理手段と、 前記最初の出力信号及び前記第1制御信号を入力にして
前記最後の出力信号まで順次に出力する第2論理手段
と、 を含むことを特徴とする請求項４０に記載の同期型SRA
M。 - 【請求項４２】 前記第1論理手段は、 前記第1及び第2制御信号を受けてNOR動作を行うNOR手段
と、 前記NOR手段からの出力信号及び前記選択されるビット
を受けてAND動作を行い、前記最初のスイッチ信号を出
力するAND手段と、 を含むことを特徴とする請求項４１に記載の同期型SRA
M。 - 【請求項４３】 前記第2論理手段は順次に連結された
複数の単位論理手段を含み、前記単位論理手段は、 前段の単位論理手段から出力される出力信号を反転させ
る反転手段と、 前記反転手段からの出力信号及び前記第1制御信号を受
けてNOR動作を行い、出力信号を出力するNOR手段と、 を含むことを特徴とする請求項４１に記載の同期型SRA
M。 - 【請求項４４】 前記第1及び第2制御信号の何れか１つ
が論理ハイである場合に、前記単位スイッチ信号発生器
の前記出力信号が全て論理ローにディスエーブルされる
ことを特徴とする請求項４０に記載の同期型SRAM。 - 【請求項４５】 前記第1制御信号と第2制御信号が両方
とも論理ハイである場合に、前記単位スイッチ信号発生
器の前記出力信号が全て論理ローにディスエーブルされ
ることを特徴とする請求項４０に記載の同期型SRAM。 - 【請求項４６】 前記第1制御信号と第2制御信号が両方
とも論理ローで、且つ前記選択されるビットが全て論理
ハイである場合、前記出力信号が全て論理ハイにイネー
ブルされることを特徴とする請求項４０に記載の同期型
SRAM。 - 【請求項４７】 前記第2スイッチ信号発生手段は、前
記アドレスビット及び前記反転アドレスビットのうち選
択されるビット、前記第1制御信号、前記第2制御信号の
反転信号に応じて前記第2群のスイッチ信号の一部を出
力信号として発生し、前記出力信号のうち最初の出力信
号がイネーブルされる際に、他の出力信号が順次に全て
イネーブルされる複数の単位スイッチ信号発生器を備え
ることを特徴とする請求項３７に記載の同期型SRAM。 - 【請求項４８】 前記単位スイッチ信号発生器は、 前記第1及び第2制御信号を受けてNOR動作を行うNOR手段
と、 前記NOR手段からの出力信号及び前記選択されるビット
を受けてAND動作を行い、前記最初の出力信号を出力す
るAND手段と、 前記最初の出力信号及び前記第1制御信号を入力にして
前記最後の出力信号まで順次に出力する論理手段とを含
むことを特徴とする請求項４７に記載の同期型SRAM。 - 【請求項４９】 前記論理手段は順次に連結された複数
の単位論理手段を含み、前記単位論理手段は、 前段の単位論理手段から出力される出力信号を反転させ
る反転手段と、 前記反転手段の出力信号及び前記第1制御信号を受けてN
OR動作を行い、出力信号を出力するNOR手段と、 を含むことを特徴とする請求項４８に記載の同期型SRA
M。 - 【請求項５０】 前記第1制御信号及び前記第2制御信号
の反転信号のうちから選択される何れか１つが論理ハイ
である場合、前記単位スイッチ信号発生器の前記出力信
号が全て論理ローにディスエーブルされることを特徴と
する請求項４７に記載の同期型SRAM。 - 【請求項５１】 前記第1制御信号及び前記第2制御信号
の反転信号が全て論理ハイである場合に、前記単位スイ
ッチ信号発生器の前記出力信号が全て論理ローにディス
エーブルされることを特徴とする請求項４７に記載の同
期型SRAM。 - 【請求項５２】 前記第1制御信号及び前記第2制御信号
の反転信号が全て論理ローで、且つ前記選択されるビッ
トが全て論理ハイである場合に、前記出力信号が全て論
理ハイにイネーブルされることを特徴とする請求項４７
に記載の同期型SRAM。
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