DE10101036A1

DE10101036A1 - Schnittstellenschaltungsvorrichtung zum Ausführen einer Datenabtastung zum optimalen Freigabezeitpunkt

Info

Publication number: DE10101036A1
Application number: DE10101036A
Authority: DE
Inventors: Shigehiro Kuge
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-02-14
Filing date: 2001-01-11
Publication date: 2001-08-30
Also published as: JP2002082830A; KR20010082149A; TW538363B; US6715096B2; US20010014922A1; KR100383501B1

Abstract

Eine Schnittstelleneinheit (301, 311, 312) enthält eine Taktregelschaltung (5; 200d; 225; 301, 311, 312) zum Auskoppeln eines Fensters der effektiven Daten durch Erfassen eines Änderungspunktes in den übertragenen Daten und zum Bestimmen eines Freigabezeitpunktes zum Aufnehmen der Daten gemäß dem ausgekoppelten effektiven Fenster; und eine Schaltung (6, 301, 311, 312) zum Erzeugen eines Freigabetaktsignals zum Aufnehmen der Daten gemäß der Steuerung der Taktregelschaltung (5; 220d; 225; 301, 311, 312). Unabhängig von der Systemstruktur wird eine genaue Datenübertragung zwischen irgendwelchen Speichervorrichtungen in dem System erreicht.

Description

Die Erfindung betrifft das Gebiet der Schnittstellenschaltun gen wie etwa der Speichersteuerschaltungen zum Steuern des Zugriffs auf eine Speichervorrichtung und insbesondere eine Busschnittstellenschaltung zur schnellen Aufnahme von Daten synchron zu einem Taktsignal.

Fig. 78 zeigt ein Beispiel einer Struktur eines Datenverar beitungssystems. Das Datenverarbeitungssystem in Fig. 78 ent hält einen Taktgenerator CG, der ein Systemtaktsignal CLK erzeugt, die Speicherschaltungen MU0-MUn, die parallel an einen gemeinsamen Bus CB angeschlossen sind und synchron zum Systemtaktsignal CLK arbeiten, einen Prozessor PC wie etwa eine CPU (Zentraleinheit) zur Verarbeitung der in den Spei chereinheiten MU0-MUn gespeicherten Daten und einen Speicher controller MCR zum Übertragen der angeforderten Daten zwi schen den Speichereinheiten MU0-MUn und dem Prozessor PC zum Zugreifen durch den Prozessor PC. Der Speichercontroller MCR arbeitet ebenfalls synchron zum Systemtaktsignal CLK.

Um in einem solchen Verarbeitungssystem eine schnelle Daten verarbeitung zu erreichen, wird eine Systemtaktrate erhöht und eine schnelle Busschnittstelle zur schnellen Datenüber tragung über den gemeinsamen Bus CB zwischen dem Speicher controller MCR und den Speichereinheiten MU0-MUm definiert. Typische Beispiele einer solchen schnellen Schnittstelle sind eine Schnittstelle gemäß der DDR-Spezifikation (Doppeldaten raten-Spezifikation), bei der die Daten synchron sowohl zur steigenden als auch zur fallenden Flanke des Systemtaktsi gnals CLK übertragen werden, und eine Schnittstelle gemäß der Rambus-Spezifikation, bei der das Taktsignal und die Daten in der gleichen Richtung übertragen werden. Mit einer solchen schnellen Schnittstelle wird die Effizienz der Datenübertra gung auf dem gemeinsamen Bus CB verbessert und eine Wartezeit des Prozessors PC gesenkt, so daß die Systemleistung verbes sert wird.

Fig. 79 zeigt eine zeitliche Beziehung zwischen den Daten und dem Systemtaktsignal in der DDR-Betriebsart. In der DDR-Be triebsart werden die Daten synchron zur steigenden Flanke und zur fallenden Flanke des Taktsignals CLK abgetastet. Die auf der steigenden Flanke des Taktsignals CLK abgetasteten Daten D0 haben in bezug auf das Taktsignal CLK eine Vorbereitungs zeit tsu und eine Haltezeit th. Gleichfalls haben die auf der fallenden Flanke des Taktsignals CLK abgetasteten Daten Di in bezug auf die fallende Flanke des Taktsignals CLK eine Vorbe reitungszeit tsu und eine Haltezeit th. Das "Abtasten" bedeu tet den Zeitpunkt, zu dem der Speichercontroller MCR die Da ten aufnimmt oder die Operation des Aufnehmens der Daten in die Speichereinheit.

Üblicherweise werden die aus den Speichereinheiten MU0-MUn gelesenen Daten synchron zum Taktsignal CLK übertragen. Wenn das Taktsignal CLK schneller und seine Zykluszeit T kürzer wird, werden die Vorbereitungszeit tsu und die Haltezeit th der Daten D ebenfalls kürzer. Wenn das Taktsignal CLK ein Tastverhältnis von 50 hat, kann eine Summe der Vorbereitungs zeit tsu und der Haltezeit th einen Wert von bis zu T/2 an nehmen. Wenn das Taktsignal CLK z. B. eine Frequenz 100 MHz hat, hat das Taktsignal CLK eine Periode T von 10 ns (Nanose kunden), so daß die Vorbereitungszeit tsu und die Haltezeit th Werte von bis zu 5 ns annehmen können. Diese Spezifika tionswerte liegen jedoch in der Größenordnung von Pikosekun den. Um solche kleinen Spezifikationswerte der kurzen Vorbe reitungszeit und Haltezeit sicherzustellen, muß bestimmt wer den, ob die Spezifikationswerte genau erfüllt sind, wobei eine solche Bestimmung ein teures Testgerät erfordert, was zu erhöhten Kosten der Speichereinheit führt.

Gemäß der Schnittstelle der Rambus-Spezifikation sind die Breite und die Datenübertragungsrate des Datenbusses fest bestimmt. Somit kann ein Systemplaner die Übertragungsrate und die Datenbusbreite nicht frei bestimmen, so daß die Fle xibilität in bezug auf den Entwurf recht niedrig ist.

Wenn der Speichercontroller MCR und die Speichereinheiten MU0-MUn wie in Fig. 78 gezeigt auf der Platine montiert sind, ändert sich die Impedanz des gemeinsamen Busses CB (Datenbus ses) gemäß der Anzahl der Speichereinheiten auf der Platine und möglicherweise außerdem wegen Schwankungen in bezug auf die Verdrahtungsleitungen auf der Platine. Falls solche Ände rungen in bezug auf die Impedanz des gemeinsamen Busses (Da tenbusses) auftreten, gibt es beim Empfang der Daten durch den Speichercontroller MCR selbst dann, wenn die Vorberei tungszeit und die Haltezeit jeweils auf die Werte innerhalb der Spezifikationswerte eingestellt sind, keinen Spielraum in bezug auf den Zeitpunkt. Wegen eines solchen kleinen Spiel raums in bezug auf den Zeitpunkt kann es in vielen Fällen unmöglich sein, Daten genau aufzunehmen. Wenn das Taktsystem CLK schneller wird, wird ein Augenmuster (die effektive Da tenperiode) der Daten D kürzer.

Wenn bei der Datenübertragung zwischen den Speichereinheiten Schwankungen in bezug auf die Ausbreitungsverzögerung auftre ten, treten somit, wie in Fig. 79 gezeigt ist, Fehler in be zug auf den Grenzwert der Vorbereitungszeit für die Daten und in bezug auf den Grenzwert der Haltezeit für die Daten auf. Zum Anpassen der Impedanzen der Verdrahtungsleitungen auf der Platine aneinander, wenn zwischen den Speichereinheiten und dem Speichercontroller Verdrahtungsleitungen mit gleichen Längen angeordnet werden können, muß die Platine eine Mehr schichtstruktur haben, wobei die Verdrahtung in einer drei dimensionalen Struktur hergestellt werden muß, so daß die Leiterplatte teuer wird.

Fig. 80 zeigt schematisch eine zeitliche Beziehung der Daten übertragung zwischen dem Speichercontroller MCR und der Spei chereinheit MU in dem in Fig. 78 gezeigten Speichersystem. In Fig. 80 enthält sowohl der Speichercontroller MCR als auch die Speichereinheit MU einen verriegelten Verzögerungskreis (DLL) zum Erzeugen eines internen Taktsignals gemäß dem von dem Taktgenerator CG gesendeten Taktsignal. Das von dem Takt generator CG erzeugte Taktsignal wird als ein Taktsignal Cy zum Speichercontroller MCR und mit einer Verzögerung um eine Periode Tskew wegen einer Ausbreitungsverzögerung auf der Taktsignalleitung als ein Taktsignal Ct an die Speicherein heit MU übertragen.

In der Speichereinheit MU gibt eine Ausgabeschaltung die Da ten Dt gemäß dem internen Taktsignal vom DLL aus. Die Spei chereinheit MU gibt die Daten Dt von ihrer Ausgabeschaltung mit einer Verzögerung um die Zeitdauer Tt in bezug auf das Steigen des internen Taktsignals vom DLL aus. Nachdem eine Ausbreitungsverzögerungszeit Tf vergangen ist, erreichen die Daten Dt von der Speichereinheit MU den Speichercontroller MCR. Ein Register im Speichercontroller MCR nimmt die gelie ferten Daten Dr gemäß dem von seinem internen DLL erzeugten internen Taktsignal auf. Wenn das Register die von der Spei chereinheit MU gesendeten und am Speichercontroller MCR an kommenden Daten Dr aufnimmt, werden diese nach einer Vorbe reitungszeit Ts in das Register abgetastet.

Fig. 81 ist ein Signalformdiagramm, das Operationen des in Fig. 80 gezeigten Systems darstellt. Das vom Taktgenerator CG erzeugte Taktsignal hat eine Zyklusperiode Tcycle. Die Spei chereinheit MU gibt effektive Daten gemäß dem Taktsignal Ct mit einer Verzögerung um die Zeitdauer Tt aus. Die Daten Dt von der Speichereinheit MU kommen nach der Zeitdauer Tf über den Datenbus beim Speichercontroller MCR an. Die am Speicher controller MCR ankommenden Daten Dr werden nach Ablauf der Vorbereitungszeit Ts gemäß dem Taktsignal Cr in das Register abgetastet.

Somit ändert sich die Ausbreitungszeit Tf gemäß der Verdrah tungslänge zwischen der Speichereinheit MU und dem Speicher controller MCR. Die Ausbreitungsverzögerung Tskew des Takt signals ändert sich gemäß dem Abstand zwischen dem Taktgene rator CG und der Speichereinheit MU ebenfalls. Somit ändert sich die Vorbereitungszeit Ts für eine andere Weglänge von der Ausgabeschaltung der Speichereinheit MU zu dem Register des Speichercontrollers MCR selbst dann, wenn der DLL die Daten Dt von der Speichereinheit MU synchron zum Taktsignal ausgibt. Somit wird der Spielraum in bezug auf den Zeitpunkt für die Aufnahme der Daten unzureichend, wobei kein Speicher system erreicht werden kann, das zu einer genauen Datenüber tragung fähig ist.

In der Struktur mit den auf der Platine montierten Speicher modulen ändert sich die Impedanz des Datenbusses lokal je nach Anzahl der Speichermodule auf der Platine. Somit ist es äußerst schwierig, eine Ausbreitungsverzögerung auf einem vom Taktgenerator über das Speichermodul, die Datenleitung und das Eingabe-Pad zu dem Register (Empfänger) des Controllers verlaufenden Signalübertragungsweg für sämtliche Speichermo dule (Speicherchips) gleich zu machen. Dementsprechend ist es schwierig, das Speichersystem auf der Platine zu schaffen, in dem unter schnellen Betriebsumgebungen eine schnelle und ge naue Datenübertragung erreicht werden kann.

Wie in Fig. 80 gezeigt ist, ist die Speichereinheit MU mit dem DLL zum Verringern der Verzögerung in bezug auf das ge lieferte Taktsignal zum Ausgeben der Daten so weit wie mög lich synchron in Phase zu dem Taktsignal CLK konfiguriert. Die Bereitstellung eines solchen DLLs in der Speichereinheit MU erhöht jedoch die Chipfläche der Speichereinheit MU sowie den Leistungsverbrauch, wobei wegen der zunehmenden Chip fläche außerdem die Speichereinheit teuer wird.

Wenn sich der Spielraum für die Datenaufnahmezeit in dem Speichercontroller gemäß der Lage/Anzahl der Chips oder Mo dule in einem System auf der Platine ändert, treten folgende Probleme auf. Genauer ist es beim Auftreten eines Fehlers in den durch den Speichercontroller genommenen Daten schwierig zu bestimmen, ob die Ursache dieses Fehlers im Datenübertra gungsweg selbst oder in der Speichereinheit (oder im Chip) liegt. Somit ist es schwierig, die Fehlerursache auf der Pla tinenebene zu erfassen und zu beseitigen.

Ferner ist in einem Mehrprozessorsystem, in dem mehrere Pro zessoren (CPUs), die über einen Speichercontroller auf die Speichervorrichtungen zugreifen, parallel an einen Datenbus angeschlossen sind, ein solches System auf der Platine konfi guriert. Wenn in einem solchen Mehrprozessorsystem auf der Platine die Datenübertragung mit einem schnellen Taktsignal z. B. nahe 1 GHz ausgeführt wird, werden die Spielräume der Vorbereitungszeit und der Haltezeit für die Datenabtastung äußerst klein, wobei die Daten nicht schnell und genau über tragen werden können, was zu einem ähnlichen Problem wie bei dem bereits beschriebenen Speichersystem führt.

Ein ähnliches Problem tritt in einem Mehrprozessorsystem auf, in dem mehrere Prozessoren parallel an einen gemeinsamen Da tenbus angeschlossen sind und ohne Steuerung eines Speicher controllers auf einen gemeinsamen Speicher zugreifen. Insbe sondere dann, wenn das System erweitert wird, so daß die An zahl der Prozessoren oder eine Impedanz des Datenbusses steigt, ändert sich ein Laufzeitunterschied der Daten in be zug auf ein Taktsignal in der Weise, daß sich die Zuverläs sigkeit des Systems verschlechtert, was dazu führt, daß das Systems schlecht erweitert werden kann.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schnitt stellenschaltung zu schaffen, die Daten genau an irgendeine der Halbleitervorrichtungen in einem System übertragen kann.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Schnitt stellenschaltung nach einem der Ansprüche 1, 16 oder 18. Wei terbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem Merkmal der Erfindung wird eine Schnittstellen schaltung geschaffen, die ein System auf einer Platine reali sieren kann, das eine schnelle und genaue Datenübertragung ermöglicht.

Gemäß einem anderen Merkmal der Erfindung wird eine Schnitt stellenschaltung geschaffen, die für jede der auf der Platine montierten Einheiten eine ausreichende Datenvorbereitungszeit und eine ausreichende Datenhaltezeit sicherstellen kann.

Gemäß einem nochmals anderen Merkmal der Erfindung wird eine Schnittstellenschaltung geschaffen, die Daten ohne steigende Kosten der Einheiten in einem System schnell und genau über tragen kann.

Gemäß einem abermals anderen Merkmal der Erfindung wird eine Schnittstellenschaltung geschaffen, die selbst auf der Plati nenebene eine genaue Identifizierung einer Fehlerursache er möglicht.

Gemäß einem weiteren Merkmal der Erfindung wird eine Schnitt stellenschaltung geschaffen, die ein kostengünstiges System erreicht, das unabhängig von der Struktur des Systems auf der Platine eine schnelle und genaue Datenübertragung ermöglicht.

Ein besonderes Merkmal der Erfindung besteht in der Schaffung einer kostengünstigen Speichersteuervorrichtung, die zu einer schnellen und genauen Datenübertragung fähig ist.

Eine Schnittstellenschaltung gemäß der Erfindung enthält: eine Erzeugungs/Speicher-Schaltungsanordnung zum Erfassen eines Änderungspunkts in den Daten auf einer Datenleitung, zum Erzeugen von Informationen über ein effektives Fenster, die eine effektive Zeitdauer der Daten gemäß einem Ergebnis der Erfassung angeben, und zum Speichern der Informationen über das effektive Fenster; eine Schaltungsanordnung zum Bestimmen eines Freigabezeitpunkts zum Annehmen von Daten auf der Datenleitung gemäß den in der Erzeugungs/Speicher-Schal tungsanordnung gespeicherten Informationen über das effektive Fenster; und eine Takterzeugungs-Schaltungsanordnung zum Er zeugen eines Taktsignals zum Aufnehmen der Daten auf der Da tenleitung gemäß dem durch die Schaltungsanordnung zum Bestimmen eines Freigabezeitpunkts bestimmten Freigabezeit punkt.

Eine Schnittstellenschaltung gemäß einem anderen Aspekt der Erfindung enthält: eine Schaltungsanordnung zum Erfassen eines Übergangspunkts in den Daten auf einer Datenleitung; eine Erzeugungsschaltungsanordnung zum Erzeugen von Informa tionen über ein effektives Fenster, die gemäß dem durch die Schaltungsanordnung zum Erfassen eines Übergangspunkts erfaß ten Übergangspunkt eine effektive Zeitdauer der Daten ange ben; eine Bestimmungsschaltungsanordnung, um zu bestimmen, ob eine Breite des effektiven Fensters einer ersten Bedingung genügt; und eine Speicherschaltungsanordnung zum Speichern einer Adresse und eines Datenmusters der Daten, wenn die Be stimmungsschaltungsanordnung bestimmt, daß die erste Bedin gung erfüllt ist.

Eine Schnittstellenschaltung gemäß einem nochmals anderen Aspekt der Erfindung enthält: eine Schaltungsanordnung zum Auskoppeln eines effektiven Fensters zum Erfassen eines Ände rungspunkts in den Daten auf einer Datenleitung und zum Er zeugen eines Signals für das effektive Fenster, das gemäß einem Ergebnis der Erfassung eine effektive Zeitdauer der Daten angibt; eine Schaltungsanordnung zum Erfassen der Breite des effektiven Fensters zum Erfassen einer effektiven Periodenbreite des Signals für das effektive Fenster mit einem Referenztaktsignal und zum Speichern eines Ergebnisses der Erfassung; eine Schaltungsanordnung zum Speichern des Freigabezeitpunkts für die Daten auf der Datenleitung aus den durch die Schaltungsanordnung zum Erfassen der Breite des effektiven Fensters erfaßten Informationen über die Breite des effektiven Fensters und zum Speichern des bestimmten Freigabezeitpunkts; und eine Schaltungsanordnung zum Erzeugen eines Freigabesignals für die Daten auf der Datenleitung ge mäß dem in der Schaltungsanordnung zum Speichern des Freiga bezeitpunkts gespeicherten Freigabezeitpunkt.

In der Schnittstellenschaltung wird die Breite des effektiven Datenfensters auf der Datenleitung erfaßt und der Freigabe zeitpunkt für die Daten gemäß dem erfaßten effektiven Fenster bestimmt. Dadurch kann die Datenfreigabe (Abtastung) zum op timalen Zeitpunkt für die Daten auf der Datenleitung ausge führt werden. Selbst wenn eine Systembaueinheit wie etwa eine Speichervorrichtung auf einer Platine montiert wird und sich eine Impedanz des Datenübertragungswegs gemäß einer System struktur ändert, können die Daten genau aufgenommen werden.

Wenn eine erfaßte Breite des effektiven Fensters vorgegebenen Bedingungen nicht genügt, können Bedingungen erfaßt werden, die die Vorbereitungs/Halte-Spielräume verringern und das System somit stabil machen können. Durch Speichern des Mu sters und der Adresse der Daten bei verringertem Spielraum kann bestimmt werden, ob die Fehlerursache in der Datenüber tragungsvorrichtung oder auf dem Datenübertragungsweg liegt. Wenn sich die Fehlerursache auf die Adressen eines spezifi schen Speicherchips konzentriert, kann bestimmt werden, daß die Fehlerursache in dieser Speichervorrichtung (diesem Spei cherchip) liegt.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 schematisch eine Struktur eines Speichersystems gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 ein Funktionsprinzip der ersten Ausführungsform der Erfindung;

Fig. 3 ein Signalformdiagramm einer Operation zum Erfas sen eines Fenster der effektiven Daten in der er sten Ausführungsform der Erfindung;

Fig. 4 schematisch eine Struktur einer in Fig. 1 gezeig ten Taktregelschaltung;

Fig. 5 schematisch eine Struktur einer in Fig. 4 gezeig ten Schaltung zum Erfassen des effektiven Fen sters;

Fig. 6 beispielhaft eine Struktur mit einer Schaltung zum Erfassen des primitiven Fensters und mit einer Schaltung zum Erfassen des lokalen Fen sters;

Fig. 7 ein Signalformdiagramm von Operationen der in Fig. 6 gezeigten Schaltungen;

Fig. 8 eine Struktur einer in Fig. 5 gezeigten Schaltung zum Erfassen des endgültigen Fensters;

Fig. 9 schematisch eine Struktur einer in Fig. 4 gezeig ten Schaltung zum Erfassen des Freigabezeit punkts;

Fig. 10 eine Struktur einer Verzögerungsleitung, einer Taktauswahlschaltung und einer ersten Stufe einer in Fig. 9 gezeigten Zwischenspeicherschaltung;

Fig. 11 einen Zeitablaufplan von Operationen der in Fig. 10 gezeigten Schaltungen;

Fig. 12A, B, 13A, B Signalformdiagramme von Operationen einer in Fig. 9 gezeigten Schaltung zum Erfassen des Freigabezeitpunkts;

Fig. 14 schematisch eine Struktur eines in Fig. 10 ge zeigten Abschnitts zum Erzeugen eines Zwischen speicherzeitpunktsignals;

Fig. 15 beispielhaft in einem Ergebnisregister und in einer Schaltung zum Speichern des Freigabezeit punkts gespeicherte Inhalte;

Fig. 16 eine zeitliche Beziehung zwischen einem Fenster der effektiven Daten und einem Freigabetaktsi gnal;

Fig. 17 ein Funktionsprinzip der Bestimmung des Freigabe zeitpunkts;

Fig. 18A beispielhaft eine Struktur eines Speicher controllers in einem Register A;

Fig. 18B ein Beispiel einer Struktur eines Speicher controllers in einem Register B;

Fig. 19 schematisch eine Struktur der in Fig. 9 gezeigten Schaltung zum Speichern des Freigabezeitpunkts;

Fig. 20 eine weitere Struktur einer in Fig. 9 gezeigten Schaltung zum Speichern des Freigabezeitpunkts;

Fig. 21 genauer Strukturen einer in Fig. 1 gezeigten Taktregelschaltung und einer in Fig. 1 gezeigten Schaltung zum Erzeugen des Freigabetakts;

Fig. 22 schematisch eine Struktur einer in Fig. 1 gezeig ten Eingabeschaltung;

Fig. 23 schematisch alternative Strukturen der in Fig. 9 gezeigten Verzögerungsleitung und des in Fig. 9 gezeigten Ergebnisregisters;

Fig. 24A, B, 25A, B Zeitablaufpläne von Operationen der in Fig. 23 gezeigten Schaltungen;

Fig. 26 schematisch eine Struktur einer Abwandlung der ersten Ausführungsform der Erfindung;

Fig. 27 eine SSO-Hinausschiebeoperation in einer zweiten Ausführungsform der Erfindung;

Fig. 28 ein Funktionsprinzip der zweiten Ausführungsform der Erfindung;

Fig. 29 beispielhaft eine Struktur einer Schaltung zum Erfassen des Übergangspunkts in der zweiten Aus führungsform der Erfindung;

Fig. 30 ein Signalformdiagramm von Operationen der in Fig. 29 gezeigten Schaltungen;

Fig. 31 schematisch eine Struktur einer Schaltung zum Be rechnen des Freigabezeitpunkts in der zweiten Ausführungsform der Erfindung;

Fig. 32 Signalqualitäten in einer dritten Ausführungsform der Erfindung;

Fig. 33 schematisch eine Struktur der Schaltung zum Spei chern des Freigabezeitpunkts in der dritten Aus führungsform der Erfindung;

Fig. 34 schematisch eine Struktur eines Fehlerregisters in der dritten Ausführungsform der Erfindung;

Fig. 35 schematisch eine Struktur eines Hauptabschnitts der dritten Ausführungsform der Erfindung;

Fig. 36 schematisch eine Abwandlung der dritten Ausfüh rungsform der Erfindung;

Fig. 37 schematisch eine Struktur einer in Fig. 36 ge zeigten Schaltung zum Erfassen einer Bitänderung;

Fig. 38 schematisch eine Struktur einer in Fig. 36 ge zeigten Übertragungsschaltung;

Fig. 39 schematisch eine Struktur einer in Fig. 36 ge zeigten Zwischenspeicherschaltung;

Fig. 40 einen Zeitablaufplan von Operationen der in den Fig. 37 bis 39 gezeigten Schaltungen;

Fig. 41 schematisch eine Struktur einer in Fig. 36 ge zeigten Schaltung zum Erfassen der langsamsten Änderung;

Fig. 42 schematisch eine Struktur der in Fig. 36 gezeig ten Übertragungsschaltung;

Fig. 43 schematisch eine Struktur der in Fig. 36 gezeig ten Zwischenspeicherschaltung;

Fig. 44 schematisch eine Struktur einer in Fig. 36 ge zeigten Schaltung zum Erfassen der schnellsten Änderung;

Fig. 45 ein Signalformdiagramm von Operationen der in Fig. 36 gezeigten Schaltungen;

Fig. 46 schematisch eine Struktur einer in Fig. 36 ge zeigten Schaltung zum Erfassen eines Daten fensters der fallenden Flanke;

Fig. 47 ein Signalformdiagramm einer Operation zum Erfas sen eines Datenfensters in einer Abwandlung der dritten Ausführungsform der Erfindung;

Fig. 48 ausführlicher eine Struktur eines Eingabeab schnitts der in Fig. 36 gezeigten Schaltung zum Erfassen des Datenfensters der steigenden Flanke;

Fig. 49 beispielhaft Signalqualitäten in einer zweiten Abwandlung der dritten Ausführungsform der Erfin dung;

Fig. 50 beispielhaft eine Signalform mit der in Fig. 49 gezeigten Signalqualität;

Fig. 51 eine Speicherstruktur und eine Datenübertragungs rate mit der in Fig. 49 gezeigten Signalqualität;

Fig. 52 schematisch eine Struktur eines Systems mit einer Speichersteuervorrichtung gemäß einer vierten Ausführungsform der Erfindung;

Fig. 53 schematisch eine Struktur eines Hauptabschnitts einer in Fig. 52 gezeigten Speichersteuereinheit;

Fig. 54 eine Operation zum Erfassen des Fensters der ef fektiven Daten in der vierten Ausführungsform der Erfindung;

Fig. 55 eine Struktur eines in Fig. 53 gezeigten Ab schnitts zum Erfassen des Fensters der effektiven Daten;

Fig. 56 ein Signalformdiagramm einer Operation der in Fig. 55 gezeigten Schaltungen;

Fig. 57 beispielhaft eine Abwandlung des in Fig. 53 ge zeigten Abschnitts zum Erfassen des Fensters der effektiven Daten;

Fig. 58 schematisch eine Struktur einer Ausgabeschaltung einer Speichervorrichtung;

Fig. 59 genauer eine Struktur eines Hauptabschnitts der Speichersteuereinheit gemäß der vierten Ausfüh rungsform der Erfindung;

Fig. 60 ein Signalformdiagramm einer Operation der in Fig. 59 gezeigten Schaltung;

Fig. 61 schematisch eine Struktur eines in Fig. 59 ge zeigten Abschnitts zum Erzeugen eines Überwa chungsmasken-Anweisungssignals;

Fig. 62 schematisch eine Struktur eines in Fig. 59 ge zeigten Abschnitts zum Erzeugen eines Übertra gungsanweisungssignals;

Fig. 63 schematisch eine Struktur einer Registerschaltung eines in Fig. 59 gezeigten Freigaberegisters;

Fig. 64 einen Zeitablaufplan von Operationen des in Fig. 59 gezeigten Freigaberegisters;

Fig. 65 schematisch eine Struktur eines in Fig. 59 ge zeigten temporären Registers;

Fig. 66 schematisch eine Struktur einer in Fig. 65 ge zeigten Schaltung zum Erfassen des Freigabezeit punkts;

Fig. 67 eine Operation der in Fig. 65 gezeigten Schaltung zum Erfassen des Freigabezeitpunkts;

Fig. 68 schematisch Strukturen der Kombinationsschaltung und einer Stufe der in Fig. 59 gezeigten Ansteu erschaltung;

Fig. 69 ein Signalformdiagramm einer Operation der in Fig. 68 gezeigten Schaltung;

Fig. 70 eine Struktur einer ersten Abwandlung eines in Fig. 59 gezeigten Abschnitts zum Erzeugen eines Schiebetaktsignals;

Fig. 71 eine Struktur einer zweiten Abwandlung des in Fig. 59 gezeigten Abschnitts zum Erzeugen eines Schiebetaktsignals;

Fig. 72 schematisch eine Struktur eines Verarbeitungs systems gemäß einer fünften Ausführungsform der Erfindung;

Fig. 73 schematisch eine Struktur einer ersten Abwandlung der fünften Ausführungsform;

Fig. 74 schematisch eine Struktur eines Verarbeitungs systems gemäß einer zweiten Abwandlung der fünf ten Ausführungsform;

Fig. 75 schematisch eine Struktur eines Verarbeitungs systems einer dritten Abwandlung der fünften Aus führungsform der Erfindung;

Fig. 76 schematisch eine Struktur eines Verarbeitungs system einer vierten Abwandlung der fünften Aus führungsform;

Fig. 77 schematisch eine Struktur eines Verarbeitungs systems einer fünften Abwandlung der fünften Aus führungsform;

Fig. 78 die bereits erwähnte schematische Struktur eines Datenverarbeitungssystems;

Fig. 79 den bereits erwähnten Zeitablaufplan von Opera tionen des in Fig. 78 gezeigten Datenverarbei tungssystems;

Fig. 80 die bereits erwähnten Signalübertragungszeit punkte in einem Speichersystem; und

Fig. 81 den bereits erwähnten Zeitablaufplan von Opera tionen des in Fig. 80 gezeigten Speichersystems.

Erste Ausführungsform

Fig. 1 zeigt schematisch eine Struktur eines Speichersystems mit einer Speichersteuervorrichtung gemäß der Erfindung. Das Speichersystem in Fig. 1 enthält: die parallel an einen ge meinsamen Datenbus 4 angeschlossenen Speichervorrichtungen 1a-1n; eine Speichersteuerschaltung 2 zum Zugreifen auf die Speichervorrichtungen 1a-1n; und einen Taktgenerator 3 zum Anlegen eines Grundtaktsignals (eines im folgenden als "Takt signal" bezeichneten Systemtakts) an die Speichervorrichtun gen 1a-1n und an die Speichersteuerschaltung. Die Speicher vorrichtungen 1a-1n können Chips oder Module sein.

Wenn jede der Speichervorrichtungen 1a-1n aus einem einzelnen Chip ausgebildet ist, enthalten die Speichervorrichtungen 1a-1n die internen Schaltungen 8a-8n, die jeweils eine Spei cherzellenmatrix und eine Speicherzellen-Auswahlschaltung enthalten, und die Ausgabeschaltungen 9a-9n, die Daten syn chron zu einem internen Taktsignal auf die gemeinsame Daten leitung 4 ausgeben. Die Speichervorrichtungen 1a-1n enthalten keinen Ausgabe-DLL. Die Ausgabeschaltungen 9a-9n geben Daten synchron zu einem vom Taktgenerator 3 angelegten Taktsignal CLK aus. Falls jede der Speichervorrichtungen 1a-1n ein Modul enthält, enthält die interne Schaltung mehrere Speicherchips, während die Ausgabeschaltung in einer gemeinsam für diese Speicherchips vorgesehenen Busschnittstellenschaltung enthal ten ist.

Da in den Speichervorrichtungen 1a-1n kein DLL zum Erzeugen eines Ausgabetaktsignals erforderlich ist, werden der Lei stungsverbrauch und die Chipfläche der Speichervorrichtungen 1a-1n und die Kosten jeder der Speichervorrichtungen 1a-1n gesenkt. Jede der internen Schaltungen 8a-8n, deren interne Strukturen später beschrieben werden, enthält mehrere Bänke. Die "Bänke" sind jeweils eine Speicherschaltung, die unabhän gig von anderen Bänken in einen aktiven Zustand (ausgewählten Zustand einer Speicherzelle) angesteuert werden kann. Falls jede der Speichervorrichtungen 1a-1n einen einzelnen Chip enthält, ist die Speicherschaltung eine Speichermatrix oder Speichermatte. Falls jede der Speichervorrichtungen 1a-1n ein Speichermodul ist, enthält die Speicherschaltung eine vorge gebene Anzahl von Speicherchips.

Die Speichersteuerschaltung 2 enthält: eine Taktregelschal tung 5, die für jede der Speichervorrichtungen 1a-1n Informa tionen über den Datenaufnahmezeitpunkt in einer Register schaltung speichert und den Datenaufnahmezeitpunkt gemäß den gespeicherten Zeitpunktinformationen steuert; eine Schaltung 6 zum Erzeugen des Freigabetakts, die durch die Taktregel schaltung 5 gesteuert wird, so daß sie ein Freigabetaktsignal zum Aufnehmen von Daten erzeugt; und eine Eingabeschaltung 7, die an den gemeinsamen Datenbus 4 angelegte Daten aufnimmt und die aufgenommenen Daten gemäß dem von der Schaltung 6 zum Erzeugen des Freigabetakts empfangenen Freigabetaktsignal an eine interne Schaltung überträgt.

Die Speichersteuerschaltung 2 erfaßt für jede der Speicher vorrichtungen 1a-1n ein effektives Fenster der Daten und erzeugt so ein Freigabetaktsignal derart, daß die Vorberei tungszeit und die Haltezeit anhand der erfaßten effektiven Fensterinformationen optimiert werden.

Fig. 2 zeigt konzeptionell Operationen der in Fig. 1 gezeig ten Taktregelschaltung 5. Fig. 2 zeigt die Signalformen, falls die Speichervorrichtungen 1a-1n in einer DDR-Betriebs art (Doppeldatenraten-Betriebsart) arbeiten. Die Speichervor richtungen können jedoch in einer SDR-Betriebsart (Einzelda tenraten-Betriebsart), bei der die Daten synchron zum Steigen des Taktsignals CLK ausgegeben werden, oder zum Ausgeben der Daten in einer EDO-Betriebsart (Betriebsart mit erweiterter Datenausgabe) oder in einer Burst-EDO-Betriebsart arbeiten. In Fall eines DRAMs in der EDO-Betriebsart arbeitet die in terne Schaltungsanordnung asynchron zum Taktsignal. Die Steu ersignale, die die Betriebsart der internen Schaltungsanord nung angeben, d. h. ein Zeilenadressen-Freigabesignal/RAS und ein Spaltenadressen-Freigabesignal/CAS, werden jedoch von der Speichersteuereinheit 2 synchron zum Taktsignal CLK an die Speichervorrichtungen 1a-1n angelegt. Ferner wird das Abtasten der Daten in der Speichersteuereinheit 2 synchron zum Taktsignal ausgeführt, womit die Vorbereitungs/Halte- Zeitpunkte für das Taktsignal gleichfalls optimiert werden müssen. Anhand von Fig. 2 werden nun die Operationen der Speichersteuereinheit gemäß der ersten Ausführungsform der Erfindung konzeptionell beschrieben.

Unter den Speichervorrichtungen 1a-1n gibt eine durch die Speichersteuereinheit 2 bestimmte Speichervorrichtung syn chron zum Taktsignal CLK Daten aus. Diese Daten werden über den gemeinsamen Datenbus 4 zur Speichersteuereinheit 2 gesen det. Die an der Speichersteuereinheit 2 ankommenden Daten Dc weisen gemäß den Logikpegeln der Datenbits ein Muster von H- und L-Pegeln auf und bilden eine Reihe von Augenmustern, die sich synchron zum Steigen und Fallen des Taktsignals ändern. Die Taktsteuerschaltung 5 in der Speichersteuereinheit 2 er zeugt ein Signal EDW_R, das eine Fensterperiode für die syn chron zum Steigen des Taktsignals CLK übertragenen Daten Dc definiert, und ein Signal EDW_F, das eine effektive Periode der synchron zum Fallen des Taktsignals CLK übertragenen Da ten definiert. Mit den Signalen EDW_R und EDW_F zum Definie ren eines effektiven Fensters werden der Anstiegszeitpunkt und der Abfallszeitpunkt des Taktsignals CLK durch die Zeit punkte Tar und Taf in der Weise angepaßt, daß die Vorberei tungszeit bzw. die Haltezeit optimiert werden, wodurch die Freigabetaktsignale erzeugt werden.

Das Fenster der effektiven Daten schwankt wegen (1) einem Laufzeitunterschied zwischen den Datenbits, (2) einer Diffe renz der Datenbit-Übergangszeit zwischen den H- und L-Pegeln, (3) Störungsrauschen zwischen den Datenleitungen und (4) dem Zittern des Ausgabetaktsignals. Der DLL wird jedoch nicht verwendet. Somit ist der Einfluß in der obigen Position (4) nicht vorhanden, wobei es zu keiner Schwankung der Breite des effektiven Fensters wegen des Zitterns des Taktsignals kommt.

Zur leichten Erfassung des effektiven Fensters werden die Datenbits 1, 0, 1, 0 . . . an den jeweils mit 0, 1, 2, 3, . . . numerierten Datenanschlußstiften ausgegeben. In einer Testbe triebsart kann ein Ausgabetestmuster der Speichervorrichtun gen 1a-1n eingestellt oder in die Speichervorrichtungen ge schrieben und daraufhin ausgelesen werden. Durch Erfassen eines Änderungspunkts (Übergangspunkts) des Datenmusters wer den die Signale EDW_R und EDW_F zur Angabe der Breite des effektiven Fensters erzeugt, wobei diejenige Zeit, die die optimalen Vorbereitungs/Halte-Zeiten in bezug auf diese gül tigen oder effektiven Fenster liefert, in Registern gespei chert wird. Danach wird gemäß dem in den Registern gespei cherten Freigabezeitpunkt das Freigabetaktsignal erzeugt. Im folgenden werden spezifische Strukturen beschrieben.

Fig. 3 zeigt konzeptionell eine Operation zum Auskoppeln der Fenster der effektiven Datensignale. In dem synchron zum Taktsignal CLK ausgegebenen Datenmuster sind die von den ge radzahligen Anschlußpunkten ausgegebenen Daten D0, D2, . . . auf dem gleichen Logikpegel wie das Taktsignal CLK, während die von den ungeradzahligen Anschlußpunkten ausgegebenen Da ten D1, D3, . . . auf dem zum Taktsignal CLK entgegengesetzten Logikpegel sind. In der DDR-Betriebsart wird das Datenlesen mit der steigenden Flanke des Taktsignals als Vorderflanke ausgeführt. Somit wird das Datenmuster im voraus in die Spei chervorrichtung geschrieben und daraufhin aufeinanderfolgend ausgelesen. Alternativ kann eine Konfiguration verwendet wer den, bei der in einer Ausgabestufe in der Speichervorrichtung eine Registerschaltung oder dergleichen vorgesehen ist, wobei in der Testbetriebsart die Daten "0101 . . ." oder "1010 . . ." in der Registerschaltung gespeichert werden und anstelle der Speicherzellendaten die gespeicherten Daten ausgelesen wer den. In dieser Konfiguration werden die in der Registerschal tung gespeicherten Daten als Reaktion auf ein Signal zur An gabe der Testbetriebsart ausgelesen. Ferner kann eine Konfi guration verwendet werden, bei der in der Testbetriebsart für jeden Datenausgabeanschlußpunkt eine Registerschaltung zum Speichern der Daten "10" oder "01" und die Speicherinhalte der Registerschaltung abwechselnd ausgelesen werden. Fig. 3 zeigt die Daten D0-D3 von vier Bits als repräsentatives Bei spiel. Falls Daten mit 64 Bits über den gemeinsamen Datenbus 4 übertragen werden, werden die für jeweils vier Bits erfaß ten Signale des Fensters der effektiven Daten aufeinanderfol gend komprimiert, um für die Daten mit 64 Bits ein Signal des Fensters der effektiven Daten zu erzeugen.

In Fig. 3 ist das Muster der Daten, die übertragen werden, wenn das Taktsignal CLK auf den H-Pegel steigt, im voraus bekannt. Nach Empfang dieses Datenmusters wird der Punkt der langsamsten Änderung und daraufhin der Punkt der schnellsten Änderung unter diesen Datenbits D0-D3 erfaßt. Gemäß dem beim Steigen des Taktsignals CLK übertragenen Datenmuster wird eine Zeitdauer vom langsamsten Änderungspunkt zum nachfolgen den schnellsten Änderungspunkt als das Fenster der effektiven Daten der synchron zum Steigen des Taktsignals CLK übertrage nen Datensignale betrachtet und das Signal EDW_R während die ser Zeitdauer aktiv gehalten.

Zum Zeitpunkt des Fallens des Taktssignals CLK ist das zu übertragende Datenmuster gleichfalls im voraus bekannt. In diesem Fall werden gleichfalls der Punkt der langsamsten Än derung der Datenbits und der darauffolgende Punkt der schnellsten Änderung der Datenbits erfaßt. Eine Zeitdauer zwischen diesen Änderungspunkten wird als das Fenster der effektiven Daten der synchron zum Fallen des Taktsignals CLK übertragenen Daten ausgekoppelt und das Signal EDW_F des Fen sters der effektiven Daten erzeugt, das während dieser Zeit dauer aktiv gemacht wird. Dadurch, daß ein synchron zum zu den steigenden und fallenden Flanken des Taktsignals CLK übertragenes Datenbitmuster im voraus bestimmt wird, kann das Signal EDW_R des effektiven Fensters für die synchron zur steigenden Flanke des Taktsignals CLK übertragenen Daten so wie das Signal EDW_F des effektiven Fensters für die synchron zum Fallen des Taktsignals CLK übertragenen Daten erzeugt werden.

Fig. 4 zeigt schematisch eine Struktur der in der in Fig. 1 gezeigten Steuerschaltung 2 enthaltenen Taktregelschaltung 5. Die Taktregelschaltung 5 in Fig. 4 umfaßt: eine Schaltung 5a zum Erfassen des effektiven Fensters, die die über den ge meinsamen Datenbus angelegten Datenbits D0-Dm empfängt, die effektiven Fenster sowohl für das Steigen als auch für das Fallen des Taktsignals CLK erfaßt und die Anpassungserfas sungssignale (die Signale zum Erfassen des endgültigen Fen sters der effektiven Daten) MDC_R und MDC_F, die das erfaßte effektive Fenster angeben, erzeugt; eine Schaltung 5b zum Erfassen des Freigabezeitpunkts, die gemäß dem Taktsignal CLK und den von der Schaltung 5a zum Erfassen des effektiven Fen sters erzeugten Anpassungserfassungssignalen MDC_R und MDC_F den Freigabezeitpunkt für die synchron zu den steigenden und fallenden Flanken des Taktsignals CLK übertragenen Daten aus koppelt; und eine Schaltung 5c zum Speichern des Freigabe zeitpunkts, die den durch die Schaltung 5b zum Erfassen des Freigabezeitpunkts erfaßten Freigabezeitpunkt speichert und ein Datenfreigabe-Auslösesignal TRSEL an die in Fig. 1 ge zeigte Schaltung 6 zum Erzeugen des Freigabetakts anlegt.

Die Schaltung 5c zum Speichern des Freigabezeitpunkts spei chert für jede der Speichervorrichtungen 1a-1n die Freigabe zeitpunkte auf der steigenden und auf der fallenden Flanke. Falls die Speichervorrichtungen 1a-1n eine Bankstruktur ha ben, speichert die Schaltung 5c zum Speichern des Freigabe zeitpunkts die Freigabezeitpunkte für jede Bank. Die Schal tung 5c zum Speichern des Datenfreigabezeitpunkts enthält z. B. eine Registerdatei, deren Inhalt gemäß einem Adressen signal ausgelesen und geschrieben werden kann.

Fig. 5 zeigt schematisch eine Struktur der in Fig. 4 gezeig ten Schaltung 5a zum Erfassen des effektiven Fensters. Fig. 5 zeigt die Daten D0-D63 mit 64 Bits als Beispiel der Datenbits D0-Dm. In Fig. 5 enthält die Schaltung 5a zum Erfassen des effektiven Fensters: die jeweils für Datensätze mit 2 Bits vorgesehenen Schaltungen 10-0 bis 10-31 zum Erfassen des effektiven Fensters, die jeweils ein gültiges (effektives) Fenster der entsprechenden Datenbits erfassen; die jeweils für ein Paar zweier benachbarter Schaltungen zum Erfassen des primitiver Fensters vorgesehenen Schaltungen 11-0 bis 11-5 zum Erfassen des lokalen Fensters, die eine Zeitdauer der Anpassung der durch die entsprechenden Schaltungen zum Erfas sen des primitiven Fensters erfaßten primitiven Fenster er fassen, um ein lokales Fenster auszukoppeln; und eine Schal tung 12 zum Erfassen des endgültigen Fensters zum Erzeugen von Signalen MDC_R und MDC_F zum Erfassen des endgültigen effektiven Fensters (Anpassungssignalen) für die Daten mit 64 Bits gemäß den von den Schaltungen 11-0 bis 11-15 zum Erfassen des lokalen Fensters erzeugten Signalen zum Auskop peln des lokalen Fensters.

Die Schaltung 10-0 zum Erfassen des primitiven Fensters emp fängt die Datenbits D0 und D1, während die Schaltung 10-1 zum Erfassen des primitiven Fensters die Datenbits D2 und D3 emp fängt. Die Schaltung 10-30 zum Erfassen des primitiven Fen sters empfängt die Datenbits D60 und D61, während die Schal tung 10-31 zum Erfassen des primitiven Fensters die Datenbits D62 und D63 empfängt. Jede der Schaltungen 10-0 bis 10-31 zum Erfassen des primitiven Fensters empfängt eine Datenbitmenge komplementärer Datenbits. Geradzahlige Datenbits haben den gleichen Logikpegel wie das Taktsignal, während der Logikpe gel ungeradzahliger Datenbits entgegengesetzt zum Logikpegel des Taktsignals ist.

Wie später beschrieben wird, kann das effektive Fenster mit diesen Paaren komplementärer Datenbits leicht erfaßt werden. Ferner ändern sich die Datenbits in einer normalen Operation in zufälligen Richtungen. Durch Erfassen der effektiven Fen ster mit den Paaren komplementärer Datenbits kann somit ein Fenster, das einen optimalen Freigabezeitpunkt liefert, als Durchschnittswert erfaßt werden.

Jede der Schaltungen 10-0 bis 10-31 zum Erfassen des primiti ven Fensters erfaßt sowohl das effektive Fenster der synchron zur steigenden Flanke des Taktsignals CLK empfangenen Daten als auch das effektive Fenster der synchron zur fallenden Flanke des Taktsignals CLK empfangenen Daten.

Jede der Schaltungen 11-0 bis 11-15 zum Erfassen des lokalen Fensters erfaßt das effektive Fenster für 4 Bit-Daten. Ge nauer erfaßt jede der Schaltungen 11-0 bis 11-15 zum Erfassen des lokalen Fensters das angepaßte Gebiet der für die ent sprechenden 2 Bit-Daten erfaßten primitiven Fenster, um ein effektives Fenster für Daten mit 4 Bits zu erfassen. Jede von ihnen erfaßt das effektive Fenster der synchron sowohl zur steigenden als auch zur fallenden Flanke des Taktsignals CLK übertragenen Daten.

Die Schaltung 12 zum Erfassen des endgültigen Fensters er zeugt gemäß den Signalen zum Erfassen des lokalen Fensters von den Schaltungen 11-0 bis 11-15 zum Erfassen des lokalen Fensters das Signal MDC_R zum Erfassen des endgültigen effek tiven Fensters (Anpassungserfassungssignal) für die synchron zur steigenden Flanke des Taktsignals CLK übertragenen Daten sowie das Signal MDC_F zum Erfassen des endgültigen effekti ven Fensters (Anpassungserfassungssignal) für die synchron zur fallenden Flanke des Taktsignals CLK übertragenen Daten.

Fig. 6 zeigt beispielhaft die Strukturen der in Fig. 5 ge zeigten Schaltung zum Erfassen des primitiven Fensters und der in Fig. 5 gezeigten Schaltung zum Erfassen des lokalen Fensters. Fig. 6 zeigt als repräsentatives Beispiel eine Struktur der für die Datenbits D0 und D1 vorgesehenen Schal tung 10-0 zum Erfassen des primitiven Fensters und der Schal tung 11-0 zum Erfassen des lokalen Fensters.

Die Schaltung 10-0 zum Erfassen des primitiven Fensters in Fig. 6 enthält eine Stromspiegelschaltung 10a, die ein effek tives Fenster der synchron zur fallenden Flanke des Takt signals CLK übertragenen Datenbits erfaßt, und eine Strom spiegelschaltung 10b, die ein gültiges (effektives) Fenster der synchron zur steigenden Flanke des Taktsignals CLK über tragenen Datenbits erfaßt.

Die Stromspiegelschaltung 10a enthält: einen P-Kanal-MOS- Transistor (Feldeffekttransistor mit isoliertem Gate) Q1, dessen Source an einen Stromversorgungsknoten angeschlossen ist und dessen Gate das Datenbit D0 empfängt; die P-Kanal- MOS-Transistoren Q2 und Q3, denen ein Strom von dem MOS-Tran sistor Q1 zugeführt wird und die eine Stromspiegelstufe bil den, die Ströme vom gleichen Betrag liefert; und die N-Kanal- MOS-Transistoren Q4 und Q5, die eine Differenzstufe zum Ver gleich des Datenbits D1 mit der Referenzspannung Vref bilden. Ein Drain des MOS-Transistors Q4 ist an einen Drain und an ein Gate des P-Kanal-MOS-Transistors Q2 angeschlossen. Von einem Verbindungsknoten, der die MOS-Transistoren Q3 und Q5 verbindet, wird ein Signal ZN01 für das primitive Fenster ausgegeben. Dieses Signal ZN01 für das primitive Fenster be zeichnet ein Gebiet des effektiven Fensters der synchron zum Fallen des Taktsignals CLK übertragenen Datenbits D0 und D1.

Die Stromspiegelschaltung 10b enthält: einen P-Kanal-MOS- Transistor Q6, dessen Source an den Stromversorgungsknoten angeschlossen ist und dessen Gate das Datenbit D1 empfängt; die P-Kanal-MOS-Transistoren Q7 und Q8, denen ein Strom vom MOS-Transistor Q6 zugeführt wird, so daß sie als Stromspie gelstufe arbeiten; und die N-Kanal-MOS-Transistoren Q9 und Q10, die zwischen den Masseknoten und die P-Kanal-MOS-Transi storen Q7 bzw. Q8 geschaltet sind, so daß sie eine Differenz stufe zum Vergleich des Datenbits D1 mit der Referenzspannung Vref bilden. Der Drain des MOS-Transistors Q9 ist an einen Drain und an ein Gate des MOS-Transistors Q7 angeschlossen und sein Gate empfängt das Datenbit D0. Das Gate des MOS- Transistors Q10 empfängt die Referenzspannung Vref. Von einem Verbindungsknoten, der die MOS-Transistoren Q8 und Q10 ver bindet, wird ein Signal N01 für das primitive Fenster ausge ben. Dieses Signal N01 für das primitive Fenster bezeichnet ein Gebiet des effektiven Fensters der synchron zur steigen den Flanke des Taktsignals CLK übertragenen Datenbits.

Die Schaltung 11-0 zum Erfassen des lokalen Fensters enthält eine NAND-Schaltung 11a, die von der Stromspiegelschaltung 10a ein Signal ZN01 für das primitive Fenster und von der in Fig. 5 gezeigten Schaltung 10-1 zum Erfassen des primitiven Fensters ein Signal ZN23 für das primitive Fenster empfängt und ein Signal ZEDW_F03 zum Erfassen des lokalen Fensters erzeugt, und eine NAND-Schaltung 11b, die von der Stromspie gelschaltung 10b das Signal N01 für das primitive Fenster und von der in Fig. 5 gezeigten Schaltung 10-1 zum Erfassen des primitiven Fensters ein Signal N23 für das primitive Fenster empfängt und ein Signal ZEDW_R03 zum Erfassen des lokalen Fensters erzeugt.

Das Signal ZEDW_F03 zum Erfassen des lokalen Fensters be zeichnet ein Gebiet des effektiven Fensters der synchron zur fallenden Flanke des Taktsignals CLK übertragenen Datenbits D0-D3. Das Signal ZEDW_R03 zum Erfassen des lokalen Fensters bezeichnet ein Gebiet des effektiven Fensters von synchron zur steigenden Flanke des Taktsignals CLK übertragenen Daten bits. Mit Ausnahme der angelegten Datenbits und der Signale zum Erfassen des primitiven Fensters haben die anderen in Fig. 5 gezeigten Schaltungen 10-1 bis 10-31 zum Erfassen des primitiven Fensters und die anderen in Fig. 5 gezeigten Schaltungen 11-1 bis 11-15 zum Erfassen des lokalen Fensters die gleichen Strukturen wie die in Fig. 6 gezeigten Schaltun gen. Anhand eines Signalformdiagramms aus Fig. 7 wird nun eine in Fig. 6 gezeigte Schaltung 10-0 zum Erfassen des pri mitiven Fensters und eine in Fig. 6 gezeigte Schaltung 11-0 zum Erfassen des lokalen Fensters beschrieben.

Es wird nun angenommen, daß die Datenbits D0-D3 synchron zum Steigen des Taktsignals CLK übertragen werden. In der Daten übertragungsoperation haben die Datenbits D0 und D2 den glei chen Logikpegel wie das Taktsignal CLK, während der Logikpe gel der Datenbits D1 und D3 entgegengesetzt zu dem des Takt signals CLK ist. Entsprechend diesem Datenmuster wird identi fiziert, auf welcher Flanke des Taktsignals CLK ein Datenbit übertragen wird.

Wenn das Datenbit D0 steigt, wird die Stromspiegelschaltung 10a deaktiviert, wobei das Signal ZN01 zum Erfassen des pri mitiven Fensters unabhängig vom Spannungspegel des Bits D1 auf dem L-Pegel verbleibt. Während das Datenbit D1 auf dem H- Pegel ist, ist der Stromversorgungstransistor Q6 in der Stromspiegelschaltung 10b ausgeschaltet, wobei das Signal N01 zum Erfassen des primitiven Fensters während dieser H-Pegel- Zeitdauer auf dem L-Pegel ist. Wenn das Datenbit D0 auf den H-Pegel steigt und das Datenbit D1 auf den L-Pegel fällt, wird der Stromversorgungstransistor Q6 in der Stromspiegel schaltung 10b eingeschaltet, wobei das Signal N01 zum Erfas sen des primitiven Fensters, da das Datenbit D0 auf einem höheren Spannungspegel als die Referenzspannung Vref ist, auf den H-Pegel steigt.

Für die Datenbits D2 und D3 werden die Logikpegel der Signale zum Erfassen des primitiven Fensters in der Weise bestimmt, daß in der der in Fig. 6 gezeigten Schaltung 10-0 zum Erfas sen des primitiven Fensters entsprechenden Struktur die Da tenbits D2 und D3 die Datenbits D0 und D1 ersetzen. Wenn das Datenbit D3 den L-Pegel erreicht, wird der Stromversorgungs transistor Q6 in der Stromspiegelschaltung 10b eingeschaltet. Wenn das Datenbit D2 auf den H-Pegel steigt, steigt das Si gnal N23 zum Erfassen des primitiven Fensters auf den H-Pe gel. Wenn das Datenbit D3 auf dem L-Pegel ist, ist das Signal Z23 zum Erfassen des primitiven Fensters auf dem L-Pegel. Wenn das Datenbit D2 auf den H-Pegel steigt, wird der Strom versorgungstransistor Q1 ausgeschaltet, wobei das Signal Z23 zum Erfassen des primitiven Fensters den L-Pegel erreicht und auf diesem verbleibt.

Falls die Daten synchron zur fallenden Flanke des Taktsignals CLK übertragen werden und das Bit D0 auf den L-Pegel fällt, ist das Ausgangssignal der Stromspiegelschaltung 10a auf dem L-Pegel. Wenn das Bit D1 vom L-Pegel auf den H-Pegel steigt, steigt das Signal ZN01 zum Erfassen des primitiven Fensters auf den H-Pegel. Wenn das Datenbit D1 auf dem L-Pegel ist, ist auch das Datenbit D0 auf dem L-Pegel, wobei das Signal N01 zum Erfassen des primitiven Fensters auf den L-Pegel fällt. Wenn das Datenbit D0 auf den L-Pegel fällt und das Datenbit D1 den H-Pegel erreicht, wird der Stromversorgungs transistor Q6 in der Stromspiegelschaltung 10b ausgeschaltet, wobei das Signal N01 zum Erfassen des primitiven Fensters auf dem L-Pegel verbleibt.

An den Datenbits D2 und D3 werden ähnliche Operationen ausge führt. Wenn das Datenbit D3 auf den L-Pegel fällt, wird der Stromversorgungstransistor Q6 ausgeschaltet, so daß das Si gnal N23 zum Erfassen des primitiven Fensters auf den L-Pegel fällt. Selbst wenn das Datenbit D3 auf den H-Pegel steigt, ist der Stromversorgungstransistor Q1 in der Stromspiegel schaltung 10a, wenn das Datenbit D2 auf dem H-Pegel ist, wei ter ausgeschaltet, wobei das Signal N23 zum Erfassen des pri mitiven Fensters auf dem L-Pegel verbleibt. Wenn das Datenbit D2 auf den L-Pegel fällt, wird der Stromversorgungstransistor Q1 eingeschaltet, wobei das Signal ZN23 zum Erfassen des pri mitiven Fensters, da das Datenbit D3 auf dem H-Pegel ist, auf den H-Pegel steigt. Wenn das Datenbit D2 auf den H-Pegel steigt, wird der Stromversorgungstransistor Q1 ausgeschaltet, wobei das Signal ZN23 zum Erfassen des primitiven Fensters auf den L-Pegel fällt. Wegen der Differenzverstärkung in der Stromspiegelschaltung 10a fällt das Signal ZN23 zum Erfassen des primitiven Fensters, wenn das Datenbit D3 den L-Pegel erreicht, gleichfalls auf den L-Pegel.

Wenn die beiden Signale N01 und N23 zum Erfassen des primiti ven Fensters auf dem H-Pegel sind, erreicht das Signal ZEDW_R03 zum Erfassen des lokalen Fensters den L-Pegel. Das Signal ZEDW_F03 zum Erfassen des lokalen Fensters erreicht den L-Pegel, wenn beide Signale ZN01 und ZN23 zum Erfassen des primitiven Fensters auf dem H-Pegel sind.

Das Signal zum Erfassen des primitiven Fensters steigt als Reaktion auf die langsamste Änderung in den Datenbits, wäh rend es als Reaktion auf die schnellste Änderung in den Da tenbits auf den L-Pegel fällt. Die Signale ZN01 und ZN23 zum Erfassen des primitiven Fensters steigen als Reaktion auf die langsamste Änderung in bezug auf die Datenbits gleichfalls auf den H-Pegel, während sie als Reaktion auf die schnellste Änderung in bezug auf die Datenbits inaktiv werden. Durch Kombination dieser Signale zum Erfassen des primitiven Fen sters über die NAND-Schaltungen 11a und 11b können die Fen stererfassungssignale ZEDW_F03 und ZEDW_R03 somit nur dann in dem aktiven Zustand auf dem L-Pegel gehalten werden, wenn sämtliche vier Datenbits D0-D3 in dem bestimmten Zustand sind.

Die obenbeschriebene Operation zum Erfassen des lokalen Fen sters wird an den verbleibenden Datenbits in den Schaltungen, die jeweils vier Datenbits verarbeiten, ausgeführt, wobei die jeweiligen lokalen Fenster der effektiven Daten erfaßt wer den.

Wie oben beschrieben wurde, werden die komplementären Daten bitpaare verwendet, wobei die Logikpegel der Datenbits gemäß den Auslöseflanken des Taktsignals bestimmt werden. Dement sprechend können die effektiven Fenster der übertragenen Da tenbits sowohl auf der steigenden als auch auf der fallenden Flanke des Taktsignals leicht erfaßt werden.

Fig. 8 zeigt eine Struktur eines Abschnitts der in Fig. 5 gezeigten Schaltung 12 zum Erfassen des endgültigen Fensters zum Erzeugen eines Signals MDC_R zum Erfassen des endgültigen Fensters der effektiven Daten (Anpassungserfassungssignals). Fig. 8 zeigt beispielhaft eine Struktur der Schaltung zum Erfassen des Fensters der effektiven Daten für die Datenbits D0-D63. Die Datenbits umfassen 64 Bits, wobei 16 Signale ZEDW_R03 bis ZEDW_R6063 zum Erfassen des lokalen Fensters der effektiven Daten erzeugt werden. Die Signale zum Erfassen des lokalen gültigen Fensters sind in Sätzen gruppiert, die je weils vier Signale zum Erfassen des lokalen gültigen Fensters enthalten, wobei für die jeweiligen Sätze die NOR-Gatter GR0- GR3 vorgesehen sind. Genauer empfängt das NOR-Gatter GR0 die Signale ZEDW_R03 bis ZEDW_R1215 zum Erfassen des lokalen Fen sters für die Datenbits D0-D15. Das NOR-Gatter GR3 empfängt die Signale ZEDW_R4851 bis ZEDW_R6063 zum Erfassen des loka len Fensters für die Datenbits D48-D63.

Die Schaltung 12 zum Erfassen des endgültigen Fensters ent hält ferner das Viereingangs-NAND-Gatter GD, das die Aus gangssignale der NOR-Gatter GR0-GR3 empfängt. Das NAND-Gatter GD erzeugt das Signal ZMDC_R zum Erfassen des endgültigen Fensters, während ein Inverter GI das Ausgangssignal des NAND-Gatters GD empfängt, um das Signal MDC_R zum Erfassen des endgültigen effektiven (gültigen) Datenfensters (Anpas sungserfassungssignal) zu erzeugen.

Wenn sämtliche empfangenen Fenstererfassungssignale den L- Pegel erreichen, erzeugt jedes der NOR-Gatter GR0-GR3 ein Signal auf dem H-Pegel. Somit erzeugt das NOR-Gatter GR0 ein Signal, das das effektive (gültige) Fenstergebiet der Daten bits D0-D15 angibt, während das NOR-Gatter GR3 ein Signal erzeugt, das das effektive (gültige) Fenstergebiet der Daten bits D48-D63 angibt.

Wenn sämtliche empfangenen Signale auf dem H-Pegel sind, er zeugt das NAND-Gatter GD ein Signal auf dem L-Pegel. Somit bezeichnet das von dem NAND-Gatter GD ausgegebene Signal ZMDC_R zum Erfassen des endgültigen Fensters der effektiven Daten das effektive oder gültige Datenfenstergebiet der Da tenbits D0-D63.

Mit dem Signal ZEDW_F als Signal zum Erfassen des lokalen Fensters werden in der in Fig. 8 gezeigten Struktur die Si gnale ZMDC_F und MDC_F erzeugt, die das endgültige Fenster der gültigen Daten für die Daten angeben, wobei diese ihrer seits synchron zur fallenden Flanke des Taktsignals CLK über tragen werden. Dadurch kann das Fenstergebiet der effektiven Daten der angelegten Datenbits ausgekoppelt werden. Für das auf diese Weise ausgekoppelte Fenstergebiet der effektiven Daten wird die Phase des Taktsignals CLK in der Weise einge stellt, daß das Freigabetaktsignal zum Optimieren der Vorbe reitungs/Halte-Zeit erzeugt wird.

Fig. 9 zeigt schematisch eine Struktur der in Fig. 4 gezeig ten Schaltung 5b zum Erfassen des Freigabezeitpunkts. Die Schaltung 5b zum Erfassen des Freigabezeitpunkts in Fig. 9 enthält: eine Zeitpunkt-Anpassungsschaltung 20 zum Einstellen des Zeitpunkts des Taktsignals CLK entsprechend der Signal ausbreitungsverzögerung in der Schaltung 5a zum Erfassen des effektiven Fensters; eine Verzögerungsleitung 22, die mehrere hintereinandergeschaltete Verzögerungsstufen 22a jeweils mit einer Verzögerungszeit z. B. von 200 ps (Picosekunden) ent hält, die das von der Zeitpunkt-Anpassungsschaltung 20 emp fangene Taktsignal aufeinanderfolgend übertragen; eine Ergeb nisregisterschaltung 24, die die entsprechend den Verzöge rungsstufen 22a in der Verzögerungsleitung 22 vorgesehenen Zwischenspeicherschaltungen 24a enthält, um die Phase des Signals MDC_R (oder MDC_F) zum Erfassen des endgültigen Fen sters der effektiven Daten und die Phasen der Ausgangssignale der entsprechenden Verzögerungsstufen 22a der Verzögerungs leitung 22 zu vergleichen und die Ergebnisse des Vergleichs zwischenzuspeichern; und eine Schaltung 26 zum Berechnen des Freigabezeitpunkts gemäß den in den Zwischenspeicherschaltun gen 24a gespeicherten Signalen. Der durch die Schaltung 26 zum Berechnen des Freigabezeitpunkts berechnete Freigabezeit punkt wird in einer Schaltung 5c zum Speichern des Freigabe zeitpunkts gespeichert.

Die in den Fig. 1 und 9 gezeigte Schaltung 6 zum Erzeugen des Freigabetakts enthält die entsprechend den jeweiligen Verzö gerungsstufen 22a in der Verzögerungsleitung 22 vorgesehenen Auswahlschaltungen 6a und erzeugt durch Auswahl des Eingangs taktsignals einer spezifischen Verzögerungsstufe 22a in der Verzögerungsleitung 22 gemäß einem anhand der in der Schal tung 5c zum Speichern des Freigabezeitpunkts gespeicherten Informationen über den Freigabezeitpunkt erzeugten Datenaus löse-Auswahlsignal TRSEL ein Freigabetaktsignal CKST.

Fig. 10 zeigt beispielhaft Strukturen der Verzögerungsstufe in der Verzögerungsleitung 22, der Auswahlschaltung 6a in der Schaltung 6 zum Erzeugen des Freigabetakts und der Zwischen speicherstufe 24a der Zwischenspeicherschaltung 24. Die Ver zögerungsstufe 22a in Fig. 10 enthält die durch die geradzah lige Anzahl der Stufen (zwei Stufen in Fig. 10) vorgesehenen Verzögerungsinverterschaltungen 22aa und 22ab zum Verzögern des von einer vorausgehenden Stufe empfangenen Taktsignals. Die Verzögerungsstufe 22a hat eine Verzögerungszeit von bei spielsweise 200 ps.

Die Zwischenspeicherstufe 24a enthält: einen Zwischenspeicher 24aa, der als Reaktion auf ein Signal MDC0 zum Erfassen des endgültigen Fensters der effektiven Daten ein einer entspre chenden Verzögerungsstufe 22a entsprechendes Eingangstaktsi gnal zwischenspeichert; und einen Zwischenspeicher 24ab, der als Reaktion auf ein Übertragungsanweisungssignal MDC1 das Zwischenspeicherausgangssignal des Zwischenspeichers 24aa zum Anlegen an die Schaltung 26 zum Berechnen des Freigabezeit punkts zwischenspeichert.

Die Auswahlschaltung 6a enthält eine Dreizustands-Inverter pufferschaltung 6aa, die als Reaktion auf ein Datenfreigabe- Auswahlsignal TRSEL von der Schaltung 5c zum Speichern des Freigabezeitpunkts durch Invertieren des Eingangstaktsignals einer entsprechenden Verzögerungsstufe 22a das Freigabetakt signal CKST erzeugt. Das Freigabetaktsignal CKST wird in der Dreizustands-Inverterpufferschaltung 6aa erzeugt, damit die entsprechende Abtastschaltung (Eingabeschaltung) den Zwi schenspeicherzustand synchron zum Fallen des Taktsignals (Freigabetaktsignals) erreicht. Die Ausgänge der Auswahl schaltung 6a sind miteinander verdrahtet.

Fig. 11 zeigt den Erzeugungszeitpunkt der Signale MDC0 und MDC1, die den Zwischenspeicherzeitpunkt der in Fig. 10 ge zeigten Zwischenspeicherstufe 24a definieren. Wie in Fig. 11 gezeigt ist, wird das Anpassungserfassungssignal MDC0 als Reaktion auf ein erstes (Vorder-)Signal MDC_R (oder MDC_F) zum Erfassen des endgültigen Fensters der effektiven Daten erzeugt. Das Übertragungssteuersignal MDC1 wird gemäß einem zweiten (Hinter-)Signal MDC_R (oder MDC_F) zum Erfassen des endgültigen Fensters der effektiven Daten erzeugt. Anhand des Anpassungserfassungssignals MDC0 wird die Stelle des Fensters der effektiven Daten erfaßt und daraufhin das Ausgangssignal des Zwischenspeichers 24aa gemäß dem Übertragungssteuersignal MDC1 an den Zwischenspeicher 24ab übertragen. Daraufhin be rechnet die Schaltung 26 zum Berechnen des Freigabezeitpunkts den optimalen Freigabezeitpunkt.

Fig. 12A ist ein Signalformdiagramm, das eine zeitliche Be ziehung zwischen dem Signal MDC_F zum Erfassen des endgülti gen Fensters der effektiven Daten und den Eingangstaktsigna len der Verzögerungsleistung zeigt. Die Phasen der Eingangs taktsignale CLKda-CLKdw in die Verzögerungsstufen sind um eine Zeiteinheit (z. B. von 200 ps) gegeneinander phasenver schoben. Es wird nun angenommen, daß das Signal MDC_F zum Erfassen des endgültigen Fensters der effektiven Daten zu einem Zeitpunkt zwischen den fallenden Flanken der verzöger ten Taktsignale CLKda und CLKdb steigt. In diesem Fall tritt die in Fig. 10 gezeigte Zwischenspeicherstufe 24a synchron zum Steigen des Signals MDC_F zum Erfassen des endgültigen Fensters der effektiven Daten in den Zwischenspeicherzustand ein, wobei sie das entsprechende verzögerte Taktsignal auf nimmt und zwischenspeichert. Somit wird in der dem verzöger ten Taktsignal CLKda entsprechenden Zwischenspeicherstufe 24a eine "0" zwischengespeichert. In den den verzögerten Taktsi gnalen CLKdb-CLKdv entsprechenden Zwischenspeicherstufen 24a wird eine "1" zwischengespeichert, da die entsprechenden ver zögerten Taktsignale auf dem H-Pegel sind. In der dem verzö gerten Taktsignal CLKdw entsprechenden Zwischenspeicherstufe wird eine "0" gespeichert.

Die Anzahl der Zwischenspeicherstufen, in denen eine "1" ge speichert wird, entspricht der Zeitdauer, während der das Taktsignal CLK (CLKd) wie in Fig. 12B gezeigt auf dem H-Pegel ist. Es wird eine Phasenverschiebung zwischen dem Beginn des Fensters der effektiven Daten und dem Taktsignal CLK erfaßt und der Freigabezeitpunkt in der Weise bestimmt, daß die Vor bereitungszeit tsu und die Haltezeit th optimiert werden. Es wird angenommen, daß die Anzahl der Zwischenspeicherstufen, in denen eine "1" zwischengespeichert wird, einer Zeitdauer, während der das Taktsignal CLK auf dem H-Pegel ist, und außerdem der Zeitdauer des L-Pegels entspricht (wobei ange nommen wird, daß das Tastverhältnis des Taktsignals CLK 50% beträgt), und daß die Breite des Fensters der effektiven Da ten gleich der Zeitdauer ist, während der das Taktsignal auf dem H-Pegel ist. Anhand dieser Annahme wird der Freigabezeit punkt in der Weise bestimmt, daß diejenige Auswahlschaltung aktiviert wird, die der Zwischenspeicherstufe an der Mit telstelle unter den Zwischenspeicherstufen, in denen eine "1" gespeichert wird, entspricht. Die Operation zum Bestimmen eines Freigabezeitpunkts wird später beschrieben.

Fig. 13A zeigt eine zeitliche Beziehung zwischen dem Signal MDC_R zum Erfassen des endgültigen Fensters der effektiven Daten und den verzögerten Taktsignalen. Die Verzögerungslei tung 22 erzeugt die verzögerten Taktsignale CLKd1-CLKd. Es wird nun angenommen, daß das Signal MDC_R zum Erfassen des endgültigen Fensters der effektiven Daten zu dem Zeitpunkt zwischen den steigenden Flanken der verzögerten Taktsignale CLKd1 und CLKd2 auf den H-Pegel steigt. In diesem Zustand wird das Steigen des verzögerten Taktsignals in einer weiter auf der Ausgabeseite liegenden Stufe in der Verzögerungslei tung 22 stärker verzögert, so daß in der dem verzögerten Taktsignal CLKd1 entsprechenden Zwischenspeicherstufe 24a eine "1" gespeichert wird, während in den den jeweiligen ver zögerten Taktsignalen CLKd2-CLKdy entsprechenden Verzöge rungsstufen 24a eine "0" gespeichert wird. In der dem verzö gerten Taktsignal CLKd2 entsprechenden Zwischenspeicherstufe 24a wird eine "1" gespeichert.

Wie in Fig. 13B gezeigt ist, entspricht, die Anzahl der Zwi schenspeicherstufen, in denen eine "0" gespeichert wird, in diesem Fall somit der Zeitdauer, während der das verzögerte Taktsignal CLKd auf dem L-Pegel ist. Diese Zeitdauer des L- Pegels des Taktsignals CLK ist in dem auf der Platine mon tierten Speichersystem eindeutig bestimmt. Angesichts dieser Zeitdauer wird der Datenfreigabezeitpunkt in der Weise be stimmt, daß die Vorbereitungszeit tsu und die Haltezeit th optimiert werden.

Fig. 14 zeigt beispielhaft eine Struktur eines Abschnitts, der die in Fig. 10 gezeigten Steuersignale MDC0 und MDC1 er zeugt. In Fig. 14 enthält der Abschnitt zum Erzeugen des An passungserfassungssignals: ein T-Flipflop 30, dessen Aus gangszustand sich als Reaktion auf das Fallen des Signals MDC_R (MDC_F) zum Erfassen des endgültigen Fensters der ef fektiven Daten ändert; ein Übertragungsgatter 31, das gemäß den komplementären Signalen von den Ausgängen Q und /Q des T- Flipflops 30 eingeschaltet wird, um aus dem Signal MDC_R (oder MDC_F) zum Erfassen des endgültigen Fensters der effek tiven Daten das Anpassungserfassungssignal MDC0 zu erzeugen; und ein Übertragungsgatter 32, das gemäß den komplementären Ausgangssignalen vom T-Flipflop 30 komplementär zum Übertra gungsgatter 31 eingeschaltet wird, um das Signal MDC_R (oder MDC_F) zum Erfassen des endgültigen Fensters der effektiven Daten zum Erzeugen des Übertragungssteuersignals MDC1 zu übergeben.

Anfangs ist das T-Flipflop 30 in dem zurückgesetzten Zustand, wobei das von seinem Ausgang Q ausgegebenen Signal auf dem L- Pegel ist. Dementsprechend wird das Anpassungserfassungssi gnal MDC0 gemäß dem Signal MDC_R (oder MDC_F) zum Erfassen des endgültigen Fensters der effektiven Daten erzeugt. Wenn das Signal MDC_R (oder MDC_F) zum Erfassen des endgültigen Fensters der effektiven Daten fällt, ändert sich der Zustand des Ausgangssignals des T-Flipflops 30, wobei gemäß dem Si gnal MDC_R (oder MDC_F) zum Erfassen des endgültigen Fensters der effektiven Daten das Übertragungssteuersignal MDC1 er zeugt wird. Somit können die in die Zwischenspeicherstufen aufgenommenen Phaseninformationen aufeinanderfolgend übertra gen werden.

Wenn die Übertragungsgatter 31 und 32 ausgeschaltet werden, erreichen sie den hochimpedanten Ausgangszustand. Für eine zuverlässige Initialisierung kann ein Zurücksetzen der MOS- Transistoren vorgesehen sein, die auf dem Massespannungspegel ruhen, wenn die entsprechenden Übertragungsgatter 31 und 32 ausgeschaltet sind.

Fig. 15 zeigt konzeptionell eine Operation der in Fig. 9 ge zeigten Schaltung 26 zum Berechnen des Freigabezeitpunkts. Die Ergebnisregisterschaltung 24 in Fig. 15 speichert die Stelle der Vorderflanke des Signals zum Erfassen des endgül tigen Fensters der effektiven Daten in bezug auf eine (stei gende oder fallende) Flanke des Taktsignals CLK. Genauer ist die Vorderflanke des Fensters der effektiven Daten diejenige Stelle, an der in der Ergebnisregisterschaltung 24 ein Über gang der Daten von "0" auf "1" stattfindet. Die Stelle, an der in der Ergebnisregisterschaltung 24 ein Übergang der Da ten von "1" auf "0" stattfindet, ist die Stelle der Hinter flanke des diesem Fenster der effektiven Daten entsprechenden Taktsignals.

Wenn das Fenster der effektiven Daten (bei Ausführung der Datenübertragung in der DDR-Betriebsart) im wesentlichen gleich dem halben Zyklus des Taktsignals CLK ist, entspricht das Gebiet, in dem aufeinanderfolgend eine "1" erscheint, der Zeitdauer, während der die bestimmten Daten übertragen wer den. Die Mittelstelle der Zwischenspeicherstufen, in denen in der Ergebnisregisterschaltung 24 der Wert "1" gespeichert ist, wird erfaßt und in der Schaltung 5c zum Speichern des Freigabezeitpunkts gespeichert. Wenn das effektive Datenge biet im wesentlichen gleich dem halben Zyklus des Taktsignals CLK ist, können die Spielräume für die Vorbereitungszeit (da die Vorbereitungszeit gleich der Haltezeit gemacht wird) so wie für die Haltezeit durch Erhalten des obigen Mittelgebiets maximiert werden. Von dem Register an der in der Schaltung 5c zum Speichern des Freigabezeitpunkts gespeicherten Bitstelle wird das Datenauslöse-Auswahlsignal TRSEL erzeugt. Die ent sprechende in Fig. 10 gezeigte Auswahlschaltung 6a wird ein geschaltet, wobei das der in der Schaltung 5c zum Speichern des Freigabezeitpunkts gespeicherten Registerstelle entspre chende verzögerte Taktsignal ausgewählt wird, um das Freiga betaktsignal CKST zu erzeugen. Somit ändert sich die Flanke des Freigabetaktsignals CKST im Mittelgebiet der effektiven Daten wesentlich, wobei die entsprechenden effektiven Daten abgetastet werden.

Wenn die Stelle des Signals MDC zum Erfassen des endgültigen Fensters der effektiven Daten wie in Fig. 16 gezeigt gegen über dem Taktsignal CLK verschoben ist, wird eine Stelle eines Taktsignals, das sich an der gleichen Stelle wie die Vorderflanke des Signals MDC zum Erfassen des endgültigen Fensters der effektiven Daten ändert (obgleich wegen einer Verzögerungszeit von z. B. 200 ps der Verzögerungsstufe ein Fehler vorliegt), erfaßt. Das Fenster dieses Taktsignals ist mit CLKD bezeichnet. Die Stelle dieses Taktsignalfensters CLKD wird in der Ergebnisregisterschaltung 24 gespeichert. Durch Berechnen des Freigabezeitpunkts in der Weise, daß die Flanke an der Mittelstelle des Taktsignalfensters CLKD liegen kann, wird das Datenauslöse-Auswahlsignal TRSEL erzeugt. Die aktive Zeitdauer (H-Pegel-Periode) des Freigabetaktsignals CKST ist im wesentlichen gleich der Breite des Fensters der effektiven Daten, wobei die Freigabe der Daten im wesentli chen im Mittelgebiet der effektiven Daten ausgeführt werden kann, so daß die Spielräume für die Vorbereitungszeit tsu und für die Haltezeit th maximiert werden können.

Fig. 17 zeigt eine spezifische Weise der Berechnung des Frei gabezeitpunkts. Den jeweiligen in der Ergebnisregisterschal tung 24 enthaltenen Zwischenspeicherstufen sind Nummern zuge ordnet. Es wird nun angenommen, daß in und zwischen den Zwi schenspeichern LA und LB eine "1" gespeichert ist. In diesem Fall wird in dem Register A die Nummer LA des Zwischenspei chers LA gespeichert, während in dem Register B die Nummer LB des letzten Zwischenspeichers LB, in dem eine "1" gespeichert ist, gespeichert wird. Der Freigabezeitpunkt wird aus diesen Zwischenspeichernummern LA und LB über eine Relation (LA + LB)/2 erhalten. Diese Registernummer (d. h. die Aus wahlschaltung), die den Freigabezeitpunkt angibt, wird in der Speicherschaltung 5c gespeichert.

Die Vorder- und Hinterstellen der "1" können in den Registern A und B wie unten beschrieben unter Verwendung von Hardware gespeichert werden. Es werden die Ausgangssignale der benach barten Zwischenspeicher im Ergebnisregister 24, ein Ände rungspunkt "01" und ein Änderungspunkt "10" erfaßt. Somit können die in den Registern A und B zu speichernden Vorder- und Hinterstellen erfaßt werden. In diesem Fall muß jedes der Register A und B ebensoviel Registerschaltungen besitzen, wie es Zwischenspeicherstufen in den Ergebnisregistern 24 gibt. Außerdem muß eine Gate-Schaltung zum Erfassen einer Menge "01" und eine Gate-Schaltung zum Erfassen einer Menge "10" verwendet werden.

In diesem Fall kann somit eine Struktur verwendet werden, bei der ein (nicht gezeigter) Controller lediglich die Anzahlen der Zwischenspeicher, bei denen im Ergebnisregister 24 eine "1" gespeichert ist, erhält, wobei zum Erfassen der Zwischen speicherzeit die erfaßten Zwischenspeichernummern in den Re gistern A und B erfaßt werden. In der Schaltung 5c zum Spei chern des Freigabezeitpunkts muß der Freigabezeitpunkt für jede Bank in jeder Speichervorrichtung gespeichert werden, wobei eine Schaltung, die die Speicherung bankweise steuert, auch die Operation zum Berechnen der in den Registern A und B zu speichernden Werte vornehmen kann.

Fig. 18A zeigt schematisch eine Struktur eines Datenspeicher- Steuerabschnitts für das Register A, während Fig. 18B schema tisch eine Struktur eines Datenspeicher-Steuerabschnitts für das Register B zeigt.

Die Ergebnisregisterschaltung 24 in Fig. 18A enthält die Zwi schenspeicherstufen 22ap und 22aq. Entsprechend den Zwischen speicherstufen 22ap bzw. 22aq sind die Gatterschaltungen GAp und GAq vorgesehen. Die Ausgangssignale der Gatterschaltungen GAp und GAq werden an die Registerschaltungen Aap bzw. Aaq im Register A angelegt und darin gespeichert. Die Gatterschal tung GAp empfängt das Zwischenspeichersignal der entsprechen den Zwischenspeicherstufe 22ap und ein invertiertes Signal des Ausgangssignals des Zwischenspeichers in der Vorderstufe und gibt ein Signal von "1" aus, wenn die beiden empfangene Signale "1" sind. Die Gatterschaltung GAq empfängt das Aus gangssignal der Zwischenspeicherstufe 22ap und das Ausgangs signal der entsprechenden Zwischenspeicherstufe 22aq. Wenn in den Zwischenspeicherstufen 22ap und 22aq wie in Fig. 18A ge zeigt eine "0" bzw. eine "1" gespeichert ist, erreicht das Ausgangssignal der Gatterschaltung GAp somit den L-Pegel ("0"), wobei nur das Ausgangssignal der Gatterschaltung GAq eine "1" erreicht. Dementsprechend kann die Vorderflanke des endgültigen Fenstergebiets der effektiven Daten erfaßt und im Register A gespeichert werden.

In der Ergebnisregisterschaltung 24 in Fig. 18B sind die Gat terschaltungen GBs und GBt für die Zwischenspeicherstufen 22as bzw. 22at vorgesehen. Die Registerschaltungen Bas und Bat sind im Register B zum Empfang der Ausgangssignale der Gatterschaltungen GBs bzw. GBt vorgesehen. Die Gatterschal tung GBt empfängt das Ausgangssignal der entsprechenden Zwi schenspeicherstufe 22at und ein invertiertes Signal des Aus gangssignals der nachfolgenden Zwischenspeicherstufe. Die Gatterschaltung GBs empfängt das Ausgangssignal der entspre chenden Zwischenspeicherstufe 22as und ein invertiertes Si gnal des Ausgangssignals der nachfolgenden Zwischenspeicher stufe 22at. Wenn in den Zwischenspeicherstufen 22as und 22at eine "1" bzw. eine "0" gespeichert ist, erzeugt die Gatter schaltung GBs dementsprechend ein Signal "1". Da das Aus gangssignal der Zwischenspeicherstufe 22at eine "0" ist, er zeugt die Gatterschaltung GBt ein Signal "0". Mit der in Fig. 18B gezeigten Struktur kann die Vorderflanke des endgül tigen Fenstergebiets der effektiven Daten erfaßt und im Regi ster B gespeichert werden.

Eine nicht gezeigte Steuervorrichtung erfaßt die Nummern der Register, in denen in den Registern A und B die Daten "1" gespeichert sind. Der Freigabezeitpunkt wird anhand der er faßten Registernummern bestimmt, wobei gemäß der Steuerung der Steuerschaltung in ein entsprechendes Register in der Speicherschaltung 5c eine "1" geschrieben wird.

Fig. 19 zeigt beispielhaft die Strukturen der Schaltung 26 zum Berechnen des Freigabezeitpunkts und der Schaltung 5c zum Speichern des Freigabezeitpunkts. Wie in Fig. 19 gezeigt ist, enthält die Schaltung 26 zum Berechnen des Freigabezeitpunkts einen Addierer 26a zum Addieren der im Register A gespeicher ten Zwischenspeichernummer der Vorderflanke und der im Regi ster B gespeicherten Zwischenspeichernummer der Hinterflanke, einen Multiplizierer 26b zum Multiplizieren der durch den Addierer 26a erhaltenen Summe durch 1/2 und eine Bitentwick lungsschaltung 26c zum Ausführen der Bitentwicklung des Aus gabewerts des Multiplizierers 26b gemäß der Anzahl der Verzö gerungsstufen in der Verzögerungsleitung. In diesen Registern A und B sind die Nummern der Zwischenspeicher entsprechend der Stelle der Vorderflanke und der Stelle der Hinterflanke der Impulsbreite des Taktsignals gespeichert, die ihrerseits jeweils an die Vorderflanke des jeweiligen Signals zum Erfas sen des endgültigen Fensters der effektiven Daten angepaßt sind. Der Addierer 26a addiert diese Zwischenspeichernummern, während der Multiplizierer 26b das Ergebnis mit einem Faktor 1/2 multipliziert, so daß die Nummer einer dem Taktsignal mit einer Flanke an der Mittelstelle entsprechenden Zwischenspei cherstufe erfaßt wird. Die Bitentwicklungsschaltung 26c setzt die Registerschaltung, die der vom Multiplizierer 26b ange legten Zwischenspeichernummer entspricht, auf 1 und außerdem sämtliche verbleibenden Registerschaltungen auf 0. Somit kön nen die Auswahlsteuersignale für die entsprechend den jewei ligen Verzögerungsstufen in der Verzögerungsleitung 22 vorge sehenen Taktauswahlschaltungen erzeugt werden.

Die Schaltung 5c zum Speichern des Freigabezeitpunkts enthält eine Registerschaltung 40 mit den entsprechend den jeweiligen Speichervorrichtungen und -bänken vorgesehenen Registern 40a-40m, eine Auswahlschaltung 42 zur Auswahl eines Registers von der Registerschaltung 40 und eine Steuerschaltung 41 zum Steuern der Auswahloperation der Auswahlschaltung 42 gemäß dem Adressensignal AD. Jedes der Register 40a-40m enthält den jeweiligen in der Schaltung 6 zum Erzeugen des Freigabetakts enthaltenen Taktauswahlschaltungen entsprechende Einheitsre gister. Die Bitbreite jedes der Register 40a-40m ist gleich der Bitbreite der von der Bitentwicklungsschaltung 26c ausge gebenen Daten. Die Auswahlschaltung 42 wählt ein Register aus, wobei die von der Bitentwicklungsschaltung 26c angeleg ten Daten in das ausgewählte Register geschrieben werden. Dadurch wird das Signal, das die verzögerte Taktauswahlstelle für eine Bank in einer Speichervorrichtung angibt, gespei chert.

In einer Normaloperation steuert die Steuerschaltung 41 gemäß der Adresse AD, die eine Speichervorrichtung und eine Bank spezifiziert, die Auswahlschaltung 42 zur Auswahl des ent sprechenden Registers in der Registerschaltung 40. Die Aus wahlschaltung 42 erzeugt das Datenauslöse-Auswahlsignal TRSEL, in dem nur ein Bit "1" ist, während die anderen Bits "0" sind, und legt die Bits des Datenauslöse-Auswahlsignals TRSEL parallel an die Auswahlschaltung 6a der in Fig. 9 ge zeigten Schaltung 6 zum Erzeugen des Freigabetakts an.

In den Registern A und B werden die Nummern der den Stellen der Registerschaltungen entsprechenden Zwischenspeicherstu fen, bei denen in den in Fig. 17 gezeigten jeweiligen Regi stern A und B eine "1" gespeichert ist, gespeichert.

Abwandlung der Schaltung zum Speichern des Freigabezeitpunkts

Fig. 20 zeigt beispielhaft eine Abwandlung der Schaltung 5c zum Speichern des Freigabezeitpunkts. Die Schaltung 5c zum Speichern des Freigabezeitpunkts in Fig. 20 enthält eine Re gisterschaltung 45 zum Speichern d 99999 00070 552 001000280000000200012000285919988800040 0002010101036 00004 99880er Informationen über den Freigabezeitpunkt für die Speichervorrichtungen und -bänke, eine Steuerschaltung 46 zum Steuern des Schreibens/Lesens für die Registerschaltung 45, einen Decodierer 47 zum Decodieren der aus der Registerschaltung 45 gelesenen Informationen über den Freigabezeitpunkt und eine Auswahlsignal-Erzeugungsschal tung 48 zum Erzeugen des Datenauslöse-Auswahlsignals TRSEL gemäß einem Decodierungssignal vom Decodierer 47.

In dem Register 45 werden ein Vorrichtungsname 45aa, ein Bankname 45ab und die Informationen über den Freigabezeit punkt 45b verknüpft gespeichert. Mit dem Vorrichtungsnamen 45aa und dem Banknamen 45ab als Adresse kann ein entsprechen der Freigabezeitpunkt (die Stellennummer der Zwischenspei cherstufe) gespeichert werden. Die Registerschaltung 45 kann einen Assoziativspeicher (CAM) enthalten, dessen Vorrich tungsname 45aa und Bankname 45ab als Bezugsadresse zum Ausle sen der Informationen über den Freigabezeitpunkt verwendet werden.

Fig. 20 zeigt beispielhaft einen Zustand, in dem die Informa tionen über den Freigabezeitpunkt #a für die Bank B0 der Speichervorrichtung 1a gespeichert werden, während die Infor mationen über den Freigabezeitpunkt #b und #c für die Bänke B0 bzw. B1 der Speichervorrichtung 1n gespeichert werden. Die Informationen über den Freigabezeitpunkt 45b enthalten ledig lich die Stellennummer ((LA + LB)/2) der Zwischenspeicher stufe. Dies verringert die Bitbreite der Registerschaltung 45. Der Decodierer 47 decodiert die Informationen über den Freigabezeitpunkt zum Erzeugen eines Signals, das mehrere Taktauswahlschaltungen spezifiziert. Die Auswahlsignal-Erzeu gungsschaltung 48 zwischenspeichert das Ausgangssignal des Decodierers 47 und erzeugt das Datenauslöse-Auswahlsignal TRSEL.

Gemäß der in Fig. 20 gezeigten Struktur werden die Register schaltung 45 und der Decodierer 47 aktiviert, wenn auf eine Speichervorrichtung zugegriffen werden soll. Wenn auf eine Speichervorrichtung aufeinanderfolgend zugegriffen wird, er zeugt die Auswahlsignal-Erzeugungsschaltung 48 automatisch das Auswahlsignal TRSEL. Das Register 45 und der Decodierer 47 können sich auf den nächsten Zugriff vorbereiten und sogar ein schnelles Schalten zwischen den Speichervorrichtungen erlauben.

Die Steuerschaltung 46 kann gemäß dem Adressensignal AD, das einen Vorrichtungsnamen und einen Banknamen spezifiziert, auf die Registerschaltung 45 zugreifen. Beim Speichern von Frei gabeinformationen in der Registerschaltung 45 tritt die Steu erschaltung 46 in die Schreibbetriebsart ein und schreibt die Informationen ((LA + LB)/2) zur Angabe des Freigabezeitpunkts gemäß dem Adressensignal AD in diese Registerschaltung.

Fig. 21 zeigt eine schematische Struktur des Takterzeugungs abschnitts. Der Takterzeugungsabschnitt in Fig. 21 enthält eine Schaltung 6R zum Erzeugen des Anstiegstakts zum Erzeugen eines Freigabetaktsignals CKSTR für synchron zur steigenden Flanke des Taktsignals CLK übertragene Daten und eine Schal tung 6F zum Erzeugen eines Abfallstakts zum Erzeugen eines Freigabetaktsignals CKSTF für synchron zur fallenden Flanke des Taktsignals CLK übertragene Daten, eine Anstiegsanpas sungs-Schaltungsanordnung 5F zum Erzeugen eines Datenauslöse- Auswahlsignals TRSELR für die Schaltung 6R zum Erzeugen des Anstiegstakts und eine Abfallsanpassungs-Schaltungsanordnung 5F zum Erzeugen eines Datenauslöse-Auswahlsignals TRSELF für die Schaltung 6F zum Erzeugen des Abfallstakts.

Die Anstiegsanpassungs-Schaltungsanordnung 5R enthält eine Schaltung zum Erzeugen des Datenauslöse-Auswahlsignals TRSELR gemäß dem in Fig. 9 und folgende gezeigten Signal zum Erfas sen des endgültigen Fensters der effektiven Daten. Somit ent hält die Anstiegsanpassungs-Schaltungsanordnung 5R eine Ver zögerungsleitung 22R zum Verzögern des Taktsignals CLK und eine (nicht gezeigte) Registerschaltung zum Erfassen der an gepaßten Stelle in der Verzögerungsleitung 22R zum Speichern der erfaßten Stelle. Gleichfalls enthält die Abfallsanpas sungs-Schaltungsanordnung 5F die Schaltung 5b zum Erfassen des Freigabezeitpunkts und die Schaltung 5c zum Speichern des Freigabezeitpunkts und ferner eine Verzögerungsleitung 22F zum Verzögern des Taktsignals CLK, eine Zwischenspeicherstufe zum Erfassen und Speichern des Freigabezeitpunkts gemäß einem verzögerten Taktsignal in der Verzögerungsleitung 22 und eine Registerschaltung zum Speichern der Lage der erfaßten Zwi schenspeicherstufe.

Die Schaltung 6R zum Erzeugen des Anstiegstakts wählt gemäß dem Datenauslöse-Auswahlsignal TRSELR ein verzögertes Taktsi gnal von der Verzögerungsleitung 22R und erzeugt das Freiga betaktsignal CKSTR. Die Schaltung 6F zum Erzeugen des Ab fallstakts wählt gemäß dem Datenauslöse-Auswahlsignal TRSELF ein verzögertes Taktsignal von der Verzögerungsleitung 22F aus und erzeugt das Freigabetaktsignal CKSTF.

Fig. 22 zeigt eine Struktur der Eingabeschaltung zum Aufneh men der Daten. Die Eingabeschaltung 7 in Fig. 22 enthält eine Eingabeschaltung 7R, die auf der steigenden Flanke des Frei gabetaktsignals CKSTR die von einer ausgewählten Speichervor richtung übertragenen Datenbits D<all< aufnimmt (abtastet), und eine Eingabeschaltung 7F, die synchron zur fallenden Flanke des Freigabetaktsignals CKSTF die Datenbits D<all< aufnimmt. Die Eingabeschaltung 7F tastet die synchron zur steigenden Flanke des Freigabetaktsignal CKSTF angelegten Datenbits ab. Falls die Daten aus den 64 Bits D<63 : 0< gebil det werden, erzeugen die Eingabeschaltungen 7R und 7F die jeweils aus 64 Bits gebildeten internen Daten Din<all< bzw. Din<all<. Die von den Eingabeschaltungen 7R und 7F erzeugten internen Datenbits können je nach interner Struktur der Steu erschaltung aufeinanderfolgend und intern parallel oder auf einanderfolgend in Serie über einen gemeinsamen internen Da tenbus übertragen werden.

In der Eingabeschaltung 7 sind die Eingabeschaltungen 7R und 7F für die Freigabetaktsignale CKSTR bzw. CKSTF vorgesehen.

Wegen dieser Anordnung können die synchron zur steigenden und fallenden Flanke des Taktsignals CLK übertragenen Datenbits mit den langsam arbeitenden Eingabeschaltungen 7R und 7F (d. h. in einem abwechselnden Zyklus des Taktsignals CLK) abgetastet werden.

Die steigende Flanke jedes der Freigabetaktsignale CKSTR und CKSTF bestimmt den Abtastzeitpunkt (Freigabezeitpunkt). Durch Bestimmung der Logik der Taktauswahlschaltung gemäß der Phase des Freigabetaktsignals können beide Eingabeschaltungen 7R und 7F wie in den Fig. 12B und 13B gezeigt das Abtasten (die Freigabe) der Daten synchron zur steigenden Flanke der Frei gabetaktsignale ausführen. Beispielsweise kann das Freigabe taktsignal, falls das von der Verzögerungsleitung ausgewählte Taktsignal wie in Fig. 12B gezeigt in das Mittelgebiet des Fenstergebiets der effektiven Daten (des Taktzyklus) fällt, mit der in Fig. 10 gezeigten Dreizustands-Inverterpuffer schaltung erzeugt werden, wodurch der Freigabetakt erzeugt werden kann, der den Freigabezeitpunkt auf der steigenden Flanke des Freigabetaktsignals liefert. Betreffs des Freiga betaktsignals für die synchron zur steigenden Flanke übertra genen Daten enthält die Auswahlschaltung wie in Fig. 13B ge zeigt einen Dreizustandspuffer, da die steigende Flanke eines entsprechenden von der Verzögerungsleitung ausgewählten Takt signals den Freigabezeitpunkt liefert.

Erste Abwandlung

Fig. 23 zeigt eine Struktur einer Abwandlung der ersten Aus führungsform der Erfindung. Genauer zeigt Fig. 23 eine Struk tur eines Hauptabschnitts der Schaltung zum Erfassen des Freigabezeitpunkts. Die in Fig. 23 gezeigte Struktur unter scheidet sich von der in Fig. 10 gezeigten Struktur dadurch, daß der Zwischenspeicher 24aa in der Zwischenspeicherstufe 24a das empfangene Signal MDC0 (MDC_R) zum Erfassen des Fen sters der effektiven Daten auf der steigenden Flanke des Ein gangstaktsignals der entsprechenden Verzögerungsstufe 22a zwischenspeichert. Abgesehen davon sind die Strukturen die gleichen, wie sie in Fig. 10 gezeigt sind. Die in Fig. 23 gezeigte Struktur erfaßt das Fenster für die synchron zur steigenden Flanke des Taktsignals CLK übertragenen Daten. Für die synchron zur fallenden Flanke des Taktsignals CLK über tragenen Daten zwischenspeichert der Zwischenspeicher 24aa als Reaktion auf das Fallen des Eingangstaktsignals einer entsprechenden Verzögerungsstufe das Signal MDC_F zum Erfas sen des endgültigen Fensters der effektiven Daten.

Gemäß der in Fig. 23 gezeigten Struktur wird das Signal MDC_R zum Erfassen des endgültigen Fensters der effektiven Daten auf der steigenden Flanke eines entsprechenden verzögerten Taktsignals CLKda zwischengespeichert. Falls das Signal MDC_R zum Erfassen des endgültigen Fensters der effektiven Daten zu einem Zeitpunkt zwischen den steigenden Flanken der verzöger ten Taktsignale CLKda und CLKdb steigt und das Signal MDC_R zum Erfassen des endgültigen Fensters der effektiven Daten zu einem Zeitpunkt zwischen den fallenden Flanken der verzöger ten Taktsignale CLKdu und CLKdv fällt, wird somit in den dem H-Pegel-Gebiet dieses Signal MDC_R zum Erfassen des Fensters der effektiven Daten entsprechenden Zwischenspeichern eine "1" gespeichert. Die Anzahl der Register entspricht der Zeit breite des endgültigen Fensters der effektiven Daten. Wie in Fig. 24B gezeigt ist, kann somit das Fenster der effektiven Daten aus dem Taktsignal CLK ausgeschnitten werden.

Dementsprechend wird das Eingangstaktsignal einer dem Zwi schenspeicher an der Mittelstelle unter den Zwischenspei chern, in denen eine "1" gespeichert ist, entsprechenden Ver zögerungsstufe als das Freigabetaktsignal CKSTR ausgewählt, wodurch das Freigabetaktsignal CKSTR erhalten werden kann, das einen Freigabezeitpunkt in dem Mittelgebiet des Fensters der effektiven Daten liefert. Selbst wenn sich die Breite des Fensters der effektiven Daten für eine andere Speichervor richtung unterscheiden kann und diese möglicherweise kleiner als der halbe Zyklus des Taktsignals CLK ist, kann in diesem Fall ein Freigabezeitpunkt geliefert werden, der eine Vorbe reitungszeit und eine Haltezeit genau gleich zueinander macht, um die Spielräume für die Vorbereitungszeit und die Haltezeit zu maximieren.

Fig. 25A stellt eine Operation zum Erfassen des Freigabezeit punkts für die synchron zur fallenden Flanke des Taktsignals CLK übertragenen Daten dar. Wie in Fig. 25A gezeigt ist, wird in jeder der Zwischenspeicherstufen, die derjenigen Zeitdauer entsprechen, während der das Signal MDC_F zum Erfassen des endgültigen Fensters der effektiven Daten aktiv ist, eine "1" gespeichert. Wie in Fig. 25B gezeigt ist, wird in den Zwi schenspeicherstufen in diesem Fall zwischen den verzögerten Taktsignalen CLKdb und CLKdy eine "1" gespeichert, während in den anderen Zwischenspeicherstufen eine "0" gespeichert wird. Dementsprechend kann selbst für die synchron zum Fallen des Taktsignals CLK übertragenen Daten ein Freigabetaktsignal CKSTF erzeugt werden, das den Freigabezeitpunkt im Mittelab schnitt der Breite des Fensters der effektiven Daten liefert.

Die Verzögerungszeit in der Verzögerungsleitung 22 kann gleich einer Zyklusperiode des Taktsignals CLK sein. Dies kann eine Situation verhindern, in der die Anpassungs-Erfas sungsoperationen in mehreren Abschnitten gleichzeitig ausge führt werden.

Die von den obigen verschiedenen Strukturen können in der ersten Abwandlung die gleichen wie die der bereits anhand der Fig. 19 und 20 beschriebenen Schaltungen zum Erfassen und zum Speichern des Freigabezeitpunkts sein. Der Freigabezeit punkt kann gemäß der Breite des Fensters der effektiven Daten eingestellt werden.

Zweite Abwandlung

Fig. 26 zeigt schematisch eine Struktur einer zweiten Abwand lung der ersten Ausführungsform der Erfindung. Fig. 26 zeigt beispielhaft eine Struktur für die Daten der 64 Bits D0-D63. Der Freigabezeitpunkt wird jeweils für die Daten mit 4 Bits angepaßt. Hierzu enthält die Taktregelschaltung 5 die jeweils für die Daten mit 4 Bits vorgesehenen Schaltungen zum Anpas sen des Zeitpunkts. Die Schaltung 5-0 zum Anpassen des Zeit punkts paßt den Freigabezeitpunkt für die Datenbits D0-D3 gemäß den Signalen ZEDWR0 und ZEDWF0 zum Erfassen des lokalen Fensters der effektiven Daten an. Die Schaltung 5-15 zum Anpassen des Freigabezeitpunkts gepaßt den Freigabezeitpunkt für die Datenbits D60-D63 gemäß den Signalen ZEDWR15 und ZEDWF15 zum Erfassen des lokalen Fensters der effektiven Da ten an. Allgemein paßt die Schaltung 5-i zum Anpassen des Freigabezeitpunkts den Freigabezeitpunkt für die Datenbits D(4i)-D(4i+3) gemäß den lokalen Fenstern ZEDWRi und ZEDWFi der effektiven Daten an.

Für die Schaltungen 5-0 bis 5-15 zum Erzeugen des Freigabe takts sind jeweils die Schaltungen 6-0 bis 6-15 zum Anpassen des Zeitpunkts vorgesehen, die die Freigabetaktsignale erzeu gen. Die Schaltung 6-0 zum Erzeugen des Freigabetakts erzeugt die Freigabetaktsignale CKSTF0 und CKSTR0 für die Datenbits D0-D3, während die Schaltung 6-15 zum Erzeugen des Freigabe takts die Freigabetaktsignale CKSTF15 und CKSTR15 für die Datenbits D60-D63 erzeugt. Bezüglich der Struktur der Schal tungen 5-0 bis 5-15 zum Anpassen des Zeitpunkts sowie der Schaltungen 6-0 bis 6-15 zum Erzeugen des Freigabetakts braucht in den vorstehenden Strukturen lediglich anstelle der Signale MDC_R und MDC_F zum Erfassen des endgültigen Fensters der effektiven Daten das Signal ZEDW zum Erfassen des lokalen Fensters verwendet zu werden.

Wie in Fig. 26 gezeigt ist, wird die Anpassung des Freigabe zeitpunkts für jede vier Bits enthaltende Dateneinheit ausge führt, wodurch die Daten genauer aufgenommen werden können.

Das Anpassen des Freigabezeitpunkts für die Datenbits kann auf byteweiser Grundlage oder anhand einer geradzahligen An zahl von Bytes ausgeführt werden. Die Mehrbitdaten können in mehrere Sätze von Bits unterteilt werden, für die jeweils ein gemeinsamer Stromversorgungs-Anschlußpunkt vorgesehen ist, wobei der Freigabezeitpunkt für jede Menge angepaßt werden kann.

Wie oben beschrieben wurde, wird gemäß der ersten Ausfüh rungsform der Erfindung ein Fenster der effektiven Daten er faßt, wobei der Zeitpunkt des Freigabetaktsignals gemäß dem Fenster der effektiven Daten angepaßt wird, so daß die Daten selbst dann genau aufgenommen werden können, wenn in einer Baueinheit auf der Platine eine Signalausbreitungsverzögerung auftritt. Die Speichervorrichtung ist nicht mit einem DLL versehen, wobei eine Schaltung zum Anpassen des Datenfreiga bezeitpunkts lediglich in einer Speichersteuereinheit vorge sehen ist. Somit können die Kosten und der Stromverbrauch der Speichervorrichtung gesenkt werden.

Zweite Ausführungsform

Fig. 27 zeigt ein weiteres Beispiel der Signalformen der Übertragungsdaten. In Fig. 27 steigen sämtliche Datenbits D0- D3 in der SSO (gleichzeitigen Schaltausgabe) synchron zum Steigen des Taktsignals CLK vom L- auf den H-Pegel. In dieser SSO wird das Steigen der Datenbits langsam. Wenn die Strom versorgung der Speichervorrichtung (d. h. die Stromversorgung zum Ansteuern einer Ausgabeschaltung) keine ausreichende Stromversorgungsfähigkeit besitzt, sinkt die Stromversor gungsspannung, wenn ein Ausgabepuffer zum Ausgeben der Daten bits arbeitet. Somit kann ein schnelles Steigen der Datenbits unmöglich werden. Wenn sämtliche Datenbits vom L- auf den H- Pegel übergehen, wird der Änderungspunkt (Übergangspunkt) des Fensters der effektiven Daten somit verzögert, wobei die Fen sterbreite (da das Fenster der effektiven Daten am Änderungs punkt eines komplementären Datenpaars erfaßt wird) schmal wird.

Fig. 28 zeigt ein Datenbitmuster, das angelegt wird, wenn das SSO-Hinausschieben erfaßt wird. Fig. 28 zeigt beispielhaft die Daten von 4 Bits. Falls das SSO-Hinausschieben erfaßt werden soll, werden die Datenbits D0-D3 auf der fallenden Flanke FB des Taktsignals CLK vor einer steigenden Flanke RA des Taktsignals CLK auf "0001" eingestellt. Daraufhin werden die Datenbits D0-D3 auf der steigenden Flanke RA des Taktsi gnals CLK auf "1110" eingestellt. Das Datenbitmuster auf der nächsten fallenden Flanke des Taktsignals ist nicht be schränkt. Dies liegt daran, daß die Hinterflanke des effekti ven Fensters zum Erfassen des SSO-Hinausschiebens nicht er forderlich ist, obgleich die Vorderflanke des effektiven Fen sters erfaßt werden muß.

Nachfolgend werden auf einer steigenden Flanke RB des Taktsi gnals CLK die Datenbits D0-D3 auf "0001" eingestellt und dar aufhin auf einer nächsten fallenden Flanke FA des Taktsignals CLK die Datenbits D0-D3 auf "1110" eingestellt. Das Datenbit muster auf der nächsten fallenden Flanke des Taktsignals CLK ist nicht beschränkt. Auf der steigenden Flanke RA und auf der fallenden Flanke FA werden die Änderungsstellen der Da tenbits und das SSO-Hinausschieben erfaßt. Im obenbeschriebe nen Fall von Vierbitdaten wird nur ein Bit vom H-Pegel ("1") auf den L-Pegel ("0") geändert, während die verbleibenden drei Bits vom L-Pegel ("0") auf den H-Pegel ("1") geändert werden. Damit soll bewirkt werden, daß das eine Datenbit am schnellsten auf den L-Pegel übergeht, um die Verzögerung des Steigens zuverlässig zu erfassen.

Fig. 29 zeigt beispielhaft eine Struktur des Abschnitts zum Erfassen des SSO-Hinausschiebens für Vierbitdaten, wobei der Fall betrachtet wird, daß sich das Datenbit D3 von "1" auf "0" ändert, während sich die verbleibenden Datenbits D0-D2 von "0" auf "1" ändern.

Der Abschnitt zum Erfassen des Hinausschiebens in Fig. 29 enthält: einen zwischen den Stromversorgungsknoten und einen Knoten NDA geschalteten Pull-up-Widerstand 21 mit einem hohen Widerstandswert; die zwischen dem Knoten NDA und dem Masse knoten in Serie geschalteten N-Kanal-MOS-Transistoren Q20, Q21 und Q22, deren Gates die Datenbits D0, D1 bzw. D2 empfan gen; die zwischen dem Stromversorgungsknoten und einem Knoten NDB in Serie geschalteten P-Kanal-MOS-Transistoren Q23 und Q24; und einen zwischen den Knoten NDB und den Masseknoten geschalteten Pull-down-Widerstand Z2 mit einem hohen Wider standswert. Das Gate des MOS-Transistors Q23 empfängt das Datenbit D3, während das Gate des MOS-Transistors Q24 an den Knoten NDA angeschlossen ist. Zum Zeitpunkt des Hinausschie bens wird ein Änderungserfassungssignal POD vom Knoten NDB erzeugt und wie in Fig. 9 gezeigt an die Zwischenspeicher schaltung 24 angelegt.

Fig. 30 ist ein Signalformdiagramm, das eine Operation des in Fig. 29 gezeigten Abschnitts zum Erfassen des SSO-Hinaus schiebens zeigt. Anhand der Fig. 29 und 30 wird nun die Ope ration des Erfassens des SSO-Hinausschiebens beschrieben.

Vor der steigenden Flanke des Taktsignals CLK zum Zeitpunkt ta werden die Datenbits D0-D2 auf den L-Pegel und das Daten bit D3 auf den H-Pegel eingestellt. Daraufhin werden die Da ten einschließlich der Datenbits D0-D2 auf dem H-Pegel und dem Datenbit D3 auf dem L-Pegel beim Steigen des Taktsignals CLK aus der Speichervorrichtung gelesen. In der Operation zum Erfassen des SSO-Hinausschiebens wird ein Steigen des H-Pe gels verzögert, so daß die Datenbits D0-D2 den H-Pegel errei chen, nachdem das Datenbit D3 den L-Pegel erreicht. Zum Zeit punkt ta sind die Datenbits D0-D2 in dem Abschnitt zum Erfas sen des SSO-Hinausschiebens auf dem L-Pegel und sämtliche MOS-Transistoren Q20-Q22 ausgeschaltet. Der Knoten NDA ist durch den Pull-up-Widerstand Z1 bereits auf den H-Pegel vor geladen. Das Datenbit D3 ist auf dem H-Pegel und der MOS- Transistor Q23 ist ebenso wie der MOS-Transistor Q24 ausge schaltet, so daß der Knoten NDB durch den Pull-down-Wider stand Z2 auf dem Massespannungspegel gehalten wird.

Wenn sich die übertragenen Datenbits zum Zeitpunkt ta syn chron zum Steigen des Taktsignals CLK ändern, wird zunächst der MOS-Transistor Q23 eingeschaltet, während daraufhin gemäß den Datenbits D0-D2 die MOS-Transistoren Q20-Q22 eingeschal tet werden und der Knoten NDA als Reaktion darauf auf den Massespannungspegel entladen wird. Wenn das Potential am Kno ten NDA auf den L-Pegel fällt, wird der MOS-Transistor Q24 eingeschaltet und der Knoten NDB über die MOS-Transistoren Q23 und Q24 geladen, so daß das Signal POD zum Erfassen des Hinausschiebens vom L-Pegel auf den H-Pegel steigt. Wenn sich die Datenbits D0-D3 als Reaktion auf das Fallen des Taktsi gnals CLK in ein von "1110" verschiedenes Muster ändern, fällt das Signal POD zum Erfassen des Hinausschiebens auf den L-Pegel.

Das Signal POD zum Erfassen des Hinausschiebens wird an die in Fig. 9 gezeigte Zwischenspeicherschaltung 24 angelegt, um eine zeitliche Beziehung zwischen der Vorderflanke des Si gnals POD zum Erfassen des Hinausschiebens und dem Steigen oder Fallen des Taktsignals CLK zu erfassen.

Fig. 31 zeigt schematisch eine Operation der Korrektur des Fensters der effektiven Daten. In der Zwischenspeicherstufe in der Zwischenspeicherschaltung 24 wird je nach zeitlicher Beziehung zwischen dem Signal POD zum Erfassen des Hinaus schiebens und dem Taktsignal CLK eine "1" oder eine "0" zwi schengespeichert. In dem Register A in der Zwischenspeicher stufe LA wird gemäß dem Signal MDC (MDC_R oder MDC_F) zum Erfassen des Fensters der effektiven Daten eine "1" gespei chert, wodurch die Vorderstelle des Fensters der effektiven Daten angegeben wird. In dem Register C wird in der der Vor derflanke des Signals POD zum Erfassen des Hinausschiebens entsprechenden Zwischenspeicherstufe LC eine "1" gespeichert. In den anderen Register wird eine "0" gespeichert. Die Kor rektur des Fensters der effektiven Daten und die Korrektur des Freigabezeitpunkts werden anhand der Nummern der Zwi schenspeicher LA und LC, in deren Registern A und C eine "1" gespeichert ist, ausgeführt. Das Fenster der effektiven Daten wird dadurch korrigiert, daß die Stelle seiner Vorderflanke um (LC - LA) nach hinten verschoben wird. Der auf dem Signal zum Erfassen des Fensters der effektiven Daten beruhende Freigabezeitpunkt wird durch (LA + LB)/2 ausgedrückt. Somit wird der korrigierte Freigabezeitpunkt durch (LC + LB)/2 aus gedrückt. Die Stelle der Vorderflanke des Fensters der effek tiven Daten wird nicht korrigiert, da gemäß diesem Hinaus schieben eine Verzögerung der Änderungsgeschwindigkeit der Vorderflanke auftritt.

Die Informationen zum Erfassen des SSO-Hinausschiebens können für jede Speichervorrichtung gespeichert werden, wobei be stimmt werden kann, ob eine Speichervorrichtung einer vorge gebenen Hinausschiebebedingung genügt. Dies kann die Zuver lässigkeit des Speichersystems sicherstellen.

Das SSO-Hinausschieben wird für jeweils vier Bits erfaßt. Die Erfassungssignale werden an die Schaltung 12 zum Erfassen des endgültigen Fensters angelegt. In einer Speichervorrichtung, die in der obigen Weise arbeitet, kann das SSO-Hinausschieben für jede Menge von Ausgabeschaltungen, denen von einer ge meinsamen Stromversorgungsleitung eine Stromversorgungsspan nung zugeführt wird, erfaßt werden. Alternativ kann das SSO- Hinausschieben gleichzeitig für sämtliche Bits erfaßt werden. Zum Beispiel werden im Fall von 64 Bits 63 Bits von "0" auf "1" angesteuert, während das verbleibende eine Bit von "1" auf "0" angesteuert wird.

Wie oben beschrieben wurde, wird gemäß der zweiten Ausfüh rungsform das SSO-Hinausschieben erfaßt, um den Datenfreiga bezeitpunkt anzupassen, so daß die Zuverlässigkeit des Spei chersystems sichergestellt wird. (Falls die Zeitdauer des Hinausschiebens lang ist, können die Daten nicht synchron zu einem schnellen Takt übertragen werden.) Ferner kann der op timale Freigabezeitpunkt für jede Speichervorrichtung einge stellt werden.

Dritte Ausführungsform

Fig. 32 zeigt die Klassifizierung von Fenstern der effektiven Daten gemäß einer dritten Ausführungsform der Erfindung. In dieser dritten Ausführungsform werden die Information über das Fenster der effektiven Daten in drei Niveaus QoS1, QoS2 und QoS3 klassifiziert. Auf dem Niveau QoS1 beträgt sowohl die Vorbereitungszeit als auch die Haltezeit 400 ps. Auf dem Niveau QoS2 beträgt sowohl die Vorbereitungszeit als auch die Haltezeit 600 ps. Auf dem Niveau QoS3 beträgt sowohl die Vor bereitungszeit als auch die Haltezeit 800 ps.

Das Gebiet eines Fensters der effektiven Daten kann mit der in Fig. 23 gezeigten Struktur ausgeschnitten werden. Bei der in Fig. 23 gezeigten Struktur ist die Breite des Fensters der effektiven Daten gleich einem Abstand zwischen den Zwischen speicherstufen LB und LA in der Zwischenspeicherschaltung. Wenn z. B. die Verzögerungsstufe eine Verzögerungszeit von 200 ps hat, hat das Fenster der effektiven Daten eine Breite von 200.(LB - LA + 1). Die dem initialisierten Niveau QoS3 entsprechenden Informationen über das Fenster der effektiven Daten werden zusammen mit den damit verknüpften Informationen über den Freigabezeitpunkt in der Registerschaltung gespei chert. Beim Systemstart wird das Fenster der effektiven Daten einer Systemspeichervorrichtung in einer Anfangsdiagnosebe triebsart erfaßt. Je nach Systembetriebsbedingungen, einer Verschlechterung der Speichervorrichtung oder dergleichen kann das Steigen und Fallen des Datenbits langsam werden, wobei die Breite des Fensters der effektiven Daten in diesem Fall verringert wird. Wenn die Breite des Fensters der effek tiven Daten auf das Niveau QoS2 fällt, wird die Adresse in einem Fehlerregister gespeichert. Wenn sie ein Niveau QoS1 erreicht, wird bestimmt, daß eine genaue Abtastung der Daten unmöglich ist, wobei die Speichersteuereinheit das System (CPU) über diesen Fehler informiert, um ein Zurücksetzen des Systems auszulösen. Dies verhindert eine Zerstörung von Pro grammdaten in dem Speichersystem wie etwa in einem Hauptspei cher, in dem die Programmdaten gespeichert sind.

Fig. 33 zeigt eine Struktur einer Schaltung 45 zum Speichern des Freigabezeitpunkts. Die Schaltung 45 zum Speichern des Freigabezeitpunkts enthält ein Gebiet 45aa zum Speichern einer Adresse einer Speichervorrichtung, ein Gebiet 45ab zum Speichern eines Banknamens (Adresse) und ein Gebiet 45b zum Speichern eines Freigabezeitpunkts. Die Informationen über das Fenster EDW der effektiven Daten auf dem Niveau QoS3 wer den verknüpft mit dem Vorrichtungsnamen, dem Banknamen und den Informationen über den Freigabezeitpunkt gespeichert. Das Fenster der effektiven Daten wird in der Anfangsdiagnosebe triebsart bei der Systemstartoperation erfaßt. Der Wert auf dem Niveau QoS3 wird auf einen festen Wert initialisiert. In jeder Adresse (Bank) der Speichervorrichtungen wird ein vor gegebenes Datenmuster geschrieben (wobei die Schaltung zum Erfassen des effektiven Fensters unter Verwendung komplemen tärer Bitpaare die Breite eines effektiven Fenster erfaßt) und daraufhin ausgelesen, woraufhin mit der in Fig. 23 ge zeigten Struktur die Breite des Fensters der effektiven Daten für jede Adresse erfaßt wird. Die Breite jedes Fensters der effektiven Daten wird mit der anfangs eingestellten Breite des Fensters der effektiven Daten auf dem Niveau QoS3 oder QoS2 verglichen und gemäß dem Ergebnis des Vergleichs auf ein in Fig. 34 gezeigtes Fehlerregister 50 zugegriffen. Im Fall des Niveaus QoS2, in dem das Fenster der effektiven Daten schmaler als die durch das Niveau QoS3 definierte Breite ist, werden die Adresseninformationen #EAD mit der Adresse, die die Vorrichtung und die Bank spezifiziert, im Fehlerregister 50 gespeichert. Wenn die Überprüfung sämtlicher Vorrichtungen abgeschlossen ist, wird dann, wenn ein fehlerhaftes Fenster der effektiven Daten, d. h. ein Fenster der effektiven Daten auf dem Niveau QoS2, gefunden worden ist, die entsprechende Speichervorrichtung aus der Platine herausgenommen und allein getestet. Daraufhin wird auf der Einzelchipebene auf die feh lerhafte Adresse zugegriffen und ein Daten-Schreiben/Lesen ausgeführt. Falls die Speichervorrichtung richtig arbeitet, wird bestimmt, daß die Fehlerursache im Datenbus auf der Pla tine liegt.

Fig. 35 zeigt schematisch eine Struktur zum Erfassen eines Spielraums dieses Datenfensters. Die in Fig. 35 gezeigte Struktur enthält: eine Schaltung 52 zum Berechnen der Breite des effektiven Fensters gemäß dem Zwischenspeichersignal von der in Fig. 23 gezeigten Zwischenspeicherschaltung 24; eine Komparatorschaltung 54 zum Vergleich der durch die Schaltung 52 zum Berechnen der Breite des effektiven Fensters berechne ten Breite des effektiven Fensters mit der aus der Register schaltung 57 gelesenen Fensterbreite auf dem Niveau QoS2; und eine Komparatorschaltung 56 zum Vergleich der durch die Schaltung 52 zum Berechnen der Breite des effektiven Fensters berechneten Breite des effektiven Fensters mit der dem in der Registerschaltung 58 eingestellten Niveau QoS1 entsprechenden Breite des effektiven Fensters.

Die Schaltung 52 zum Berechnen der Breite des effektiven Fen sters enthält die Register A und B und berechnet aus den von der Zwischenspeicherschaltung 24 ausgegeben Vorder- und Hin terstellen der Zwischenspeicherstufen in den Zwischenspei cherstufen, in denen eine "1" gespeichert ist, die Breite des Fensters der effektiven Daten (LB - LA + 1). Die Komparator schaltung 54 vergleicht die dem Niveau QoS2 entsprechende Fensterbreite mit der durch die Schaltung 52 zum Berechnen der Breite des effektiven Fensters berechneten Breite des Fensters der effektiven Daten. Wenn die Komparatorschaltung 54 angibt, daß die durch die Schaltung 52 zum Berechnen der Breite des effektiven Fensters berechnete Breite des Fensters der effektiven Daten kleiner als das Niveau QoS2 ist, spei chert das Fehlerregister 50 gemäß einem von der Komparator schaltung 54 erzeugten Fehleranweisungssignal eine momentane Adresse AD. Wenn die durch die Schaltung 52 zum Berechnen der Breite des effektiven Fensters berechnete Breite des Fensters der effektiven Daten kleiner als die dem Niveau QoS1 entspre chende Breite des Fensters der effektiven Daten ist, wird bestimmt, daß die richtige Datenübertragung wegen eines zu kleinen Spielraums des Fensters nicht ausgeführt werden kann, wobei die Komparatorschaltung 56 das Rücksetzsignal RST zum Auslösen des Systemrücksetzens erzeugt.

Die dem von der Komparatorschaltung 56 angelegten Niveau QoS1 entsprechende Breite des Fenster der effektiven Daten (die Anzahl der Zwischenspeicherstufen) wird im Register 58 ge speichert.

Wenn die Breite des Fensters der effektiven Daten gleich den oder größer als die 600 ps der durch das Niveau QoS2 defi nierten Vorbereitungs/Halte-Zeit ist, wird bestimmt, daß die richtige Operation ausgeführt werden kann. Es kann die fol gende Struktur verwendet werden: Anfangs wird die Breite des Fensters der effektiven Daten gemäß dem Niveau QoS3 einge stellt. In der zuvor beschriebenen Erfassung des Freigabe zeitpunkts wird das Fenstergebiet der effektiven Daten mit der durch das Niveau QoS3 von der Vorderflanke des Fensters der effektiven Daten definierten Zeitbreite erfaßt und der Mittelpunkt in diesem Gebiet als Freigabezeitpunkt bestimmt. Genauer werden die Nummer des entsprechend der Vorderstelle des Fensters der effektiven Daten angeordneten Zwischenspei chers LA und die Anzahl der durch das Niveau QoS3 angegebenen Zwischenspeicherstufen addiert und ein Mittelwert eines Er gebnisses der Addition erhalten, womit die Nummer der Regi sterstufe, die den Freigabezeitpunkt anlegt, spezifiziert werden kann.

Die Vorbereitungs/Halte-Zeiten auf diesen Niveaus können an dere als die obigen Werte annehmen und müssen lediglich rich tig gemäß einer Datenübertragungsrate bestimmt werden. Dieses Niveauerfassungs-Datenmuster wird in komplementärer Bitmu sterform zum Erfassen eines Fensters eingestellt. Dies er folgt deshalb, da die Schaltung zum Erfassen des Fensters der effektiven Daten ein Fenster der effektiven Daten nur dann erfassen kann, wenn ein komplementäres Datenbitmuster ange legt wird. Im folgenden wird eine Struktur beschrieben, in der der Spielraum der Vorbereitungs/Halte-Zeit selbst in einer allgemeinen Normalbetriebsart immer erfaßt werden kann.

Erste Abwandlung

Fig. 36 zeigt beispielhaft eine Abwandlung des Abschnitts zum Erfassen des Fensters der effektiven Daten. Der Abschnitt zum Erfassen des Fensters der effektiven Daten in Fig. 36 ent hält: eine Schaltung 60 zum Erfassen einer Bitänderung zum Erfassen der Übergangszeit jedes der Datenbits D0-D3; eine Schaltung 65 zum Erfassen des Datenfensters der steigenden Flanke zum Erzeugen eines Signal DTD_R zum Erfassen des Fen sters der effektiven Daten für die gemäß dem Ausgangssignal der Schaltung 60 zum Erfassen einer Bitänderung synchron zur steigenden Flanke des Taktsignals übertragenen Daten; und eine Schaltung 70 zum Erfassen des Datenfensters der fallen den Flanke zum Erfassen des Fensters der effektiven Daten der synchron zur fallenden Flanke des Taktsignals gemäß dem von der Schaltung 60 zum Erfassen einer Bitänderung erzeugten Signal zum Erfassen einer Bitänderung übertragenen Daten.

Die Schaltung 65 zum Erfassen des Fensters der steigenden Flanke enthält: eine Übertragungsschaltung 65a zum Übertragen des Änderungserfassungssignals, das von der Schaltung 60 zum Erfassen einer Bitänderung erzeugt wird, wenn das Signal DTD_R zum Erfassen des Fensters der effektiven Daten synchron zur steigenden Flanke des Taktsignals übertragenen wird; eine Zwischenspeicherschaltung 65b zum Zwischenspeichern der Aus gangssignale der Übertragungsschaltung 65a; eine Schaltung 65c zum Erfassen der langsamsten Änderung zum Erfassen des Punkts der langsamsten Änderung von den durch die Zwischen speicherschaltung 65b zwischengespeicherten Daten; eine Über tragungsschaltung 65d zum Übertragen eines Ausgangssignals der Schaltung 60 zum Erfassen einer Bitänderung, wenn das Signal DTD_R zum Erfassen des Fensters der effektiven Daten der Daten der steigenden Flanke auf dem H-Pegel ist; eine Schaltung 65f zum Erfassung der schnellsten Änderung zum Er fassen des Punkts der schnellsten Änderung in den Datenbits D0-D63 gemäß den Ausgangssignalen der Zwischenspeicherschal tung 65e; und ein Setz/Rücksetz-Flipflop 65g, das zum Ausge ben des Signals DTD_R zum Erfassen des Fensters der effekti ven Daten als Reaktion auf das Steigen des Ausgangssignals der Schaltung 65c zum Erfassen der langsamsten Änderung ge setzt und als Reaktion auf das Steigen des Ausgangssignals der Schaltung 65f zum Erfassen der langsamsten Änderung zu rückgesetzt wird.

Die Struktur der Schaltung 70 zum Erfassen des Datenfensters der fallenden Flanke ist ähnlich zur Schaltung 65 zum Erfas sen des Datenfensters der steigenden Flanke, wobei sie sich von dieser aber in bezug auf die Aktivierungszeit der Über tragungsschaltungen für die Schaltung zum Erfassen der lang samsten Änderung und der Schaltung zum Erfassen der schnell sten Änderung unterscheidet. Zum Steuern des Betriebs der Schaltung 70 zum Erfassen des Datenfensters der fallenden Flanke ist ein Setz/Rücksetz-Flipflop 72 angeordnet, das als Reaktion auf die steigende Flanke des Signals DTD_R zum Er fassen des Fensters der effektiven Daten gesetzt und als Re aktion auf das Fallen des Signals DTD_F zum Erfassen des Fen sters der effektiven Daten zurückgesetzt wird. Die in der Schaltung 70 zum Erfassen des Datenfensters der fallenden Flanke enthaltenen Übertragungsschaltungen werden gemäß dem am Ausgang Q des Setz/Rücksetz-Flipflops 72 erzeugten Signal und dem Signal DTD_F zum Erfassen des Fensters der effektiven Daten gesteuert.

In der in Fig. 36 gezeigten Struktur werden die Daten syn chron zur steigenden Flanke des Taktsignals und daraufhin synchron zur fallenden Flanke des Taktsignals übertragen. Die Übertragungsschaltung 65a überträgt das von der Schaltung 60 zum Erfassen einer Bitänderung erzeugte Änderungserfassungs signal an die Zwischenspeicherschaltung 65b. Die Schaltung 65c zum Erfassen der langsamsten Änderung erfaßt den Punkt der langsamsten Änderung in den Datenbits und setzt ein Setz/Rücksetz-Flipflop 65g. Als Reaktion auf das Steigen des Signals DTD_R zum Erfassen des Fensters der effektiven Daten wird die Übertragungsschaltung 65d aktiviert, um das Aus gangssignal der Schaltung 60 zum Erfassen einer Bitänderung an die Zwischenspeicherschaltung 65e zu übertragen. Die Schaltung 65f zum Erfassen der schnellsten Änderung erfaßt den Punkt der schnellsten Änderung in den Bits der durch die Zwischenspeicherschaltung 65e zwischengespeicherten Daten und setzt das Setz/Rücksetz-Flipflop 65g zurück. Somit wird für die synchron zur steigenden Flanke des Taktsignals übertrage nen Daten eine Zeitdauer von dem Punkt der langsamsten Ände rung in den Datenbits zu dem Punkt der schnellsten Änderung in den gleichen Datenbits erfaßt und das Signal DTD_R zum Erfassen des Fensters der effektiven Daten während dieser erfaßten Zeitdauer aktiviert.

Wenn in der Schaltung 70 zum Erfassen des Datenfensters der fallenden Flanke das Signal DTD_R zum Erfassen des Fensters der effektiven Daten für die synchron zur steigenden Flanke übertragenen Daten aktiviert wird, wird das Setz/Rücksetz- Flipflop 72 gesetzt, wobei sein Ausgangssignal DTD_R steigt und die Schaltung 70 zum Erfassen des Datenfensters der fal lenden Flanke als Reaktion darauf das Ausgangssignal der Schaltung 60 zum Erfassen einer Bitänderung aufnimmt. Darauf hin werden gemäß den Signalen zum Erfassen einer Bitänderung der Punkt der langsamsten Änderung und der Punkt der schnell sten Änderung erfaßt, wobei gemäß dem Ergebnis der Erfassung das Signal DTD_F aktiviert wird. Somit wird das effektive Fenster für die synchron zur fallenden Flanke des Taktsignals übertragenen Datenbits erfaßt.

Fig. 37 zeigt eine Struktur einer Bitänderungs-Auswerteschal tung für die Daten Di eines Bits in der in Fig. 36 gezeigten Schaltung 60 zum Erfassen einer Bitänderung. Die Bitände rungs-Auswerteschaltung in Fig. 37 in der Schaltung 60 zum Erfassen einer Bitänderung enthält eine Verzögerungsschaltung 60a zum Verzögern des Datenbits Di um eine vorgegebene Zeit dauer und ein EXOR-Gatter 60b, das ein Ausgangssignal der Verzögerungsschaltung 60a und das Datenbit Di empfängt. Das EXOR-Gatter 60b erzeugt das Signal BTDi zum Erfassen einer Bitänderung.

Wenn sich das Datenbit Di in der in Fig. 37 gezeigten Bitän derungs-Auswerteschaltung ändert, werden während einer Zeit dauer, die gleich der Verzögerungszeit der Verzögerungsschal tung 60a ist, an das EXOR-Gatter 60b Signale auf verschiede nen Logikpegeln angelegt, wobei das Signal BTDi zum Erfassen einer Bitänderung während der Verzögerungszeitdauer auf dem H-Pegel ist. Dadurch kann der Änderungspunkt des Datenbits Di erfaßt werden.

Fig. 38 zeigt eine Struktur der in Fig. 36 gezeigten Übertra gungsschaltung 65a. Die Übertragungsschaltung 65a in Fig. 38 enthält eine entsprechend jedem Bitänderungs-Erfassungssignal vorgesehene Dreizustands-Inverterpufferschaltung. Fig. 38 zeigt repräsentativ einen für das Signal BTDi zum Erfassen einer Bitänderung vorgesehenen Dreizustands-Inverterpuffer 65aa. Der Dreizustands-Inverterpuffer 65aa wird aktiviert, wenn das Signal DTD_R zum Erfassen des Fensters der effekti ven Daten auf dem L-Pegel ist, um gemäß dem Signal BTDi zum Erfassen einer Bitänderung ein internes Signal BTDii zum Er fassen einer Bitänderung zu erzeugen.

Fig. 39 zeigt beispielhaft eine Struktur der in Fig. 36 ge zeigten Zwischenspeicherschaltung 65b. Fig. 39 zeigt eine Struktur für die Daten eines Bits. Die Zwischenspeicherschal tung 65b in Fig. 39 enthält einen Inverterzwischenspeicher 65ba zum Zwischenspeichern des von der entsprechenden Dreizu stands-Inverterpufferschaltung 65aa ausgegebenen internen Signals BTDii zum Erfassen einer Bitänderung. Der Inverter zwischenspeicher 65ba enthält einen diodengeschalteten P-Ka nal-MOS-Transistor TR0, der das Signal BTDi zum Erfassen einer Bitänderung überträgt, wenn das interne Signal BTDii zum Erfassen einer Bitänderung auf dem L-Pegel ist, einen Inverter VG0, der ein vom MOS-Transistor TR0 angelegtes Si gnal invertiert, und einen Inverter VG1, der ein Ausgangssi gnal des Inverters VG0 zur Übertragung an den Eingang des Inverters VG0 invertiert. Der Inverter VG0 gibt ein Signal LBTDi zum Erfassen einer Bitänderung des Zwischenspeichers aus. Der Inverterzwischenspeicher 65ba wird in den Anfangszu stand zurückgesetzt, so daß das Signal LBTDi zum Erfassen einer Bitänderung des Zwischenspeichers auf dem H-Pegel ist (wobei ein Rücksetztransistor nicht gezeigt ist). Anhand eines Signalformdiagramms werden nun die Operationen der in den Fig. 37 bis 39 gezeigten Schaltungen beschrieben.

Wenn sich das Datenbit Di ändert, steigt das Signal BTDi zum Erfassen einer Bitänderung in der in Fig. 37 gezeigten Schal tung 60 zum Erfassen einer Bitänderung während einer Zeit dauer, die gleich der Verzögerungszeit der Verzögerungsschal tung 60a ist, vom L-Pegel auf den H-Pegel. Wenn das Signal BTDi zum Erfassen einer Bitänderung steigt, fällt das interne Signal BTDii zum Erfassen einer Bitänderung von der Dreizu stands-Inverterpufferschaltung 65aa vom H-Pegel auf den L- Pegel. Wenn das interne Signal BTDii zum Erfassen einer Bit änderung auf den L-Pegel fällt, wird der MOS-Transistor TR0 im Inverterzwischenspeicher 65ba eingeschaltet, wobei das vom Inverter VG0 erzeugte Signal LBTDi zum Erfassen einer Bitän derung des Zwischenspeichers auf den H-Pegel steigt. Nachdem das interne Signal BTDii zum Erfassen einer Bitänderung auf den H-Pegel gestiegen ist, bleibt der MOS-Transistor TR0 im ausgeschalteten Zustand, wobei das Signal LBTDi zum Erfassen einer Bitänderung des Zwischenspeichers auf dem H-Pegel bleibt.

Fig. 41 zeigt schematisch eine Struktur einer in Fig. 36 ge zeigten Schaltung 65c zum Erfassen der langsamsten Änderung.

Die Schaltung 65c zum Erfassen der langsamsten Änderung in Fig. 41 enthält die für die jeweiligen Signalsätze, die je weils vier Bits des Signals LBTD zum Erfassen einer Bitände rung des Zwischenspeichers enthalten, vorgesehenen NAND- Schaltungen NG0-NG15, vier entsprechend den Schaltungssätzen, die jeweils vier NAND-Schaltungen der NAND-Schaltungen NG0- NG15 enthalten, vorgesehene Viereingangs-NOR-Schaltungen NGR0-NGR3 zum Empfang der Ausgangssignale der entsprechenden Sätze der vier NAND-Schaltungen und eine Viereingangs-NAND- Schaltung NGA, die die Ausgangssignale der NOR-Schaltungen NGR0-NGR3 empfängt. Die NAND-Schaltung NGA erzeugt über einen Inverter das Signal LEWR zum Erfassen einer Änderung des Vor derfensters.

Wenn alle entsprechenden vier Eingänge den H-Pegel erreichen, erzeugt jede der NAND-Schaltungen NG0-NG15 ein Signal auf dem L-Pegel. Wenn alle entsprechenden vier Eingänge den L-Pegel erreichen, erzeugt jede der NOR-Schaltungen NGR0-NGR3 ein Signal auf dem H-Pegel. Somit fällt das Ausgangssignal jeder der NAND-Schaltungen NG0-NG15 als Reaktion auf die langsamste Änderung in den entsprechenden Signalen zum Erfassen einer Bitänderung der vier Bits auf den L-Pegel. Das Ausgangssignal jeder der NOR-Schaltungen NGR0-NGR3 steigt als Reaktion auf das langsamste Steigen in den Ausgangssignalen der entspre chenden vier NAND-Schaltungen auf den H-Pegel. Das Ausgangs signal der NAND-Schaltung NGA sinkt als Reaktion auf das langsamste Fallen in den Ausgangssignalen der NOR-Schaltungen NGR0-NGR3 auf den L-Pegel. Durch Invertieren des Ausgangssi gnals der NAND-Schaltung NGA steigt das Signal LEWR zum Er fassen der Änderung des Vorderfensters gemäß dem Signal zum Erfassen einer Bitänderung, das sich am langsamsten ändert, auf den H-Pegel.

Fig. 42 zeigt eine Struktur der in Fig. 36 gezeigten Übertra gungsschaltung 65d. Die Übertragungsschaltung 65d in Fig. 42 enthält eine Dreizustands-Inverterpufferschaltung 65da, die als Reaktion auf den H-Pegel des Signals DTD_R zum Erfassen des Datenfensters aktiviert wird, um das Signal BTDi zum Er fassen einer Bitänderung zu invertieren und somit das interne Signal BTDit zum Erfassen einer Bitänderung zu erzeugen.

Mit Ausnahme dessen, daß die Übertragungsschaltung 65d akti viert wird, wenn die Übertragungsschaltung 65a deaktiviert wird, hat die in Fig. 42 gezeigte Übertragungsschaltung 65d die gleiche Struktur wie die in Fig. 38 gezeigte Übertra gungsschaltung 65a. Somit wird die Übertragungsschaltung 65d aktiviert, wenn die Vorderflanke des Fensters der effektiven Daten erfaßt wird und wenn die Hinterflanke des Fensters der effektiven Daten erfaßt wird.

Fig. 43 zeigt schematisch eine Struktur der in Fig. 36 ge zeigten Zwischenspeicherschaltung 65e. Die Zwischenspeicher schaltung 65e in Fig. 43 enthält: einen diodengeschalteten P- Kanal-MOS-Transistor TR1, der von der entsprechenden Dreizu stands-Inverterpufferschaltung 65da das interne Signal BTDit zum Erfassen einer Bitänderung empfängt; eine Inverterschal tung VG2, die ein vom MOS-Transistor TR1 ausgegebenes Signal invertiert, um ein Signal TBTDi zum Erfassen einer Änderung des Zwischenspeicherbits zu erzeugen; und eine Inverterschal tung VG3, die ein Ausgangssignal der Inverterschaltung VG2 invertiert, um es an einen Eingang der Inverterschaltung VG2 zu übertragen. Die Übertragungsschaltung 65ea ist für jedes der Datenbits vorgesehen.

Fig. 44 zeigt eine Struktur der in Fig. 36 gezeigten Schal tung 65f zum Erfassen der schnellsten Änderung. Die Schaltung 65f zum Erfassen der schnellsten Änderung in Fig. 44 enthält: die ODER-Schaltungen OGR0-OGR15, die entsprechend den Si gnalsätzen, die jeweils Signale zum Erfassen einer Bitände rung des Zwischenspeichers von 4 Bits enthalten, vorgesehen sind; die ODER-Schaltungen OGR16-OGR19, die jeweils für vier Schaltungen der ODER-Schaltungen OGR0-OGR15 vorgesehen sind und ein Ausgangssignal der ODER-Schaltungen einer entspre chenden Menge von vier ODER-Schaltungen empfangen; und eine Viereingangs-ODER-Schaltung OGR20, die jeweils die Ausgangs signale der ODER-Schaltungen OGR16-OGR20 empfängt. Die ODER- Schaltung OGR20 erzeugt ein Signal TEWR zum Erfassen einer Bitänderung.

Die ODER-Schaltung OGR0 empfängt die Signale TBTD0-TBTD3 zum Erfassen einer Änderung des Zwischenspeicherbits mit 4 Bits, während die ODER-Schaltung OGR15 die Signale TBTD60-TBTD63 zum Erfassen einer Änderung des Zwischenspeicherbits mit 4 Bits empfängt. Eines der Ausgangssignale dieser ODER-Schal tungen steigt jeweils auf den H-Pegel, wenn ihnen ein Signal auf dem H-Pegel zugeführt wird. Dementsprechend erfaßt jede der ODER-Schaltungen OGR0-OGR15 die schnellste Bitänderung in den entsprechenden vier Datenbits. Gleichfalls steigt das Ausgangssignal jeder der ODER-Schaltungen OGR16-OGR19 als Reaktion auf das schnellste Steigen in den Ausgangssignalen der entsprechenden vier ODER-Schaltungen auf den H-Pegel. Das Ausgangssignal TEWR der ODER-Schaltung OGR20 in der Endstufe steigt als Reaktion auf das schnellste Steigen in den Aus gangssignalen der ODER-Schaltungen OGR16-OGR19 auf den H-Pe gel. Dadurch wird das Signal TEWR zum Erfassen einer Fenster änderung gemäß der schnellsten Änderung in den Datenbits D0- D63 in den aktiven Zustand auf dem H-Pegel angesteuert.

Fig. 45 ist ein Signalformdiagramm, das eine Operation der in den Fig. 37 bis 44 gezeigten Schaltung 65 zum Erfassen des Datenfensters der steigenden Flanke zeigt. Anhand von Fig. 45 wird der Betrieb der in den Fig. 37 bis 44 gezeigten Schal tung 65 zum Erfassen des Datenfensters der steigenden Flanke beschrieben.

Wenn sich das Datenbit D ändert, ist das Signal DTD_R zum Erfassen des Fensters der effektiven Daten weiter auf dem L- Pegel, wobei die Übertragungsschaltung 65a eingeschaltet wird, um das von der Schaltung 60 zum Erfassen einer Bitände rung empfangene Bitänderungs-Erfassungssignal zur Zwischen speicherschaltung 65b zu übertragen. Das Signal LEWR zum Er fassen einer Änderung des Vorderfensters von der Schaltung 65c zum Erfassen der langsamsten Änderung steigt als Reaktion auf die langsamste Änderung des Signals LBTD (LBTDi) zum Er fassen einer Änderung des Zwischenspeicherbits auf den H-Pe gel. Wenn das Signal LEWR zum Erfassen einer Änderung des Vorderfensters auf den H-Pegel steigt, wird das in Fig. 36 gezeigte Setz/Rücksetz-Flipflop 65g gesetzt, wobei das Signal DTD_R zum Erfassen des Fensters der effektiven Daten auf den H-Pegel steigt.

Wenn das Signal DTD_R zum Erfassen des Fensters der effekti ven Daten auf den H-Pegel steigt, wird die Übertragungsschal tung 65a deaktiviert, wobei sämtliche Signale zum Erfassen einer Bitänderung den L-Pegel erreichen oder auf diesem verbleiben, wobei sich die Datenbits nicht mehr ändern. Wenn sich die Datenbits nachfolgend ändern, steigt das Signal TEWR zum Erfassen einer Änderung des Fensters der Vorderflanke von der Schaltung 65f zum Erfassen der schnellsten Änderung als Reaktion auf die schnellste Änderung des Signals TBTD (TBTDi) zum Erfassen einer Bitänderung auf den H-Pegel. Als Reaktion auf die Aktivierung des Signals TEWR zum Erfassen einer Ände rung des Fensters der Vorderflanke wird das Setz/Rücksetz- Flipflop 65g zurückgesetzt, wobei das Signal DTD_R zum Erfas sen des Fensters der effektiven Daten auf den L-Pegel fällt. Somit kann das Fenster der effektiven Daten der synchron zur Taktflanke übertragenen Datenbits erfaßt werden.

Fig. 46 zeigt eine Struktur eines Eingabeabschnitts der in Fig. 36 gezeigten Schaltung 70 zum Erfassen des Datenfensters der fallenden Flanke. Die Schaltung 70 zum Erfassen des Da tenfensters der fallenden Flanke in Fig. 46 enthält: ein Übertragungsgatter 70i, das das als Reaktion auf das Signal DTR zum Erfassen der Periode und auf das Signal ZDTR zum Er fassen der komplementären Periode von dem in Fig. 36 gezeig ten Setz/Rücksetz-Flipflop 72 von der Schaltung 60 zum Erfas sen einer Bitänderung erzeugte Signal BTDi zum Erfassen einer Bitänderung überträgt; eine Übertragungsschaltung 70a mit einem Dreizustands-Inverterpuffer 70aa, die aktiviert wird, um ein über das Übertragungsgatter 70i empfangenes Signal zu invertieren, wenn das Signal DTD_F zum Erfassen des Fensters der effektiven Daten auf dem L-Pegel ist; und eine Übertra gungsschaltung 70d, die aktiviert wird, um ein über das Über tragungsgatter 70i empfangenes Signal zum Erfassen einer Bit änderung zu invertieren und zu einer nächsten Zwischenspei cherstufe übertragen, wenn das Signal DTD_F zum Erfassen des Fensters der effektiven Daten auf dem H-Pegel ist. Die Über tragungsschaltung 70d enthält eine Dreizustands-Inverterpuf ferschaltung 70da, die entsprechend einem Signal BTDi zum Erfassen einer Datenbitänderung vorgesehen ist und aktiviert wird, um das Signal zum Erfassen einer Bitänderung zu inver tieren, wenn das Fenstererfassungssignal DTD_F auf dem H-Pe gel ist.

Die nach den Übertragungsschaltungen 70a und 70d angeordneten Schaltungsstrukturen der Schaltungen 70 zum Erfassen des Da tenfensters der fallenden Flanke sind die gleichen wie jene der in Fig. 36 gezeigten Schaltung 65 zum Erfassen der stei genden Flanke.

Fig. 47 ist ein Signalformdiagramm, das Operationen der in Fig. 46 gezeigten Schaltung zum Erfassen des Datenfensters zeigt. Wenn sich die Bits der Daten D ändern, steigt das Si gnal DTD_R zum Erfassen des Fensters der effektiven Daten, wie in Fig. 47 gezeigt ist, zunächst als Reaktion auf die langsamste Änderung der Datenbits auf den H-Pegel. Wenn das Signal DTD_R zum Erfassen des Fensters der effektiven Daten auf den H-Pegel steigt, wird das in Fig. 36 gezeigte Flipflop 72 gesetzt, so daß das Signal DTR zum Erfassen der Periode auf den H-Pegel steigt. Wenn das Signal DTR zum Erfassen der Periode auf den H-Pegel steigt, wird das in Fig. 46 gezeigte Übertragungsgatter 70i eingeschaltet, um das Signal BTDi zum Erfassen einer Bitänderung in die Schaltung 70 zum Erfassen des Datenfensters der fallenden Flanke aufzunehmen. Zu diesem Zeitpunkt sind sämtliche Signale BTDi zum Erfassen einer Bit änderung bereits auf dem L-Pegel, wobei sich die Ausgangssi gnale der Schaltung 70 zum Erfassen des Fensters der fallen den Flanke nicht ändern. Als Reaktion auf die schnellste Än derung der Datenbits fällt das Signal DTD_R zum Erfassen des Fensters der effektiven Daten auf den L-Pegel, wobei das ef fektive Fenster der auf der steigenden Flanke des Taktsignals übertragenen Daten erfaßt wird. Zu diesem Zeitpunkt ist das Übertragungsgatter 70i bereits eingeschaltet, wobei die Schaltung 70 zum Erfassen des Datenfensters der fallenden Flanke die Erfassungsoperation ausführt, um als Reaktion auf die langsamste Änderung des Datenbits das Signal DTD_F zum Erfassen des Fensters der effektiven Daten auf den H-Pegel zu heben.

Wenn das Signal DTD_F zum Erfassen des Fensters der effekti ven Daten auf den H-Pegel steigt, wird die Übertragungsschal tung 70a deaktiviert, während die Übertragungsschaltung 70d aktiviert wird, um auf eine nächste Änderung in den Datenbits zu warten. Wenn sich die Datenbits erneut ändern, koppelt eine auf der Ausgangsseite der Übertragungsschaltung 70d vor gesehene Schaltung zum Erfassen der schnellsten Änderung die schnellste Änderung der Datenbits aus, wobei das Signal DTD_F zum Erfassen des Fensters der effektiven Daten als Reaktion auf diese schnellste Änderung der Datenbits auf den L-Pegel fällt. Wenn das Signal DTD_F zum Erfassen des Fensters der effektiven Daten auf den L-Pegel fällt, wird das Setz/Rücksetz-Flipflop 72 (siehe Fig. 36) zurückgesetzt, wo bei das Übertragungsgatter 70i ausgeschaltet wird, so daß die Schaltung 70 zum Erfassen des Datenfensters der fallenden Flanke gegenüber der Schaltung 60 zum Erfassen einer Bitände rung isoliert wird.

In der Erfassungsoperation der Schaltung 70 zum Erfassen des Datenfensters der fallenden Flanke kann eine Situation auf treten, in der das Signal DTD_R zum Erfassen des Fensters der effektiven Daten auf dem L-Pegel ist, während die Übertra gungsschaltung 65a aktiviert wird, um das Signal DTD_R zum Erfassen des Fensters der effektiven Daten zu aktivieren. Wie in Fig. 48 gezeigt ist, ist somit ein Flipflop 75 vorgesehen, das beim Fallen des Signals DTD_R zum Erfassen des Fensters der effektiven Daten gesetzt und beim Fallen des Signals DTR zum Erfassen der Periode zurückgesetzt wird. Das Ausgangssi gnal des Flipflops 75 wird an ein Steuergatter eines in einer den Übertragungsschaltungen 65a und 66b vorausgehenden Stufe angeordneten Übertragungsgatters 76 angelegt. Dadurch kann die Erfassungsoperation der Schaltung 65 zum Erfassen des Datenfensters der steigenden Flanke während der Erfassungs operation der Schaltung 70 zum Erfassen der fallenden Flanke angehalten werden.

Mit der in Fig. 36 und folgende gezeigten Struktur kann gemäß einer beliebigen Änderung im Datenbit ein Fenster der effek tiven Daten erfaßt werden. Die Breite des effektiven Daten fenstergebiets wird normal erfaßt, wobei die Niveaubestimmung der Niveaus QoS1-QoS3 immer ausgeführt werden kann, so daß die Sicherheit des Systems sichergestellt werden kann.

Wie gewünscht, kann ein Taktzyklus zum Ausführen der Opera tion zum Erfassen des Fensters ausgekoppelt werden. Genauer können die Signale DTD_R und DTD_F zum Erfassen des Fensters der effektiven Daten in einer Zeitdauer, in der die Breite des effektiven Fensters erfaßt wird, jeweils nur einmal akti viert werden. Der Datenfreigabezeitpunkt wird bereits in der Normalbetriebsart angepaßt, während die Erfassung des Fen sters der effektiven Daten so beschaffen ist, daß sie zur Realisierung einer solchen Taktzyklusoperation gemäß einem Testbetriebsartsignal nur während einer Taktzyklusperiode ausgeführt wird.

Zweite Abwandlung

Fig. 49 zeigt eine zweite Abwandlung der dritten Ausführungs form der Erfindung. In der in Fig. 49 gezeigten zweiten Ab wandlung sind sowohl die Vorbereitungszeit als auch die Hal tezeit auf dem Niveau QoS0 für die Spielräume der Vorberei tungs/Halte-Zeit auf 100 ps eingestellt. Auf den Niveaus QoS1 und QoS2 sind die Vorbereitungs/Halte-Zeit ähnlich wie in der in Fig. 32 gezeigten vorstehenden dritten Ausführungsform auf 200 ps bzw. 400 ps eingestellt.

Gemäß dem Niveau QoS2 wird eine effektive Anfangsbreite des Fensters der effektiven Daten eingestellt. Wenn die Breite des Fensters der effektiven Daten auf das Niveau QoS1 sinkt, werden das Datenmuster und die zugehörige Adresse in dem in Fig. 34 gezeigten Fehlerregister gespeichert. Mit den in Fig. 36 und folgende gezeigten Schaltungen kann das Fenster der effektiven Daten eines beliebigen Datenmusters erfaßt werden. Wenn ein Fenster der effektiven Daten auf das Niveau QoS0 sinkt, signalisiert die Speichersteuereinheit dem System (CPU) das Zurücksetzen des Systems.

Wenn eine Operation auf dem Niveau QoS1 ausgeführt wird, wer den Daten mit einer Vorbereitungs- oder Haltezeit zwischen den Niveaus QoS0 und QoS1 ebenfalls übertragen. In diesem Fall kann es zu einer fehlerhaften Bestimmung der Daten "0" und "1" kommen. Jedoch kann selbst ein solches Speichersystem für eine Anwendung, bei der eine große Menge an Daten verwen det wird, verwendet werden, wobei der Teilfehler bei der Be stimmung der Daten "0" und "1" wie etwa der Graphikdaten nur einen kleinen Einfluß hat.

Die in den Fig. 32 und 49 gezeigten Klassen bestimmen die Größe eines Fenster der effektiven Daten, wobei die Daten übertragungsrate anhand der Größe des bestimmten Fensters der effektiven Daten eingestellt werden kann.

Fig. 50 zeigt eine obere Grenze der übertragbaren Signalform der Signalformen im Fall der Verwendung der in Fig. 49 ge zeigten Signalqualität. In Fig. 50 beträgt sowohl die An stiegszeit als auch die Abfallszeit des Signals 250 ps. Die Signalqualität ist bis hinab zum Niveau QoS1 sichergestellt, wobei die Datenübertragung genau ausgeführt werden kann. Dem entsprechend beträgt sowohl die Vorbereitungszeit als auch die Haltezeit 200 ps. Somit ist das Datenfenster dieses Si gnals gleich 900 ps. Die Übertragungsrate ist in diesem Fall gleich 1/900 ps = 1,11 GBits/s.

Die in Fig. 50 gezeigte Signalform ist eine Signalform eines Fenster der effektiven Daten und enthält einen Signallauf zeitunterschied zwischen den Anschlußstiften. Im Vergleich zu dieser Signalform sind die Vorbereitungs/Halte-Zeit des von jedem Anschlußstift ausgegebenen Signals länger praktisch verwendbar, wobei die tatsächliche Übertragungsrate niedriger als der vorstehende Wert von 1,11 GBits/s sein kann.

Fig. 51 zeigt beispielhaft eine Struktur des Speichersystems gemäß der zweiten Abwandlung der dritten Ausführungsform der Erfindung. In Fig. 51 sind die Speichersteuereinheit 2 und die Speichervorrichtung 1 über den gemeinsamen Datenbus 4 gekoppelt. Der gemeinsame Datenbus 4 umfaßt die Teildaten busse 4a-4d, die jeweils Daten zu 64 Bits übertragen. Falls die Speichervorrichtung 1 ein Speichermodul enthält, das vier Speicherchips enthält, sind die Speicherchips jeweils ent sprechend den Teildatenbussen 4a-4d angeordnet, wobei jeder Speicherchip Daten mit 64 Bits gleichzeitig überträgt.

Falls die in Fig. 50 gezeigte Signalform verwendet wird, ist die Datenübertragungsrate in diesem Speichersystem gleich 1,11.256 = 284 GBits/s. Durch genaue Bestimmung der Vorbe reitungs/Halte-Zeit auf dem Niveau QoS, das diese Signalqua lität angibt, durch einen Systemplaner wird die Breite des effektiven Fensters der Übertragungsdaten bestimmt und kann dementsprechend die Datenübertragungsrate des Speichersystems bestimmt werden.

Gemäß der dritten Ausführungsform der Erfindung kann die Si gnalqualität wunschgemäß anhand ihrer Vorbereitungs/Halte- Zeit eingestellt werden, wobei bei sinkender Signalqualität das Zurücksetzen des Systems oder die Speicherung einer Feh leradresse ausgeführt wird. Dementsprechend kann die Daten übertragungsrate ohne Verringerung der Signalqualität hoch gehalten werden.

Vierte Ausführungsform

Fig. 52 zeigt schematisch eine Gesamtstruktur eines Datenver arbeitungssystems gemäß einer vierten Ausführungsform der Erfindung. In diesem in Fig. 52 gezeigten Datenverarbeitungs system ist die Speichersteuereinheit 2 mit einer Logik (oder einem Prozessor) 104 auf dem gleichen Chip integriert. Eine Verarbeitungsvorrichtung 100 enthält außerdem eine PLL (Pha senregelschaltung) 102, die das Taktsignal (den Systemtakt) CLK vom Taktgenerator 3 empfängt und über eine Frequenzmulti plikation des Systemtakts CLK ein internes Arbeitstaktsignal PCLK erzeugt. Das von der PLL 102 erzeugte interne Arbeits taktsignal PCLK hat z. B. eine Frequenz von 1 GHz und be stimmt die Arbeitsgeschwindigkeit der Logik 104. Mit anderen Worten, das interne Arbeitstaktsignal PCLK bestimmt einen Verarbeitungszyklus der Logik 104, die die Verarbeitung syn chron zu diesem Arbeitstaktsignal PCLK ausführt. Das durch die PLL 102 erzeugte Arbeitstaktsignal PCLK für die Logik wird außerdem in eine Schaltung 110 zum Anpassen des Freiga bezeitpunkts eingegeben. Die Schaltung 110 zum Anpassen des Freigabezeitpunkts empfängt die von den Speichervorrichtungen 1a-1n gelesenen Daten Dc und erfaßt gemäß dem Arbeitstaktsi gnal PCLK für die Logik die Zeitdauer der effektiven Daten. Ähnlich wie in der ersten Ausführungsform bestimmt die Schal tung 110 zum Anpassen des Freigabezeitpunkts gemäß der erfaß ten Zeitdauer der effektiven Daten den Freigabezeitpunkt und erzeugt ein Freigabesignal zum Aufnehmen von Daten in die Eingabeschaltung 7.

Gleichzeitig mit dem Senden der Daten Dc auf den Datenbus 4 wird von den Ausgabeschaltungen 9a-9n in den Speichervorrich tungen 1a-1n ein Freigabesignal STROBE (oder STROBE#) gesen det, das die Datenaufnahmezeit angibt. Wenn von der Speicher vorrichtung (1a-1n) Daten ausgegeben werden, wird durch die selbe Speichervorrichtung (1a-1n) synchron zum Ausgabetaktsi gnal das Freigabesignal STROBE (oder STROBE#) erzeugt und der Zeitpunkt bestimmt, zu dem die Daten abgetastet werden. Dem entsprechend werden die auf eine Freigabesignalleitung 105 übertragenen Freigabesignale STROBE (und STROBE#) und die gelesenen Daten Dc in der gleichen Richtung zur Speicher steuereinheit 2 übertragen. Wenn die Speichervorrichtungen 1a-1n in Sockel eingesetzt sind, schwanken die Impedanzen der Signale aber je nach Zustand des Einsetzens in den Sockel, wobei die Impedanz jeder Signalleitung je nach Anordnung der Drähte auf der Platine schwankt. Dementsprechend gibt es selbst zwischen den gelesenen Daten Dc und den Freigabesigna len STROBE (und STROBE#) einen Laufzeitunterschied. Die Frei gabesignale STROBE und STROBE# sind komplementär zueinander.

Fig. 53 zeigt schematisch Strukturen der Schaltung 110 zum Anpassen des Freigabezeitpunkts und der in Fig. 52 gezeigten Eingabeschaltung. Genauer zeigt Fig. 53 die Struktur der Ein gabeschaltung und der Schaltung zum Anpassen des Freigabe zeitpunkts für die gelesenen Daten DQ mit 4 Bits. Falls die Speichervorrichtung Daten mit 64 Bits überträgt, kann der Freigabezeitpunkt wie in der bereits beschriebenen ersten Ausführungsform für jeweils 4 Bits angepaßt werden. Außerdem kann der Freigabezeitpunkt auf byteweiser Grundlage oder auf einer einem gemeinsamen Stromversorgungs-Anschlußstift zuge ordneten Einheit von Datenbits realisiert werden. Ferner kann die Schaltung 110 zum Anpassen des Freigabezeitpunkts den für die Daten von insgesamt 64 Bits gemeinsamen Zeitpunkt ähnlich zu der Struktur, die das Signal zum Erfassen des endgültigen Fensters verwendet, einstellen. Aus Einfachheitsgründen er folgt die folgende Beschreibung für den Fall, in dem die Da ten vier Bits enthalten.

Die Eingabeschaltung 7 enthält: einen Verstärker 107a, der die von der Speichervorrichtung übertragenen Daten DQ ver stärkt und in ein Signal auf einem CMOS-Pegel (Digitalwert) umsetzt; und einen Datenzwischenspeicher 107b, der das Aus gangssignal des Verstärkers 107a zwischenspeichert, um gemäß einem von der Schaltung 110 zum Anpassen des Freigabezeit punkts gelieferten modifizierten Signal CPTR zur Auslösung des Freigabezeitpunkts ein internes Datenbit zu erzeugen. Da die von der Speichervorrichtung gelesenen Daten DQ über den Datenbus 4 übertragen werden, müssen die Daten DQ wegen der Störung ihrer Signalform oder wegen einer kleinen Amplitude ein analoges Signal sein. Somit wird der Verstärker 107a zum Verstärken und Umsetzen dieses analogen Signals der Daten DQ in ein digitales Signal verwendet.

Die Schaltung 110 zum Anpassen des Freigabezeitpunkts ent hält: eine Schiebeeinrichtung/Takterzeugungsschaltung 114, die die Ausgangsdatenbits des Verstärkers 107a und ein Frei gabesignal STROBE empfängt, um gemäß dem internen Arbeits taktsignal PCLK des Prozessors eine Schiebeoperation auszu führen, wobei sie in einer normalen Datenlesebetriebsart das modifizierte Freigabeauslösesignal CPTR erzeugt; und eine Schaltung 116 zum Berechnen des Freigabezeitpunkts, die an hand der Breite des effektiven Fensters der Schiebeeinrich tung/Takterzeugungsschaltung 114 in einer Überwachungsbe triebsart einen optimalen Freigabezeitpunkt bestimmt und den Freigabezeitpunkt in der Schiebeeinrich tung/Takterzeugungsschaltung 114 gemäß dem erfaßten Freigabe zeitpunkt einstellt. Die Schaltung 116 zum Berechnen des Freigabezeitpunkts enthält eine Registerschaltung zum Bestim men eines Freigabezeitpunkts. Im folgenden wird eine Opera tion zum Erfassen des Fensters der effektiven Daten in dieser vierten Ausführungsform beschrieben.

In der Operation zum Erfassen des Fensters der effektiven Daten werden von den Datenanschlußstiften mit den Anschluß stiftnummern 0123 . . . jeweils ähnlich zur ersten Ausführungs form die Daten 010101 . . . ausgegeben. Diese Datenbits werden auf den steigenden und fallenden Flanken des Taktsignals CLK übertragen, wobei der Logikpegel des Datenbits für jeden An schlußstift auf jeder Taktflanke invertiert wird. Somit sind die Logikpegel der von den geradzahligen Anschlußstiften aus gegebenen Datenbits immer entgegengesetzt zu denen der von den ungeradzahligen Anschlußstiften ausgegebenen Datenbits.

Fig. 54 zeigt schematisch eine Beziehung zwischen dem Fenster der effektiven Daten und dem Freigabesignal. Die Speichervor richtung legt synchron zum Freigabesignal STROBE an die Spei chersteuereinheit eine Datenbitgruppe D<gr< an. Zwischen dem Freigabesignal STROBE und der Datenbitgruppe D<gr< gibt es wegen der Änderung der Signalleitungsimpedanz oder derglei chen einen Laufzeitunterschied. Die Datenbitgruppe D<gr< ent hält z. B. in der in Fig. 53 gezeigten Struktur Daten mit 4 Bits und besitzt ein Augenmuster, das ähnlich dem der ersten Ausführungsform ist. Das Freigabesignal STROBE ist zum Zeit punkt der Ausgabe aus der Speichervorrichtung phasensynchron zum Taktsignal CLK. Die Ausgabeschaltung in der Speichervor richtung wird durch ein Ausgabefreigabesignal aktiviert, um beim Ausführen der Datenleseoperation das Taktsignal zusammen mit den Datenbits auszusenden.

Dementsprechend ist das Datenbit, das übertragen wird, wenn das Freigabesignal STROBE auf dem H-Pegel ist, dasjenige Da tenbit, das synchron zum Steigen des Taktsignals CLK übertra gen wird. Außerdem ist das Datenbit, das übertragen wird, wenn das Freigabesignal STROBE auf dem L-Pegel ist (d. h. wenn das Freigabesignal STROBE# auf dem H-Pegel ist) dasje nige Datenbit, das synchron zur fallenden Flanke des Taktsi gnals CLK übertragen wird. Die Signale EDW_R und EDW_F zum Erfassen des Fensters der effektiven Daten werden während der Zeitdauer des H-Pegels bzw. des L-Pegels des Freigabesignals STROBE erfaßt. Der Mittelpunkt jedes der Signale EDW_R und EDW_F zum Erfassen des Fensters der effektiven Daten wird als Freigabezeitpunkt bestimmt. Dadurch kann die Freigabe des Datenbits im Mittelpunkt des Augenmusters ausgeführt werden, das seinerseits durch die synchron zum Freigabesignal STROBE übertragenen Datenbits gebildet wird, wobei die Vorberei tungszeit Ts(tsu) und die Haltezeit Th(th) gleich gemacht werden können, so daß die Operation des Aufnehmens der Daten mit ausreichenden Spielräumen genau ausgeführt werden kann.

Fig. 55 zeigt ein Beispiel der Struktur einer in Fig. 53 ge zeigten Schaltung 112 zum Erfassen des Fensters. Wie in Fig. 55 gezeigt ist, enthält die Schaltung 112 zum Erfassen des Fensters eine EXOR-Schaltung 112a, die die Datenbits D0 und D1 empfängt, eine EXOR-Schaltung 112b, die die Datenbits D2 und D3 empfängt, eine UND-Schaltung 112c, die das Freiga besignal STROBE und das Ausgangssignal der EXOR-Schaltung 112a empfängt und ein Signal EDR01 zum Erfassen des primiti ven Fensters erzeugt, eine Gatter-Schaltung 112d, die das Freigabesignal STROBE und das Ausgangssignal der EXOR-Schal tung 112a empfängt und ein Signal EDF01 zum Erfassen des pri mitiven Fensters erzeugt und eine UND-Schaltung 112e, die das Freigabesignal STROBE und das Ausgangssignal der EXOR-Schal tung 112b empfängt und ein Signal EDR23 zum Erfassen des pri mitiven Fensters erzeugt, und eine UND-Schaltung 112f, die das Freigabesignal STROBE und das Ausgangssignal der EXOR- Schaltung 112b empfängt und ein Signal EDF23 zum Erfassen des primitiven Fensters erzeugt. Wenn das Freigabesignal STROBE auf dem L-Pegel ist, werden die Gatterschaltungen 112d und 112f gemäß den Ausgangssignalen der entsprechenden EXOR- Schaltungen 122a bzw. 122b zum Ansteuern der entsprechenden Signale EDF01 und EDF23 zum Erfassen des primitiven Fensters auf den H-Pegel freigegeben.

Die EXOR-Schaltungen 112a und 112b sind Schaltungen zum Er fassen einer Nichtkoinzidenz, die Signale auf dem H-Pegel erzeugen, wenn sich die Logikpegel der paarweisen Datenbits D0 und D1 bzw. der paarweisen Datenbits D2 und D3 unterschei den.

Die Schaltung 112 zum Erfassen des Fensters enthält ferner eine UND-Schaltung 112g, die von den UND-Schaltungen 112c und 112e die Signale EDR01 und EDR23 zum Erzeugen eines Signals EDW_R zum Erfassen des effektiven Fensters empfängt und ein Signal EDW_R zum Bestimmen eines effektiven Fensters erzeugt, und eine UND-Schaltung 112h, die die von der Gatterschaltung 112d bzw. 112f gelieferten Signale EDF01 und EDF23 zum Erfas sen des primitiven Fensters empfängt und ein Signal EDW_F zum Erfassen des effektiven Fensters erzeugt.

Das Signal EDW_R zum Erfassen des effektiven Fensters gibt das effektive Fenstergebiet für die synchron zum Steigen des Taktsignals CLK übertragenen Datenbits an, während das Signal EDW_F zum Erfassen des effektiven Fensters das effektive Fen stergebiet für die synchron zum Fallen des Taktsignals CLK übertragenen Datenbits angibt. Anhand des Signalformdiagramms aus Fig. 56 wird nun eine Operation der in Fig. 55 gezeigten Schaltung 112 zum Erfassen des Fensters beschrieben.

Die Logikpegel der geradzahligen Bits D0 und D2 sind entge gengesetzt zu den Logikpegeln der ungeradzahligen Datenbits D1 und D3, wobei sich ihre Logikpegel sowohl auf der steigen den als auch auf der fallenden Flanke des Taktsignals ändern. Dies ist genauso wie in der Struktur der ersten Ausführungs form.

Wenn sich die Logikpegel der empfangenen Datenbits voneinan der unterscheiden, gibt jede der EXOR-Schaltungen 112a und 112b das Signal auf dem H-Pegel aus. Das Freigabesignal STROBE für die synchron zum Steigen des Taktsignals CLK über tragenen Daten ist auf dem H-Pegel. Somit wird das Signal EDW_R zum Erfassen des effektiven Fensters gemäß den von den UND-Schaltungen 112c bzw. 112e erzeugten Signalen EDR01 und EDR23 zum Erfassen des primitiven Fensters erzeugt. Das in Fig. 56 gezeigte Freigabesignal STROBE ändert sich in glei cher Weise wie das Datenbit D0. Falls die Phase des Freigabe signals STROBE gegenüber der sämtlicher Datenbits signifikant verschoben ist, ist die Breite dieser effektiven Fenster dem entsprechend verschieden. Jedenfalls kann das Gebiet, in dem sämtliche Datenbits bestimmt sind, in einer Periode des H- Pegels des Freigabesignals STROBE erfaßt werden.

Wenn das Freigabesignal STROBE auf dem L-Pegel ist, erzeugen die Gatterschaltungen 112d und 112f gemäß den Ausgangssigna len der EXOR-Schaltungen 112a bzw. 112b die Signale EDF01 und EDF23 zum Erfassen des primitiven Fensters. In diesem Fall ist das von der UND-Schaltung 112h gelieferte Signal EDW_F zum Erfassen des effektiven Fensters auf dem H-Pegel, während sämtliche Datenbits in dem bestimmten Zustand sind. Falls das von der Speichervorrichtung angelegte Datenbitmuster auf ein Schachbrettmuster eingestellt ist, kann das Signal zum Erfas sen des effektiven Fensters in der Überwachungsbetriebsart zum Bestimmen eines Freigabezeitpunkts somit mit der EXOR- Schaltung aktiv gehalten werden, während die Datenbits in dem bestimmten Zustand sind. Mit dem Freigabesignal STROBE kann die Zeitdauer erfaßt werden, während der die Datenbits in dem bestimmten Zustand sind, während das Freigabesignal STROBE (auf dem H-Pegel oder L-Pegel) aktiv ist. In der normalen Datenlesebetriebsart kann der optimale Freigabezeitpunkt in bezug auf das Freigabesignal eingestellt werden.

Abwandlung der Fenstererfassungsschaltung

Fig. 57 zeigt eine Struktur einer Abwandlung der Schaltung 112 zum Erfassen des Fensters. Die in Fig. 57 gezeigte Schal tung 112 zum Erfassen des Fensters nutzt das Freigabesignal STROBE und dessen invertiertes Signal STROBE#. Anstelle der in Fig. 55 gezeigten Gatterschaltungen 112d und 112f werden die UND-Schaltungen 112i und 112j verwendet, deren erster Eingang jeweils das komplementäre Freigabesignal STROBE# emp fängt. Die zweiten Eingänge der UND-Schaltungen 112i und 112j empfangen die Ausgangssignale der EXOR-Schaltungen 112a bzw. 112b. Abgesehen von den obenstehenden sind die Strukturen im wesentlichen die gleichen, wie sie in Fig. 55 gezeigt sind.

Die in Fig. 57 gezeigte Struktur nutzt die zueinander komple mentären Freigabesignale STROBE und STROBE#. Für die Signale EDF01 und EDF23 zum Erfassen des primitiven Fensters wird anstelle des Freigabesignals STROBE das komplementäre Freiga besignal STROBE# verwendet, wodurch für sämtliche Signale zum Erfassen des primitiven Fensters die gleichen Gatterverzöge rungen verwendet werden können, so daß die Erfassung des ef fektiven Fensters (da eine einem Gatter einer Stufe für die Signalinversion in den Gatterschaltungen 112d und 112f ent sprechende Verzögerung beseitigt und der Einfluß durch eine solche Verzögerung unterdrückt werden kann) genau ausgeführt werden kann.

Fig. 58 zeigt schematisch eine Struktur einer Ausgabeschal tung 9 der Speichervorrichtung. Die Speichervorrichtung in Fig. 58 enthält eine Taktschaltung 118 zum Erzeugen der Zwei phasen-Taktsignale CLKE und CLKO (CLKE/O), die sich synchron zum Steigen und Fallen des Taktsignals CLK ändern, eine Aus gabeschaltung 120 zum aufeinanderfolgenden Übertragen der internen Lesedaten Din zum Erzeugen externer Lesedaten Q ge mäß den von der Taktschaltung 118 erzeugten Taktsignalen CLKE/O und einem Signal OE zur Freigabe der Ausgabe und eine Taktausgabeschaltung 122, die das Taktsignal CLK zum Erzeugen des Freigabesignals STROBE nach außen sendet, wenn das Signal OE zur Freigabe der Ausgabe aktiv ist.

Die Taktsignale CLKE/O (CLKE, CLKO) erreichen den H-Pegel auf der steigenden bzw. auf der fallenden Flanke des Taktsignals CLK, wobei die Ausgabeschaltung 120 seriell Ausgabedaten von zwei Bits ausgibt, die gemäß den komplementären Taktsignalen CLKE und CLKO intern parallel gelesen werden. Dadurch werden die Datenbits Q synchron zu den steigenden und fallenden Flanken des Taktsignals CLK ausgegeben.

Wenn das Signal OE zur Freigabe der Ausgabe aktiv ist, puf fert die Taktausgabeschaltung 122 das Taktsignal CLK und gibt es nach außen aus. Somit ist das Freigabesignal STROBE auf der Seite der Speichervorrichtung zu den Datenbits Q synchro nisiert. Zwischen dem Freigabesignal STROBE und den bei der Speichersteuereinheit ankommenden Datenbits Q tritt wegen eines Unterschieds in bezug auf die Impedanz zwischen den Signalverdrahtungsleitungen, die sie übertragen, ein Lauf zeitunterschied auf.

Das Fenstergebiet der effektiven Daten wird mit dem Freigabe signal STROBE erfaßt, so daß dasjenige Gebiet erfaßt werden kann, wo sich die effektiven Daten in einer durch das Freiga besignal spezifizierten Zeitdauer befinden. Somit können das Fenstergebiet der effektiven Daten und der Freigabezeitpunkt genauer bestimmt werden. Außerdem kann der Freigabezeitpunkt in bezug auf das Freigabesignal in der normalen Datenlesebe triebsart eingestellt werden.

Fig. 59 zeigt schematisch Strukturen eines Abschnitts zum Erzeugen eines Freigabeauslösesignals und eines Abschnitts zum Berechnen des Freigabezeitpunkts. Der Abschnitt zum Be rechnen des Freigabezeitpunkts in Fig. 59 enthält eine UND- Schaltung 125, die ein Überwachungsmasken-Anweisungssignal MMSK, das in der Testbetriebsart aktiviert wird, und ein Si gnal EDW_R zum Erfassen des effektiven Fensters enthält, und eine UND-Schaltung 126, die ein Signal NREAD zum Anweisen des normalen Lesens und das Freigabesignal STROBE empfängt. Die Ausgänge der UND-Schaltungen 125 und 126 sind ODER-verdrah tet. Die UND-Schaltung 125 erzeugt ein Signal MDC zum Erfas sen des endgültigen effektiven Fensters.

Der Abschnitt zum Berechnen des Freigabezeitpunkts enthält ferner eine UND-Schaltung 127, die das interne Arbeitstaktsi gnal PCLK des Prozessors und das Ausgangssignal der UND- Schaltung 125 oder 126 empfängt und das Schiebetaktsignal SFCK erzeugt, und ein Freigaberegister 130, das synchron zu den steigenden und fallenden Flanken des Schiebetaktsignals SFCK eine Schiebeoperation ausführt. Das Freigaberegister 130 enthält mehrere Schiebeschaltungen 130a, die auf den steigen den und fallenden Flanken des Schiebetaktsignals SFCK die Schiebeoperation ausführen.

Der Abschnitt zum Berechnen des Freigabezeitpunkts enthält ferner ein temporäres Register 132, das als Reaktion auf ein Übertragungsanweisungssignal XFR das in jeder Schiebeschal tung 130a des Freigaberegisters 130 gespeicherte Datenbit empfängt und speichert. Das temporäre Register 132 enthält die entsprechend den jeweiligen Schiebeschaltungen 130a des Freigaberegisters 130 vorgesehenen Registerschaltungen 132a. Der Freigabezeitpunkt wird mit den im temporären Register 132 gespeicherten Daten berechnet. Diese Berechnung des Freigabe zeitpunkts kann mit der in einem BIOS (Basis-E/A-System) des obenbeschriebenen Prozessors enthaltenen Software ausgeführt werden, oder es kann eine für die Berechnung vorgesehene Hardware verwendet werden.

Der Abschnitt zum Berechnen des Freigabezeitpunkts enthält ferner ein Ergebnisregister 134 zum Speichern der Ergebnisda ten, die den aus den in dem temporären Register 132 gespei cherten Daten berechneten Freigabezeitpunkt angeben, und eine Kombinationsschaltung 136, die die im Ergebnisregister 134 gespeicherten Ergebnisdaten mit den im Freigaberegister 130 gespeicherten Daten kombiniert. Die Kombinationsschaltung 136 kombiniert die in den jeweiligen Schiebeschaltungen 130a des Freigaberegisters 130 gespeicherten Bits mit den entsprechen den in den Registerschaltungen 134a des Ergebnisregisters 134 gespeicherten Daten zum Anlegen an eine Ansteuerschaltung 138. Die Ansteuerschaltung 138 enthält die entsprechend den Registerschaltungen 134a der jeweiligen Ergebnisregister 134 vorgesehenen Dreizustandstreiber 138a. Die Ausgänge der Drei zustandstreiber 138a sind verdrahtet, wobei nur ein Treiber 138a das modifizierte Freigabeauslösesignal CPTR erzeugt. Die anderen Treiber 138a werden im hochimpedanten Ausgangszustand gehalten. In der in Fig. 59 gezeigten Struktur entsprechen das Ergebnisregister 130 und das temporäre Register 132 der Schaltung 116 zum Berechnen des Freigabezeitpunkts. Das Er gebnisregister 134, das die Schaltung 136 und die Ansteuer schaltung 138 kombiniert, entspricht der Schiebeeinrichtung und der Taktsignal-Erzeugungsschaltung 114.

Fig. 60 zeigt die Zeitgebung der Operationen der in Fig. 59 gezeigten UND-Schaltungen 125 und 126. Die Operationen dieser UND-Schaltungen werden nun anhand von Fig. 60 beschrieben.

Zum Einstellen des Freigabezeitpunkts gemäß dem Fenster der effektiven Daten wird die Testbetriebsart gestartet. In die ser Testbetriebsart wird ein Signal TIMSM zum Anweisen der Zeitpunkteinstell-Betriebsart aktiviert, das den H-Pegel er reicht. Wenn das Freigabesignal STROBE nach Aktivieren des Signals TIMSM zum Anweisen der Zeitpunkteinstell-Betriebsart angelegt wird, wird als Reaktion auf das zweite Steigen des Freigabesignals STROBE ein Überwachungsmasken-Anweisungssi gnal MMSK aktiv. Dadurch erzeugt die UND-Schaltung 125 gemäß dem Signal EDW_R zum Erfassen des effektiven Fensters das Signal MDC zum Erfassen des endgültigen effektiven Fensters. Das Signal MDC zum Erfassen des endgültigen effektiven Fen sters wird an das Freigaberegister 130 angelegt und nachfol gend gemäß einem von der UND-Schaltung 127 angelegten Schie betaktsignal SFCK verschoben. Dieses Überwachungsmasken-An weisungssignal MMSK fällt als Reaktion auf das nächste Stei gen des Signals EDW_R zum Erfassen des effektiven Fensters auf den L-Pegel. Dementsprechend wird durch das Überwachungs masken-Anweisungssignal MMSK nur ein Signal EDW_R zum Erfas sen des effektiven Fensters ausgekoppelt. Das Schiebetaktsi gnal SFCK wird erst erzeugt, während gemäß dem Signal EDW_R zum Erfassen des effektiven Fensters das Signal MDC zum Er fassen des endgültigen effektiven Fensters erzeugt wird, wo bei das Freigaberegister 130 die Schiebeoperation ausführt. Erst während das Signal MDC zum Erfassen des endgültigen ef fektiven Fensters auf dem H-Pegel ist, führt das Freigabere gister 130 die Schiebeoperation aus, wodurch anhand der An zahl der Taktzyklen des Schiebetaktsignals SFCK die Zeit breite des effektiven Fenstergebiets erfaßt wird.

Wenn die Operation zum Erfassen des effektiven Fensters abge schlossen ist, wird gemäß dem Signal EDW_R zum Erfassen des effektiven Fensters das Übertragungsanweisungssignal XFR ak tiviert, wobei die im Freigaberegister 130 gespeicherten An weisungsbits für das effektive Fenstergebiet an das temporäre Register 132 übertragen werden. Die Berechnung des Freigabe zeitpunkts wird mit den im temporären Register 132 gespei cherten Datenbits ausgeführt.

In Fig. 59 wird das effektive Fenster für die synchron zur steigenden Flanke des Taktsignals CLK übertragenen Daten er faßt. Die Erfassung des effektiven Fensters und die Erfassung des Freigabezeitpunkts werden jedoch gleichfalls für die als Reaktion auf das Fallen des Taktsignals übertragenen Daten bits ausgeführt. Für die auf der fallenden Flanke übertrage nen Datenbits wird anstelle des Signals EDW_R zum Erfassen des effektiven Fensters das Signal EDW_F zum Erfassen des effektiven Fensters verwendet. Außerdem wird anstelle des Freigabesignals STROBE das komplementäre Freigabesignal STROBE# verwendet.

In der Testbetriebsart wird das Signal NREAD zum Anweisen des normalen Lesens auf den aktiven Zustand auf dem H-Pegel ein gestellt, während das Überwachungsmasken-Anweisungssignal MMSK auf den L-Pegel eingestellt und vom Freigabesignal STROBE ein Signal Sin erzeugt und durch ein Freigabesignal STROBE der Freigabezeitpunkt bestimmt wird. In diesem Zustand werden Daten gelesen. Falls ein genaues Datenlesen ausgeführt wird, ist keine weitere Erfassung des effektiven Fensters mehr erforderlich.

Wenn die Daten gemäß dem Freigabesignal STROBE nicht effektiv aufgenommen werden können oder falls die Mittelstelle des Datenfensters genauer bestimmt werden muß, wird durch Ein stellen des Signals TIMSM zum Anweisen der Zeitpunkteinstell- Betriebsart auf den H-Pegel die Operation zum Erfassen des Fensters der effektiven Daten ausgeführt, wobei der Freigabe zeitpunkt verändert wird, um den optimalen Freigabezeitpunkt zu erfassen. Wenn die Daten nicht genau aufgenommen werden können, kann dementsprechend selbst dann, wenn der Freigabe zeitpunkt gemäß dem Freigabesignal STROBE eingestellt wird, da die Daten und das Freigabesignal synchron zueinander aus gegeben werden, bestimmt werden, daß die Fehlerursache nicht im Speicher, sondern in den Verdrahtungsleitungen auf der Pla tine liegt.

Fig. 61 zeigt ein Beispiel einer Struktur des in Fig. 59 ge zeigten Abschnitts zum Erzeugen des Überwachungsmasken-Anwei sungssignals. Der Abschnitt zum Erzeugen des Überwachungsmas ken-Anweisungssignals in Fig. 61 enthält: einen Zähler 140, der zur Zählung des Freigabesignals STROBE aktiviert wird, wenn das Signal TIMSM zur Anweisung der Zeitpunkteinstell- Betriebsart aktiv ist; ein Setz/Rücksetz-Flipflop 141, das als Reaktion auf ein vom Zähler 140 erzeugtes Hochzähl-Anwei sungssignal UP gesetzt wird; und eine Übertragungsschaltung 142, die gemäß dem Signal EDW_R zum Erfassen des Fensters der effektiven Daten das von dem Setz/Rücksetz-Flipflop 141 er zeugte Überwachungsmasken-Anweisungssignal MMSK überträgt. Die Übertragungsschaltung 142 legt das Signal an einen Rück setzeingang des Setz/Rücksetz-Flipflops 141 an. Die Übertra gungsschaltung 142 verzögert das Überwachungsmasken-Anwei sungssignal MMSK um eine Periode eines Signals EDW_R zum Er fassen des effektiven Fensters.

Der Zähler 140 zählt das Steigen des Freigabesignals STROBE. Wenn die Zählung 2 erreicht, aktiviert der Zähler 140 das Hochzählsignal UP, um das Setz/Rücksetz-Flipflop 141 zu set zen. Als Reaktion wird das Überwachungsmasken-Anweisungssi gnal MMSK aktiviert. Wenn das Überwachungsmasken-Anweisungs signal MMSK aktiviert wird, wird ein Signal EDW_R zum Erfas sen des effektiven Fensters ausgekoppelt und das Signal MDC zum Erfassen des endgültigen effektiven Fensters erzeugt. Wenn das dritte Signal EDW_R zum Erfassen des effektiven Fen sters steigt, erreicht das Ausgangssignal der Übertragungs schaltung 142 den H-Pegel, wobei das Setz/Rücksetz-Flipflop 141 zurückgesetzt wird. Dadurch kann nur das zweite Signal EDW_R zum Erfassen des effektiven Fensters ausgekoppelt wer den.

In der obigen Operation wird das Signal EDW_R zum Erfassen des effektiven Fensters ausgekoppelt. Dies geschieht aus fol gendem Grund. In der Datenleseoperation werden die Lesedaten synchron zum Freigabesignal STROBE von der Speichervorrich tung übertragen. Vor dieser Übertragung der Lesedaten ist der Datenbus im hochimpedanten Zustand. Für die ersten Daten wird somit das Freigabesignal STROBE aktiv, wobei die Datenbuslei tung vom hochimpedanten Zustand auf das H- oder L-Pegel-Po tential übergeht. Für die nachfolgenden Daten wird die Daten busleitung gemäß dem Freigabesignal je nach dem Wert des Da tenbits von dem gemäß dem Freigabesignal bereits auf den H- oder L-Pegel angesteuerten bestimmten Zustand auf den H- oder L-Pegel angesteuert. Somit ist die Vorbereitungszeit Ts für das Anfangsdatenbit länger als die für die nachfolgenden Da tenbits. Da das Signal EDW_R zum Erfassen des effektiven Fen sters für das Anfangsdatenbit aus dem obigen Grund eine lange Vorbereitungszeit benötigt, wird dieses Signal verworfen, wobei das zweite Signal EDW_R zum Erfassen des effektiven Fensters ausgekoppelt und als Signal MDC zum Erfassen des endgültigen effektiven Fensters verwendet wird.

Wie die in Fig. 60 gezeigte Strichlinie angibt, kann das Überwachungsmasken-Anweisungssignal MMSK ein Signal sein, das beim ersten Fallen des Freigabesignals STROBE den H-Pegel erreicht, während es beim nächsten Fallen des Freigabesignals STROBE den L-Pegel erreicht.

Der Zähler 140 kann eine Frequenzteilungsschaltung sein, die die Frequenz des Freigabesignals STROBE halbiert.

Fig. 62 zeigt schematisch eine Struktur eines Abschnitts zum Erzeugen eines Übertragungsanweisungssignals. Der Abschnitt zum Erzeugen des Übertragungsanweisungssignals in Fig. 62 enthält: einen Zähler 145, der als Reaktion auf die Aktivie rung eines Signals TIMSM zum Anweisen der Zeitpunkteinstell- Betriebsart aktiviert wird und, wenn er aktiviert ist, das Steigen des Signals EDW_R zum Erfassen des effektiven Fen sters zählt; und eine monostabile Impulsgeneratorschaltung 146, die gemäß dem vom Zähler 145 erzeugten Hochzählanwei sungssignal ein Übertragungsanweisungssignal XFR in Form ei nes monostabilen Impulssignals erzeugt. Wenn der Zähler 145 vier Mal das Steigen des Signals EDW_R zum Erfassen des ef fektiven Fensters bei aktivem Signal TIMSM zum Anweisen der Zeitpunkteinstell-Betriebsart zählt, erzeugt (aktiviert) er das Hochzählanweisungssignal. Somit können Informationen, die das effektive Fenster angeben, unter der Bedingung, daß die Einschiebeoperation des Signals MDC zum Erfassen des endgül tigen effektiven Fensters im Freigaberegister 130 abgeschlos sen ist und der im Freigaberegister 130 gehaltene Inhalt festgesetzt ist, mit einem ausreichenden Spielraum vom Frei gaberegister 130 an das temporäre Register 132 übertragen werden.

Fig. 63 zeigt schematisch eine Struktur einer Schiebeschal tung 130a des in Fig. 59 gezeigten Freigaberegisters 130. Die Schiebeschaltung 130a in Fig. 63 enthält eine Zwischenspei cherschaltung 130aa, die als Reaktion auf das Steigen des Schiebetaktsignals SFCK ein Eingangssignal IN aufnimmt und zwischenspeichert, und eine Zwischenspeicherschaltung 130ab, die als Reaktion auf das Fallen des Schiebetaktsignals SFCK ein Ausgangssignal der Zwischenspeicherschaltung 130aa auf nimmt und zwischenspeichert. Die Ausgangssignale dieser Zwi schenspeicherschaltungen 130aa und 130ab werden beide an das temporäre Register 132 und an die Kombinationsschaltung 136 angelegt.

Fig. 64 ist ein Signalformdiagramm, das eine Operation des Freigaberegisters 130 mit der in Fig. 63 gezeigten Schiebe schaltung 130a zeigt. Anhand von Fig. 64 wird nun der Betrieb des in den Fig. 59 und 63 gezeigten Freigaberegisters be schrieben.

Wenn das Signal MDC zum Erfassen des effektiven Fensters den H-Pegel erreicht, ändert sich das von der in Fig. 59 gezeig ten UND-Schaltung 127 erzeugte Schiebetaktsignal SFCK syn chron zum internen Arbeitstaktsignal PCLK des Prozessors. Die Schieberegisterschaltungen 130aa und 130ab des Freigaberegi sters 130 übertragen aufeinanderfolgend synchron zum Steigen und Fallen des Schiebetaktsignals SFCK das Signal MDC zum Erfassen des endgültigen effektiven Fensters. Wenn das Signal MDC zum Erfassen des endgültigen effektiven Fensters z. B. wie in Fig. 64 gezeigt während einer Zeitdauer von 4,5 Takt zyklen (4,5 Tcy) des internen Arbeitstaktsignals PCLK auf dem H-Pegel ist, ändert sich das Schiebetaktsignal SFCK ebenfalls während einer Zeitdauer von 4,5 Zyklen des Arbeitstaktsignals PCLK. Die Zwischenspeicherschaltungen 130aa und 130ab im Freigaberegister 130 führen somit die Schiebeoperation syn chron zum Fallen und Steigen des Schiebetaktsignals SFCK aus, so daß die Ausgangssignale der insgesamt neun Zwischenspei cherschaltungen den H-Pegel erreichen. Wenn das Signal MDC zum Erfassen des effektiven Fensters auf den L-Pegel fällt, erreicht das Schiebetaktsignal SFCK den L-Pegel, so daß das Freigaberegister 130 die Schiebeoperation nicht ausführt. Somit kann die Zeitbreite des Signals MDC zum Erfassen des effektiven Fensters durch Zählen der Anzahl der "1"en in den Ausgangssignalen der im Freigaberegister 130 enthaltenen Schieberegisterschaltungen 130a erfaßt werden. Wenn das Si gnal NREAD zum Anweisen des normalen Lesens auf dem H-Pegel ist, wird anstelle der effektiven Periode des Signal 37858 00070 552 001000280000000200012000285913774700040 0002010101036 00004 37739s MDC zum Erfassen des effektiven Fensters die des Freigabesignals STROBE erfaßt.

Fig. 65 zeigt schematisch eine Struktur des in Fig. 59 ge zeigten temporären Registers 132. Dieses temporäre Register 132 enthält ein A-Register 132a, das die in dem Freigaberegi ster gespeicherten Datenbits empfängt, und ein B-Register 132b, in dem Informationen gespeichert sind, die den Freiga bezeitpunkt zum Anlegen an das Ergebnisregister angeben. An das A- und das B-Register 132a und 132b ist eine Schaltung 150 zum Erfassen des Freigabezeitpunkts gekoppelt. Die Schal tung 150 zum Erfassen des Freigabezeitpunkts erhält aus den im A-Register 132a gespeicherten Datenbitwerten den Mittel wert des effektiven Fensters und speichert die Informationen, die den Mittelwert angeben, im B-Register 132b.

Fig. 66 zeigt schematisch eine Struktur einer in Fig. 65 ge zeigten Schaltung 150 zum Erfassen des Freigabezeitpunkts. Wie in Fig. 66 gezeigt ist, enthält die Schaltung 150 zum Erfassen des Freigabezeitpunkts: einen Dezimal-Binär-Umsetzer 150a zum Ausführen einer Dezimal-Binär-Umsetzung der im A- Register 132a gespeicherten Datenbits; einen Dividierer 150b, der eine Division der im A-Register 132a gespeicherten binä ren Informationen über das Fenster der effektiven Daten aus führt und das Ergebnis der Division im B-Register 132b spei chert; und einen Decodierer 150c, der das Ergebnis der im B- Register 132b gespeicherten Division decodiert und das Bit, das die Mittelstelle des Fensters der effektiven Daten an gibt, zum Speichern im B-Register 132b auf "1" einstellt.

Der Dividierer 150b führt die Division durch einen Faktor 2 zum Erfassen der Mittelstelle des Fensters der effektiven Daten aus. Die Schaltung 150 zum Erfassen des Freigabezeit punkts kann so konfiguriert werden, daß sie die arithmetische Operation mit einer arithmetischen Funktion (z. B. BIOS) einer auf dem gleichen Chip mit dem Speichercontroller inte grierten Logik (Prozessor) ausführt.

Fig. 67 zeigt eine Operationsfolge der in Fig. 66 gezeigten Schaltung 150 zum Erfassen des Freigabezeitpunkts. In Fig. 67 enthält sowohl das Freigaberegister 130 als auch das Ergeb nisregister 134 eine Registerschaltung aus 16 Bits. Die Bit nummern der Register 130 und 134 können je nach Frequenz des Arbeitstaktsignals PCLK des Prozessors und der Breite des Fensters der effektiven Daten geeignet bestimmt werden.

Zunächst ist im Freigaberegister 130 gemäß dem Fenstergebiet der effektiven Daten eine "1" gespeichert. Fig. 67 zeigt den Zustand, in dem neun "1"en gespeichert sind. Dieser Zustand entspricht der Operation in Fig. 64, wobei das Fenstergebiet der effektiven Daten somit 4,5 Zyklen des Arbeitstaktsignals PCLK entspricht.

Die im Freigaberegister 130 gespeicherten Datenbits werden gemäß dem Übertragungsanweisungssignal XFR im A-Register 132a gespeichert. Die im A-Register 132a gespeicherten Datenbits werden durch den Dezimal-Binär-Umsetzer 150a zur Binärdar stellung codiert. Das Ergebnis (9) dieser Binärdarstellung wird wieder im A-Register 132a gespeichert. Nachfolgend divi diert der Dividierer 150b die im A-Register 132a gespeicherte Binärzahl (9). Wenn das Fenstergebiet der effektiven Daten ungerade ist, enthält das Divisionsergebnis einen Bruch (0,5 kleiner als 1). In diesem Fall kann der Bruch auf 1 aufgerun det oder auf 0 abgerundet werden. Es kann auch eine Struktur verwendet werden, bei der der Dividierer 150b lediglich die Schiebeoperation zum Abrunden des Bruchs ausführt. Das Divi sionsergebnis ("5" in Fig. 67) des Dividierers 150b wird im B-Register 132b gespeichert. Dadurch sind im B-Register 132b die Binärdaten (5)2 gespeichert, die die Umgebung des Mittel werts des Fenstergebiets der effektiven Daten angeben. Die im B-Register 132b gespeicherten Daten (5)2 werden durch den Decodierer 150c decodiert, um die entsprechende Bitstelle auf "1" und sämtliche verbleibenden Stellen auf "0" einzustellen. Dieses Decodierungsergebnis (5)10 wird in das Ergebnisregi ster 134 übertragen und dort gespeichert. Somit nimmt in Fig. 67 das fünfte Bit im Ergebnisregister 134 den Wert "1" an, während alle anderen Bits den Wert "0" annehmen. Die Stelle der im Ergebnisregister 134 gespeicherten "1" gibt den Freigabezeitpunkt an. Die im Ergebnisregister 134 gespeicher ten Daten geben die Mittelstelle des Fenstergebiets der ef fektiven Daten an. Damit wird das Freigabeauslösesignal er zeugt.

Fig. 68 zeigt Strukturen einer Stufe sowohl der in Fig. 59 gezeigten Kombinationsschaltung 136 als auch der in Fig. 59 gezeigten Ansteuerschaltung 138. Die Kombinationsschaltung 136 in Fig. 68 enthält eine entsprechend den Registerschal tungen 134a und 130a des Ergebnisregisters 134 und des Frei gaberegisters 130 vorgesehene Kombinationsstufe 136a. Die Kombinationsstufe 136a enthält einen Inverter 151, der ein von der entsprechenden Registerschaltung im Ergebnisregister 134 empfangenes Speicherbit DMMi konvertiert; eine NAND- Schaltung 152, die ein Ausgabebit SSBi der entsprechenden Registerschaltung im Freigaberegister 130 und ein entspre chendes Bit DDMi des Ergebnisregisters 134 empfängt; und eine NOR-Schaltung 153, die das Ausgabebit der Inverterschaltung 151 und ein entsprechendes vom Freigaberegister 130 empfange nes Datenbit SSBi empfängt. Wenn in dieser Kombinationsstufe 136a die beiden Bits DMMi und SSBi auf dem H-Pegel sind, er reicht das Ausgangssignal der NAND-Schaltung 152 den L-Pegel, während das Ausgangssignal der NOR-Schaltung 153 den L-Pegel erreicht. Wenn das Bit DMMi auf dem H-Pegel und das Bit SSBi auf dem L-Pegel ist, erreicht das Ausgangssignal der NOR- Schaltung 153 den H-Pegel.

Die Ansteuerschaltung 138 enthält einen entsprechend jeder Kombinationsstufe 136a vorgesehenen Dreizustandspuffer (Trei ber) 138a. Der Dreizustandspuffer 138a enthält einen P-Kanal- MOS-Transistor 155, dessen Gate das Ausgangssignal der NAND- Schaltung 152 empfängt, und einen N-Kanal-MOS-Transistor 156, dessen Gate das Ausgangssignal der NOR-Schaltung 153 emp fängt. Die MOS-Transistoren 155 und 156 sind zwischen einem Stromversorgungsknoten und einem Masseknoten in Serie ge schaltet. Der Ausgang des Dreizustandspuffer 138a ist ODER- verdrahtet und erzeugt ein modifiziertes Freigabeauslösesi gnal CPTR. Anhand eines Signalsformdiagramms aus Fig. 69 wird nun der Betrieb der in Fig. 68 gezeigten Schaltungen be schrieben.

In der Normalbetriebsart ist das Signal NREAD zum Anweisen des normalen Lesens auf dem H-Pegel, wobei das an das Freiga beregister 130 zu liefernde Eingangssignal Sin gemäß dem von der in Fig. 59 gezeigten UND-Schaltung 126 erzeugten Signal erzeugt wird. Wenn das Freigabesignal STROBE auf den H-Pegel steigt, wird es aufeinanderfolgend in das in Fig. 59 gezeigte Freigaberegister 130 geschoben. Das Signal EDW_R zum Erfassen des effektiven Fensters wird bereits beim Steigen des Freiga besignals STROBE erzeugt, wobei seine Breite nicht größer als die des Freigabesignals ist (siehe Fig. 57 oder 55). In der Normalbetriebsart ist das Erzeugen des Signals EDW_R zum Er fassen des Fensters der effektiven Daten nicht besonders er forderlich. Entsprechend der Stelle, die das in der Testbe triebsart erfaßte Mittelgebiet des Fensters der effektiven Daten angibt, ist in der entsprechenden Registerschaltung im Ergebnisregister 134 bereits eine "1" eingestellt. Die Struk tur zum Einstellen der "1" in dem Ergebnisregister kann ähn lich zu der der ersten Ausführungsform sein.

Es wird nun angenommen, daß das Bit DMMi auf den H-Pegel ein gestellt ist. Das Freigaberegister 130 verschiebt das Freiga besignal STROBE gemäß dem Taktsignal PCLK. Wenn das Freigabe signal STROBE im Ergebnis der Schiebeoperation des Freigabe registers 130 entsprechend dem Bit DMMi in die Registerschal tung 130a geschoben wird, erreicht das entsprechende Bit SSBi den H-Pegel. Wenn das Bit SSBi auf dem L-Pegel und das Bit DMMi auf dem H-Pegel ist, ist der Dreizustandspuffer 138a in dem hochimpedanten Ausgangszustand. Gleichfalls ist der ent sprechende Dreizustandspuffer 138a im hochimpedanten Aus gangszustand, wenn das Bit DMMi auf dem L-Pegel ist.

Wenn das Bit SSBi auf den H-Pegel steigt und das Bit DMMi auf dem H-Pegel ist, erreicht das Ausgangssignal der NAND-Schal tung 152 den L-Pegel. Somit wird der P-Kanal-MOS-Transistor 155 des Dreizustandspuffers 138a eingeschaltet, wobei das modifizierte Freigabeauslösesignal CPTR auf den H-Pegel steigt. Der Zeitpunkt des Steigens des modifizierten Freiga beauslösesignals CPTR entspricht dem Mittelgebiet des Signals zum Erfassen des Fensters der effektiven Daten, wodurch das Freigabesignal zum optimalen Zeitpunkt erzeugt werden kann.

Für die synchron zum Fallen des Taktsignals CLK übertragenen Daten wird der Freigabezeitpunkt mit ähnlichen Operationen mit dem Freigabesignal STROBE# und dem Signal EDW_F zum Er fassen des effektiven Fensters erfaßt. Dies ist ähnlich zur ersten Ausführungsform. Durch die zu der ersten Ausführungs form ähnliche Struktur wird der Freigabezeitpunkt in dem Er gebnisregister entsprechend jeder Bank jeder Speichervorrich tung eingestellt.

Dieser Freigabezeitpunkt wird für jede Bank der Speichervor richtung erfaßt und wie in den Fig. 19 und 20 gezeigt gespei chert. Zum Zugreifen auf eine Speichervorrichtung wird ein Signal, das den entsprechenden Freigabezeitpunkt angibt, von dem in Fig. 19 oder 20 gezeigten Zeitpunktspeichergebiet aus gelesen und in dem Ergebnisregister gespeichert. Dadurch kann die Datenaufnahme für jede Bank jeder Speichervorrichtung zum optimalen Zeitpunkt ausgeführt werden. Wie in Fig. 26 gezeigt ist, kann ferner der Freigabezeitpunkt auf einer Vierbit grundlage oder auf der Grundlage eines oder mehrerer Bytes oder für sämtliche Bits (d. h. 64 Bits) zusammen angepaßt werden.

Erste Abwandlung

In der in Fig. 59 gezeigten Struktur hält die Erzeugung des Schiebetaktsignals SFCK an, wenn das Freigabesignal STROBE oder das Signal MDC zum Erfassen des effektiven Fensters den L-Pegel erreicht. Dadurch hält das Freigaberegister 130 die Schiebeoperation an. In der Normalbetriebsart, wenn das Frei gaberegister 130 die Schiebeoperation nicht ausführt, kann das Bit SSBi immer auf dem H-Pegel sein, wodurch das modifi zierte Freigabeauslösesignal CPTR den H-Pegel nach Verschie ben des Freigabesignals STROBE in das Freigaberegister 130 beibehalten kann. Angesichts dessen wird eine in Fig. 70 ge zeigte Struktur verwendet, so daß der Aktivierungszeitpunkt des modifizierten Freigabeauslösesignals CPTR gleich dem des Freigabesignals STROBE sein kann.

Fig. 70 zeigt eine Struktur einer Abwandlung des Abschnitts zum Erzeugen des Schiebetakts. Der Abschnitt zum Erzeugen des Schiebetakts in Fig. 70 enthält: eine UND-Schaltung 160a, die das interne Arbeitstaktsignal PCLK und das in Fig. 59 ge zeigte Einschiebesignal Sin empfängt; eine UND-Schaltung 160d, die ein Signal TIMM zum Anweisen der Zeitpunkteinstell- Betriebsart und das Ausgangssignal der UND-Schaltung 160a empfängt; eine UND-Schaltung 160b, die das interne Arbeits taktsignal PCLK und das Signal NREAD zum Anweisen der norma len Lesebetriebsart empfängt; einen Inverter 160c, der das Signal TIMM zum Anweisen der Zeitpunkteinstell-Betriebsart invertiert; eine UND-Schaltung 160e, die das Ausgangssignal des Inverters 160c und das Ausgangssignal der UND-Schaltung 160b empfängt; und eine ODER-Schaltung 160f, die die Aus gangssignale der UND-Schaltungen 160d und 160e empfängt und das Schiebetaktsignal SFCK erzeugt.

Wenn das Signal TIMM zum Anweisen der Zeitpunkteinstell-Be triebsart auf dem H-Pegel ist, ist die UND-Schaltung 160d freigegeben, um gemäß dem Ausgangssignal der UND-Schaltung 160a über die ODER-Schaltung 160f das Schiebetaktsignal SFCK zu erzeugen. In diesem Fall wird somit die Erzeugung des Schiebetaktsignals SFCK nach dem Verschieben des Signals Sin in das Freigaberegister angehalten, während das Freigabesi gnal STROBE oder das Signal EDW_R (und EDW_F) zum Erfassen des effektiven Fensters auf dem H-Pegel ist. In diesem Zu stand wird der Freigabezeitpunkt berechnet.

Wenn in der Normalbetriebsart von einer Speichervorrichtung übertragene Daten aufgenommen werden, ist das Signal TIMM zum Anweisen der Zeitpunkteinstell-Betriebsart auf dem L-Pegel, während das Signal NREAD zum Anweisen der normalen Lesebe triebsart auf dem H-Pegel ist. Somit erzeugt die UND-Schal tung 160e gemäß dem Arbeitstaktsignal PCLK des Prozessors über die ODER-Schaltung 160f das Schiebetaktsignal SFCK. Beim Aufnehmen von Daten in der Normalbetriebsart führt das Frei gaberegister beim Datenlesen immer die Schiebeoperationen aus, wobei das Bit SSBi im wesentlichen während der gleichen Zeitdauer, während der das Freigabesignal STROBE auf dem H- Pegel ist, auf dem H-Pegel ist. Dadurch ist die Impulsbreite des modifizierten Freigabeauslösesignals CPTR nahezu gleich der des Freigabesignals STROBE.

Um die Mittelstelle des Freigabesignals STROBE zu erhalten, wird sowohl das Signal TIMM zum Anweisen der Zeitpunktein stell-Betriebsart als auch das Signal NREAD zum Anweisen des normalen Lesens auf den H-Pegel eingestellt, wobei der Frei gabezeitpunkt ähnlich zum Fall der Verwendung des Signals zum Erfassen des effektiven Fensters erfaßt wird.

Zweite Abwandlung

Fig. 71 zeigt eine Struktur einer zweiten Abwandlung des Ab schnitts zum Erzeugen des Schiebetakts. Ähnlich wie die in Fig. 59 gezeigte Struktur enthält der in Fig. 71 gezeigte Abschnitt zum Erzeugen des Schiebetakts eine UND-Schaltung 127, die das Signal Sin und das Arbeitstaktsignal PCLK des Prozessors empfängt und das Schiebetaktsignal SFCK erzeugt. Wenn das Signal NREAD zum Anweisen des normalen Lesens aktiv ist, wird das Schiebetaktsignal SFCK während einer Periode des Freigabesignals STROBE erzeugt (aktiviert).

Dieser Abschnitt zum Erzeugen des Schiebetakts enthält fer ner: einen Abschnitt 162a zum Erzeugen monostabiler Impulse, der als Reaktion auf das Fallen des Freigabesignals STROBE ein monostabiles Impulssignal erzeugt; eine NAND-Schaltung 160b, die das Ausgangssignal der Schaltung 162a zum Erzeugen des monostabilen Impulses und das Signal NREAD zum Anweisen des normalen Lesens empfängt; und eine NOR-Schaltung 160c, die das Signal TIMM zum Anweisen der Zeitpunkteinstell-Be triebsart und das Ausgangssignal der NAND-Schaltung 160c emp fängt. Die NOR-Schaltung 160c erzeugt das Rücksetzsignal RST, das seinerseits an das Freigaberegister 130 angelegt wird.

Wenn das Signal TIMM zum Einstellen der Zeitpunkteinstell- Betriebsart auf dem H-Pegel ist, ist das von der NOR-Schal tung 160c erzeugte Rücksetzsignal RST auf den L-Pegel festge setzt. Somit wird das Freigaberegister 130 nach Abschluß der Zeitpunkt-Erfassungsoperation durch einen Controller oder durch eine Verarbeitungseinheit (die beide nicht gezeigt sind) zurückgesetzt. Wenn das Signal TIMM zum Anweisen der Zeitpunkteinstell-Betriebsart auf dem L-Pegel ist, arbeitet die NOR-Schaltung 160c als Inverter. Wenn das Freigabesignal STROBE auf den L-Pegel fällt, während das Signal NREAD zum Anweisen des normalen Lesens auf dem H-Pegel ist, erzeugt die Schaltung 160a zum Erzeugen monostabiler Impulse ein monosta biles Impulssignal, wobei das Ausgangssignal der NAND-Schal tung 160b den L-Pegel erreicht. Dadurch erreicht das von der NOR-Schaltung 160c erzeugte Rücksetzsignal RST den H-Pegel, so daß sämtliche im Freigaberegister 130 gespeicherten Daten auf den L-Pegel zurückgesetzt werden. Dadurch erreicht das Rücksetzsignal RST nach Erzeugen von Stopps des Schiebetakt signals SFCK gemäß dem Freigabesignal STROBE den H-Pegel. Die Zeitdauer, während der das modifizierte Freigabeauslösesignal CPTR auf dem H-Pegel ist, stimmt mit der Zeitdauer überein, die vom Freigabezeitpunkt für die Zeitdauer des H-Pegels des Freigabesignals STROBE beginnt, und ist maximal gleich der Hälfte der Zeitdauer, während der das Freigabesignal STROBE auf dem H-Pegel ist. Wenn das Freigabesignal STROBE auf den L-Pegel fällt, ist das Signal zum Erfassen des Fensters der effektiven Daten bereits auf dem L-Pegel, während das Freiga beauslösesignal CPTR während einer Zeitdauer des maximalen Fenstergebiets der effektiven Daten auf dem H-Pegel gehalten wird. Somit kann die vorstehende Struktur gleichfalls die Vorbereitungszeit und die Haltezeit für die aufzunehmenden Daten, die einander gleich sind, liefern.

Die in den Fig. 70 und 71 gezeigte Struktur ist auch für die synchron zum Fallen des Taktsignals CLK übertragenen Daten vorgesehen.

Anstelle des Freigabesignals STROBE kann zum Bestimmen eines Freigabezeitpunkts das Taktsignal CLK verwendet werden. Im Fall eines Burst-EDODRAMs oder dergleichen, der das Freigabe signal nicht ausgibt, kann der Datenfreigabezeitpunkt anhand des Taktsignals bestimmt werden.

Zum Speichern der Daten, die den Freigabezeitpunkt in den Ergebnisdaten in bezug auf eine ausgewählte Speichervorrich tung und -bank in der Normalbetriebsart angeben, kann eine ähnliche Struktur wie in der ersten Ausführungsform verwendet werden.

Gemäß der obenbeschriebenen vierten Ausführungsform der Er findung wird zum Erfassen der bestimmten Zeiträume des Frei gabesignals und der übertragenen Daten das Freigabesignal verwendet, wobei die übertragenen Daten zu einem auf der Speichercontrollerseite bestimmten genauen Zeitpunkt genommen werden, ohne daß ein DLL in einer Speichervorrichtung vorge sehen ist. Dementsprechend braucht in der Speichervorrichtung kein DLL vorgesehen zu sein, der üblicherweise einen Strom im Bereich von 10 mA bis 100 mA verbraucht. Somit kann der Stromverbrauch des Systems merklich gesenkt werden. Insbeson dere kann der Stromverbrauch in einem System wie etwa in einem Server, der Tausende von Speichervorrichtungen nutzt, signifikant gesenkt werden.

Fünfte Ausführungsform

Fig. 72 zeigt schematisch eine Struktur eines Verarbeitungs systems gemäß einer fünften Ausführungsform der Erfindung. Das Verarbeitungssystem in Fig. 72 enthält mehrere parallel an einen gemeinsamen Datenbus 202 angeschlossene Prozessoren (CPUs) 210a-210n und eine Speichersteuervorrichtung 200 zum Übertragen von Daten zwischen den Prozessoren 210a-210n und einem Hauptspeicher 215. Der Taktgenerator 3 legt das Taktsi gnal CLK gemeinsam an die Prozessoren 210a-210n und die Spei chersteuervorrichtung 200 an.

Die Prozessoren 210a-210n und die Speichersteuervorrichtung 200 arbeiten synchron zum Taktsignal CLK, wodurch die Daten synchron zum Taktsignal CLK auf den gemeinsamen Datenbus 202 übertragen werden. Die Impedanz des Datenbusses 202 ändert sich aber gemäß der Anzahl der an ihn angeschlossenen Prozes soren, während die Entfernungen von den Prozessoren 210a-210n zum Speichercontroller 200 von den Lagen der Prozessoren ab hängt. Wie bereits in den vorstehenden Ausführungsformen be schrieben wurde, tritt dementsprechend beim Aufnehmen von Daten, die durch die Speichersteuervorrichtung 200 von den Prozessoren 210a-210n gesendet wurden, ein Laufzeitunter schied in bezug auf das Taktsignal CLK auf. Da insbesondere im Fall einer Systemerweiterung die Anzahl der Prozessoren und die Länge des Datenbusses wachsen, ändert sich die Impe danz des Datenbusses (des Datenübertragungswegs). Im Fall einer Systemerweiterung tritt somit eine große Abweichung in bezug auf den Datenfreigabezeitpunkt auf, was zu einem Pro blem dahingehend führt, daß das System schlecht erweitert werden kann.

Dementsprechend ist die Speichersteuervorrichtung 200 mit einer Schaltung 200a zum Anpassen des Freigabezeitpunkts ver sehen, die ihrerseits den Datenfreigabezeitpunkt in der Ein gabeschaltung 200b gemäß den von der gemeinsamen Datenleitung 202 gesendeten Daten Dc und dem Taktsignal anpaßt. Die Schal tung 200a zum Anpassen des Freigabezeitpunkts entspricht der Kombination der Taktregelschaltung 5 und der in Fig. 1 ge zeigten Schaltung 6 zum Erzeugen des Freigabetakts. Zum Zeit punkt des Tests oder der Initialisierung wird gemäß den Ein gabedaten und dem Taktsignal CLK ein Datenfenster erfaßt und aus diesem das Freigabesignal erzeugt.

Dementsprechend können ungeachtet der Lage des Prozessors auf einer Platine wie in dem bereits anhand von Fig. 1 beschrie benen Speichersystem ein ausreichender Vorbereitungsspielraum und ein ausreichender Haltespielraum sichergestellt werden, wobei die Daten von den Prozessoren genau genommen und in die Hauptablage 215 geschrieben werden können.

Die durch die Eingabeschaltung 210b aufgenommenen Daten wer den an die interne Schaltung 210c angelegt, in der eine Ver arbeitung wie etwa eine Umsetzung der Bitbreite der Daten ausgeführt wird, und hierauf an die Hauptablage 225 übertra gen.

Die Struktur der Schaltung 200a zum Anpassen des Freigabe zeitpunkts entspricht der Struktur der Schaltungen zum Anpas sen des Zeitpunkts der in den Fig. 1 bis 50 gezeigten ersten bis dritten Ausführungsform und besitzt somit eine Funktion zum Bewerten einer Qualität der empfangenen Daten. Anstelle der Adresse, die eine Speichervorrichtung spezifiziert, kann eine Prozessoradresse verwendet werden, die einen Prozeß spe zifiziert.

Erste Abwandlung

Fig. 73 zeigt schematisch eine erste Abwandlung der fünften Ausführungsform der Erfindung und insbesondere eine Struktur eines Verarbeitungssystems. Das Verarbeitungssystem in Fig. 73 enthält mehrere parallel an den gemeinsamen Datenbus 202 angeschlossene Prozessoren 220a-220n und eine Speicher steuervorrichtung 230 zum Steuern der Datenübertragung zwi schen den Prozessoren 220a-220n in einer Hauptablage 225. Die Prozessoren 220a-220n und die Speichervorrichtung 230 empfan gen gemeinsam das Taktsignal CLK vom Taktgenerator 3 und ar beiten synchron zum Taktsignal CLK.

In der in Fig. 73 gezeigten Struktur ist jeder der Prozesso ren 220a-220n mit einer Schaltung 221 zum Anpassen des Daten freigabezeitzeitpunkts versehen. Die Struktur der Schaltung 221 zum Anpassen des Freigabezeitpunkts ist ähnlich zu der der in Fig. 72 gezeigten Schaltung 200a zum Anpassen des Freigabezeitpunkts und gibt zu einem optimalen Zeitpunkt die über den Datenbus 202 übertragenen Daten von der Speicher steuervorrichtung 230 frei. Dementsprechend können die Daten selbst in dem Fall, in dem die Abstände von der Speichersteu ervorrichtung 230 zu den Prozessoren 220a-220n und somit der Laufzeitunterschied der Daten in bezug auf das Taktsignal CLK schwanken, genau aufgenommen werden. Außerdem ist beim Erfas sen der Qualität der Daten der Prozessor 220 zum Speichern der Adressen nicht besonders erforderlich. Wenn ein Datenqua litätsfehler erfaßt wird, wird er lediglich zum Ausführen des Systemrücksetzens benötigt.

In dem Mehrprozessorsystem ist der Prozessor mit einer Funk tion zum Anpassen des Freigabezeitpunkts versehen. Dadurch kann ein zur Systemerweiterung hinzugenommener Prozessor die Daten zum optimalen Zeitpunkt aufnehmen, so daß die Systemer weiterung leicht realisiert werden kann.

Zweite Abwandlung

Fig. 74 zeigt schematisch eine weitere Abwandlung der fünften Ausführungsform der Erfindung und insbesondere eine Struktur eines Verarbeitungssystems. Das Verarbeitungssystem in Fig. 74 enthält mehrere parallel an den gemeinsamen Bus 202 angeschlossene Prozessoren 240a-240n und eine Speichersteuer vorrichtung 200 zum Steuern der Datenübertragung zwischen den Prozessoren 240a-240n und der Hauptablage 215. Die Prozesso ren 240a-240n empfangen gemeinsam das Taktsignal CLK vom Taktgenerator 3.

In der Struktur der zweiten Abwandlung legen die Prozessoren 240a-240n das Freigabesignal STROBE (und das komplementäre Freigabesignal STROBE#) über eine Signalleitung 235 an die Speichersteuervorrichtung 200 an. Somit erzeugt die Schaltung 200d zum Anpassen des Freigabezeitpunkts in der Speichersteu ervorrichtung 200 ein Datenfenster, das gemäß dem Freigabesi gnal STROBE und dem Taktsignal CLK die Zeitdauer der effekti ven Daten angibt. Die Schaltung 200d zum Anpassen des Freiga bezeitpunkts hat die gleiche Struktur wie die in Fig. 52 ge zeigte Schaltung 110 zum Anpassen des Zeitpunkts.

Selbst wenn die Abstände von den Prozessoren in der Speicher steuervorrichtung in der in Fig. 74 gezeigten Struktur geän dert werden, kann die Schaltung 220d zum Anpassen des Freiga bezeitpunkts die Daten zu den den Abständen zu den jeweiligen Prozessoren 240a-240n entsprechenden Zeitpunkten freigeben, wodurch die Datenübertragung genau ausgeführt werden kann.

Abgesehen von den obenstehenden sind die Strukturen im we sentlichen die gleichen, wie sie in Fig. 72 gezeigt sind, wobei die entsprechenden Abschnitte die gleichen Bezugszei chen haben.

Dritte Abwandlung

Fig. 75 zeigt eine dritte Abwandlung einer fünften Ausfüh rungsform der Erfindung und insbesondere eine schematische Struktur eines Verarbeitungssystems gemäß der dritten Abwand lung. Die in Fig. 75 gezeigte Struktur unterscheidet sich von der in Fig. 73 gezeigten Struktur in bezug auf den folgenden Punkt. Jeder der Prozessoren 250a-250n empfängt über eine Signalleitung 235 die Freigabesignale STROBE und STROBE# von der Speichersteuervorrichtung 245. In jedem der Prozessoren 250a-250n paßt eine Schaltung 221 zum Anpassen des Freigabe zeitpunkts den Freigabezeitpunkt für die von der Speicher steuervorrichtung 245 gesendeten Daten gemäß dem vom Taktge nerator 3 gesendeten Taktsignal CLK und den Freigabesignalen STROBE und STROBE# an.

Dementsprechend können die Daten in der in Fig. 75 gezeigten Struktur selbst dann, wenn die Abstände von den Prozessoren zum Speichercontroller schwanken, zum genauen Zeitpunkt auf genommen werden.

Die in den Fig. 74 und 75 gezeigten Strukturen können kombi niert werden, um eine genaue doppeltgerichtete Datenübertra gung zwischen der Speichersteuervorrichtung und den Prozesso ren zu realisieren.

Vierte Abwandlung

Fig. 76 zeigt schematisch eine Struktur einer vierten Abwand lung der fünften Ausführungsform gemäß der Erfindung. In der in Fig. 76 gezeigten Struktur ist ein gemeinsamer Speicher 260 an den gemeinsamen Datenbus 202 angeschlossen. In der Datenübertragungsoperation überträgt der gemeinsame Speicher 260 die Freigabesignals STROBE und STROBE# zusammen mit den Daten über die Signalleitung 252 an die Prozessoren 250a-250n. Der gemeinsame Speicher 260 arbeitet synchron zu dem vom Taktgenerator 3 gesendeten Taktsignal.

Die in Fig. 76 gezeigte Struktur entspricht einer Struktur, die durch Entfernen der Speichersteuervorrichtung von der in Fig. 75 gezeigten Struktur erhalten wird, wobei ein Zugriffs konflikt auf den gemeinsamen Speicher 260 durch eine Buszu teilungseinrichtung vermieden werden kann.

Dementsprechend kann die Schaltung 221 zum Anpassen des Frei gabezeitpunkts in jedem der Prozessoren 250a-250n in der in Fig. 76 gezeigten Struktur die Abweichung in bezug auf den Freigabezeitpunkt selbst dann genau kompensieren, wenn die Abstände zwischen dem gemeinsamen Speicher und den Prozesso ren schwanken, wobei eine genaue Datenaufnahmeoperation rea lisiert werden kann. Dadurch kann jeder Prozessor die Daten selbst nach einer Systemerweiterung ohne Einfluß der Änderung in bezug auf die Impedanz des Datenbusses aufnehmen, wobei das System in der Weise realisiert werden kann, daß es zu einem schnellen Betrieb fähig ist.

In der in Fig. 76 gezeigten Struktur kann die Schaltung zum Anpassen des Freigabezeitpunkts in der Weise konfiguriert werden, daß sie wie in Fig. 72 gezeigt den Änderungspunkt der Daten zum Erfassen des Fensters, das die effektive Datenzeit dauer angibt, erfaßt.

Fünfte Abwandlung

Fig. 77 zeigt eine fünfte Abwandlung der fünften Ausführungs form der Erfindung und insbesondere eine schematische Struk tur des Verarbeitungssystems. Das Verarbeitungssystem in Fig. 77 enthält mehrere parallel an einen Prozessorbus 305 angeschlossene Prozessoren 300a-300m, eine über den Prozes sorbus 305 gemeinsam an die Prozessoren 300a-300m angeschlos sene Speichersteuervorrichtung 310 und die zum Übertragen von Daten zur und von der Speichersteuervorrichtung 310 parallel an einen Speicherbus 315 angeschlossenen Speichervorrichtun gen 320a-320n.

Jeder der Prozessoren 300a-300m enthält eine Schnittstellen schaltung 301 mit einer Freigabeanpassungsfunktion zum Über tragen des Freigabesignals STROBE über eine Signalleitung 307 und zum Übertragen von Daten über den Prozessorbus 305. Gleichfalls enthält die Speichersteuervorrichtung 310 eine Schnittstellenschaltung 311 mit einer Freigabeanpassungsfunk tion zum Übertragen des Freigabesignals STROBE über die Si gnalleitung 307 und zum Übertragen von Daten über den Prozes sorbus 305. Ferner enthält die Speichersteuervorrichtung 310 eine Schnittstellenschaltung 312 mit einer Freigabeanpas sungsfunktion zum Empfang des von irgendeiner der Speicher vorrichtungen 320a-320n ausgegebenen Freigabesignals STROBE und zum Übertragen der Daten über einen Speicherdatenbus 315 an eine ausgewählte Speichervorrichtung oder von einer ausge wählten Speichervorrichtung.

Das Freigabesignal STROBE für die Prozessoren 300a-300m wird doppeltgerichtet übertragen. Wenn die Prozessoren 300a-300m Daten von der Speichervorrichtung 310 empfangen, wird das Freigabesignal STROBE von der Speichervorrichtung 310 über die Signalleitung 307 an die Prozessoren 300a-300m übertra gen. Wenn die Prozessoren 300a-300m jeweils Daten an die Speichersteuervorrichtung 310 übertragen, überträgt eine zu geordnete Schnittstellenschaltung 301 das Freigabesignal STROBE über die Signalleitung 307 an die Schnittstellenschal tung 311 der Speichersteuervorrichtung 310. Somit können die Prozessoren 300a-300m sowohl das Laden als auch das Speichern der Daten genau ausführen.

Die interne Schaltung 313 in der Speichersteuervorrichtung 310 bestimmt die Datenübertragungsrichtung, um die Daten in der bestimmten Richtung zu übertragen. Die an den Speicherbus 315 angeschlossene Schnittstellenschaltung 312 empfängt über die Signalleitung 317 das Freigabesignal STROBE von der Aus gabeschaltung 322 einer ausgewählten Speichervorrichtung (d. h. einer Speichervorrichtung, zu der ein Zugriff angefor dert wird) und erzeugt das Fenster der effektiven Daten zum Aufnehmen (Freigabe) der Daten.

Gemäß der in Fig. 77 gezeigten Struktur kann die Datenüber tragung zwischen den Speichervorrichtungen und der Speicher steuervorrichtung und zwischen der Speichersteuervorrichtung und den Prozessoren genau ausgeführt werden. Dadurch kann das schnelle Verarbeitungssystem realisiert werden, das weitge hend erweitert werden kann.

Die Datenübertragung zwischen den Prozessoren und der Spei chersteuervorrichtung kann in einer Burst-Betriebsart syn chron sowohl zur fallenden als auch zur steigenden Flanke des Taktsignals CLK ausgeführt werden. In diesem Fall paßt gleichfalls jede Schnittstellenschaltung den Freigabezeit punkt an, wobei die Datenaufnahmeoperation selbst bei einem schnellen Taktsignal mit einem ausreichenden Spielraum in bezug auf den Zeitpunkt genau ausgeführt werden kann.

In der in Fig. 77 gezeigten Struktur kann eine Struktur ver wendet werden, in der die Flanke der Änderung der übertrage nen Daten (empfangenen Daten) ähnlich zu der in Fig. 1 ge zeigten Struktur zum Erfassen/Erzeugung des Fensters der ef fektiven Daten erfaßt wird.

Wie oben beschrieben wurde, wird der Freigabezeitpunkt gemäß der fünften Ausführungsform für die zwischen der Speicher steuervorrichtung und den Prozessoren oder zwischen den Pro zessoren und dem Speicher übertragenen Daten angepaßt. Da durch kann für die Prozessordaten eine genaue Freigabe si chergestellt werden, so daß das System in der Weise reali siert werden kann, daß es zu einem schnellen Betrieb fähig ist und umfassend erweitert werden kann.

Andere Anwendungsbeispiele

Es wurden Speichervorrichtungen beschrieben, bei denen die Datenübertragung in der Doppeldatenraten-Betriebsart (DDR- Betriebsart) ausgeführt wird. Die in der Erfindung verwendete Vorrichtung kann jedoch eine Speichervorrichtung sein, bei der die Daten ihrerseits synchron entweder zu der steigenden oder zu der fallenden Flanke des Taktsignals oder in einer EDO-Betriebsart übertragen werden. Ferner kann die Speicher vorrichtung ein Flash-Speicher sein.

Wie oben beschrieben wurde, wird das Datenfenster gemäß der Erfindung zur Optimierung des Datenfreigabezeitpunkts von den Daten auf der Datenleitung erfaßt, wodurch die Datenübertra gung unabhängig von der Systemstruktur genau ausgeführt wer den kann. Im Fall eines Speichersystems ist ein DLL zum Er zeugen eines Datenausgabetakts nicht erforderlich, wodurch die Chipfläche und der Leistungsverbrauch gesenkt werden kön nen. Ferner wird die Datenfensterbreite auf einer Daten empfangsseite überwacht, so daß die Übertragung fehlerhafter Daten verhindert und die Zuverlässigkeit des Systems sicher gestellt werden kann.

Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, ist selbstverständlich, daß diese lediglich zur Erläu terung und als Beispiel dient und nicht als Beschränkung ver standen werden soll, wobei der Erfindungsgedanke und der Um fang der Erfindung nur durch die beigefügten Ansprüche be schränkt ist.

Claims

1. Schnittstellenschaltung mit:
einer Erzeugungs/Speicher-Schaltungsanordnung (5a, 5b; 60, 65, 70; 112) zum Erfassen eines Änderungspunkts in den Daten auf einer Datenleitung (4), zum Erzeugen von Informa tionen über ein effektives Fenster, die eine effektive Zeit dauer der Daten gemäß einem Ergebnis der Erfassung angeben, und zum Speichern der Informationen über das effektive Fen ster;
einer Schaltungsanordnung (5b; 116; 150) zum Bestimmen eines Freigabezeitpunkts zum Annehmen von Daten auf der Da tenleitung gemäß den in der Erzeugungs/Speicher-Schaltungsan ordnung (5a, 5b; 60, 65, 70; 112) gespeicherten Informationen über das effektive Fenster; und
einer Takterzeugungs-Schaltungsanordnung (6; 114; 136; 138) zum Erzeugen eines Taktsignals zum Aufnehmen der Daten auf der Datenleitung gemäß dem durch die Schaltungsanordnung (5b; 116; 150) zum Bestimmen eines Freigabezeitpunkts be stimmten Freigabezeitpunkt.

2. Schnittstellenschaltung nach Anspruch 1, dadurch gekenn zeichnet, daß
die Daten mehrere Bits enthalten, und
die Erzeugungs/Speicher-Schaltungsanordnung (5a, 5b; 60, 65, 70; 112) eine Schaltung (10-0 bis 10-31, 11-0 bis 11-15, 12; 65c, 65f; 112a bis 112h) zum Erfassen eines langsamsten Änderungspunkts und eines nachfolgenden schnellsten Ände rungspunkts in den mehreren Bits und zum Erzeugen der Infor mationen über das effektive Fenster enthält.

3. Schnittstellenschaltung nach Anspruch 2, dadurch gekenn zeichnet, daß die Erzeugungs/Speicher-Schaltungsanordnung (5a, 5b; 60, 65, 70; 112) eine Schaltung (10-0 bis 10-31, 112a bis 112h) zum Erfassen des Änderungspunkts mit einer Menge komplementärer Datenbits enthält.

4. Schnittstellenschaltung nach Anspruch 1, dadurch gekenn zeichnet, daß
sie die Daten auf der Datenleitung synchron zum Steigen und Fallen des Taktsignals aufnimmt, und
die Erzeugungs/Speicher-Schaltungsanordnung (5a, 5b; 60, 65, 70; 112) eine Schaltung (5b; 65, 70; 114, 116) zum Erzeu gen und Speichern der Informationen über das effektive Fen ster sowohl für das Steigen als auch für das Fallen enthält.

5. Schnittstellenschaltung nach Anspruch 4, dadurch gekenn zeichnet, daß
die Daten auf der Datenleitung (4) so beschaffen sind, daß die Datenbits aufeinanderfolgend bitweise in zueinander entgegengesetzten Logikpegeln ausgegeben werden; und
die Erzeugungs/Speicher-Schaltungsanordnung (5a, 5b; 60, 65, 70; 112) eine Schaltung (10-0 bis 10-31; 112a bis 112h; 65g) zum Erzeugen der Informationen über das effektive Fen ster sowohl für das Steigen als auch für das Fallen anhand aufeinanderfolgender Änderungspunkte der Datenbits enthält.

6. Schnittstellenschaltung nach Anspruch 1, dadurch gekenn zeichnet, daß
die Daten auf der Datenleitung mehrere Bits enthalten, und
die Erzeugungs/Speicher-Schaltungsanordnung (5a, 5b; 60, 65, 70; 112) eine Erfassungsschaltung (10-0 bis 10-31; 112a bis 112h; 65g) zum Erfassen der Informationen über das effek tive Fenster für jede Menge einschließlich einer vorgegebenen Anzahl von Bits unter den mehreren Bits enthält.

7. Schnittstellenschaltung nach Anspruch 6, dadurch gekenn zeichnet, daß die Erzeugungs/Speicher-Schaltungsanordnung (5a, 5b; 60, 65, 70; 112) eine Schaltung (11-0 bis 11-15, 12) zum Kombinieren der durch die Erfassungsschaltung (10-0 bis 10-31; 112a bis 112h; 65g) erfaßten Fenster der effektiven Daten zum Erzeugen und Speichern von Informationen, die für die Daten der mehreren Bits ein endgültiges effektives Fen ster angeben, enthält.

8. Schnittstellenschaltung nach Anspruch 6, dadurch gekenn zeichnet, daß
die Erzeugungs/Speicher-Schaltungsanordnung (5a, 5b; 60, 65, 70; 112) für jede Menge einschließlich der vorgegebenen Anzahl der Bits eine Schaltung (40; 45; 134) zum Speichern der Informationen über das effektive Fenster enthält,
die Schaltungsanordnung (5b; 116; 150) zum Bestimmen eines Freigabezeitpunkts für jede Menge eine Schaltung (5-0 bis 5-15) zum Bestimmen eines Freigabezeitpunkts enthält, und
die Takterzeugungs-Schaltungsanordnung (6; 114; 136, 138) für jede Menge eine Schaltung (6R, 6F; 6-0 bis 6-15) zum Erzeugen des Taktsignals enthält.

9. Schnittstellenschaltung nach Anspruch 1, dadurch gekenn zeichnet, daß
die von einer Speichervorrichtung gelesenen Daten auf die Datenleitung (4; 315) übertragen werden, wobei die Speicher vorrichtung (1a-1n; 320a-320n) mehrere Bänke enthält, die unabhängig voneinander in einen aktiven Zustand angesteuert werden,
die Erzeugungs/Speicher-Schaltungsanordnung (5a, 5b; 65, 114; 116) für jede der mehreren Bänke eine Schaltung (26) zum Erzeugen der Informationen über das effektive Fenster ent hält, und
die Schaltungsanordnung (5b; 116; 150) zum Bestimmen eines Freigabezeitpunkts für jede der mehreren Bänke eine Schaltung (40, 46) zum Bestimmen eines Freigabezeitpunkts enthält.

10. Schnittstellenschaltung nach Anspruch 1, dadurch gekenn zeichnet, daß
die Erzeugungs/Speicher-Schaltungsanordnung (5a, 5b; 60, 65, 70; 112) enthält:
mehrere hintereinandergeschaltete Verzögerungsstufen (22a), die jeweils ein Grundtaktsignal verzögern, und
mehrere entsprechend den mehreren Verzögerungsstufen (22a) vorgesehene Zwischenspeicherstufen (24a) zum Zwischen speichern der Eingangssignale der entsprechenden Verzöge rungsstufen (22a) gemäß den erzeugten effektiven Fenstern.

11. Schnittstellenschaltung nach Anspruch 10, dadurch gekenn zeichnet, daß
die Schaltungsanordnung (5b) zum Bestimmen eines Freiga bezeitpunkts enthält:
eine Schaltung (24) zum Bestimmen einer Stelle der Ände rung des Logikpegels der Ausgangssignale zweier benachbarter Zwischenspeicherstufen (24a) unter den mehreren Zwischenspei cherstufen (24a), und
eine Schaltung (26) zum Bestimmen des Datenfreigabezeit punkts gemäß der Stelle der Änderung zum Speichern; und
die Takterzeugungs-Schaltungsanordnung (6) eine Schaltung (6a) zum Auswählen eines Eingangssignals einer Verzögerungs stufe (22a) unter den Verzögerungsstufen (22a) entsprechend der bestimmten Stelle entsprechend dem Datenfreigabezeitpunkt enthält.

12. Schnittstellenschaltung nach Anspruch 1, dadurch gekenn zeichnet, daß
die Daten mehrere Bits (D0-D63) enthalten, und
die Schnittstellenschaltung umfaßt:
eine Erfassungs/Speicher-Schaltungsanordnung (Q20-Q24, 12, C-Register) zum Erfassen einer Verzögerung der Änderung in den Datenbits, wenn sich die mehreren Bits in einer glei chen Richtung ändern, und zum Speichern eines Ergebnisses der Erfassung; und
eine Schaltungsanordnung (Fig. 31) zum Anpassen des ef fektiven Fensters anhand des in der Erfassungs/Speicher- Schaltungsanordnung (Q20-Q24, 12, C-Register) gespeicherten Ergebnisses der Erfassung.

13. Schnittstellenschaltung nach Anspruch 12, dadurch gekenn zeichnet, daß die Erfassungs/Speicher-Schaltungsanordnung (Q20-Q24, 12, C-Register) eine für jede Menge einer vorgege benen Anzahl von Bits der mehreren Bits der Daten vorgesehene Schaltung (Q20-Q24) zum Erfassen der Verzögerung für jede Menge enthält, wobei sich eines der vorgegebenen Anzahl der Bits auf einen ersten Logikpegel ändert, während sich das andere Bit bzw. die anderen Bits auf einen zweiten Logikpegel ändern.

14. Schnittstellenschaltung nach Anspruch 1, gekennzeichnet durch
eine Schaltungsanordnung (52, 54, 56) zum Bestimmen einer Bedingung zum Erfassen einer Vorbereitungszeit und einer Hal tezeit von dem effektiven Fenster und zum Bestimmen, ob ein Ergebnis der Erfassung einer vorgegebenen Bedingung genügt; und
eine Schaltungsanordnung (50) zum wahlweisen Speichern einer Adresse und eines Datenmusters der Daten gemäß einem Ergebnis der Bestimmung durch die Schaltungsanordnung (52, 54, 56) zum Bestimmen einer Bedingung.

15. Schnittstellenschaltung nach Anspruch 14, dadurch gekenn zeichnet, daß
mehrere Halbleitervorrichtungen (1a-1n; 320a-320n) der Komponenten eines Systems an die Datenleitung (4; 315) ange schlossen sind, wobei die Schnittstellenschaltung enthält:
eine Schaltungsanordnung (56) zum Ausgeben eines System rücksetzsignals zum Zurücksetzen des Systems, wenn die Schal tungsanordnung (52, 54, 56) zum Bestimmen einer Bedingung bestimmt, daß eine von der vorgegebenen Bedingung verschie dene erste Bedingung erfüllt ist.

16. Schnittstellenschaltung, mit:
einer Schaltungsanordnung (24) zum Erfassen eines Über gangspunkts in den Daten auf einer Datenleitung;
einer Erzeugungsschaltungsanordnung (52) zum Erzeugen von Informationen über ein effektives Fenster, die gemäß dem durch die Schaltungsanordnung (24) zum Erfassen eines Über gangspunkts erfaßten Übergangspunkt eine effektive Zeitdauer der Daten angeben;
einer Bestimmungsschaltungsanordnung (54), um zu bestim men, ob eine Breite des effektiven Fensters einer ersten Be dingung genügt; und
einer Speicherschaltungsanordnung (50) zum Speichern einer Adresse und eines Datenmusters der Daten, wenn die Be stimmungsschaltungsanordnung (54) bestimmt, daß die erste Bedingung erfüllt ist.

17. Schnittstellenschaltungsanordnung nach Anspruch 16, ge kennzeichnet durch eine Schaltungsanordnung (56) zum Ausgeben einer Systemrücksetzanweisung zum Zurücksetzen eines Systems, wenn die Bestimmungsschaltungsanordnung (54) bestimmt, daß eine zweite Bedingung erfüllt ist.

18. Schnittstellenschaltung, mit:
einer Schaltungsanordnung (112) zum Auskoppeln eines ef fektiven Fensters zum Erfassen eines Änderungspunkts in den Daten auf einer Datenleitung und zum Erzeugen eines Signals für das effektive Fenster, das gemäß einem Ergebnis der Er fassung eine effektive Zeitdauer der Daten angibt;
einer Schaltungsanordnung (114) zum Erfassen der Breite des effektiven Fensters zum Erfassen einer effektiven Peri odenbreite des Signals für das effektive Fenster mit einem Referenztaktsignal und zum Speichern eines Ergebnisses der Erfassung;
einer Schaltungsanordnung (130) zum Speichern des Freiga bezeitpunkts zum Bestimmen eines Freigabezeitpunkts für die Daten aus den durch die Schaltungsanordnung (114) zum Erfas sen der Breite des effektiven Fensters erfaßten Informationen über die Breite des effektiven Fensters und zum Speichern des bestimmten Freigabezeitpunkts; und
einer Schaltungsanordnung (138) zum Erzeugen eines Frei gabesignals für die Daten auf der Datenleitung gemäß dem in der Schaltungsanordnung (130) zum Speichern des Freigabezeit punkts gespeicherten Freigabezeitpunkt.

19. Schnittstellenschaltung nach Anspruch 18, dadurch gekenn zeichnet, daß die Schnittstellenschaltung (17, 110) in einer Speicher steuervorrichtung (2) angeordnet ist, die gemäß einer von einem Prozessor (104) ausgegebenen Zugriffsanforderung einen Zugriff auf eine Speichervorrichtung steuert, wobei das Refe renztaktsignal ein internes Arbeitstaktsignal (PCLK) des Pro zessors ist.

20. Schnittstellenschaltung nach Anspruch 18, dadurch gekenn zeichnet, daß die Schaltungsanordnung (112) zum Auskoppeln des effektiven Fensters eine Schaltung (112a-112h) zum Erfas sen des Änderungspunkts in den Daten auf der Datenleitung gemäß den zueinander komplementären Datenfreigabesignalen (STROBE, STROBE#) enthält.

21. Schnittstellenschaltung nach einem der Ansprüche 1, 16 oder 18, dadurch gekennzeichnet, daß die Daten auf der Daten leitung (4) von einer Speichervorrichtung (1a-1n) gelesen werden, wobei die Schnittstellenschaltung in einer Speicher steuervorrichtung (2) zum Steuern eines Zugriffs auf die Speichervorrichtung gemäß einer von einem Prozessor gesende ten Zugriffsanforderung angeordnet ist.

22. Schnittstellenschaltung nach einem der Ansprüche 1, 16 oder 18, dadurch gekennzeichnet, daß die Datenleitung (202, 315) an einen Prozessor (210a-210n, 220a-220n, 240a-240n; 250a-250n) und an einen Speichercontroller (200; 245), der als Reaktion auf eine von dem Prozessor gesendete Zugriffsan forderung die Datenübertragung zwischen einer Speichervor richtung (215; 320a-320n) und dem Prozessor steuert, ange schlossen ist, wobei die Schnittstellenschaltung wenigstens in dem Prozessor oder in dem Speichercontroller angeordnet ist.

23. Schnittstellenschaltung nach einem der Ansprüche 1, 16 oder 18, dadurch gekennzeichnet, daß die Daten auf der Daten leitung (4, 202, 315) von einer Speichervorrichtung (1a-1n, 215, 320a-320n) gelesen werden, wobei die Schnittstellen schaltung in einer Halbleiterschaltung (2; 220a-220n, 240a-240n; 252a-252n) angeordnet ist, die auf die Speicher vorrichtung zugreift.