TW578167B - A destructive read architecture for dynamic random access memories - Google Patents

A destructive read architecture for dynamic random access memories Download PDF

Info

Publication number
TW578167B
TW578167B TW091108169A TW91108169A TW578167B TW 578167 B TW578167 B TW 578167B TW 091108169 A TW091108169 A TW 091108169A TW 91108169 A TW91108169 A TW 91108169A TW 578167 B TW578167 B TW 578167B
Authority
TW
Taiwan
Prior art keywords
random access
access memory
data
dynamic random
write
Prior art date
Application number
TW091108169A
Other languages
English (en)
Inventor
Toshiaki Kirihata
Sang Hoo Dhong
Hwa-Joon Oh
Matthew Wordeman
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Application granted granted Critical
Publication of TW578167B publication Critical patent/TW578167B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893Caches characterised by their organisation or structure
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2207/00Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22Control and timing of internal memory operations
    • G11C2207/2245Memory devices with an internal cache buffer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

578167 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明() 發明領域: 本發明係有關於積體電路記憶體元件,特別是有關於 改善動態隨機存取記憶體(Dynamic Random Access Memories ; DRAMs)的存取週期時間。 發明背景: 次微米互補式金氧半導體的發展對微處理器的速度 具有極大改善。每三年約成長四倍,微處理器的速度現已 超過lGhz。隨著微處理器技術的進步也促進了軟體和多 媒體的應用,而需要更大的記憶體支援。因此,對於具有 高密度與高性能的較大動態隨機存取記憶體(DRAMs)有 更多的需求。 可應用於需要較大記憶體容量之系統的動態隨機存 取β己憶艘結構已發展多年。然而,以隨機存取時間(ran(j〇in access time ; tRAC)與隨機存取循環時間(rand〇m access cycle time ; tRC)為特徵的動態隨機存取記憶體,其速度並 沒有在同時間改善。因此,因為中央處理器(cpu)的紀錄 速度穩定的改善,動態隨機存取記憶體和中央處理器之間 有很大的速皮落差。 動態隨機存取記憶體陣列的隨機存取循環時間(tRC) 通常由陣列時間常數(array time c〇nstant)來定義,此陣列 時間常數可代表完成所有隨機存取操作的時間量。隨機存 取操作包括:字元線活化(wordline activati〇n)、位元線 (bithne)上的信號發展(signal devei〇pment)、位元線感應 第4頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) (請先閲讀背面之注意事項再填寫本頁)
訂·
578167 A7 B7 五、發明説明() (sensing)、信號回寫(write back)、子元線去活化 (deactivation)、以及位元線預充電(Precharge)專。由於這 些操作係在習知動態隨機存取記憶體架構中依序形成,因 此造成在增進動態隨機存取記憶體的傳送速度或頻寬上 有問題。 發明目的及概述: 以上習知技術的缺點與不足可利用一種動態隨機存 取記憶體(DRAM)系統操作的控制方法來克服或改善,其 中動態隨機存取記憶體系統具有安排於行(column)列(row) 間的數個記憶體單元(memory cell) ^在本發明實施例中, 上述方法包含啟動一個相消性(destructive)讀取模式,藉 以相消讀取位於定址(addressed)動態隨機存取記憶單元中 的資料位元《進行相消性讀取的資料位元可暫時儲存在一 暫時儲存元件(temporary storage device)中。接著,啟動延 遲回寫模式(delayed write back mode),藉以使得資料位元 在稱後再儲存回寫到定址動態隨機存取記憶體之記憶單 元中°隨後,根據暫時错存元件中的空間可利用程度,對 延遲回寫模式進行排程。 在本發明一較佳實施例中,啟動相消性讀取模式包括 在對預充電互補位元線上產生差別信號,而位元線的其 中一者可連接到定址動態隨機存取記憶體的記憶單元 中。接著’將差別信號由上述之位元線對上傳送到一對感 應線上,此感應線係與位元線絕緣。隨後,使上述的位元 第5頁 本紙張尺度中國®i^NS)A4規格⑽χ297公楚)- ----·裝-_ (請先閲讀背面之注意事項再場寫本頁) 訂. 考 經濟部智慧財產局員工消費合作社印製 ^/8167 A 7
五、發明說明() 線對進行預充電β
為讓本發明之上述和其他目的、特徵、和優點能更明 .、肩易懂,下文特舉一較佳實施例,並配合所附圖式,作詳 細說明如下: 第1圖所繪示為一般單一動態隨機存取記憶體之結構示意 圖及其對應時間圖,以說明其相關製造流程; 第2圖所緣示為根據本發明一實施例,具有相消性讀取與 延遲寫入特徵的動態隨機存取記憶體之結構示意 圖及其對應時間圖; 第3圖所繪示為根據本發明一實施例,使用相消性讀取與 延遲寫入特徵的動態隨機存取記憶體控制架構方 塊圖; 第4圖所繪示為說明第3圖中動態隨機存取記憶體系統之 控制方法之一實施例的資料流程示意圖; 第5圖所繪示為第4圖所說明之方法的另一實施例流程 圃, 經濟部智慧財產局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁} 第6Α圖至第6C圖所繪示為第5圖之實施例之命令管線化 示意圖; 第7圖所繪示為利用第5圖方法之内外部操作比較的時間 示意圖;以及 第8圖所繪示為利用第5圖至第7圖所說明之方法所形成 之動態隨機存取記憶體之單元結構示意圖。 第6頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 578167 A7 ---_B7_ 五、發明説明() 圖號對照說明: 100 陣 列 102 單 元 104 場 效 電晶艘 106 電 容 器 120 位 元 線平等 元 件 130 感 應 放 大 器 140 攔 轉接元件 150 轉 接 元 件 200 陣 列 300 結 構 302 動 態 隨機存 取 記 憶 體 陣列 304 靜 態 隨機存 取 記 憶 體 陣列 306 排 程 器 308 標 籤 記 憶 體 310 控 制 器 312 讀 取 缓衝 區 314 寫 入 緩衝區 800 結 構 802 單 元 804 位 元 均 壓 器 806 感 應 玫大器 808 寫 入 伺 服 器 810 多 工 器 812 資 料 線 (請先閱讀背面之注意事項再填寫本頁) 發明詳細說明: 經濟部智慧財產局員工消費合作社印製 首先請參照第1圖,其所繪示為使用互補式金屬氧化 半導艘之交又搞合感應放大器(sense amplifier; SA)的一 般動態隨機存取記憶體之陣列結構圖,其中動態隨機存取 記憶體之陣列1 00包括數個排列在矩陣中的動態隨機存取 記憶體之單元102,而每個單元1〇2更包括一場效電晶體 (field effect transistor ; FET)104 以及一電容器 i〇6,以作 為資料位元儲存元件。習知陣列1 〇〇的操作係利用後續依 序的信號處理步驟說明如下: 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 4 578167 A7 B7 五、發明説明() (A) 在數個位元線上產生信號(位元線(BL)及 位元線閘(BL Bar)); (請先閲讀背面之注意事項再填寫本頁} (B) 位元線(BL)感應; (C) 信號回寫;以及 (D) —位元線預充電操作。 (A)在.數個位元線上產生信號(位元線(BL)及位元線閘 (B.L-.Bar)) •場效電晶體104的閘極係連接到一字元線 (WL)’並且只要字元線處於低電位,電容器1 〇 6則會可保 持類似一電荷的一資料位元。當電容器丨〇6維持在〇伏特 則為”資料〇"位元,而維持在一預先定義伏特值(Vdd)時則 為"資料1"位元。位元線對(位元線及位元線閘)已利用位
元線平等元件(bitline equalizing device)120 以 1/2 的 VDD 值進行預充電(當〇eq為高時)。上述之預先充電操作在步 驟(D)中有進一步的描述。當字元線處於高電位,電容器 106則會經由場校電晶體104連接到相對應的位元線 (BL)。然而,在字元線(WL)活化前,位元線(BL)平等元件 120會先關閉(當Φ Eq為低時)^因此不論電荷是否儲存於 電容器106中,都可利用傳送方式來改變位元線伏特值。 經濟部智慧財產局員工消費合作社印製 (Β)位元線(BL)感應:互補式半導電晶體之交又輕合 感應放大器(SA) 130可放大位元線與位元線閘間的差別伏 特值(differential voltage),係利用在低電位與高電位間個 別啟動時鐘信號Φν與時鐘信號ΦΡ。互補式半導電晶體之 交又耦合感應放大器為一般熟悉此技藝者所已知,故本發 明不在此赘述。 第8頁 本紙張尺度適用中國國家標準(CNS)A4規格(2ΐ〇χ297公楚) 578167 A 7 ____ B7 經濟部智慧財產局員工消費合作社印製 五、發明説明() (c)i〇fe回寫。在位元線信號充分放大後,一攔選擇 線(column select line ; CSL)即活化棚轉接元件(column switch device) 140,如此可連接位元線對到Vdd預充電資 料線對中(資料線(DL)與資料線閘(DL bar))。在一資料讀 取模式中,資料線對上會產生一差別伏特值,此差別伏特 值並可接著由一第二感應放大器(未繪示)所感應。另外在 一寫入模式操作中’位元線對可能根據由資料線對所啟動 的資料囷形而反覆跳動(flipped)。應該指明的是寫入模式 不應該在位元線感應操作前執行,因為位元線在寫入模式 (WRITE)中跳動,會導致在信號產生過程中鄰接位元線 (READ)上的連接干擾,而破壞感應信號β接著,位元線伏 特值將經由場校電晶體1〇4儲存在電容器1〇6中。 (D)—位元線進行η亦雷坪作:最後,將字元線(WL) 去活化,因此使單元102與位元線對絕緣,而資料位元保 持在電容器106中。另外,除了使互補式金氧半導體之交 又麵合感應放大器1 3 0去活化外,並利用位元線平等元件 120使位元線相等’因此使其再次以1/2的vDD值進行預 充電。 在第1圖中的時間圖係說明習知”丨"位元讀取與後續 M〇"位元寫入操作之例子。在信號產生的步驟(A)中字元 線的伏特值由低電位移至高電位。首先,位元線對中的位 元線與位元線閘皆位於與先前預充電距離15伏特的位置 (由上所述,可假設VDD為3伏特卜當字元線移至高電位 時,場校電晶體104的閘極便開啟,因此電容器1〇6(利用 第9頁 (請先閲讀背面之注意事項再填寫本 •裝· 訂· 參· 本紙張尺度適用中國國家標準(CNS)A4規格(2ΐ〇Χ297公楚) 五、發明説明() 八儲存3伏特/" 1 "位元電荷)便連接到位元線中。因此,當 位元線閘的伏特值保持在1.5伏特時,位元線上的伏特值 便開始由1·5伏特增加。在步驟(B)中,當啟動與位元線及 位元線閘連接的感應放大器1 30啟動時,位元線與位元線 閘之間的差別伏特值便被感應而放大。所以,位元線啟動 到3伏特,而位元線閘降至〇伏特。這樣可接著啟動資料 回寫至單元102。若不利用感應放大器130,單元1〇2中 的資料可能在電容器1 06連接到位元線上流失。 由於在此例子中需要”0”位元寫入,所以位元線及位 元線閘一直在步驟(C)中跳動,如此利用啟動資料線至低 電位以及保持資料線閘在高電位的方式,可使位元線啟動 至0伏特而位元線閘啟動至3伏特。因此,當字元線仍在 高電位時,連接到位元線的電容器1〇6將接著被拉至〇伏 特。在步驟(D)中,使字元線去活化,而,,0"位元寫入單元 102中,且位元線與位元線閘則開始進行預充電至1 5伏 特。 經濟部智慧財產局員工消費合作社印製 上述因此形成的架構100,由於進行上述依序的步驟 (Α)、步驟(Β)、步驟(〇與步驟(D),而難以改善所有隨機 存取循環時間。因此,根據本發明一實施例,如第2圖所 示之動態隨機存取記馋體之陣列200,及其說明操作之相 關時間圖,而提供具有”相消性讀取"特徵的架構。為説明 的方便’以下本發明與習知元件相似或相同的元件係利用 相同的圖號來描述》 除了習知所描述的元件外,陣列200更進一步包括連 第10頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 578167 A 7 _______ _ B7 五、發明説明() :Γ 丨,>.......·裝: (請先閲讀背面之注意事項再填寫本頁) 接在位元線(BL)與感應線(sense line; SL)間的轉接元件 (switching device) 150。再次的,當字元線到達高電位時, 電容器106將經由場效電晶體104與相對應的位元線連 接。在字元線活化前,將位元線平等元件1 20關閉(φ eq 為低時),並使位元線伏特值可利用由儲存電容器1〇6傳 送電荷而改變。接著,可暫時打開連接元件1 5 0,以傳送 由位元線對所發出的信號到感應線對中。隨後,將連接元 件150關閉,並使感應線對可在預充電操作進行前,由位 元線對退麵(decoupled)。如此一來,可允許字元線、位元 線與位元線閘在由位元線對與感應線對所產生之一感應 信號後,立即並同時進行預充電。 經濟部智慧財產局員工消費合作社印製 於是,感應放大器130可在一"管線化(pipeline)"方式 中,放大在感應線與感應線閘間的差別伏特值。不像第i 圖中的習知結構,感應放大器130僅使用在傳送·資料位元 到資料線(DL)中《由於位元線對和資料線對絕緣,在單元 102之電容器1〇6上的信號即在信號讀取後消去(也因此形 成一相消性讀取架構)^由傳送到資料線對的資料位元接 著複製到一靜態隨機存取記憶體(SRAM)中。在寫入模式 中,資料位元可直接以"寫通(write though)"方式寫入相關 的動態隨機存取記憶體單元中。另外,寫入單元則被讀取 並儲存在靜態隨機存取記憶體以進行後續延遲回寫,此步 驟與讀取模式相似。而一些讀取位元可以輸入資料位元覆 寫,並儲存於靜態隨機存取記憶體以進行後續延遲回寫。 這樣的選擇可允許晶片支援位元或位元組罩幕模式(mask 第11頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 578167
五、發明説明( mode) ° (請先閲讀背面之注意事項再填寫本買} 不論寫通模式與延遲寫入選擇方式,所有利用字元線 (WL)存取的資料位元,可同時回寫至相對應的動態隨機存 取記憶體單元中。這樣的寫入模式可在信號產生前開始, 因此可避免通常在寫入模式中造成不利tRC的情況。因 此,相消性讀取架構可消除在步驟(B)之位元感應操作與 步驟(C)之信號回寫中所有tRC的時間元件,不論系統是 在讀取或寫入模式中。因此,所有使用如第2圖所示之架 構而對隨機存取循環時間(tRC)的速度改善,可約為習知動 態隨機存取記憶體架構的兩倍β 第2圖中的時間圖更進一步說明步驟(Β)與步驟(c)的 消除。一旦字元線可啟動且產生位元線信號差,則位元線 可立即預充電到1.5伏特。使用在重寫或跳動資料位元的 放大會發生在絕緣的感應線與感應線閘上,而位元並接著 儲存在靜態隨機存取記憶體上以在後續使用。因此,週期 會在步驟(A)與步驟(D)後完成,係由於資料讀取(以及單元 的相消)可暫時儲存於靜態隨機存取記憶體中,並視需要 在稍後重新回寫到單元中。 經濟部智慧財產局員工消費合作社印製 請參照第3圊,所燴示為根據本發明一實施例之架構 3 00。架構300可包括:數個動態隨機存取記憶體陣列 3 02(由陣列<〇>到陣列<225>個別命名),以及在特定晶片 中的至少一靜態隨機存取記憶體304陣列。每個動態隨機 存取記憶體陣列302的大小可不一樣,但靜態隨機存取記 憶體陣列3 04的總資料位元數會大於最大的個別動態隨機 第12貰 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 578167 A7 ---------- B7 五、發明説明() 存取記憶體陣列。或者,數個動態隨機存取記憶體陣列3 02 可聚集在一群組(bank)中。在此實施例中,靜態隨機存取 記憶體陣列3 04的密度應等於或大於包含數個動態隨機存 取記憶體陣列之群組大小。為了說明的方便,以下敘述係 假設256動態隨機存取記憶體陣列,係各由32K單元所構 成’此32Κ單元係由各256字元線(WLs)以及128位元線 (BL)對來存取。而靜態隨機存取記憶體陣列3〇4則和每一 動態隨機存取記憶體陣列3〇2的組成相似(具有由256字 元線以及128位元線對存取的32κ單元)。 如上所述’動態隨機存取記憶體之讀取指令係將由將 32K動態隨機存取記憶體陣列3〇2所感應的所有資料位元 (128b) ’讀取到靜態隨機存取記憶體陣列304中。一排程 器3 06則控制與保持動態隨機存取記憶體陣列3〇2與靜態 隨機存取記憶體陣列3〇4的路徑,因此儲存在靜態隨機存 取記憶體陣列304的資料位元,可以一延遲回寫方式,正 確的回寫入相對應的動態隨機存取記憶體陣列3 02。排程 器306可由例如中央處理器(CPU)(未繪示)的控制本體,沿 著一 16位元定址向量(address vector)(命名為ADD<0:15>) 而接枚一指令信號(command signal ; CMD)與。定址向量 的位元8到為位元15(ADD<8:15>)係用以譯解(decode)^一 選定的陣列,以代表256動態隨機存取記憶體陣列3〇2其 中之一°而定址向量的位元〇到為位元7(命名為ADD<0:7>) 係用以譯解在所選擇之動態隨機存取記憶體陣列302中的 個別字元線。而指令信號(CMD)係為與讀取模式或寫入模 第13頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 578167
、發明說明( 式相對應的信號。 (請先閱讀背面之注意事項再填寫本頁) 在第3圖所繪示本發明架構3〇〇之一實施例中,係考 慮一直接定址排程方法,用以對動態隨機存取記憶體與靜 匕、隨機存取記憶體之存取進行排程。在此直接定址排程方 法中’由靜態隨機存取記憶體到相對應動態隨機存取記憶 體陣列中的回寫操作,僅能當新資料由相同字元線之不同 動態隨機存取記憶體陣列複製到靜態隨機存取記憶體 時’才能進行。舉例來說,如果讀取操作係為了陣列〇 之字疋線0中的資料而進行,但靜態隨機存取記憶體中已 具有來自其他任一陣列且為字元線〇所儲存的資料,則之 月’J儲存在字元線〇中的資料必須回寫到其來源的任一陣列 中’則靜態隨機存取記憶體可接著儲存保持在陣列<;1>之 位元線0中的新資料。 僅為說明的目的,排程器3 〇6更可支援128資料輸入 與資料輸出(與由動態隨機存取記憶體陣列3 〇2所獲得的 最大位元值配合),而不需位元組或位元罩幕功能。當排 程器306支援較小位元(例如64位元)、位元組或位元罩幕 時’則可使用不同的排程方法《而一資料輸入接腳(DI)與 經濟部智慧財產局員工消費合作社印製 一資料輸出接腳(DO)較佳是不共享,本實施例並不以此方 式為限。 排程器306更可包含一標籤記憶體(TAG mem〇ry)3 08,此標藏記憶體308包括和動態隨機存取記憶 艘陣列302與靜態隨機存取記憶體陣列304相似的256字 元線(WL)。個別的標藏記憶體308單元可經由add<0:7> 第η頁 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 經濟部智慧財產局員工消費合作社印製 578167 A 7 ___ B7 五、發明説明() 存取,以活化相對應的字元線。接著,以相對應字元線活 化的標籤記憶體308單元係儲存8個陣列定址位元 (address buts ; AB),以認定256動態隨機存取記憶體陣列 之一,如同用以核對靜態隨機存取記憶體之可利用性的有 效位元(valid bit ; VB)。特別的是,如果在標籤記憶體中 的有效位元為π 1 ",靜態隨機存取記憶體陣列304則包含 為相對應動態隨機存取記憶體陣列的資料位元,如同定址 位元所確認。 較佳的3階段(3-phase)管線化階段排程包含:(1)標籤 存取與資料輸入;(2)動態隨機存取記憶艎存取;以及,(3) 資料輸出’以為直接定址排程方法所使用。但是,其他的 管線化排程方法也可應用在本發明中。 使用直接定址排程方法之動態隨機存取記憶體結構 300的操作,可藉由下列敘述而了解。首先,假設一讀取 模式係由預先定義讀取(CMD)指令所偵測。一旦讀取模式 被偵測,則啟動下列管線化排程: 星·一階段:靜態隨機存取記憶體304立即開始檢查在 特定字元線内的資料位元,藉由定址向量ADD <0:7>所確 認。特別的是,當存取標籤記憶體中相應的字元線時,也 根據定址向量(ADD<0 : 7>)而動作。而有效位元(VB)與定 址位元AB也同時由標籤記憶體308中讀取出來。因此, 標籤記憶體308可更新定址位元AB(利用設定AB = ADD<8 : 15>)與有效位元VB(利用設定VB = 1),以作為後 續存取之用。接著,位於排程器306中的控制器3 1 0則檢 第15頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) (請先閲讀背面之注意事項再場寫本頁)
578167 A7 B7 五、發明説明() 查有效位元(VB)的狀態。 (請先閱讀背面之注意事項再填寫本頁) 第二階段:如果VB = 0,則靜態隨機存取記憶體304 並不具有任何資料位元在其中(讀取失誤/無回寫(READ MISS/NO Write Back))。這樣可啟動動態隨機存取記憶體 陣列之讀取模式。而控制器3 10則接著經由ADD<0 : 15> 活化相對應動態隨機存取記憶體陣列讀取模式,並接著進 行經由ADD<0 : 7>的靜態隨機存取記憶體陣列寫入模式 後。在此第二管線化階段中,連接到定址動態隨機存取記 憶體陣列中被活化之字元線的所有資料位元,也因此複製 到靜態隨機存取記憶體304。資料位元也複製到一讀取緩 衝區(read buffer)312中。如果VB = 1,則靜態隨機存取記 憶體中即包含之前由動態隨機存取記憶體陣列3〇2存取的 資料位元。不論定址位元AB是否和在add<8: 15>中相 同,控制器3 1 0都會進行偵測。值得注意的是,此偵測應 在上述第一管線化階段中進行。如果定址位元合適(讀取 命中(Read HIT)),則控制器310並不啟動第二管線階段中 的動態隨機存取記憶艘陣列讀取操作。由靜態隨機存取記 憶體304在第一管線化階段中所讀取的資料位元則接著複 製到讀取緩衝區3 1 2中。 經濟部智慧財產局員工消費合作社印製 然而,如果定址位元不符合(讀取失誤/回寫(Read NHSS/WdteBack)),控制器31G則為相對應的動態隨機存 取記憶體陣列302啟動一動態隨機存取記憶體之讀取存取 模式’其中動態隨機存取記憶髏陣列 ——。由相對應動態隨機存:: 第16頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐)' ------- 578167 A 7 B7 經濟部智慧財產局員工消費合作社印製 發明説明() (請先閱讀背面之注意事項再填寫本頁) 3 02得到的資料位元,則複製到靜態隨機存取記憶艘304 與讀取緩衝區312中。同時,控制器310啟動一動態隨機 存取記憶體之回寫,由靜態隨機存取記憶體3 04到相對應 的動態隨機存取記憶體陣列302中,其中,動態隨機存取 記憶體陣列302係由定址向量AB所確認。接著,由靜態 隨機存取記憶體3 04在第一管線化階段中所讀取的資料位 元,則回寫至相對應的動態隨機存取記憶體陣列302中, 此動態隨機存取記憶艎陣列301係由定址向量ADD<0: 7> 所確認。而雙埠(dual port)靜態隨機存取記憶體較適合用 來同時進行讀取與寫入操作。 第三階段··由讀取緩衝區312將資料位元讀取至資料 輸出接腳(〇0)中。 現假設一寫入模式由一預先寫入指令所偵測》當寫入 模式被偵測到,則啟動其他管線化排程: 第一階段:在資料輸出接腳(DI)上的寫入資料位元被 放置到寫入緩衝區314中。同時,在標籤記憶體308中相 對應的字元線則根據輸出定址向量(ADD <0 : 7>)來存取。 而標籤記憶體308即更新定址位元AB(利用設定AB = ADD<7 : 15>)與有效位元VB(利用設定VB = 1),以作為後 續存取之用。但是,控制器310會事先檢查有效位元(VB) 的狀態。第.士_嘴段:如果VB = 0,則靜態隨機存取記憶體 3 04並不具有任何資料位元在其中(讀取失誤/無回寫 (Write MISS/no Write Back))。因此,控制器 31〇 允許靜 態隨機存取記憶體304儲存在第一管線化階段中寫入緩衝 第17頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公楚) 578167 A7 B7 五、發明説明() 區314的資料位元。如果VB==1,則靜態隨機存取記憶體 304中即具有一些資料位元。而不論定址位元AB是否和 ADD<7 : 1 5>中的位元相同,控制器3 1 0都會進行偵測。 與讀取模式相同,寫入模式偵測也在第一管線化階段中進 行。如果定址位元符合(寫入命中(Write HIT)),在靜態隨 機存取記憶體304中的資料位元則進行覆寫(overwrite)。 然而,如果定址位元不符合(寫入失誤/回寫(Write MI SS/Write Back)),當傳送之前儲存的資料位元至相對應 的動態隨機存取記憶體陣列302(請參照以下的延遲回寫) 時,則緩衝區3 1 4中的資料位元會寫入靜態隨機存取記憶 體304中。並且,標籤記憶體308應更新以儲存在靜態隨 機存取記憶體304中的新資料。另外,若不寫入靜態隨機 存取記憶體304與更新標藏記憶體,則在寫入緩衝區314 中的資料位元可直接以寫通(write through)方式(請參照後 述),回寫至動態隨機存取記憶體核心。接著,如果靜態 隨機存取記憶體具有在寫通前、相對應動態隨機存取記憶 體核心的舊資料,則在標籤記憶體中的有效位元VB接著 覆寫至0。然而,如果靜態隨機存取記憶體包含不與寫通 有關之另一動態隨機存取記憶體核心的資料位元,則資料 位元與有效位元VB應保持在原來的位置中。 第三階段:無操作。 第4圖所繪示係為使用上述直接定址化排程法之動態 隨機存取記憶陣列與靜態隨機存取記憶體陣列的實施 例。在此一例子中,僅使用動態隨機存取記憶陣列302中 第18頁 本紙張尺度適用中國國家標準(CNS)A4規格(2丨0><297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂- # 經濟部智慧財產局員工消費合作社印製 578167 Β7
五、發明説明() % a日T列在8個依序之時鐘週期(clock cycle) 的兩者,以說明飞糾你 中所接收的指令· i寫入動態隨機存取記憶陣列〇,字元線〇(W 〇,〇); 2·寫入動態隨機存取記憶陣列1 ’字元線〇(W丨,0); 3·寫入動態隨機存取記憶陣列0 ’字元線1(W 0,丨); 4·寫入動態隨機存取記憶陣列1 ’字元線i(W丨,1); 5. 讀取動態隨機存取記憶陣列〇 ’字元線〇(R 0,0); 6. 讀取動態隨機存取記憶陣列1,字元線0(R丨,0); 7. 讀取動態隨機存取記憶陣列0,字元線UR 〇,1); 以及 8. 讀取動態隨機存取記憶陣列1,字元線1 (R 1,1)。 在說明例子中,較佳的實施例係利用”延遲回寫 (Delayed Write Back)"做為寫入模式。 在第一時鐘週期中,寫入動態隨機存取記憶體陣列〇 與字元線〇的指令被接收。而傳送到輸入接腳DI的(W 0,0) 資料先儲存在寫入緩衝區314中,如同較細的實心箭號所 示。假設之前靜態隨機存取記憶艘304並不具有資料位 元,因此(W 0,0)資料可在下一管線化階段(時鐘週期),儲 存在靜態隨機存取記憶體304中。在第二時鐘週期中,對 動態隨機存取記憶體陣列1與字元線〇的寫入指令被接 收。而(W0,0)資料則由寫入緩衝區314移入靜態隨機存取 記憶體中。同時,(w L0)資料則储存到寫入緩衝區314 中,如同較細的虛線箭號所示。 纟第三時鐘週期中,對動態隨機存取記憶體陣列〇與 第19頁 —本紙張尺度適用中國國家標準(CNS)A4規格(2ι〇χ撕公爱)-~--- (請先閲讀背面之注意事項再填寫本頁) ·裝 舞 經濟部智慧財產局員工消費合作社印製 578167 A7 B7 五、發明説明() 字元線1的寫入指令被接收。其中,(W〇,i)資料移入缓衝 區314中,如較粗的虛線箭頭所示。然而,因為在靜態隨 機存取記憶體304的字元線0已具有資料(由(w 1,0)而 來),則靜態隨機存取記憶體立即將(W 〇,〇)資料寫入相對 應的動態隨機存取記憶體陣列中,因此靜態隨機存取記憶 體即可儲存之前在第二時鐘週期,輸入到緩衝區314的(W 1,〇)資料。所以,在第三時鐘週期末,動態隨機存取記憶 體陣列具有(W 0,0)資料,靜態隨機存取記憶體3 04具有(W 1,〇)資料,而緩衝區314具有(W 0,1)資料。 在第四時鐘週期中,對動態隨機存取記憶體陣列1與 字元線1的寫入指令被接收。首先,資料移入緩衝區314 中,如較粗的實心箭頭所示。然而,這時必須注意,由於 靜態隨機存取記憶體304中的字元線1為空白的,因此在 此一時鐘週期並沒有進行立即的動態隨機存取記憶體的 寫入動作。替代地,(W0,1)資料現儲存於靜態隨機存取記 憶艎304中,如同在第三時鐘週期中儲存(W 1,0)資料一 樣。 請參照第五時鐘週期’對動態隨機存取記憶體陣列0 與字元線0的讀取指令被接收° (此週期將會召回在第一 時鐘週期輸入,並在第三時鐘週期中寫入動態隨機存取記 憶體陣列0的(w 0,0)資料)^依照上述管線化排程’接著’ 先將靜態隨機存取記憶體中的(w 0,1)資料寫入動態隨機 存取記憶艘陣列0與字元線1。這是因為靜態隨機存取記 憶體304的字元線1現需用於儲存由寫入緩衝區312中的 第20頁 本紙張丨Gx297^ 一 ---^.......·裝: (請先閱讀背面之注意事項再填寫本頁) 訂· 經濟部智慧財產局員工消費合作社印製 578167 A7 B7
五、發明説明() (W 1,1)資料。 .......·裝: (請先閲讀背面之注意事項再填寫本頁) 在第六時鐘週期中,對動態隨機存取記憶體陣列丨與 字元線0的讀取指令被接收。因為在靜態隨機存取記憶體 中的字元線0需用於儲存在先前時鐘週期中所請求的(R 〇,〇)資料,則被請求的(W1,0)資料最終被寫入動態隨機存 取記憶體陣列1與字it線G巾。接著,包含動態隨機存取 記憶體陣列0與字元線〇的資料被讀取並儲存於靜態隨機 存取記憶體304與讀取緩衝區312中。隨後,由於相消性 讀取結構,也因為靜態隨機存取記憶體亦儲存(w 〇,〇)資料 在同一位置,因為必須進行回寫至動態隨機存取記憶體陣 列〇與字元線0。 舞 經濟部智慧財產局員工消費合作社印製 請參照第7時鐘週期,對動態隨機存取記憶體陣列〇 與字元線1的讀取指令被接收。其中,為重新召回之先前 對動態隨機存取記憶體陣列丨、字元線〇的讀取指令而 需要靜態隨機存取記憶體的位元線〇位置。因此,(w 〇 〇) 資料立即覆寫回動態隨機存取記憶體陣列〇與字元線〇 中,以提供空間。在同一時間,在動態隨機存取記憶體陣 列1與字元線〇中的資料,被讀取至靜態隨機存取記憶艘 304與讀取緩衝區312中.由動態隨機存取記憶體陣列〇 與字元線〇中所讀取、並進行回寫、且又在之前儲存於讀 取緩衝區312的f料,也經由資料輸出接腳D〇送出。 最後,在第八時鐘週期中,對動態隨機存取記憶體陣 列1與字70線1的讀取指令被接收。因為靜態隨機存取記 憶體之字元線i需要保持之前(R0,”指令的資料,因此, 第21頁 本紙張尺度適用中國國家標準(CNS)A4規格(21〇χ 297公楚) 578167 A7 B7 五、發明説明( (請先閲讀背面之注意事項再填寫本頁) 之刖清求的(W 1,1)資料隨後寫入動態隨機存取記憶體陣 列1與字元線1中。接著,由動態隨機存取記憶體陣列〇 與字7G線1所請求的資料,即在之前儲存於讀取緩衝區 312之資料經由資料輸出接腳DO送出時,被讀取至靜態 隨機存取記憶體與讀取緩衝區312中。 由此可見經由上述時鐘週期,在相消性讀取中的總回 寫操作可經由使用直接定址化排程來實現。並且,因為靜 態隨機存取記憶體陣列尺寸等於或大於最大的動態隨機 存取記憶體陣列的尺寸,而沒有靜態隨機存取記憶體過剩 情形發生,甚至在相同陣列進行連續存取時也是一樣。此 外,在本發明此一實施例中,較佳的資料輸入接腳(DI)與 資料輸出接腳(DO)是不互相分享的;然而其他形式亦可應 用在本發明中。 經濟部智慧財產局員工消費合作社印製 請參照第5圊,係以一流程圖說明另一排程方法5〇0 的實施例。排程方法500係由決定方塊502開始,以確定 是否偵測到一讀取指令或一寫入指令,或者沒有任何指 令。舉例來說,如果一讀取指令被偵測到,排程方法5 〇 〇 進行決定方塊504,以確定在靜態隨機存取記憶體中是否 有π命中(hit)”或,,失誤(miss)"的情況發生^ "命中•,係代表所 讀.取的資料已包含在靜態隨機存取記憶體的位置(address) 之一 ’而,,失誤,,則代表資料不位於靜態隨機存取記憶體 中。在”失誤,,的情況下,被讀取的資料係由相對應的動態 隨機存取記憶體陣列存取,並在方塊5 〇 6中複製到靜態隨 機存取記憶體的最低可行位置。接著,在方塊508中,靜 第22頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 578167
五、發明説明( c請先閲讀背面之注意事項再填寫本頁) 態隨機存取記憶體而來的資料被讀取。另一方面’在命 中”的情況下’由於資料已在靜態隨機存取記憶體中’所 以排程方法500直接跳到方塊508。 如果在決定方塊502中,偵測到一寫入指令,排程方 法5 00則進行決定方塊5 1 2,以確定在靜態隨機存取記憶、 體中是否有"命中,,或"失誤”的情況發生。在,,失誤,,情況後 (除了進行回寫節點510),更進行方塊514與方塊516的 方法。在方塊514中,任何現有資料係由相對應的動態隨 機存取記憶體讀取。同一時間在方塊516中,寫入的新資 料並傳送到寫入緩衝區中。接著在方塊518中,合併來自 動態隨機存取記憶體的讀取資料與來自讀取緩衝區的寫 入資料,並儲存到靜態隨機存取記憶體的最低可行位置 中。值得注意的是,所合併的資料並不立即寫入相對應的 動態隨機存取記憶鱧陣列中,而先儲存到靜態隨機存取記 憶體5 1 8中。 不論讀取指令、寫入指令或沒有任何指令被彳貞測,排 程方法5 00最後都會進行回寫節點510,其中,一回寫決 定係在決定方塊520中產生。在決定方塊520中的回寫決 經濟部智慧財產局員工消費合作社印製 定確定在靜態隨機存取記憶鱧中是否有任何資料(以回寫 至動態隨機存取記憶體中,以進行回寫步驟)。如果在靜 態隨機存取記憶體中沒有任何資料可回寫至相對應的動 態隨機存取記憶體中,則此時不需進行任何操作。另— 、 力一方 面,如果有任何需回寫的資料,則在方塊522中,其中最 舊的資料(不論是讀取操作或寫入操作)先進行回寫/寫人 第23頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 經濟部智慧財產局員工消費合作社印製 578167 A7 -----B7 五、發明説明() 適當的動態隨機存取記憶體陣列中。 第6a圖至第6c圖係說明在第5圖中所描述之方法實 施例之一較佳管線化示意圖。請參照第6a圖,動態隨機 存取記憶體陣列讀取存取操作可分為4個管線化階段:步 驟602’為定址向量ADD<〇: 15>的指令偵測與定址譯解 (COM-DEC);步驟6〇4,字元線活化與信號產生(WL_ SIGDEV),步驟606,感應放大器活化與靜態隨機存取記 憶體資料複製(SA-SRAM),藉以感應與傳送資料位元到靜 態隨機存取記憶體與資料讀取緩衝區中;步驟60s,由靜 態隨機存取記憶體讀取的資料輸出接腳Dq (SraM-DO)。 在管線化的在每一連續時鐘脈衝中,係顯示一系列的指令 (編號0至4)(如垂直虛線所示 請與先前所述之利用直接定址化方法的實施例比 較’靜態隨機存取記憶體陣列3〇4係將資料位元儲存在不 具有任何先前儲存資料位元的最低位置資料單元中。值得 注意的是’動態隨機存取記憶體陣列係在第三管線化階段 中’進行一位元線與字元線的預充電操作。而在第四管線 化階段中’資料位元係由讀取資料緩衝區傳送至資料輸出 接腳’而因此導致4(時鐘週期)的讀取延遲。 在第6b囷中,一動態隨機存取記憶體陣列寫入模式 更包括由資料輸入接腳(DI)的一資料輸入管線化階段,並 具有來自最初指令偵測的1之寫入延遲。並且,動態隨機 存取s己憶體陣列寫入模式的第一管線化階段為步驟$ 〇 2, 指令偵測和定址譯解(C0M_DEC),如同在第6a圖中所示 第24頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) (請先閲讀背面之注意事項再填寫本頁)
578167 A7 B7 五、發明説明() 之動態隨機存取記憶體陣列讀取存取模式。而第二管線化 階段係為步驟604,字元線活化與信號產生(WL SIgdV), 與動態隨機存取記憶體陣列讀取存取模式相似。然而,第 二管線化階段包含由資料輸出接腳到寫入緩衝區的一資 料輸入階段(DI)610,且具有1之寫入延遲。或者,可在第 一管線化階段中取回資料位元並移至寫入緩衝區,並且可 將資料位元進行數位延遲以支援〇之寫入延遲。在第三管 線化階段中,進行步驟6丨2,資料位元由感應放大器傳送 至靜態隨機存取記憶體中(SA-SRAM)。但是,一些資料位 元係以延遲在資料寫入緩衝區的資料位元進行重寫(〇1_ SRAM),如步驟614)。舉例來說,假設動態隨機存取記憶 體陣列當具有64資料出入接腳時,可傳送128位元,則 128位元中的64位元則進行覆寫。或者,某些位元的覆寫 功能(例如64位元中的8位元)會利用位元組或位元罩幕功 能來禁止。這些資料位元處理可在聽隨機存取記憶體陣列 寫入模式前啟動。因此,靜態隨機存取記憶體可儲存為資 料輸入與/或位元組或位元罩幕功能所處理的資料位元。與 動態隨機存取記憶體陣列寫入讀取模式相似,靜態隨機存 取記憶體陣列儲存資料位元在最低位置資料單元中,此最 低資料定址單元並不具有先前回寫所儲存的資料位元。 請參照第6c囷,當相對應動態隨機存取記憶體陣列 可為先前在靜態隨機存取記憶體中儲存資料位元之回寫 步驟所利用時,可啟動一延遲回寫管線化步驟。第一管線 化階段係為步驟602,指令偵測和定址譯解(c〇m_dec), 第25頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) ·.裝- 訂· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 578167 A7 __ B7 五、發明説明() 與上述其他兩管線化步驟相似。在此第一管線化階段中, 排程器可確認相對應的動態隨機存取記憶體陣列是否可 在第二管線化階段中使用。值得注意的是,僅有一個動態 隨機存取記憶體陣列是無法在第二管線化階段中,為動態 隨機存取記憶體資料讀取所使用。如果給予一指令,則所 有動態隨機存取記憶體陣列皆可為動態隨機存取記憶體 回寫所使用》排程器首先定義在最低位置資料單元中的資 料位元,此最低位置資料單元係具有先前因回寫所儲存的 資料位元。接著,排程器偵測動態隨機存取記憶鱧陣列是 否可在第二管線化階段中為回寫所利用。如果偵測到動態 隨機存取記憶體陣列無法啟動,則排程器再選擇具有先前 回寫之資料位元的次低位置資料單元。這些偵測與排程係 在第一管線化階段中進行❶步驟616,實際回寫操作 (WL-WRITE BACK)可根據排程而在第二管線化階段中進 行。 第7圖所繪示為在第5圖之管線化排程中,利用第5 圖方法之内部操作與外部操作比較的時間示意圖。請參照 第7圖,在”Axyz"名稱中的"xyz,,依序表示:動態隨機存取 記憶艘陣列(0或1)、指令形式(R為讀取、W為寫入、而b 為回寫)、以及位置。例如,名稱A〇R〇代表在陣列〇之位 置〇中憤測到一讀取模式指令,而A0W7代表在陣列〇之 位置7中摘測到一寫入模式指令。或者,名稱a丨B 9代表 在陣列1之位置9中偵測到一回寫模式。 動態隨機存取記憶體指令係由定址閃頻觀測器 第26頁 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) (請先閲讀背面之注意事項再«I寫本頁)
經濟部智慧財產局員工消費合作社印製 578167 A 7 B7 發明説明() (address strobe ; ADS)與寫入啟動(Write enable ; WE)來偵 測,並由時鐘(CLK)與陣列狀態來校準。特別的是,如果 定址閃頻觀測器為高,則會偵測沒有操作指令(NP)的情 況。如果定址閃頻觀測器為低,則動態隨機存取記憶體接 受在管線化中所示的位置(add)。如果寫入啟動為高,則 可啟動讀取模式,且資料位元將輸出到具有4之讀取延遲 的資料輸出接腳(DO)。如果寫入啟動為低,則可啟動寫入 模式’且資料位元將由具有1之寫入延遲的資料輸入接腳 (DI)輸入《然而,如上述之排程實施例,一個〇的寫入延 遲模式可利用增加額外資料輸入管線化階段的方式來使 用。 當摘測到下列情況之一時,則進行在相對應陣列中之 回寫操作的排程動作··(1)無操作指令(Np),(2)靜態隨機 存取記憶體命中(SRAM HIT),或(3)其他陣列的活化。舉 例來說’在時鐘週期1中偵測到的A〇R〇指令,可引發陣 列1的回寫操作(A1B9),而在時鐘週期1中偵測到的A1R3 指令’可引發陣列〇的回寫操作(A〇B〇)。另外,在時鐘週 期2中 >(貞測到的無指令情況(Np),可引發陣列〇的回寫操 作(A0B7) ’而在時鐘週期3中偵測到的a〇R5指令,可引 發陣列1的回寫操作(A1B3)。 最後’第8圖所繪示為是第5圖至第7囷之方法具體 化之動態隨機存取記憶體單元結構8〇〇之示意圖。此結構 800包括單元8〇2、位元線均壓器(EQ)8〇4、感應放大器 (SA)806、以及寫入伺服器(WD)808。N型金氧半導艘 第27頁 本紙張尺度適用中國國家標準(CNS)A4規格(21〇χ 297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂· 578167 A7 B7 五、發明説明() (請先閲讀背面之注意事項再填寫本頁) (NMOS)多工器(multiplexer ; MUX)810也在相消性讀取管 線化操作中,用以連接在位元線對與感應線對。當偵測到 一讀取或寫入模式時,字元線就移到高電位,並再使得位 元線對上的信號產生。接著,去活化字元線,並在位元線 對上之信號產生後,同時打開均壓器(EQ),以使位元線再 充電(recharge)。在信號產生階段中,一脈衝信號(pillsed signal)RE定期地在多工器上打開,以連接位元線對到感 應線對。當感應線對電容很小時,位元線對與感應線對之 間的信號傳送就很快。另外,當脈衝信號RE移到低電位 時,則感應放大器806開始進行感應線感應。在本發明中, 使用直接感應方法是較佳的,但其他感應方法也可適用本 發明中。(更多的感應方法資料可在後述參考資料,固態 電路IEEE期刊,1991年11月第26卷第11期的第1538 頁至第1 543頁,Takeshi Nagai等著,題目為"i7tis 4Mb 互補式金氧半導體之動態隨機存取記憶體"中具有更多的 描述("A 17ns 4Mb CMOS DRAM",Takeshi Nagai,et. al·, IEEE Journal of Solid-State Circuit,Vol· 20,No· 11, pp.1 538- 1 543, Nov. 1991) 〇 ) 經濟部智慧財產局員工消費合作社印製 感應結果經由等級資料線(hierarchieai data line)(MDQ)812傳送至靜態隨機存取記憶體中,較佳者係 安排於動態隨機存取記憶艘陣列中。(關於等級資料線的 更多資料可在後述參考資料,固態電路ieee期刊,1996 年4月第31卷第4期的第558頁至第566頁,
Kirihata 4著,題目為"256Mb動態隨機存取記憶艘之忍耐 第28頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 578167 A7 B7 五、發明説明() (請先閲讀背面之注意事項再填寫本頁) 誤差設計"中具有更多的描述("Fault-Tolerant Designs for 256Mb DRAM",Toshiaki Kirihata,et. al·,IEEE Journal of Solid-State Circuit, Vol· 31,No. 4,ρρ·558 輯 566,Apr. 1996)。)為一信號回寫操作,字元線移到高電位。同時, "ί舌號回寫(WRTBACK)也移至南電位,使得位元線或位元 線閘分別移至高電位與低電位(或低電位與高電位),係根 據等級資料線之資料圖案而定。由於在一頁中的所有位元 線會由寫入飼服器808加壓,以避免由於位元線與位元線 閘間之連接應力而導致的資料位元破壞,所以沒有任何延 遲寫入損失。位元線振幅(swing)係由習知寫入全位元線伏 特之振幅所分享,更加改善了回寫速度。字元線被去活 化,而均壓器(EQ)即在信號回寫至單元時立即打開β第8 圖之實施例假設了一個信號資料速率之同步資料輸出接 腳(DQ)介面,但本發明不不限於此。此通訊資料傳送間的 規則可包含對介面間的雙資料速率的通訊傳送規則,或包 含一爆發(bur st)讀取與寫入操作。 經濟部智慧財產局員工消費合作社印製 如熟悉此技術之人員所瞭解的’以上所述僅為本發明 之較佳實施例而已,並非用以限定本發明之申請專利範 圍;凡其它未脫離本發明所揭示之精神下所完成之等效改 變或修飾,均應包含在下述之申請專利範圍内。 第29頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)_ 一 --

Claims (1)

  1. 578167 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 ------ —--- 、申請專利範圍 1· 一種動態隨機存取記憶體(DARM)系統之操作的控制方 .法,該動態隨機存取記憶體系統具有位於行列間的複數 個記憶體單元,該方法至少包括: 啟動一相消性讀取模式,該相消性讀取模式係藉以 破壞讀取儲存於一定址動態隨機存取記憶體之一記憶 體單元的一資料位元; 暫時儲存進行破壞讀取之該資料位元至一暫時儲存 元件中; 啟動一延遲回寫模式,該延遲回寫模式係藉以在稍 後再儲存該資料位元至該疋址動態隨機存取記憶體之 該記憶體單元中;以及 排程該延遲回寫模式之一執行動作,且該排程步驟 係根據該暫時儲存元件之一空間利用性而定。 2.如申請專利範圍第1項所述之方法,其中上述之啟動該 相消性讀取模式之步驟更包括: 產生一差別信號於預充電並互補之複數個位元線之 其中一對,該些位元線之一者並連接至該定址動態隨機 存取記憶體之該記憶體單元; 傳送該差別信號,係由該些位元線之其中該對至複 數個感應線之其中一對,並在之後絕緣該些感應線與該 些位元線;以及 預充電該些位元線之其中該對。 第30頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公爱) A8 B8
    3·如申請專利範圍第2項所述之方法,其中位於該些位元 線之其中該對之該差別信號’係於連接到該記憶艘單元 之一字元線活化時產生。 4·如申請專利範圍第1項所述之方法,其中上述之暫時儲 存元件至少包括一靜態隨機存取記憶體(SRAM)。 5 ·如申請專利範圍第4項所述之方法,其中上述之靜態隨 機存取記憶體係暫時儲存寫入該定址動態隨機存取記 憶體之該記憶鳢單元的一資料。 6·如申請專利範圍第5項所述之方法,其中上述之靜態隨 機存取記憶體係暫時儲存位於一靜態隨機存取記憶艘 位置中的一資料,且該靜態隨機存取記憶體位置係與該 定址動態隨機存取記憶體之一位置相對應。 經濟部智慧財產局員工消費合作社印製 7·如申請專利範圍第1項所述之方法,其中上述之動態隨 機存取記憶體系統之一隨機存取週期時間並不包含啟 動該延遲回寫模式。 8·如申請專利範圍第7項所述之方法,其中上述之動態隨 機存取記憶體系統之該隨機存取週期時間係包含啟動 該相消性讀取模式。 第31頁
    本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 578167 Α8 Β8 C8 D8 六、申請專利範圍 經濟部智慧財產局員工消費合作社印製 9·如申請專利範圍第5項所述之方法,其中若該靜態隨機 存取記憶體不能暫時儲存該資料,且除了該資料已位在 該靜態隨機存取記憶體中外,則進行一延遲回寫模式。 1 0 · —種相消性讀取動態隨機存取記憶體結構之回寫操作 的排程方法,該相消性讀取動態隨機存取記憶體結構係 具有複數個動態隨機存取記憶體陣列,該方法至少包 括: 接收一操作指令; 確定該操作指令是否為: 一讀取指令,其中該讀取指令係為由一定址動 態隨機存取記憶體陣列中讀取資料;或者 一寫入指令,其中該寫入指令係寫入資料到一 定址動態隨機存取記憶體陣列中;以及 不論是否接收該操作指令,確定是否進行一回寫操 作,且該回寫操作至少包括寫入暫時儲存在一靜態隨機 存取記憶體之一特定位置的資料。 11.如申請專利範圍第1〇項所述之方法,更包括: 回應該讀取指令,檢查在該靜態隨機存取記憶體之 一特定位置,以察看是否有任何資料位元在其中,且該 特定位置係與該動態隨機存取記憶體陣列之該特定位 置相對應,其中資料係由該動態隨機存取記憶體陣列之 該特定位置中讀取出來;以及 第32頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公楚) f請先閱讀背面之注意事項再填寫本頁) ·:裝· .訂. #- 578167 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 申請專利範圍 如果在該靜態隨機存取記憶體之該特定位置中並不 具有任何資料,則不進行任何該回寫操作。 12·如申請專利範圍第n項所述之方法,其中: 若該靜態隨機存取記憶體之該特定位置中具有資 料’則定義出與該靜態隨機存取記憶體之該特定位置相 對應的一動態隨機存取記憶體陣列;以及 若對應於該靜態隨機存取記憶體之該特定位置的該 動態隨機存取記憶體陣列,與進行資料讀取之該動態隨 機存取記憶鱧陣列相符合,則不進行任何該回寫操作; 或者 若對應於該靜態隨機存取記憶艘之該特定位置的該 動態隨機存取記憶體陣列,不與進行資料讀取之該動態 隨機存取記憶體陣列相符合,則進行一回寫操作。 13·如申請專利範圍第12項所述之方法,其中: 若該靜態隨機存取記憶體之該特定位置不具有任何 資料,則複製在進行資料讀取之該動態隨機存取記憶體 陣列中之該資料位元,至該靜態隨機存取記憶體與一讀 取緩衝區中,藉以在該讀取緩衝區中進行輸出。 I4.如申請專利範圍第12項所述之方法,其中: 若在該靜態隨機存取記憶體之該特定位置具有資 料,且若對應於儲蓄在該靜態隨機存取記憶體之該特定 第33頁 (請先閲讀背面之注意事項再填寫本頁) .裝· -. #· 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 67 1X 78 5 ABCD 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 位置之資料的該動態隨機存取記憶體陣列,與進行資料 讀取之該動態隨機存取記憶體陣列相符合,則複製在該 靜態隨機存取記憶體之該特定位置之該些資料位元至 一讀取緩衝區中,藉以進行輸出。 15·如申請專利範圍第12項所述之方法,其中: 若在該靜態隨機存取記憶體之該特定位置具有資 料’且若對應於儲蓄在該靜態隨機存取記憶體之該特定 位置之資料的該動態隨機存取記憶體陣列,與進行資料 讀取之該動態隨機存取記憶體陣列相符合,則回寫在該 靜態隨機存取記憶體之該特定位置之該些資料位元,至 對應於儲蓄在該靜態隨機存取記憶體之該特定位置之 資料的該動態隨機存取記憶體陣列中;以及 複製進行資料讀取之該動態隨機存取記憶體陣列中 的該些資料位元,至該靜態隨機存取記憶體之該特定位 置與一讀取緩衝區中,藉以進行輸出。 16.如申請專利範圍第1〇項所述之方法,更包括: 為回應一寫入指令,檢查位於該靜態隨機存取記憶 體之一特定位置是否具有任何資料位元,其中該靜態隨 機存取記憶體之該特定位置係對應於進行資料寫入之 該動態隨機存取記憶體陣列中的相同位置;以及 若該靜態隨機存取記憶體中的該特定位置並不具有 任何資料,則進行無回寫操作,且儲存位於一寫入緩衝 第34頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 67 1X 78 5 ABCD 六、申請專利範圍 區之資料位元至該靜態隨機存取記憶體之該特定位置 中。 17. 如申請專利範圍第16項所述之方法,其中: 若在該靜態隨機存取記憶體之該特定位置具有資 料’則定義出與該靜態隨機存取記憶體之該特定位置相 對應的一動態隨機存取記憶體陣列;以及 若對應於該靜態隨機存取記憶體之該特定位置的該 動態隨機存取記憶體陣列,與進行資料寫入之該動態隨 機存取記憶體陣列相符合,則寫入位於該寫入緩衝區中 的該些資料位元至該靜態隨機存取記憶體之該特定位 置;或者 若對應於該靜態隨機存取記憶鱧之該特定位置的該 動態隨機存取記憶體陣列,不與進行資料讀取之該動態 隨機存取記憶體陣列相符合,則進行一回寫操作。 18. 如申請專利範圍第17項所述之方法,其中上述之回寫 操作更包括: 複製位於該寫入緩衝區之該些資料位元,至進行資 料寫入之該動態隨機存取記憶體陣列中。 19·如申請專利範圍第I?項所述之方法,其中上述之回寫 操作更包括: 複製位於該靜態隨機存取記憶體之該特定位置的資 第35頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) (請先閲讀背面之注意事項再場寫本頁) 3·: 裝. 經濟部智慧財產局員工消費合作社印製 578167 A8 B8 C8 ____ D8 六、申請專利範圍 料’至對應於儲蓄在該靜態隨機存取記憶體之該特定位 置之資料的該動態隨機存取記憶體陣列中;以及 複製位於該寫入緩衝區之該些資料位元,至該靜態 隨機存取記憶體中。 20· —種相消性讀取動態隨機存取記憶體結構之回寫操作 的排程方法,該相消性讀取動態隨機存取記憶體結構係 具有複數個動態隨機存取記憶體陣列,該方法至少包 括: 接收一操作指令; 確定該操作指令是否為: 一讀取指令,其中該讀取指令係為由一定址動 態隨機存取記憶體陣列中讀取資料;或者 一寫入指令’其中該寫入指令係寫入資料到一 定址動態隨機存取記憶體陣列中;或者 無操作指令; 經濟部智慧財產局員工消費合作社印製 不論是否接收該操作指令,確定是否進行一。 寫操作,且該回寫操作並確認是否有任何暫時儲存 一靜態隨機存取記憶體之資料,需回寫至 二斯態隨 機存取記憶體陣列之一者;以及 如果在健存在該靜態隨機存取記憶體之資料, 需回寫至該些動態隨機存取記憶體陣列一 ,貝丨J 擇儲存在該靜態隨機存取記憶體中最舊的資料,、 行回寫。 ^ 第36頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 578167 A8 B8 C8 D8 申請專利範圍 21. 如申請專利範圍第2〇項所述之方法,更包括: 請 先 閲 讀 背 面 之 注 意 事 項 如果偵測到一讀取指令,則確認被讀取的資料是否 已存在於該靜態隨機存取記憶體中。 22. 如申請專利範圍第21項所述之方法,其中: 若被讀取之該資料已存在於該靜態隨機存取記憶體 中,則由該靜態隨機存取記憶體中輸出該資料;或者 若被讀取之該資料並不存在於該靜態隨機存取記憶 體中,則由該定址陣列複製該資料至該靜態隨機存取記 憶體中,並由該靜態隨機存取記憶體中輸出該資料。 經濟部智慧財產局員工消費合作社印製 23.如申請專利範圍第2〇項所述之方法,至少包括: 如果偵測到一寫入指令,則確認被寫入的資料是 已存在於該靜態隨機存取記憶體中。 24 ·如申請專利範圍第23項所述之方法,其中: 若被寫入之該資料已存在於該靜態隨機存取記憶 中’則進行該回寫操作之一確認動作;或者 若被寫入之該資料並不存在於該靜態隨機存取記 體中,貝1J : 讀取任何儲存於該定址陣列中的任何資料; 儲存被寫入之該資料至一寫入緩衝區; 合併該定址陣列中的任何資料與該寫入緩衝 之被寫入之該資料,因此而至少包括複數個合併資 第37頁 否 體 憶 料 578167 A8 B8 C8 經濟部智慧財產局員工消費合作社印製 7T、申请專利範圍 位元; 儲存該些合併資料位元於該靜態隨機存取記憶 體中;以及 進行該回寫操作之該確認動作。 25.如申請專利範圍第24項所述之方法,更包括: 進行一罩幕功能,且該罩幕功能可有選擇地禁止至 少一合併資料位元寫入該靜態隨機存取記憶體中° 26·如申請專利範圍第2〇項所述之方法,更包括: 檢查對應於儲存在該靜態隨機存取記憶體中最舊之 該資料的該動態隨機存取記憶體陣列之可利用性;並且 若對應於儲存在該靜態隨機存取記憶體中最舊之該 資料的該動態隨機存取記憶艎陣列不可利用,則選擇儲 存在該靜態隨機存取記憶體之次舊資料,以進行回寫。 27.如申請專利範圍第22項所述之方法,其中: 由該靜態隨機存取記憶體輸出資料之步驟,係在由 偵測該讀取指令的時間計起,以四個時鐘週期完成。 28·如申請專利範圍第24項所述之方法,其中: 儲存該合併資料位元於該靜態隨機存取記憶體中之 步驟,係在由偵測該寫入指令的時間計起’以兩個時鐘 週期完成。 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公楚) (請先閱讀背面之注意事項再一^寫本頁) 裝· 訂 # 578167 8 8 8 8 A B CD 六、申請專利範圍 29 ·如申請專利範圍第26項所述之方法,其中· 該回寫步驟係在由偵測該操作指令的時間計起,以 一個時鐘週期完成。 30.—種動態隨機存取記憶體(DRAM)結構,至少包括: 一記憶體單元,且該記憶體單元可儲存一資料位 元; 元 行 可移動以連接該記憶體單元之一位元線,且該位 線更可在與該記憶體單元連接之一操作指令前先進 預充電; 更 生 可移動以連接該位元線之一信號線,且該信號線 可接收由該位元線所產生之一信號,其中當該信號產 後,該位元線則停止預充電;以及 可移動以連接該信號線之一資料線; 由 該 其中該信號線可傳送一資料位元,該資料位元係 該記憶體單元讀取並傳送至該資料線,並同時傳送至 位元線以再進行預充電。 經濟部智慧財產局員工消費合作社印製 31·如申請專利範圍第30項所述之動態隨機存取記憶體結 構,更包括: 連接到該信號線之一感應放大器,且在該位元線連 接到該記憶體單元後,該感應放大器放大由該位元線產 生之該信號。 第39頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 578167 A B CD 、 、\ 經濟部智慧財產局員工消費合作社印製 申請專利範圍 3 2 ·如申明專利範圍第3丨項所述之動態隨機存取記憶體結 構,更至少包括: 連接到該記憶體單元之一字元線,且該字元線可連 接該記憶體單元至該位元線。 33. 如申請專利範圍第31項所述之動態隨機存取記憶體結 構’其中上述之感應放大器在該位元線不與該信號線連 接時,放大該信號線上之該信號。 34. 如申請專利範圍第3〇項所述之動態隨機存取記憶體結 構,其中: 該資料位元係由該記憶體單元中破壞讀取; 該資料位元更暫時儲存於一暫時儲存元件中;以及 該資料位元可在該位元線再進行預充電後,回寫至 該記憶體單元中。 35·如申請專利範圍第34項所述之動態隨機存取記憶體結 構,更包括: 一對互補位元線,該對互補位元線係充電至一相等 伏特值,且該對互補位元線之一者可移動與該記憶體單 元相接, 其中當該記憶體單元與該對互補位元線之該者相接 時’該感應放大器係放大位於該對互補位元線間的一差 別伏特值。 第40頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公爱) 578167 ABCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 36·如申凊專利範圍第34項所述之動態隨機存取記憶體結 冓其中上述之暫時儲存元件至少包括一靜態隨機存取 記憶體(SRAM)。 3 7·—種動態隨機存取記憶體(dram)結構,至少包括: 排列在複數個行與複數個列中的複數個記憶體單 兀,且該·些記憶體單元之每一該些行可連接至相對應之 子元線,且該些記憶體單元之每一該些列可移動以連 接一互補位元線對之一位元線; 一均壓器’且該均壓器係使該對互補位元線預充電 至一相等伏特值; 一多工器’且該多工器可移動以連接該些位元線之 一選擇對至一信號線對;以及 一資料線’且該資料線可由該些位元線之該選擇對 中’經由該對信號線,傳送資料至一暫時儲存元件中。 3 8·如申請專利範圍第37項所述之動態隨機存取記憶體結 構,更包括: 一感應放大器,且該感應放大器係放大位於〜孩些位 元線之該選擇對所產生的一信號。 39·如申請專利範圍第38項所述之動態隨機存取記憶體結 構,其中: 產生於該些位元線之該選擇對上之該信號,係在該 第μ頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) (請先閲讀背面之注意事項再 本頁} 裝- -、τ #· 578167
    、申請專利範圍 t位疋線之該選擇對不與該對信號線連接時放大。 40 ·如申請專利範圍第3 7項所述之動態隨機存取記憶體結 構,更包括: 連接至該對位元線的一對寫入伺服器,且該對寫入 伺服器可啟動由至少一記憶體單元所讀取的資料進行 回寫。 41· 一種動態隨機存取記憶體(DR AM)架構,至少包栝: 複數個動態隨機存取記憶體陣列; 與該些動態隨機存取記憶體陣列連接的一暫時記憶 體儲存元件’且該暫時記憶體儲存元件係暫時儲存由該 些動態隨機存取記憶體陣列讀取或寫入的資料;以及 一排程器,且該排程器則當該暫時記憶體儲存元件 所儲存的資料回寫至該些動態隨機存取記憶體陣列 時,進行定義。 42.申請專利範圍第41項所述之動態隨機存取記憶體架 構,其中上述之排程器更至少包括: 一控制器,且該控制器係接收一操作指令與—定址 向量以作為一輸出;以及 一標籤記憶體,且該標藏記憶體可儲存該定址向 量; 其中該操作指令並導致該控制器進行對該些動態隨 第42頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) (請先閲讀背面之注意事項再_寫本頁) 裝- 經濟部智慧財產局員工消費合作社印製 578167 A8 B8 C8 D8 申請專利範圍 機存取記憶體陣列之一者的一讀取操作或一寫入操 作 43·申請專利範圍第42項所述之動態隨機存取記憶體架 構,其中: 該定址向量係有關於該些動態隨機存取記憶艘陣列 中之一特定動態隨機存取記憶體陣列;以及 該定址向量更有關於該些動態隨機存取記憶體陣列 中之一特定字元線。 44·申請專利範圍第43項所述之動態隨機存取記憶體架 構,其中上述之暫時儲存元件為一靜態隨機存取記憶體 (SRAM),且該靜態隨機存取記憶體中具有複數個字元 線,而該些字元線之數量係大於該些動態隨機存取記憶 體陣列之最大一者所具有之字元線的數量。 45.申請專利範圍第44項所述之動態隨機存取記憶體架 構,其中: 在該操作指令與該定址向量上,該排程器係確定在 該靜態隨機存取記憶體中是否具有任何資料,位於由該 定址向量所確定之該靜態隨機存取記憶體之該特定字 元線0 46·申請專利範圍第45項所述之動態隨機存取記憶體架 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 請 先 閲 讀 背 之 注 意 事 項
    本 I 經濟部智慧財產局員工消費合作社印製 578167 Α8 Β8 C8 D8 申請專利範圍 構,更包括: 連接至該靜態隨機存取記憶體之/讀取緩衝區,以 及 連接至該靜態隨機存取記憶體之/寫入緩衝區 47·申請專利範圍第42項所述之動態隨機存取記憶禮架 構,其中上述之標籤記憶體更儲存一有效位兀’且該有 效位元定義該靜態隨機存取記憶體中是否具有對應於 該定址向量之資料。 48. 申請專利範圍第41項所述之動態隨機存取記憶體架 構,其中上述之控制器更產生一位元/位元組單幕功 能。 49. 申請專利範圍第41項所述之動態隨機存取記憶體架 構,其中上述之排程器係包括一直接定址排程方法。 5〇·申請專利範圍第41項所述之動態隨機存取記憶體架 構,其中上述之排程器係包括一寫通排程方法β (請先閲讀背面之注意事項再_寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210Χ 297公釐)
TW091108169A 2001-04-26 2002-04-19 A destructive read architecture for dynamic random access memories TW578167B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/843,504 US6829682B2 (en) 2001-04-26 2001-04-26 Destructive read architecture for dynamic random access memories

Publications (1)

Publication Number Publication Date
TW578167B true TW578167B (en) 2004-03-01

Family

ID=25290196

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091108169A TW578167B (en) 2001-04-26 2002-04-19 A destructive read architecture for dynamic random access memories

Country Status (3)

Country Link
US (1) US6829682B2 (zh)
JP (2) JP2002334580A (zh)
TW (1) TW578167B (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6112287A (en) * 1993-03-01 2000-08-29 Busless Computers Sarl Shared memory multiprocessor system using a set of serial links as processors-memory switch
US7236490B2 (en) 2000-11-17 2007-06-26 Foundry Networks, Inc. Backplane interface adapter
US7596139B2 (en) 2000-11-17 2009-09-29 Foundry Networks, Inc. Backplane interface adapter with error control and redundant fabric
US7275135B2 (en) * 2001-08-31 2007-09-25 Intel Corporation Hardware updated metadata for non-volatile mass storage cache
US7389387B2 (en) * 2001-12-31 2008-06-17 Intel Corporation Distributed memory module cache writeback
US6801980B2 (en) * 2002-04-25 2004-10-05 International Business Machines Corporation Destructive-read random access memory system buffered with destructive-read memory cache
US7266117B1 (en) 2002-05-06 2007-09-04 Foundry Networks, Inc. System architecture for very fast ethernet blade
US7187687B1 (en) 2002-05-06 2007-03-06 Foundry Networks, Inc. Pipeline method and system for switching packets
US7468975B1 (en) 2002-05-06 2008-12-23 Foundry Networks, Inc. Flexible method for processing data packets in a network routing system for enhanced efficiency and monitoring capability
US20120155466A1 (en) 2002-05-06 2012-06-21 Ian Edward Davis Method and apparatus for efficiently processing data packets in a computer network
US7649885B1 (en) 2002-05-06 2010-01-19 Foundry Networks, Inc. Network routing system for enhanced efficiency and monitoring capability
KR100541366B1 (ko) * 2002-07-19 2006-01-16 주식회사 하이닉스반도체 고속 데이터 억세스를 위한 디램
DE10246790B4 (de) * 2002-10-08 2013-10-31 Qimonda Ag Integrierter Speicher
KR100472726B1 (ko) 2002-10-29 2005-03-10 주식회사 하이닉스반도체 고속 데이터억세스를 위한 반도체 메모리장치 및 그구동방법
US7062577B2 (en) * 2002-12-18 2006-06-13 Lsi Logic Corporation AMBA slave modular bus interfaces
DE10317162B4 (de) * 2003-04-14 2010-02-11 Qimonda Ag Speichervorrichtung mit kurzer Wortleitungszykluszeit und Leseverfahren hierzu
US6901072B1 (en) 2003-05-15 2005-05-31 Foundry Networks, Inc. System and method for high speed packet transmission implementing dual transmit and receive pipelines
US7817659B2 (en) 2004-03-26 2010-10-19 Foundry Networks, Llc Method and apparatus for aggregating input data streams
US8730961B1 (en) 2004-04-26 2014-05-20 Foundry Networks, Llc System and method for optimizing router lookup
TWI323462B (en) * 2004-07-02 2010-04-11 Koltek Inc Operating method for dynamic random access memory
US7110304B1 (en) 2004-08-26 2006-09-19 Altera Corporation Dual port memory array using shared write drivers and read sense amplifiers
US7657703B1 (en) 2004-10-29 2010-02-02 Foundry Networks, Inc. Double density content addressable memory (CAM) lookup scheme
US7293158B2 (en) * 2005-03-02 2007-11-06 International Business Machines Corporation Systems and methods for implementing counters in a network processor with cost effective memory
US8448162B2 (en) 2005-12-28 2013-05-21 Foundry Networks, Llc Hitless software upgrades
US8027212B2 (en) * 2006-03-31 2011-09-27 Kristopher Chad Breen Method and apparatus for a dynamic semiconductor memory with compact sense amplifier circuit
US7903654B2 (en) 2006-08-22 2011-03-08 Foundry Networks, Llc System and method for ECMP load sharing
US8238255B2 (en) 2006-11-22 2012-08-07 Foundry Networks, Llc Recovering from failures without impact on data traffic in a shared bus architecture
US8155011B2 (en) 2007-01-11 2012-04-10 Foundry Networks, Llc Techniques for using dual memory structures for processing failure detection protocol packets
US8037399B2 (en) 2007-07-18 2011-10-11 Foundry Networks, Llc Techniques for segmented CRC design in high speed networks
US8271859B2 (en) * 2007-07-18 2012-09-18 Foundry Networks Llc Segmented CRC design in high speed networks
US8509236B2 (en) 2007-09-26 2013-08-13 Foundry Networks, Llc Techniques for selecting paths and/or trunk ports for forwarding traffic flows
US8429348B2 (en) * 2009-03-13 2013-04-23 International Business Machines Corporation Method and mechanism for delaying writing updates to a data cache
US8090901B2 (en) 2009-05-14 2012-01-03 Brocade Communications Systems, Inc. TCAM management approach that minimize movements
US8599850B2 (en) 2009-09-21 2013-12-03 Brocade Communications Systems, Inc. Provisioning single or multistage networks using ethernet service instances (ESIs)
JP5314640B2 (ja) * 2010-06-21 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
KR101953088B1 (ko) 2011-01-31 2019-03-04 에버스핀 테크놀러지스, 인크. 스핀 토크 자기 랜덤 액세스 메모리에 대한 기록 방법
JP2019079377A (ja) 2017-10-26 2019-05-23 東芝メモリ株式会社 半導体記憶装置
US11360704B2 (en) * 2018-12-21 2022-06-14 Micron Technology, Inc. Multiplexed signal development in a memory device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04313127A (ja) * 1991-03-29 1992-11-05 Mitsubishi Electric Corp キャッシュメモリシステム
US5581727A (en) * 1993-03-22 1996-12-03 Compaq Computer Corporation Hierarchical cache system flushing scheme based on monitoring and decoding processor bus cycles for flush/clear sequence control
US5691935A (en) * 1995-07-13 1997-11-25 Douglass; Barry G. Memory element and method of operation thereof
US5691934A (en) * 1995-07-13 1997-11-25 Douglass; Barry G. Memory cell and method of operation thereof
JPH09161471A (ja) 1995-12-06 1997-06-20 Internatl Business Mach Corp <Ibm> Dramシステム、dramシステムの動作方法
US5784705A (en) 1996-07-15 1998-07-21 Mosys, Incorporated Method and structure for performing pipeline burst accesses in a semiconductor memory
JPH10111828A (ja) 1996-09-27 1998-04-28 Internatl Business Mach Corp <Ibm> メモリシステム、データ転送方法
US6134634A (en) * 1996-12-20 2000-10-17 Texas Instruments Incorporated Method and apparatus for preemptive cache write-back
US5991851A (en) 1997-05-02 1999-11-23 Enhanced Memory Systems, Inc. Enhanced signal processing random access memory device utilizing a DRAM memory array integrated with an associated SRAM cache and internal refresh control
US5949732A (en) 1997-09-11 1999-09-07 International Business Machines Corporation Method of structuring a multi-bank DRAM into a hierarchical column select line architecture
US6047359A (en) * 1997-11-04 2000-04-04 The United States Of America As Represented By The Secretary Of The Navy Predictive read cache memories for reducing primary cache miss latency in embedded microprocessor systems
JPH11339466A (ja) * 1998-03-27 1999-12-10 Fujitsu Ltd 破壊読出型メモリ回路、リストア用アドレス記憶・制御回路及びセンスアンプ
US6078547A (en) 1998-05-12 2000-06-20 Mosys, Inc. Method and structure for controlling operation of a DRAM array
JPH11353871A (ja) * 1998-06-10 1999-12-24 Hitachi Ltd 半導体装置
US6005824A (en) * 1998-06-30 1999-12-21 Lsi Logic Corporation Inherently compensated clocking circuit for dynamic random access memory
US5999474A (en) * 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
US6389505B1 (en) * 1998-11-19 2002-05-14 International Business Machines Corporation Restore tracking system for DRAM
US6178479B1 (en) * 1999-02-22 2001-01-23 Nband Communications Cycle-skipping DRAM for power saving
US6311280B1 (en) * 1999-02-22 2001-10-30 Nband Communications Low-power memory system with incorporated vector processing
US6191988B1 (en) * 1999-07-22 2001-02-20 International Business Machines Corporation Floating bitline timer allowing a shared equalizer DRAM sense amplifier
US6188627B1 (en) 1999-08-13 2001-02-13 International Business Machines Corporation Method and system for improving DRAM subsystem performance using burst refresh control
US6188615B1 (en) * 1999-10-29 2001-02-13 Hewlett-Packard Company MRAM device including digital sense amplifiers
US6449202B1 (en) * 2001-08-14 2002-09-10 International Business Machines Corporation DRAM direct sensing scheme

Also Published As

Publication number Publication date
US20020161967A1 (en) 2002-10-31
JP2007234225A (ja) 2007-09-13
JP5063204B2 (ja) 2012-10-31
US6829682B2 (en) 2004-12-07
JP2002334580A (ja) 2002-11-22

Similar Documents

Publication Publication Date Title
TW578167B (en) A destructive read architecture for dynamic random access memories
TW412749B (en) Memory and method for sensing sub-groups of memory elements
TW412704B (en) Memory device with multiple internal banks and staggered command execution
JP3476231B2 (ja) 同期型半導体記憶装置および半導体記憶装置
JP2894170B2 (ja) メモリ装置
TW451198B (en) Semiconductor memory device
US8730759B2 (en) Devices and system providing reduced quantity of interconnections
US20060203584A1 (en) Modified persistent auto precharge command protocol system and method for memory devices
JP2005056452A (ja) メモリ及び半導体装置
CN107667403A (zh) 长突发长度的内部连续行存取
US8050130B2 (en) Semiconductor memory device and internal data transmission method thereof
KR102509654B1 (ko) 메모리에서의 지연된 후기록
US6282606B1 (en) Dynamic random access memories with hidden refresh and utilizing one-transistor, one-capacitor cells, systems and methods
CN109754830A (zh) 半导体存储器设备及其数据路径配置方法
EP0499256B1 (en) Semiconductor memory device
TW200537514A (en) Semiconductor memory
JP2007200457A (ja) 不揮発性半導体記憶装置
US8473694B2 (en) Memory device and memory system comprising same
KR100881133B1 (ko) 컬럼 어드레스 제어 회로
US9564195B2 (en) Address comparator circuit for generating transmission control signal, memory device and memory system including the same
TW584864B (en) Method and apparatus for reducing write operation time in dynamic random access memories
TW574693B (en) Semiconductor memory device
JP2004094908A (ja) 不揮発性強誘電体メモリ制御装置
US11983113B2 (en) Method for copying data within memory device, memory device, and electronic device thereof
CN113053449B (zh) 微电子装置中的冗余,以及相关方法、装置和系统

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees