CN113053449B - 微电子装置中的冗余，以及相关方法、装置和系统 - Google Patents

微电子装置中的冗余，以及相关方法、装置和系统 Download PDF

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Abstract

本申请涉及微电子装置中的冗余，以及相关的方法、设备和系统。一种方法可包含响应于行地址而启用存储器装置的多个行区段单元中的第一行区段单元和第二行区段单元。所述方法还可以包含将所选择的列地址与所述第一行区段单元的第一行区段的缺陷存储单元的多个列地址进行比较。此外，响应于所述所选择的列地址与所述多个列地址中的第一列地址匹配，所述方法可包含激活所述第二行区段单元的第二行区段，将冗余列选择信号传送到所述存储器阵列以选择所述第二行区段的冗余存储器单元。还公开了存储器装置和系统。

Description

微电子装置中的冗余，以及相关方法、装置和系统
优先权声明
本申请要求于2019年12月26日申请的第16/727,194号美国专利申请案“微电子装置中的冗余，以及相关方法、装置和系统(Redundancy in Microelectronic Devices，andRelated Methods，Devices，and Systems)”的申请日的权益。
技术领域
本公开的实施例通常涉及微电子装置。更具体地，各种实施例涉及微电子装置中的冗余，以及相关的方法、装置和系统。
背景技术
存储器装置通常作为计算机或其它电子系统中的内部半导体集成电路提供。存在许多不同类型的存储器，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双数据速率存储器(DDR)、低功率双数据速率存储器(LPDDR)、相变存储器(PCM)和闪存。
存储器装置通常包含许多能够保存表示数据位的电荷的存储器单元。通常，这些存储器单元以存储器阵列布置。可通过经由相关联的字线驱动器选择性地激活存储器单元来将数据写入到存储器单元或从存储器单元检索数据。
发明内容
本公开的各种实施例可包含一种操作存储器装置的方法。所述方法可以包含响应于行地址而启用存储器装置的多个行区段单元中的第一行区段单元。多个行区段单元中的每个行区段单元可以包含存储器阵列的行区段。所述方法还可以包含启用多个行区段单元中的第二行区段单元。此外，所述方法可以包含将所选择的列地址与第一行区段单元的第一行区段的缺陷存储单元的多个列地址进行比较。响应于所选择的列地址与所述多个列地址中的第一列地址匹配，所述方法可包含激活所述第二行区段单元的第二行区段以及将冗余列选择信号传送到所述存储器阵列以选择所述第二行区段的冗余存储器单元。
本公开的一或多个其它实施例包含一种设备。所述设备可以包含存储器阵列，所述存储器阵列包含多个行区段，其中所述多个行区段包含第一行区段和第二行区段。所述设备还可包含耦合到存储器阵列的控制电路系统。控制电路系统可经配置以将第一行区段的所接收的所选列地址与第一行区段的缺陷存储器单元的多个所存储列地址中的一或多个进行比较。控制电路系统还可经配置以激活第二行区段并将冗余列选择信号传送到存储器阵列，以响应于所选择的列地址匹配所述多个所存储列地址中的第一所存储列地址而存取第二行区段的冗余存储器单元。
本公开的另外的实施例包含一种系统。所述系统可以包含至少一个输入装置、至少一个输出装置，以及可操作地耦合到输入装置和输出装置的至少一个处理器装置。所述系统还可包含至少一个存储器装置，其可操作地耦合到所述至少一个处理器装置且包括包含多个行区段的存储器阵列。每个行区段可以包含多个存储器单元，其中所述多个行区段包含行区段对，所述行区段对包含第一行区段和第二行区段。所述存储器装置还可包含多个控制电路，其包含耦合到第一行区段的第一控制电路和耦合到第二行区段的第二控制电路。第二控制电路可经配置以存储第一行区段的缺陷存储器单元的第一数目个列地址。第二控制电路还可经配置以将所述第一行区段的所接收的所选列地址与所述第一行区段的缺陷存储器单元的第一数目个所存储列地址中的一或多个进行比较。此外，所述第二控制电路可经配置以激活所述第二行区段并将冗余列选择信号传送到存储器阵列，以响应于所选择的列地址匹配所述第一数目个所存储列地址中的列地址而选择第二行区段的冗余存储器单元。
附图说明
图1是根据本公开的至少一个实施例的实例存储器装置的框图。
图2描绘存储器装置的存储器阵列的一部分。
图3A描绘存储器装置的存储器阵列和相关联控制电路系统的一部分。
图3B示出了包含图3A的存储器装置的感测放大器的电路。
图3C是包含与图3A的存储器装置相关联的各种信号的时序图。
图4描绘根据本公开的各种实施例的存储器装置的实例存储器阵列的一部分。
图5A描绘根据本公开的各种实施例的实例存储器装置的存储器阵列和相关联控制电路系统的一部分。
图5B是包含与图5A的存储器装置相关联的各种信号的时序图。
图6描绘根据本公开的各种实施例的另一实例存储器装置的存储器阵列和相关联控制电路系统的一部分。
图7A描绘根据本公开的各种实施例的又一实例存储器装置的存储器阵列和相关联控制电路系统的一部分。
图7B示出了包含图7A的存储器装置的感测放大器的电路。
图7C是包含与图7A的存储器装置相关联的各种信号的时序图。
图8是根据本公开的各种实施例的操作存储器装置的实例方法的流程图。
图9是根据本公开的各种实施例的存储器系统的简化框图。
图10是根据本公开的各种实施例的电子系统的简化框图。
具体实施方式
半导体存储器装置通常包含存储器单元阵列(本文中也称为“存储器元件”)。通过输入到存储器装置的行和列地址信号来选择阵列中的存储器单元以供读取和写入。行和列地址信号由地址解码电路处理以选择阵列中的行线和列线来存取所需的一或多个存储器单元。
当制造半导体装置时，缺陷存储器单元可能出现在存储器阵列或子阵列中。为了挽救半导体存储装置而不管这些缺陷存储器单元，并因此提高制造过程中的总产量，通常实现冗余。冗余存储器单元位于存储器阵列中，且存储器阵列可与多个冗余存储器单元相关联。当在阵列中检测到缺陷存储器单元时，与冗余存储器单元相关联的冗余解码电路可经编程以响应缺陷存储器单元的地址。当选择缺陷存储器单元的地址用于存取时，可存取(例如，从缺陷存储器单元读取或写入)冗余存储器单元而不是缺陷存储器单元。
本文所描述的各种实施例涉及用存储器阵列的第二不同行区段的至少一个冗余存储器单元替换存储器阵列的第一行区段的至少一个缺陷存储器单元。此外，在一些实施例中，存储器阵列的第一行区段的至少一个缺陷存储器单元可用第一行区段的至少一个冗余存储器单元替换。
尽管本文参考存储器装置描述了各种实施例，但本公开并不限于此，且所述实施例通常可适用于可包含或可不包含半导体装置和/或存储器装置的微电子装置。
现将参照附图说明本公开的实施例。
图1包含根据本公开的各种实施例的实例存储器装置100的框图。存储器装置100(其在本文中可称为存储器装置)可包含例如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、SDRAM(同步动态随机存取存储器)、DDR SDRAM(双数据速率DRAM，例如DDR4SDRAM等)或SGRAM(同步图形随机存取存储器)。可集成在半导体芯片上的存储器装置100可包含存储器单元阵列102。
在图1的实施例中，存储器单元阵列102被示为包含八个存储库BANK0-7。在其它实施例的存储器单元阵列102中可以包含更多或更少的库。每个存储库包含多个存取线(字线WL)、多个数据线(位线BL)和/BL，以及布置在多个字线WL和多个位线BL和/BL的交点处的多个存储器单元MC。字线WL的选择可由行解码器104执行，而位线BL和/BL的选择可由列解码器106执行。在图1的实施例中，行解码器104可以包含用于每个存储库BANK0-7的相应行解码器，而列解码器106可以包含用于每个存储库BANK0-7的相应列解码器。
位线BL和/BL耦合到相应感测放大器SAMP。来自位线BL或/BL的读取数据可由感测放大器SAMP放大，并通过互补本地数据线(LIOT/B)、传输门(TG)和互补主数据线(MIOT/B)传输到读取/写入放大器107。相反，从读取/写入放大器107输出的写入数据可以通过互补主数据线MIOT/B、传输门TG和互补本地数据线LIOT/B被传输到感测放大器SAMP，并且被写入耦合到位线BL或/BL的存储器单元MC中。
存储器装置100通常可经配置以通过各种端子(例如，地址端子110、命令端子112、时钟端子114、数据端子116和数据掩码端子118)接收各种输入(例如，来自外部控制器)。存储器装置100可包含附加端子，例如电源端子120和122。
在预期的操作期间，通过命令端子112接收的一或多个命令信号COM可以通过命令输入电路152被传送到命令解码器150。命令解码器150可包含经配置以通过解码一或多个命令信号COM生成各种内部命令的电路。内部命令的实例包含活动命令ACT和读取/写入信号R/W。
此外，通过地址端子110接收的一或多个地址信号ADD可以通过地址输入电路132被传送到地址解码器130。地址解码器130可经配置以将行地址XADD提供给行解码器104且将列地址YADD提供给列解码器106。尽管命令输入电路152和地址输入电路132被示为独立的电路，但是在一些实施例中，地址信号和命令信号可以通过公共电路来接收。
激活命令ACT可以包含响应于指示行存取的命令信号COM(例如，激活命令)而被激活的脉冲信号。响应于激活信号ACT，可以激活指定库地址的行解码器104。结果，可以选择并激活由行地址XADD指定的字线WL。
读取/写入信号R/W可以包含响应于指示列存取的命令信号COM(例如，读取命令或写入命令)而被激活的脉冲信号。响应于读取/写入信号R/W，可激活列解码器106，且可选择由列地址YADD指定的位线BL。
响应于激活命令ACT、读取信号、行地址XADD和列地址YADD，可以从由行地址XADD和列地址YADD指定的存储器单元MC读取数据。读取数据可以通过感测放大器SAMP、传输门TG、读取/写入放大器107、输入/输出电路162和数据端子116输出。此外，响应于激活命令ACT、写入信号、行地址XADD和列地址YADD，写入数据可以通过数据端子116、输入/输出电路162、读取/写入放大器107、传输门TG和感测放大器SAMP提供给存储器单元阵列102。可将写入数据写入到由行地址XADD和列地址YADD指定的存储器单元MC。
如下文更全面描述的，根据一些实施例，控制电路109可以接收一或多个控制信号(例如，响应于行地址的一或多个信号)和列地址。此外，控制电路109可将列地址与已知缺陷存储器单元的一或多个所存储的列地址进行比较，且激活存储器阵列的一或多个行区段以用于存取存储器阵列的一或多个存储器单元。
可通过时钟端子114接收时钟信号CK和/CK。时钟输入电路170可以基于时钟信号CK和ICK生成内部时钟信号ICLK。内部时钟信号ICLK可被传送到存储器装置100的各种组件，例如命令解码器150和内部时钟生成器172。内部时钟生成器172可以生成内部时钟信号LCLK，其可以被传送到输入/输出电路162(例如，用于控制输入/输出电路162的操作时间)。此外，数据掩码端子118可以接收一或多个数据掩码信号DM。当激活数据掩码信号DM时，可以禁止相应数据的重写。
如本领域普通技术人员所理解的，“存储器MAT”通常指具有多个存储器单元的存储库的子单元。每个存储器MAT被定义为字线WL和位线BL延伸的范围。
图2描绘存储器装置的存储器阵列202的一部分。存储器阵列202包含行区段(例如，存储器MAT)204，所述行区段204包含在列地址L、M和N处的多个存储器单元。行区段204进一步包含在冗余列地址A和B处的两个冗余存储器单元。在此常规装置中，如果行区段204是活动的，并且列地址M和N处的每个存储器单元是有缺陷的，则冗余列地址A和B处的冗余存储器单元可以替换(即，用来代替)列地址M和N处的缺陷存储器单元(例如，冗余列地址A处的冗余存储器单元可以替换存储器单元列地址M，并且冗余列地址B处的冗余存储器单元可以替换列地址N处的存储器单元)。如将了解，行区段204仅包含两个冗余存储器单元，且常规装置可仅允许缺陷存储器单元由共用行区段内(例如，共用存储器MAT内)的冗余存储器单元代替。因此，在此实例中，如果列地址L处的存储器单元也有缺陷，那么列地址L处的存储器单元不能由冗余存储器单元代替(即，因为行区段204不包含另一可用冗余存储器单元)，且因此存储器装置可能失效。
图3A示出了存储器装置300，其包含存储器阵列302和相关联的电路303的一部分。存储器阵列302包含多个行区段(例如，行区段Section0-Section7)和冗余列选择信号线RCS0和RCS1。电路303包含地址数据304、比较块306、逻辑310和区段控制信号线312。将了解，尽管存储器阵列302包含多于三个行区段，但为了简单起见，图3A描绘仅用于三个行区段(即，Section0、Section4和Section7)的电路。此外，尽管将存储器阵列302描绘为仅包含八个行区段(即，Section0-Section7)，但存储器阵列302可包含任何合适数目的行区段。
在图3A的实例中，已知行区段Section0的列地址N和M处的存储器单元是有缺陷的，且因此将相关联的列地址N和M存储在与行区段Section0相关联的电路的地址数据304中。类似于图2的存储器阵列200，存储器阵列302的每一行区段包含两个冗余存储器单元，且因此行区段Section0的列地址N和M处的两个缺陷存储器单元可由冗余列地址A和B处的存储器单元代替。
在存储器装置300的预期操作期间，可通过控制信号Sec0激活响应于一或多个行地址而选择的行区段Section0。与行区段Section0相关的比较块306也可以通过控制信号Sec0激活。比较块306(即，与行区段Section0相关联的比较块)可以接收所选择的列地址“Col Address”，并且将所选择的列地址与地址数据304(即，列地址N和列地址M)进行比较，并且响应于所选择的列地址与列地址N或列地址M匹配(即，通过比较块306来确定)，断言(即，通过逻辑310)列选择信号(即，列选择信号RCS0或列选择信号RCS1)，且代替在列地址N或列地址M处存取缺陷存储器单元，通过冗余列地址A或冗余列地址B存取行区段Section0的冗余存储器单元。
更具体地，参考图3A-3C，现在将描述存储器装置300的预期读取操作。最初，响应于一或多个行地址来断言控制信号Sec0(即，控制信号Sec0为高(H))，如图3C的曲线330所示。如果所选择的列地址“Col Address”与列地址N匹配，那么通过逻辑310断言列选择(CS)信号(即，断言列选择信号RCS0)，并且用冗余列地址A处的冗余存储器单元代替列地址N处的存储器单元(即，存取列地址A处的存储器单元(即，用于读取操作)，而不是存取列地址N处的存储器单元)。如果所选择的列地址“Col Address”与列地址M匹配，那么通过逻辑310断言列选择(CS)信号(即断言列选择信号RCS1)，并且由冗余列地址B处的冗余存储器单元代替列地址M处的存储器单元。如果所选择的列地址“Col Address”与列地址M或列地址N不匹配(例如，所选择的列地址是列地址L)，那么断言列选择CS(即，通过常规过程)。如果列地址L处的存储器单元有缺陷，那么存储器装置300可能失效。
响应于列选择CS信号(即，不管所选列地址是列地址M、列地址N还是与无缺陷存储器单元相关联的地址)，通过感测放大器SA将数据提供到电路320的本地数据线LIOT/LIOB。此外，响应于行选择RS被断言，将数据提供给主数据线MIOT/MIOB。
图4描绘根据本公开的各种实施例的存储器装置的实例存储器阵列402的一部分。存储器阵列400包含行区段(例如，存储器MAT)404，所述行区段404包含在列地址L、M和N中的每一个处的存储器单元。行区段404进一步包含在冗余列地址W和X处的两个冗余存储器单元。存储器阵列400进一步包含行区段(例如，存储器MAT)405，所述行区段405包含两个冗余列地址Y和Z处的两个冗余存储器单元。
在图4所示的实施例中，如果行区段404是活动的，并且行区段404的列地址M和N中的每一个处的存储器单元是有缺陷的，那么可以存取行区段404的冗余列地址W和X(例如，用于读取或写操作)，而不是存取列地址M和N(例如，可以存取冗余列地址W处的冗余存储器单元而不是列地址M处的存储器单元，并且可以存取冗余列地址X处的冗余存储器单元而不是列地址N处的存储器单元)。此外，如果行区段404的列地址L处的存储器单元也有缺陷，那么可以激活行区段405，并且行区段405的冗余列地址Y处的冗余存储器单元或者行区段405的冗余列地址Z处的冗余存储器单元可以替换行区段404的列地址L处的存储器单元。
图5A示出了根据本公开的各种实施例的实例存储器装置500的部分。更具体地，图5A示出了控制电路系统501和存储器装置500的存储器阵列502的一部分。仅举例来说，图1的控制电路109可以包含控制电路系统501。存储器阵列502包含多个行区段(例如，行区段Section0-Section7)和冗余列选择信号RCS0和RCS1。举例来说，存储器阵列502的每一行区段可包含存储器MAT。此外，存储器阵列502的每一行区段包含多个(例如，两个)冗余存储器单元，其中所述行区段的每一冗余存储器单元可通过冗余列地址存取。存储器装置500进一步包含经配置以驱动列选择(CS)信号的列解码器(“YDEC”)515。
电路501包含地址数据504(即，包含所存储的缺陷存储器单元的已知列地址)、比较块506、逻辑510和或门511。电路501进一步包含可编程元件514，例如可编程熔丝元件(例如N位熔丝)。电路501经配置以接收一或多个控制信号(即，控制信号Sec0-Sec7)(例如，响应于行地址而选择)。
如将了解，存储器阵列502的每一行区段与电路501的一部分相关联(例如，包含地址数据504、比较块506、逻辑510、或门511和可编程元件514的相关联控制电路)。例如，存储器装置500包含多个行区段单元503，其中每个行区段单元503包含行区段和控制电路(例如，包含地址数据504、比较块506、逻辑510、或门511和可编程元件514)。更具体地，例如，行区段单元503_0包含行区段Section0和控制电路，所述控制电路包含地址数据504_0、比较块506_0、逻辑510、或门511_0和可编程元件514_0。存储器装置500的每一比较块506可包含一或多个比较电路(即，用于比较两个地址)。更具体地，例如，如所示，比较块506_0包含两个比较电路(即，一个用于将地址M与“Col Address”进行比较，且一个用于将地址N与“ColAddress”进行比较)。此外，地址数据504可以存储一或多个列地址，并且可编程元件514可以包含一或多个可编程位。
将了解，尽管存储器阵列502包含多于三个行区段，但为了简单起见，图5A描绘仅用于三个行区段(，Section0、Section3和Section6)的电路。此外，尽管将存储器阵列502描绘为仅包含八个行区段(Section0-Section7)，但存储器阵列502可包含任何合适数目的行区段。
根据一些实施例，如果确定(例如，通过测试)存储器阵列(例如，存储器阵列502)的行区段包含多于阈值数目(例如，两个)的缺陷存储器单元，那么行区段(或行区段单元)可以与存储器阵列的至少一个其它行区段(或行区段单元)“配对”(例如，链接)。换句话说，在图5A的实例实施例中，存储器阵列502可经编程(例如，通过可编程熔丝)以使得存储器阵列502的包含两个以上缺陷存储器单元的一个行区段与存储器阵列502的至少一个其它行区段配对。如下文更全面地描述，在一个实例中，在此实例中包含三个缺陷存储器单元的行区段Section0(例如，“主要行区段”)与行区段Section3(例如，“次要行区段”)配对。因此，在这个实例中，行区段单元503_0(例如，“主要行区段单元”)可以与行区段单元503_3(例如，“次要行区段单元”)配对。
此外，根据一些实施例，处于第一状态的可编程元件514_X中的位(例如，低位)可指示相关联的冗余列地址用于同一行区段，且处于第二不同状态的可编程元件514_X中的位(例如，高位)可指示相关联的冗余列地址用于另一行区段。换句话说，例如，假设行区段Section0和行区段Section3被链接，如果可编程元件514_3为低(“L”)，那么存储在可编程元件514_3中的冗余列地址将被用于行区段Section3。另一方面，如果可编程元件514_3为高(“H”)，那么存储在地址数据504_3中的冗余列地址将用于行区段Section0。在图5A所示的实例中，行区段单元514_3的可编程元件503_3包含高“H”位，而行区段单元503_3的地址数据504_3包含列地址L，所述列地址L是行区段Section0的列地址。
根据一些实施例，行区段单元对的次要行区段单元(例如，行区段单元503_3)仅在其行区段对(即，主要行区段)被激活并且其可编程位514的至少一个可编程位被启用(例如，为高)时才被激活。在其它实施例中，行区段单元对的次要行区段单元(例如，行区段单元503_3)可以响应于被激活的主要行区段(例如，行区段单元503_0)而被激活。
在存储器装置500的预期操作期间，行区段单元503_0接收响应于一或多个行地址而断言的控制信号Sec0。比较块506_0的每个比较电路可以通过控制信号Sec0来启用，并且比较块506_0可以接收所选择的列地址“Col Address”并且将所选择的列地址与地址数据504_0(即，列地址N和列地址M)进行比较。响应于所选择的列地址匹配列地址N或列地址M(即，通过比较块506_0确定)，比较块506_0可以生成信号，所述信号可以通过逻辑510断言列选择信号(，列选择信号RCS0或列选择信号RCS1)。此外，或门511_0(其可从比较块506_0接收信号)可生成经断言的控制信号SecC0以激活行区段Section0。根据所选择的列地址，可以选择列选择信号RCS0以用冗余列地址A处的冗余存储器单元替换列地址N处的存储器单元，或者可以选择列选择信号RCS1以用冗余列地址B处的冗余存储器单元替换列地址M处的存储器单元。
此外，在此实例中，还断言控制信号Sec3(即，基于行区段Section0与行区段Section3的经编程配对以及可编程元件514_3的高“H”位)。此外，启用比较块506_3的至少一个比较电路(即，通过控制信号Sec3)，且比较块506_3可将所选择的列地址“ColAddress”与所存储的地址数据(即，列地址L)进行比较。响应于所选择的列地址与列地址L匹配，可以激活行区段Section3(即，通过控制信号SecC3)，断言列选择信号RCS0(即，通过逻辑510)，并且由行区段Section3的冗余列地址C处的冗余存储器单元替换列地址L处的存储器单元。
更具体地，参考图5A和5B，现在将描述在存储器阵列502上执行的预期读取操作。最初，控制信号Sec0和控制信号Sec3均响应于行地址而被断言(即，控制信号Sec0和控制信号Sec3为高(H))，如图5B的曲线530所示。响应于所断言的控制信号Sec0，启用行区段单元503_0的比较块506_0的两个比较电路，且启用行区段单元503_3的比较块506_3的一个比较电路。
如果所选择的列地址“Col Address”与列地址N匹配，那么断言列选择(CS)信号(即，冗余列选择信号RCS0)，断言控制信号SecC0以激活行区段Section0，并且存取冗余列地址A。此外，响应于列选择CS，将来自冗余列地址A的数据提供到行区段Section0和行区Section3中的每一者的本地数据线LIOT/LIOB(例如，通过感测放大器)。此外，响应于用于行区段Section0的读取选择RS，将来自冗余列地址A的数据从行区段Section0的本地数据线LIOT/LIOB提供给主数据线MIOT/MIOB。
如果所选择的列地址“Col Address”与列地址M匹配，那么断言列选择(CS)信号(即，冗余列选择信号RCS1)，断言控制信号SecC0以激活行区段Section0，并且存取冗余列地址B。此外，响应于列选择CS，将来自冗余列地址B的数据提供到行区段Section0和行区Section3中的每一者的本地数据线LIOT/LIOB(例如，通过感测放大器)。此外，响应于用于行区段Section0的读取选择RS，将来自冗余列地址B的数据从行区段Section0的本地数据线LIOT/LIOB提供给主数据线MIOT/MIOB。
如果所选择的列地址“Col Address”与列地址L匹配，那么断言列选择(CS)信号(即，冗余列选择信号RCS0)，断言控制信号SecC3以激活行区段Section3，并且存取冗余列地址C。此外，响应于列选择CS，将来自冗余列地址C的数据提供到行区段Section0和行区Section3中的每一者的本地数据线LIOT/LIOB(例如，通过感测放大器)。此外，响应于用于行区段Section3的读取选择RS，将来自冗余列地址C的数据从行区段Section3的本地数据线LIOT/LIOB提供给主数据线MIOT/MIOB。将了解，可以类似方式执行写入操作。
图6示出了根据本公开的各种实施例的另一实例存储器装置600的部分。更具体地，图6示出了控制电路系统601和存储器装置600的存储器阵列602的一部分。仅举例来说，图1的控制电路109可以包含控制电路系统601。存储器阵列602包含多个行区段(例如，行区段Section0-Section7)和冗余列选择信号RCS0和RCS1。举例来说，存储器阵列602的每一行区段可包含存储器MAT。存储器阵列602的每一行区段包含可通过冗余列地址存取的多个(例如，两个)冗余存储器单元。存储器装置600进一步包含经配置以驱动列选择(CS)信号的列解码器(“YDEC”)615。
类似于图5A的电路501，存储器装置601包含多个行区段单元603，其中每个行区段单元603包含行区段和控制电路(例如，包含地址数据604、比较块606、逻辑610、或门611和可编程元件614)。更具体地，例如，行区段单元603_0包含行区段Section0和控制电路，所述控制电路包含地址数据604_0、比较块606_0、逻辑610、或门611_0和可编程元件614_0。在此实施例中，可编程元件614可以包含多位熔丝(例如，四位熔丝)。
将了解，尽管存储器阵列602包含多于三个行区段，但为了简单起见，图6描绘仅用于三个行区段(即，Section0、Section4和Section6)的电路。此外，尽管将存储器阵列602描绘为仅包含八个行区段(即，Section0-Section7)，但存储器阵列602可包含任何合适数目的行区段。
如上文参考图5A所描述，存储器阵列的多个(例如，两个)行区段可成对(例如，以经编程(例如，固定)关系)。在一些实施例中，如参考图6更全面地描述的，可编程元件可以包含启用位和行区段地址，以在两个或两个以上行区段之间建立关系(例如配对)。更具体地，可编程元件614可以包含一组位(例如，“0000”或“1000”)，其中该组位中的一些位可以指示行区段地址，并且该组位中的至少一位可以是启用位。更具体地，可编程元件614_4包含“1000”，其中最高有效位(MSB)(即“1”)是启用位(例如，指示相关联的列地址L与另一行区段相关联)。此外，其它位(例如，“000”位)可指示成对行区段(即，此实例中的行区段Section0)的行区段地址。作为另一实例，如果可编程元件614_4包含“1001”，那么“001”位可指示行区段Section1的行区段地址。作为又一实例，如果可编程元件614_4包含“1010”，那么“010”位可指示行区段Section2的行区段地址。
此外，根据各种实施例，存储器阵列602的一个行区段可使用来自存储器阵列602的一个以上其它行区段的冗余存储器单元。例如，如果行区段Section0包含四个缺陷存储器单元，那么与例如行区段Section2和行区段Section4中的每一个相关联的可编程元件614可以包含“1000”，且因此，在此实例中，行区段Section2中的冗余存储器单元可以用于替换行区段Section0中的缺陷存储器单元，而行区段Section4中的冗余存储器单元可以用于替换行部分Section0中的缺陷存储器单元。
在存储器装置600的预期操作期间，行区段单元603_0接收响应于行地址而断言的控制信号Sec0。通过控制信号Sec0来启用的比较块606_0的每个比较电路可以接收所选择的列地址“Col Address”并且将所选择的列地址与地址数据604_0(即，列地址N和列地址M)进行比较。响应于所选择的列地址匹配列地址N或列地址M(即，通过比较块606_0确定)，比较块606_0可以生成信号，所述信号可以通过逻辑610断言列选择信号(即，列选择信号RCS0或列选择信号RCS1)。此外，或门611_0(其可从比较块606_0接收信号)可生成经断言的控制信号SecC0以激活行区段Section0。根据所选择的列地址，可以选择列选择信号RCS0以用冗余列地址A处的冗余存储器单元替换列地址N处的存储器单元，或者可以选择列选择信号RCS1以用冗余列地址B处的冗余存储器单元替换列地址M处的存储器单元。
此外，在此实例中，还断言控制信号Sec4(即，基于可编程元件614_4的经编程位组“1000”)。此外，启用行区段单元603_4的比较块606_4的比较电路(即，通过控制信号Sec4)，且比较块606_4可将所选择的列地址“Col Address”与地址数据(即，列地址L)进行比较。响应于所选择的列地址与列地址L匹配，可以激活行区段Section4(即，通过控制信号SecC4)，断言列选择信号RCS0(即，通过逻辑610)，并且由行区段Section4的冗余列地址C处的冗余存储器单元替换行区段Section0的列地址L处的存储器单元。
图7A示出了根据本公开的各种实施例的又一实例存储器装置700的部分。更具体地，图7A示出了控制电路系统701和存储器装置700的存储器阵列702的一部分。仅举例来说，图1的控制电路109可以包含控制电路系统701。存储器阵列702包含多个行区段(例如，行区段Section0-Section7)和冗余列选择信号RCS0和RCS1。举例来说，存储器阵列702的每一行区段可包含存储器MAT。存储器阵列702的每一行区段包含可通过冗余列地址存取的多个(例如，两个)冗余存储器单元。
类似于图5A的电路501，存储器装置701包含多个行区段单元703，其中每个行区段单元703包含行区段和控制电路(例如，包含地址数据704、比较块706、逻辑710、或门711和可编程元件714)。更具体地，例如，行区段单元703_0包含行区段Section0和控制电路，所述控制电路包含地址数据704_0、比较块706_0、逻辑710、或门711_0和可编程元件714_0。在此实施例中，可编程元件714可以包含一位熔丝。
将了解，尽管存储器阵列702包含多于三个行区段，但为了简单起见，图7A描绘仅用于三个行区段(即，Section0、Section4和Section6)的电路。此外，尽管将存储器阵列702描绘为仅包含八个行区段(即，Section0-Section7)，但存储器阵列702可包含任何合适数目的行区段。
类似于图5A中所示的实施例，在图7A的实施例中，对存储器阵列702进行编程(例如，通过可编程熔丝)，使得包含多于阈值数目(例如，两个)的缺陷存储器单元的存储器阵列702的一个行区段与存储器阵列的另一行区段配对。举例来说，在此实例中包含三个缺陷存储器单元的行区段Section0与行区段Section4配对。如图7A所示，行区段单元703_4的可编程元件714_4包含高“H”位，而行区段单元703_4的地址数据704_4存储列地址L，所述列地址L是行区段Section0的列地址。
此外，在此实施例中，存储器阵列702与两个列解码器715和717相关联。根据一些实施例，存储器阵列702的第一数目个行区段可与列解码器715相关联(例如，从列解码器715接收列选择信号)，且存储器阵列702的第二数目个行区段可与列解码器715相关联(例如，从列解码器715接收列选择信号)。此外，根据一些实施例，一对行区段的第一行区段可以与列解码器717相关联，并且该对行区段的第二行区段可以与列解码器715相关联(即，行区段对的每个行区段接收独立的列选择信号)。例如，在行区段Section0和行区段Section4的行区段配对中，行区段Section0可以与列解码器717相关联，而行区段Section4可以与列解码器715相关联。根据一些实施例，列选择(CS)可以在列解码器715与列解码器717之间短路。
此外，如图7B的电路720中所示，在包含两个列解码器的实施例中，本地数据线LIOT/LIOB可以通过传输门耦合到主数据线MIOT/MIOB，并且读取选择开关可能不是必需的。更具体地，参考图7A、7B和7C，现在将描述在存储器阵列702上执行的预期读取操作。最初，控制信号Sec0和控制信号Sec4均响应于行地址而被断言(即，控制信号Sec0和控制信号Sec3为高(H))，如图7C的曲线730所示。响应于所断言的控制信号Sec0，启用行区段单元703_0的比较块706_0的两个比较电路，且启用行区段单元703_4的比较块706_4的至少一个比较电路。
如果所选择的列地址“Col Address”与列地址N匹配，那么通过列解码器717断言列选择(CS)信号(即，冗余列选择信号RCS0)，断言控制信号SecC0以激活行区段Section0，并且存取冗余列地址A。此外，响应于列选择CS，将来自冗余列地址A的数据提供给行区段Section0的本地数据线LIOT/LIOB(例如，通过感测放大器)，并且将数据从行区段Section0的本地数据线LIOT/LIOB提供给主数据线MIOT/MIOB。
如果所选择的列地址“Col Address”与列地址M匹配，那么通过列解码器717断言列选择(CS)信号(即，冗余列选择信号RCS1)，断言控制信号SecC0以激活行区段Section0，并且存取冗余列地址B。此外，响应于列选择CS，将来自冗余列地址B的数据提供给行区段Section0的本地数据线LIOT/LIOB(例如，通过感测放大器)，并且将数据从行区段Section0的本地数据线LIOT/LIOB提供给主数据线MIOT/MIOB。
如果所选择的列地址“Col Address”与列地址L匹配，那么通过列解码器715断言列选择(CS)信号(即，冗余列选择信号RCS0)，断言控制信号SecC4以激活行区段Section4，并且存取冗余列地址C。此外，响应于列选择CS，将来自冗余列地址C的数据提供给行区段Section4的本地数据线LIOT/LIOB(例如，通过感测放大器)，并且将数据从行区段Section4的本地数据线LIOT/LIOB提供给主数据线MIOT/MIOB。将了解，可以类似方式执行写入操作。
图8是根据本公开的各种实施例的操作存储器装置的实例方法800的流程图。方法800可以根据在本公开中描述的至少一个实施例来安排。在一些实施例中，可以通过装置或系统(例如图1的存储器装置100、图4的存储器阵列402、图5A的存储器装置500、图6的存储器装置600、图7A的存储器装置700、图9的存储器系统900，和/或图10的电子系统1000)或另一装置或系统来执行方法800。尽管被示出为离散的块，但是取决于期望的实施方案，各种块可以被划分为附加的块、组合为更少的块或者被去除。
方法800可以开始于框802，其中可以响应于所选择的行地址来启用存储器阵列的多个行区段单元中的第一行区段单元，并且方法800可以前进到框804。例如，可以启用行区段单元(例如，行区段503_0(参见图5A)、行区段单元603_0(参见图6)或行区段单元703_0(参见图7A))的至少一些电路。
在框804，可以启用多个行区段单元中的第二行区段单元，并且方法800可以前进到框806。例如，第二行区段单元(例如，行区段503_3(见图5A)、行区段单元603_4(见图6)或行区段单元703_4(见图7A))的至少一些电路(例如，响应于与第一行区段单元配对且可能与第二行区段单元的一个或多个编程位配对)。
在框806处，可将所选择的列地址与第一行区段单元的第一行区的缺陷存储器单元的我个列地址进行比较。例如，列地址L(参见例如图5A、6和/或7A)可以通过比较块(例如图5A的比较块506_3、图6的比较块606_4或图7A的比较块706_4)与所选择的列地址“ColAddress”进行比较。
响应于所选择的列地址与第一行区段的缺陷存储器单元的多个列地址中的第一列地址匹配，方法800可以前进到框808，其中可以激活第二行区段单元的第二行区段，并且可以将冗余列选择信号传送到存储器阵列以选择第二行区段的冗余存储器单元。举例来说，可激活第二行区段(例如，行区段Section3(参见图5A)或行区段Section4(见图6和/或7A))，且可将冗余列选择信号RCS0传送到存储器阵列(例如，图5A的存储器阵列502、图6的存储器阵列602或图7A的存储器阵列702)以存取(例如，用于读取或写入操作)冗余存储器单元C。
可以对方法800进行修改、添加或省略而不脱离本公开的范围。例如，方法800的操作可以以不同的顺序来实现。此外，所概述的操作和动作仅作为实例来提供，并且所述操作和动作中的一些可以是任选的、被组合成更少的操作和动作，或者被扩展成附加的操作和动作，而不减损所公开的实施例的本质。举例来说，一种方法可包含一或多个动作，其中响应于所述选定列地址匹配所述多个列地址中的第二列地址或第三列地址，可激活所述第一行区段且可将附加冗余列选择信号传送到所述存储器阵列以选择所述第一行区段的冗余存储器单元。此外，所述方法可以包含一或多个动作，其中存储器装置可以被编程为使得第二行区段单元与第一行区段单元配对，并且响应于第一行区段单元被启用而启用第二行区段单元。
还公开了一种存储器系统。根据各种实施例，存储器系统可包含控制器和多个存储器装置。每一存储器装置可包含一或多个存储器单元阵列，所述存储器单元阵列可包含多个存储器单元。
图9是根据本文所描述的一或多个实施例实现的存储器系统900的简化框图。可以包含例如半导体装置的存储器系统900包含多个存储器装置902和控制器904。例如，至少一个存储器装置902可以包含多个行区段单元，如本文所述。控制器904可操作地与存储器装置902耦合，以便将命令/地址信号传送到存储器装置902。
还公开了一种电子系统。根据各种实施例，电子系统可包含一或多个存储器装置，每一存储器装置具有存储器单元阵列。每一存储器单元可包含存取晶体管和可操作地与所述存取晶体管耦合的存储器元件。
图10是根据本文所描述的一或多个实施例实现的电子系统1000的简化框图。电子系统1000包含至少一个输入装置1002，其可以包含例如键盘、鼠标或触摸屏。电子系统1000还包含至少一个输出装置1004，例如监视器、触摸屏或扬声器。输入装置1002和输出装置1004不必彼此分离。电子系统1000进一步包含存储装置1006。输入装置1002、输出装置1004和存储装置1006可以耦合到处理器1008。电子系统1000进一步包含耦合到处理器1008的存储器系统1010。存储器系统1010可以包含图9的存储器系统900。电子系统1000可以包含例如计算、处理、工业或消费产品。例如但不限于，电子系统1000可包含个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵预防系统、手持式装置、平板计算机、电子笔记本、相机、电话、音乐播放器、无线装置、显示器，芯片集、游戏、车辆或其它已知系统。
本公开的各种实施例可包含一种操作存储器装置的方法。所述方法可以包含响应于行地址而启用存储器装置的多个行区段单元中的第一行区段单元。多个行区段单元中的每个行区段单元可以包含存储器阵列的行区段。所述方法还可以包含启用多个行区段单元中的第二行区段单元。此外，所述方法可以包含将所选择的列地址与第一行区段单元的第一行区段的缺陷存储单元的多个列地址进行比较。响应于所选择的列地址与所述多个列地址中的第一列地址匹配，所述方法可包含激活所述第二行区段单元的第二行区段以及将冗余列选择信号传送到所述存储器阵列以选择所述第二行区段的冗余存储器单元。
本公开的一或多个其它实施例包含一种设备。所述设备可以包含存储器阵列，所述存储器阵列包含多个行区段，其中所述多个行区段包含第一行区段和第二行区段。所述设备还可包含耦合到存储器阵列的控制电路系统。控制电路系统可经配置以将第一行区段的所接收的所选列地址与第一行区段的缺陷存储器单元的多个所存储列地址中的一或多个进行比较。控制电路系统还可经配置以激活第二行区段并将冗余列选择信号传送到存储器阵列，以响应于所选择的列地址匹配所述多个所存储列地址中的第一所存储列地址而存取第二行区段的冗余存储器单元。
本公开的另外的实施例包含一种系统。所述系统可以包含至少一个输入装置、至少一个输出装置，以及可操作地耦合到输入装置和输出装置的至少一个处理器装置。所述系统还可包含至少一个存储器装置，其可操作地耦合到所述至少一个处理器装置且包括包含多个行区段的存储器阵列。每个行区段可以包含多个存储器单元，其中所述多个行区段包含行区段对，所述行区段对包含第一行区段和第二行区段。所述存储器装置还可包含多个控制电路，其包含耦合到第一行区段的第一控制电路和耦合到第二行区段的第二控制电路。第二控制电路可经配置以存储第一行区段的缺陷存储器单元的第一数目个列地址。第二控制电路还可经配置以将所述第一行区段的所接收的所选列地址与所述第一行区段的缺陷存储器单元的第一数目个所存储列地址中的一或多个进行比较。此外，所述第二控制电路可经配置以激活所述第二行区段并将冗余列选择信号传送到存储器阵列，以响应于所选择的列地址匹配所述第一数目个所存储列地址中的列地址而选择第二行区段的冗余存储器单元。
根据惯例，附图中所示的各种特征可能不按比例绘制。本公开中所呈现的说明并不意味着是任何特定设备(例如，装置、系统等)或方法的实际视图，而仅仅是用于描述本公开的各种实施例的理想化表示。因此，为了清楚起见，各种特征的尺寸可以任意扩大或缩小。此外，为了清楚起见，可以简化一些附图。因此，附图可能未描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
如本文中所使用的，术语“装置”或“存储器装置”可以包含具有存储器的装置，但不限于仅具有存储器的装置。例如，装置或存储器装置可以包含存储器、处理器和/或其它组件或功能。例如，装置或存储器装置可以包含片上系统(SOC)。
如本文中所使用的，除非另有说明，术语“半导体”应当被广泛地解释为包含微电子和MEMS器件，其可以使用或不使用半导体功能来操作(例如，磁存储器、光学装置等)。
在本文中所使用的术语，特别是在所附权利要求中使用的术语(例如，所附权利要求的正文)通常被认为是“开放式”术语(例如，术语“包含”应解释为“包含但不限于”，术语“具有”应解释为“至少具有”，术语“包含”应解释为“包含但不限于”等)。
另外，如果想要特定数目的引入的权利要求陈述，那么在权利要求中将明确地叙述这种意图，并且在不存在这种陈述的情况下，该意图不存在。例如，为帮助理解，以下所附权利要求可以包含介绍性短语“至少一个”和“一或多个”的使用以引出权利要求陈述。然而，这样的短语的使用不应被解释为暗示由不定冠词“一”或“一个”引述的权利要求将包含这样的引述的权利要求的任何特定权利要求限制于仅包含一个这样的引述的实施方案，即使当同一权利要求包含介绍性短语“一或多个”或“至少一个”和不定冠词如“一”或“一个”(例如，“一”和/或“一个”应解释为意指“至少一个”或“一或多个”)；对于用于引入权利要求陈述的定冠词的使用也是如此。如本文中所使用的，“和/或”包含一或多个相关联的所列项目的任何和所有组合。
另外，即使明确列举了特定数目的引入的权利要求列举，但应理解，这种列举应解释为意指至少所列举的数目(例如，在无其它修饰语的情况下，仅“两个列举”的列举意指至少两个列举，或两个或两个以上列举)。此外，在使用类似于“A、B和C等中的至少一个”或“A、B和C等中的一或多个”的惯例的那些情况下，通常这样的构造旨在包含单独的A、单独的B、单独的C、A和B一起、A和C一起、B和C一起或A、B和C一起等。例如，术语“和/或”的使用旨在以这种方式解释。
此外，无论在说明书、权利要求书还是附图中，呈现两个或两个以上可选术语的任何分离的词语或短语应被理解为预期包含所述术语之一、任一所述术语或两者的可能性。例如，短语“A或B”应理解为包含“A”或“B”或“A和B”的可能性。
另外，术语“第一”、“第二”、“第三”等的使用在本文中不一定表示元件的特定顺序或数目。通常，术语“第一”、“第二”、“第三”等用于区分作为通用标识符的不同元件。没有示出术语“第一”、“第二”、“第三”等表示特定顺序的情况下，这些术语不应被理解为表示特定顺序。此外，没有示出术语“第一”、“第二”、“第三”等表示特定数目个元件，这些术语不应被理解为表示特定数目个元件。
以上描述并在附图中示出的本公开的实施例并不限制本公开的范围，本公开的范围由所附权利要求及其法律等同物的范围涵盖。任何等同的实施方案都在本公开的范围内。实际上，除了本文所示和所述的那些之外，本公开内容的各种修改(例如所述要素的替代有用组合)将根据说明书对本领域技术人员变得显而易见。这些修改和实施例也落入所附权利要求和等同物的范围内。

Claims (20)

1.一种操作存储器装置的方法，其包括：
响应于行地址启用所述存储器装置的多个行区段单元中的第一行区段单元，所述多个行区段单元中的每个行区段单元包含存储器阵列的行区段；
启用所述多个行区段单元中的第二行区段单元；
将所选择的列地址与所述第一行区段单元的第一行区段的缺陷存储器单元的多个列地址进行比较；以及
响应于所述所选择的列地址与所述第一行区段的所述缺陷存储器单元的所述多个列地址中的第一列地址匹配，激活所述第二行区段单元的第二行区段，并将冗余列选择信号传送到所述存储器阵列以选择所述第二行区段的冗余存储器单元。
2.根据权利要求1所述的方法，其进一步包括响应于所述所选择的列地址匹配所述多个列地址中的第二列地址或第三列地址，激活所述第一行区段并将附加冗余列选择信号传送到所述存储器阵列以选择所述第一行区段的冗余存储器单元。
3.根据权利要求2所述的方法，其中传送所述冗余列选择信号包括通过第一列解码器传送所述冗余列选择信号，且其中传送所述附加冗余列选择信号包括通过不同的第二列解码器传送所述附加冗余列选择信号。
4.根据权利要求1所述的方法，其中启用所述多个行区段单元中的所述第二行区段单元包括：响应于所述第一行区段单元和所述第二行区段单元的预编程配对以及所述第二行区段单元的至少一个编程位，启用所述第二行区段单元。
5.根据权利要求1所述的方法，其进一步包括编程所述存储器装置，使得所述第二行区段单元与所述第一行区段单元配对，且响应于所述第一行区段单元被启用而启用所述第二行区段单元。
6.根据权利要求1所述的方法，其中启用所述第一行区段单元包括启动所述第一行区段单元的控制电路系统，并且其中启用所述第二行区段单元包括启用所述第二行区段单元的控制电路系统。
7.根据权利要求1所述的方法，其中将所述所选择的列地址与多个列地址进行比较包括：
通过所述第二行区段单元将所述所选择的列地址与所述多个列地址中的所述第一列地址进行比较；以及
通过所述第一行区段单元将所述所选择的列地址与所述多个列地址中的第二列地址和第三列地址中的每一个进行比较。
8.一种存储器装置，其包括：
存储器阵列，其包含多个行区段，所述多个行区段包含第一行区段和第二行区段；以及
控制电路系统，其耦合到所述存储器阵列且经配置以：
将所述第一行区段的所接收的所选择的列地址与所述第一行区段的缺陷存储器单元的多个列地址中的一或多个进行比较；并且
激活所述第二行区段并将冗余列选择信号传送到所述存储器阵列以响应于所述第一行区段的所述所选择的列地址与所述第一行区段的缺陷存储器单元的所述多个列地址中的第一存储列地址匹配而存取所述第二行区段的冗余存储器单元。
9.根据权利要求8所述的存储器装置，其中所述控制电路系统进一步经配置以激活所述第一行区段并将另一冗余列选择信号传送到所述存储器阵列以响应于所述所选择的列地址匹配所述多个列地址中的第二存储列地址或第三存储列地址存取所述第一行区段的冗余存储器单元。
10.根据权利要求8所述的存储器装置，其中所述控制电路系统包含多个控制电路，所述存储器阵列的每个行区段与所述多个控制电路中的专用控制电路相关联。
11.根据权利要求10所述的存储器装置，其中所述多个控制电路中的每一控制电路经配置以存储所述存储器阵列的缺陷存储器单元的所述多个列地址中的一或多个，其中所述第一行区段的所述缺陷存储器单元的所述多个列地址中的所述第一存储列地址被存储在与所述第二行区段相关联的控制电路中。
12.根据权利要求8所述的存储器装置，其中所述控制电路系统包含一或多个可编程位，其中所述控制电路系统进一步经配置以基于所述一或多个可编程位中的至少一位而启用耦合到所述第二行区段的所述控制电路系统的控制电路。
13.根据权利要求12所述的存储器装置，其中所述控制电路包含用所述一或多个可编程位中的至少一位编程的可编程元件。
14.根据权利要求8所述的存储器装置，其中所述第一行区段经配置以从第一列解码器接收列选择信号，且所述第二行区段经配置以从第二列解码器接收另一列选择信号。
15.根据权利要求8所述的存储器装置，其进一步包括：
第一列解码器，其经配置以将所述冗余列选择信号传送到所述第一行区段；以及
第二列解码器，其经配置以将另一冗余列选择信号传送到所述第二行区段。
16.一种存储器系统，其包括：
至少一个输入装置；
至少一个输出装置；
至少一个处理器装置，其可操作地耦合到所述输入装置和所述输出装置；以及
存储器装置，其可操作地耦合到所述至少一个处理器装置并且包括：
存储器阵列，其包含多个行区段，每个行区段包含多个存储器单元，所述多个行区段包含行区段对，所述行区段对包含第一行区段和第二行区段；以及
多个控制电路，其包含耦合到所述第一行区段的第一控制电路和耦合到所述第二行区段的第二控制电路，所述第二控制电路经配置以：
存储所述第一行区段的缺陷存储器单元的第一数目个列地址；
将所述第一行区段的所接收的所选择的列地址与所述第一行区段的所述缺陷存储器单元的所述第一数目个列地址中的一或多个进行比较；并且
激活所述第二行区段并将冗余列选择信号传送到所述存储器阵列，以响应于所述所选择的列地址与所述第一行区段的所述缺陷存储器单元的所述第一数目个列地址中的列地址匹配而选择所述第二行区段的冗余存储器单元。
17.根据权利要求16所述的存储器系统，其中所述第一控制电路经配置以：
存储所述第一行区段的所述缺陷存储器单元的第二数目个列地址；
将所述第一行区段的所述所接收的所选列地址与所述第一行区段的所述缺陷存储器单元的所述第二数目个列地址中的一或多个进行比较；并且
激活所述第一行区段并将冗余列选择信号传送到所述存储器阵列，以响应于所述所选择的列地址与所述第二数目个列地址中的列地址匹配而选择所述第一行区段的冗余存储器单元。
18.根据权利要求16所述的存储器系统，其中所述第二控制电路包含一或多个可编程位，其中所述存储器装置经配置以基于所述一或多个可编程位中的至少一位来启用所述第二控制电路。
19.根据权利要求18所述的存储器系统，其中所述一或多个可编程位包含至少一个启用位和表示所述第一行区段的地址的至少一个位。
20.根据权利要求16所述的存储器系统，其中所述存储器装置经配置以响应于所述所选择的列地址与所述第一数目个列地址的列地址匹配，从所述第二行区段的所述冗余存储器单元读取或向所述冗余存储器单元写入。
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