JPS6141074B2 - - Google Patents
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- JPS6141074B2 JPS6141074B2 JP7659978A JP7659978A JPS6141074B2 JP S6141074 B2 JPS6141074 B2 JP S6141074B2 JP 7659978 A JP7659978 A JP 7659978A JP 7659978 A JP7659978 A JP 7659978A JP S6141074 B2 JPS6141074 B2 JP S6141074B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0875—Organisation of a plurality of magnetic shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/287—Organisation of a multiplicity of shift registers
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は記憶素子を持つモノリシツク集積電
子構造体に対する電気的入力端子の数を少くでき
るIC装置構造に関し、特にモノリシツク集積電
子装置をそのシステムに接続するピン、および
（または）電気導体を少くすることができ、その
ため、より多数の該装置を与えられた面積内に装
備することができるようにするために、該装置の
動作に関する機能又は作用を併合構成したIC装
置構造に関する。
子構造体に対する電気的入力端子の数を少くでき
るIC装置構造に関し、特にモノリシツク集積電
子装置をそのシステムに接続するピン、および
（または）電気導体を少くすることができ、その
ため、より多数の該装置を与えられた面積内に装
備することができるようにするために、該装置の
動作に関する機能又は作用を併合構成したIC装
置構造に関する。
モノリシツク集積回路の原価の切下げ、および
回路密度を高くするため、集積回路の製造技術者
たちは該集積回路の物理的大きさや容積を相当に
減少させようとして、継続的に多大な研究努力を
払つてきた。その結果、そのような装置を用して
作られた高速アクセスタイムの静的メモリー素子
のビツト当り原価は磁気デイスク、ドラム、テー
プ等のような低速アクセスタイムの動的メモリー
素子のビツト当り原価と匹敵し得るようになつて
きた。しかし、集積回路（IC）、および大規模集
積回路（LSI）それ自体の集積密度の点について
は、相当高密度にすることができるようになつて
きたが、それにも拘らず、なお多数のIC装置を
装着したメモリー回路ボードを含む高速静的メモ
リー装置全体の大きさ及び容積については、低速
動的磁気メモリー装置などから得られるような実
装密度と相対的に同じ密度を求めるにはいまだ大
き過ぎる。そこで、IC装置を装着したメモリー
回路ボードの配線に目を向けてみると、各ICチ
ツプからそのIC装置パツケージの引出線に対し
ては、夫々のパツド間をボンデイングして接続
し、更にそのICパツケージのパツドからパツケ
ージのリード線に接続が行われる。そのICパツ
ケージがメモリー回路ボードに装着されて、各リ
ード線が回路ボードの各導体又は配線に接続さ
れ、その導体を通して回路ボード外部へ及びIC
装置間の接続が行われる。そのため、その導体が
回路ボードの面積の相当部分を占めることになる
ということがわかつた。
回路密度を高くするため、集積回路の製造技術者
たちは該集積回路の物理的大きさや容積を相当に
減少させようとして、継続的に多大な研究努力を
払つてきた。その結果、そのような装置を用して
作られた高速アクセスタイムの静的メモリー素子
のビツト当り原価は磁気デイスク、ドラム、テー
プ等のような低速アクセスタイムの動的メモリー
素子のビツト当り原価と匹敵し得るようになつて
きた。しかし、集積回路（IC）、および大規模集
積回路（LSI）それ自体の集積密度の点について
は、相当高密度にすることができるようになつて
きたが、それにも拘らず、なお多数のIC装置を
装着したメモリー回路ボードを含む高速静的メモ
リー装置全体の大きさ及び容積については、低速
動的磁気メモリー装置などから得られるような実
装密度と相対的に同じ密度を求めるにはいまだ大
き過ぎる。そこで、IC装置を装着したメモリー
回路ボードの配線に目を向けてみると、各ICチ
ツプからそのIC装置パツケージの引出線に対し
ては、夫々のパツド間をボンデイングして接続
し、更にそのICパツケージのパツドからパツケ
ージのリード線に接続が行われる。そのICパツ
ケージがメモリー回路ボードに装着されて、各リ
ード線が回路ボードの各導体又は配線に接続さ
れ、その導体を通して回路ボード外部へ及びIC
装置間の接続が行われる。そのため、その導体が
回路ボードの面積の相当部分を占めることになる
ということがわかつた。
上記のように、そのような回路ボード上の導体
はその面積の一部を占有するため、その占有面積
が多くなるとIC装置の取付可能な面積を減じ、
そのため、回路ボード上に装着されるべきIC装
置及び他の電子素子の数を減少させることになる
であろうし、逆に、回路ボード上の導体の数量を
減少すれば、一定面積内にIC装置を追加して取
付けることができる面積を増加させることができ
ることになる。いいかえると、一定面積内に装着
できるIC装置を増加してIC装置の装着密度を高
めることができれば、全的に記憶容量が大きく、
設計容易な記憶システムを提供することができる
ことになる。それは現在のIC技術分野における
重要な課題の１つである。
はその面積の一部を占有するため、その占有面積
が多くなるとIC装置の取付可能な面積を減じ、
そのため、回路ボード上に装着されるべきIC装
置及び他の電子素子の数を減少させることになる
であろうし、逆に、回路ボード上の導体の数量を
減少すれば、一定面積内にIC装置を追加して取
付けることができる面積を増加させることができ
ることになる。いいかえると、一定面積内に装着
できるIC装置を増加してIC装置の装着密度を高
めることができれば、全的に記憶容量が大きく、
設計容易な記憶システムを提供することができる
ことになる。それは現在のIC技術分野における
重要な課題の１つである。
従つて、この発明の目的は、回路ボード上の導
体の数を減少してIC装置の装着密度を向上させ
るようにするために、IC装置のピン数を減少さ
せると共に、そこを通して入出力する信号に複数
の作用を併合した併合信号を用いることにし、そ
の併合信号を利用することができるようにするた
め機能を併合し、処理しうるように構成したIC
装置構造を提供することである。
体の数を減少してIC装置の装着密度を向上させ
るようにするために、IC装置のピン数を減少さ
せると共に、そこを通して入出力する信号に複数
の作用を併合した併合信号を用いることにし、そ
の併合信号を利用することができるようにするた
め機能を併合し、処理しうるように構成したIC
装置構造を提供することである。
この発明は、IC装置に対する信号に複数の機
能を持たせてIC装置のピンの数を減少し、その
信号を処理して複数の機能又は作用を実行しうる
ような構造としたIC装置を設けることによつて
上記の問題点を解決した。
能を持たせてIC装置のピンの数を減少し、その
信号を処理して複数の機能又は作用を実行しうる
ような構造としたIC装置を設けることによつて
上記の問題点を解決した。
すなわち、この発明は、メモリー素子と、メモ
リー素子をクロツクする同期信号を受信する第１
の入力装置と、同期信号に含まれている装置の可
能化及び無能化を行う作用を検知する装置と、作
用信号を受信する第２の入力装置と、メモリー素
子の選択的可能化と同時に上記の作用信号からメ
モリー素子のモード選択作用を引出す装置とを含
んでメモリーIC装置を構成することによりこの
発明の目的を達成した。
リー素子をクロツクする同期信号を受信する第１
の入力装置と、同期信号に含まれている装置の可
能化及び無能化を行う作用を検知する装置と、作
用信号を受信する第２の入力装置と、メモリー素
子の選択的可能化と同時に上記の作用信号からメ
モリー素子のモード選択作用を引出す装置とを含
んでメモリーIC装置を構成することによりこの
発明の目的を達成した。
従つて、そのため、例えば、この発明の好まし
い実施例に使用した複数の作用を有する信号はそ
れをコード化することによつてそれらの作用を併
合した。併合された作用の１つは少くとも文字に
関する２進コードであり、又望ましくはクロツク
作用とメモリー選択作用とを同時に行うように信
号をコード化するようにしたクロツク・コーデイ
ング方式を採用した。その信号でメモリーが選択
されたときに、その信号レベルと共同して双方向
性ラインＦに供給されたホーマツト信号が読出か
書込かのメモリー装置の動作モードを制御する。
又、そのラインＦはアドレス及びデータのために
も使用される。このように信号の作用を併合し
て、更に、上記のように、この発明によつてその
信号を処理しうるように構成したIC装置構造を
提供することによつてこの発明の目的を達成し
た。
い実施例に使用した複数の作用を有する信号はそ
れをコード化することによつてそれらの作用を併
合した。併合された作用の１つは少くとも文字に
関する２進コードであり、又望ましくはクロツク
作用とメモリー選択作用とを同時に行うように信
号をコード化するようにしたクロツク・コーデイ
ング方式を採用した。その信号でメモリーが選択
されたときに、その信号レベルと共同して双方向
性ラインＦに供給されたホーマツト信号が読出か
書込かのメモリー装置の動作モードを制御する。
又、そのラインＦはアドレス及びデータのために
も使用される。このように信号の作用を併合し
て、更に、上記のように、この発明によつてその
信号を処理しうるように構成したIC装置構造を
提供することによつてこの発明の目的を達成し
た。
次に、この発明を添付図面とともに、その実施
例に従い、詳細に説明する。該図面における同一
番号は同一部品を表わすものとする。
例に従い、詳細に説明する。該図面における同一
番号は同一部品を表わすものとする。
第１図はCK，Ｆ，Ｖ，Gndと命名された合計
４つの電気入力ピン（接点）を持つモノリシツク
集積電子素子を含む電気接点が最も少いモノリシ
ツク構造体１０を表わす。メモリー装置１２はそ
れに使用する選択及びエネーブル回路とともに構
造体１０に収容される。選択及びエネーブル回路
は、ピンＶとGndとの間に供給された電圧に応じ
て集積電子回路を動作させるに必要な電圧レベル
を供給する総合内部電源１４と、クロツク発生装
置１６と、デコーダ装置１８と、ゲート装置２０
と、モード選択装置２２と、アドレス・シフト・
レジスタ２４と、シフト・レジスタ２６と、ゲー
ト２８を含んで構成される。この発明の好ましい
実施形態としては、モノリシツク構造体１０の入
力ピンを回路ボードに差込んでそれと電気接触さ
せるようにして使用するのがよい。
４つの電気入力ピン（接点）を持つモノリシツク
集積電子素子を含む電気接点が最も少いモノリシ
ツク構造体１０を表わす。メモリー装置１２はそ
れに使用する選択及びエネーブル回路とともに構
造体１０に収容される。選択及びエネーブル回路
は、ピンＶとGndとの間に供給された電圧に応じ
て集積電子回路を動作させるに必要な電圧レベル
を供給する総合内部電源１４と、クロツク発生装
置１６と、デコーダ装置１８と、ゲート装置２０
と、モード選択装置２２と、アドレス・シフト・
レジスタ２４と、シフト・レジスタ２６と、ゲー
ト２８を含んで構成される。この発明の好ましい
実施形態としては、モノリシツク構造体１０の入
力ピンを回路ボードに差込んでそれと電気接触さ
せるようにして使用するのがよい。
第２図はこの発明の好ましい実施例のブロツク
線図を表わす。ピンＶ、およびGndは内部電源１
４の入力に電気的に接続される。電源１４は、例
えば、集積回路を動作させるに必要なV0〜ＶNの
ような電圧を供給する。モノリシツク構造体１０
に併合され得る電源は集積回路技術の分野では周
知であり更に詳しい構造の説明はこの発明の全態
様に十分且つ完全に理解することを保証すること
に関しては不必要である。その動作および構造の
詳細な説明はジー・シー・ロツクウツド（G.C.
Lockwood）が発明し、この出願の出願人と同一
人であるエヌ・シー・アール・コーポレーシヨン
に譲渡された特願昭50第146230号「集積回路電圧
乗算装置」（昭和51年７月22日に出願公開された
特開昭51第83443号）を見るとよい。ピンCKはク
ロツク発生装置１６に接続され該発生装置はピン
CKに入力した、例えばクロツク信号のような入
力同期信号を内部クロツク信号、例えば、クロツ
ク信号φ０〜φNのような信号に変換する。後程
詳細に説明するデコーダ回路１８はクロツク発生
装置１６に接続され、ピンCKに供給されたコー
ド化信号を復号又はデコードする。デコーダ回路
１８はメモリー選択信号MSを出力する。該信号
MSはピンCKに供給されるコード化信号に含まれ
ているコード成分の機能又は作用通りにその状態
を変化する。
線図を表わす。ピンＶ、およびGndは内部電源１
４の入力に電気的に接続される。電源１４は、例
えば、集積回路を動作させるに必要なV0〜ＶNの
ような電圧を供給する。モノリシツク構造体１０
に併合され得る電源は集積回路技術の分野では周
知であり更に詳しい構造の説明はこの発明の全態
様に十分且つ完全に理解することを保証すること
に関しては不必要である。その動作および構造の
詳細な説明はジー・シー・ロツクウツド（G.C.
Lockwood）が発明し、この出願の出願人と同一
人であるエヌ・シー・アール・コーポレーシヨン
に譲渡された特願昭50第146230号「集積回路電圧
乗算装置」（昭和51年７月22日に出願公開された
特開昭51第83443号）を見るとよい。ピンCKはク
ロツク発生装置１６に接続され該発生装置はピン
CKに入力した、例えばクロツク信号のような入
力同期信号を内部クロツク信号、例えば、クロツ
ク信号φ０〜φNのような信号に変換する。後程
詳細に説明するデコーダ回路１８はクロツク発生
装置１６に接続され、ピンCKに供給されたコー
ド化信号を復号又はデコードする。デコーダ回路
１８はメモリー選択信号MSを出力する。該信号
MSはピンCKに供給されるコード化信号に含まれ
ているコード成分の機能又は作用通りにその状態
を変化する。
メモリー装置１２はエレクトロニツク・デザイ
ン（Electronic Design）６（1976年３月15日発
行）の頁Ｖ−520〜Ｖ−534に掲載されているダブ
リユー・エス・コソノツキー（W.S.Ksonocky）
およびデイー・ジエイ・セイバー（D.J.Saver）
による記事「CCDメモリー」に説明されている
型の電荷結合型（CCD Type）メモリー装置を
使用することができる。該メモリー装置はその
MS入力にメモリー選択信号を受信し、該MS入力
信号の状態に従つて、動作状態か又は禁止状態に
なる。通常のメモリー装置同様、メモリー装置１
２もまた複数のアドレス入力（０〜Ｎ）、データ
入力（DATA IN）端子、読出・書込（Ｒ／Ｗ）
モード選択端子（メモリーにデータ読出しか、デ
ータ書込かのいずれかを命令する）、データ出力
（DATA OUT）端子、１または１以上のクロツ
ク端子CR0及びCRoを有する。MS端子に供給さ
れたメモリー選択信号はメモリーからデータを読
出すか、または該メモリーにデータを書込むこと
ができるように該メモリーを可能化する。メモリ
ー選択信号がない場合はメモリー禁止され、該メ
モリーに対するデータの読出し、または書込みを
防止する。
ン（Electronic Design）６（1976年３月15日発
行）の頁Ｖ−520〜Ｖ−534に掲載されているダブ
リユー・エス・コソノツキー（W.S.Ksonocky）
およびデイー・ジエイ・セイバー（D.J.Saver）
による記事「CCDメモリー」に説明されている
型の電荷結合型（CCD Type）メモリー装置を
使用することができる。該メモリー装置はその
MS入力にメモリー選択信号を受信し、該MS入力
信号の状態に従つて、動作状態か又は禁止状態に
なる。通常のメモリー装置同様、メモリー装置１
２もまた複数のアドレス入力（０〜Ｎ）、データ
入力（DATA IN）端子、読出・書込（Ｒ／Ｗ）
モード選択端子（メモリーにデータ読出しか、デ
ータ書込かのいずれかを命令する）、データ出力
（DATA OUT）端子、１または１以上のクロツ
ク端子CR0及びCRoを有する。MS端子に供給さ
れたメモリー選択信号はメモリーからデータを読
出すか、または該メモリーにデータを書込むこと
ができるように該メモリーを可能化する。メモリ
ー選択信号がない場合はメモリー禁止され、該メ
モリーに対するデータの読出し、または書込みを
防止する。
ゲート装置２０（ナンド・ゲートでよい）はデ
コーダ１８からゲート制御信号としてのメモリー
またはチツプ選択信号MSと、モード選択器２２
の出力信号であるモード選択信号と、シフト・
レジスタ２６のo出力からの信号とを入力す
る。更に加えて、該ゲート装置２０はメモリー装
置１２のデータ出力端子からの信号を入力として
受信する。ゲート装置２０の力は作用ピンＦに接
続され、ゲート装置２０への入力信号がすべてハ
イ・レベルになつたときに、メモリー装置１２の
「データ出力」端子から出力された信号をピンＦ
に送出する。１または１以上のゲート信号がロ
ー・レベルになつたときには、出力信号の通過を
阻止することになる。本件においては、ロー・レ
ベルを「０」とし、ハイ・レベルを「１」とす
る。
コーダ１８からゲート制御信号としてのメモリー
またはチツプ選択信号MSと、モード選択器２２
の出力信号であるモード選択信号と、シフト・
レジスタ２６のo出力からの信号とを入力す
る。更に加えて、該ゲート装置２０はメモリー装
置１２のデータ出力端子からの信号を入力として
受信する。ゲート装置２０の力は作用ピンＦに接
続され、ゲート装置２０への入力信号がすべてハ
イ・レベルになつたときに、メモリー装置１２の
「データ出力」端子から出力された信号をピンＦ
に送出する。１または１以上のゲート信号がロ
ー・レベルになつたときには、出力信号の通過を
阻止することになる。本件においては、ロー・レ
ベルを「０」とし、ハイ・レベルを「１」とす
る。
周知のＤ型フリツプ・フロツプを使用すること
ができるモード選択装置２２のＤ入力も、又ピン
Ｆに接続され、その出力はオア・ゲート２８を
介してＲ／Ｗモード端子に接続される。モード選
択装置２２のクロツク入力CKは内部クロツク信
号φ０を受信するように接続される。また、モー
ド選択装置２２にはクロツク・エネーブル入力端
子CK ENBが設けられ、端子CKに入力されたク
ロツク信号φ０のレベルの如何に拘らず、フリツ
プ・フロツプ２２を可能化、または無能化する。
入力CK ENB端にある円は、フリツプ・フロツ
プ２２はロー・レベル信号で可能化され、ハイ・
レベル信号で無能化されることを表わしている。
従つて、フリツプ・フロツプ２２はメモリーが選
択された場合、すなわち信号MSがハイ・レベル
のときに無能化される。
ができるモード選択装置２２のＤ入力も、又ピン
Ｆに接続され、その出力はオア・ゲート２８を
介してＲ／Ｗモード端子に接続される。モード選
択装置２２のクロツク入力CKは内部クロツク信
号φ０を受信するように接続される。また、モー
ド選択装置２２にはクロツク・エネーブル入力端
子CK ENBが設けられ、端子CKに入力されたク
ロツク信号φ０のレベルの如何に拘らず、フリツ
プ・フロツプ２２を可能化、または無能化する。
入力CK ENB端にある円は、フリツプ・フロツ
プ２２はロー・レベル信号で可能化され、ハイ・
レベル信号で無能化されることを表わしている。
従つて、フリツプ・フロツプ２２はメモリーが選
択された場合、すなわち信号MSがハイ・レベル
のときに無能化される。
この実施例に使用されたＤ型フリツプ・フロツ
プはそのCK入力に加えられたクロツク信号の立
下り端でＤ入力における信号レベルをそのＱ出力
に転送し、次のクロツク信号の立下り端の発生ま
で該Ｑ出力の状態を維持する。そのクロツク信号
の立下り変化はクロツク信号がハイ状態からロー
状態に変化するときに発生する。
プはそのCK入力に加えられたクロツク信号の立
下り端でＤ入力における信号レベルをそのＱ出力
に転送し、次のクロツク信号の立下り端の発生ま
で該Ｑ出力の状態を維持する。そのクロツク信号
の立下り変化はクロツク信号がハイ状態からロー
状態に変化するときに発生する。
アドレス・シフト・レジスタ２４の０〜Ｎ記憶
位置または「セル」はメモリー装置１２の端子０
〜Ｎにそれぞれ対応して接続される。シフト・レ
ジスタ２４のＤ入力端子は作用ピンＦに接続され
てシフト・レジスタにアドレス・データを送入す
る。シフト・レジスタ２４は、更に、クロツク・
エネーブル入力１（CK ENB １）端子を持ち、
それはナンド・ゲート２０、およびシフト・レジ
スタ２６のSET端子とＤ入力端子に接続されて
いるMSラインに接続される。シフト・レジスタ
２６のCK入力へはクロツク信号φ０が供給され
る。Ｑoで指定されたシフト・レジスタ２６の全
カウント出力はアドレス・シフト・レジスタ２４
のクロツクエネーブル入力２（CK ENB ２）端
子に導かれ、更にオア・ゲート２８の１方の入力
に接続される。レジスタ２６はクロツク信号φ０
に応答してそのＤ入力の信号をシフトするように
作られる。シフト・レジスタ２６の段数はアドレ
ス信号に含まれているビツト数に対応して選ばれ
る。そのSET信号はレジスタ２６を初期設定し
てその全段を“１”にセツトする。レジスタ２６
のＤ入力への信号MSが、クロツク信号によつて
そのレジスタの中をシフトされているときは、レ
ジスタ２６の全長に亘つて“０”が伝播される。
レジスタ２６が“０”で満たされると、そのＱo
出力は「０」を出力して、入力端子CK ENB
２を介し、アドレス・シフト・レジスタ２４を無
能化する。この実施例では、アドレス情報として
４ビツトが使用され、従つて、レジスタ２６は４
ビツト・レジスタである。
位置または「セル」はメモリー装置１２の端子０
〜Ｎにそれぞれ対応して接続される。シフト・レ
ジスタ２４のＤ入力端子は作用ピンＦに接続され
てシフト・レジスタにアドレス・データを送入す
る。シフト・レジスタ２４は、更に、クロツク・
エネーブル入力１（CK ENB １）端子を持ち、
それはナンド・ゲート２０、およびシフト・レジ
スタ２６のSET端子とＤ入力端子に接続されて
いるMSラインに接続される。シフト・レジスタ
２６のCK入力へはクロツク信号φ０が供給され
る。Ｑoで指定されたシフト・レジスタ２６の全
カウント出力はアドレス・シフト・レジスタ２４
のクロツクエネーブル入力２（CK ENB ２）端
子に導かれ、更にオア・ゲート２８の１方の入力
に接続される。レジスタ２６はクロツク信号φ０
に応答してそのＤ入力の信号をシフトするように
作られる。シフト・レジスタ２６の段数はアドレ
ス信号に含まれているビツト数に対応して選ばれ
る。そのSET信号はレジスタ２６を初期設定し
てその全段を“１”にセツトする。レジスタ２６
のＤ入力への信号MSが、クロツク信号によつて
そのレジスタの中をシフトされているときは、レ
ジスタ２６の全長に亘つて“０”が伝播される。
レジスタ２６が“０”で満たされると、そのＱo
出力は「０」を出力して、入力端子CK ENB
２を介し、アドレス・シフト・レジスタ２４を無
能化する。この実施例では、アドレス情報として
４ビツトが使用され、従つて、レジスタ２６は４
ビツト・レジスタである。
第３Ａ図、第３Ｂ図はこの発明の好ましい実施
例に使用されるコード化方式を表わし、それはメ
モリー装置の選択を有効に行うために、ピンCK
に供給されるクロツク信号のパルス幅を減少する
ことを示している。第３Ａ図において、CK信号
はパルスを構成する各波形の前端の間の周期T1
と、パルス幅Ｍとを有する波形である。この実施
例に使用するメモリー装置が電荷結合型装置か、
または他の型の揮発性メモリー装置の場合には、
CKクロツク信号はメモリーのリフレツシユか又
は再書込みに使用されるが、第３Ａ図のようなク
ロツク信号Ｍが存在するときにはメモリー装置の
選択は行われない。メモリー装置１２が選択され
るべき場合は、クロツク信号のパルスＭの幅は第
３Ｂ図のＮのように短縮される。その上、狭いパ
ルスＮのクロツク信号の周波数または周期速度を
上げて、メモリーの動作速度を速くする。このコ
ード化方式における速度の増加を制限するものの
１つとしては、周期T2はパルス幅Ｍより短くて
はならないということであり、それが短くなる
と、追加の検出回路を使用しない限りメモリーの
誤選択が発生する原因となる。
例に使用されるコード化方式を表わし、それはメ
モリー装置の選択を有効に行うために、ピンCK
に供給されるクロツク信号のパルス幅を減少する
ことを示している。第３Ａ図において、CK信号
はパルスを構成する各波形の前端の間の周期T1
と、パルス幅Ｍとを有する波形である。この実施
例に使用するメモリー装置が電荷結合型装置か、
または他の型の揮発性メモリー装置の場合には、
CKクロツク信号はメモリーのリフレツシユか又
は再書込みに使用されるが、第３Ａ図のようなク
ロツク信号Ｍが存在するときにはメモリー装置の
選択は行われない。メモリー装置１２が選択され
るべき場合は、クロツク信号のパルスＭの幅は第
３Ｂ図のＮのように短縮される。その上、狭いパ
ルスＮのクロツク信号の周波数または周期速度を
上げて、メモリーの動作速度を速くする。このコ
ード化方式における速度の増加を制限するものの
１つとしては、周期T2はパルス幅Ｍより短くて
はならないということであり、それが短くなる
と、追加の検出回路を使用しない限りメモリーの
誤選択が発生する原因となる。
かくして、クロツク信号CKはそのコード・ホ
ーマツト中に２種の情報を伝達するようにした。
その１つは同期（クロツク）速度（周期速度）で
あり、他方はメモリー装置の選択か非選択であ
る。この好ましい実施例でもまた、CK信号をコ
ード化するためにパルス幅方式が採用されている
が、他の型のコード化方式、例えば振幅および
（または）周波数コード化方式を採用することも
でき、それらも同様に有効であるということは当
業者間では周知のことである。
ーマツト中に２種の情報を伝達するようにした。
その１つは同期（クロツク）速度（周期速度）で
あり、他方はメモリー装置の選択か非選択であ
る。この好ましい実施例でもまた、CK信号をコ
ード化するためにパルス幅方式が採用されている
が、他の型のコード化方式、例えば振幅および
（または）周波数コード化方式を採用することも
でき、それらも同様に有効であるということは当
業者間では周知のことである。
コード化されているクロツク信号CKをデコー
ドしてメモリー選択信号MSを発生するに適した
デコーダ回路の詳細は第４図に表わす。第４図の
回路には、列に接続されたインバータ３２から成
る遅延回路３０が使用され、その合計遅延時間は
Ｍ−Ｎ／２＋Ｎに等しい。ＭとＮはそれぞれ第３Ａ図 と第３Ｂ図におけるクロツク信号のパルス幅であ
る。遅延回路３０への入力は外部から供給される
クロツク信号CKである。遅延回路３０からの遅
延出力はＤ型フリツプ・フロツプ３４の入力
に導かれる。フリツプ・フロツプ３４のＤ入力は
デコーダ回路１８のCK入力に直接接続される。
フリツプ・フロツプ３４のＱ出力からはメモリー
選択信号MSが出力され、従つて、その出力は
メモリー選択信号MSの反転信号を出力する。
ドしてメモリー選択信号MSを発生するに適した
デコーダ回路の詳細は第４図に表わす。第４図の
回路には、列に接続されたインバータ３２から成
る遅延回路３０が使用され、その合計遅延時間は
Ｍ−Ｎ／２＋Ｎに等しい。ＭとＮはそれぞれ第３Ａ図 と第３Ｂ図におけるクロツク信号のパルス幅であ
る。遅延回路３０への入力は外部から供給される
クロツク信号CKである。遅延回路３０からの遅
延出力はＤ型フリツプ・フロツプ３４の入力
に導かれる。フリツプ・フロツプ３４のＤ入力は
デコーダ回路１８のCK入力に直接接続される。
フリツプ・フロツプ３４のＱ出力からはメモリー
選択信号MSが出力され、従つて、その出力は
メモリー選択信号MSの反転信号を出力する。
第５Ａ図〜第５Ｆ図は更に後述する第２図の好
ましい実施例に使用される装置、および方式の動
作の説明に使用される波形図である。第５Ａ図、
第５Ｂ図は、メモリー装置１２にCCDメモリー
のような揮発性メモリーを使用した場合のリフレ
ツシユ・モードを表わす。リフレツシユ・モード
は、又メモリーが選択されていない場合の非選択
モードに対応するものである。CK信号はパルス
幅Ｍと、周期T1とから成り、周期T1は最少の電
力を使用してメモリー装置の次の動作のために十
分に回復することができるように選ばれる。第５
Ｂ図の作用ンＦの信号レベルは、リフレツシユ・
モードの場合、選択信号MSをメモリー装置の選
択に使用しないので、いかなるレベルでもよい。
ましい実施例に使用される装置、および方式の動
作の説明に使用される波形図である。第５Ａ図、
第５Ｂ図は、メモリー装置１２にCCDメモリー
のような揮発性メモリーを使用した場合のリフレ
ツシユ・モードを表わす。リフレツシユ・モード
は、又メモリーが選択されていない場合の非選択
モードに対応するものである。CK信号はパルス
幅Ｍと、周期T1とから成り、周期T1は最少の電
力を使用してメモリー装置の次の動作のために十
分に回復することができるように選ばれる。第５
Ｂ図の作用ンＦの信号レベルは、リフレツシユ・
モードの場合、選択信号MSをメモリー装置の選
択に使用しないので、いかなるレベルでもよい。
第５Ｃ図、第５Ｄ図は読出モードの動作を表わ
す。作用ピンＦに供給される信号は３つの主な情
報区分を送信する。第１区分はモード選択であ
り、第２の区分はアドレスであり、第３の区分は
データである。モード選択はピンＦに加えられ、
次いでモード選択フリツプ・フロツプ２２のＤ入
力に送られる信号レベルによつて決定され、メモ
リー選択信号MSが発生したときにフリツプ・フ
ロツプ２２が動作する。フリツプ・フロツプ２２
はそのメモリー選択信号MSによつてその出力
の信号レベルにラツチされる。それはフリツプ・
フロツプ２２のCK ENB入力にMS信号が供給さ
れているということで、該フリツプ・フロツプが
更に反転するとが禁止されるからである。第５Ｃ
図は作用ピンＦの信号は、信号MS発生の直前で
は、ロー・レベルであつたことに応答して読出モ
ードが選択されているということを表わすもので
ある。クロツク信号CKはパルス幅Ｎに、また特
定部分の周期をT2に短縮する。パルス幅が変更
される第１の期間はメモリー選択を表わすMS期
間である。読出モードでは、フリツプ・フロツプ
２２の出力はハイであり、オア・ゲートの出力
もハイである。メモリー装置の読出／書込（Ｒ／
Ｗ）モード端子にハイ・レベル信号が供給される
と、読出モードのメモリー動作が選択される。
Ｒ／Ｗモード端子にロー・レベル信号が供給され
ると書込モードのメモリー動作が選ばれる。
す。作用ピンＦに供給される信号は３つの主な情
報区分を送信する。第１区分はモード選択であ
り、第２の区分はアドレスであり、第３の区分は
データである。モード選択はピンＦに加えられ、
次いでモード選択フリツプ・フロツプ２２のＤ入
力に送られる信号レベルによつて決定され、メモ
リー選択信号MSが発生したときにフリツプ・フ
ロツプ２２が動作する。フリツプ・フロツプ２２
はそのメモリー選択信号MSによつてその出力
の信号レベルにラツチされる。それはフリツプ・
フロツプ２２のCK ENB入力にMS信号が供給さ
れているということで、該フリツプ・フロツプが
更に反転するとが禁止されるからである。第５Ｃ
図は作用ピンＦの信号は、信号MS発生の直前で
は、ロー・レベルであつたことに応答して読出モ
ードが選択されているということを表わすもので
ある。クロツク信号CKはパルス幅Ｎに、また特
定部分の周期をT2に短縮する。パルス幅が変更
される第１の期間はメモリー選択を表わすMS期
間である。読出モードでは、フリツプ・フロツプ
２２の出力はハイであり、オア・ゲートの出力
もハイである。メモリー装置の読出／書込（Ｒ／
Ｗ）モード端子にハイ・レベル信号が供給される
と、読出モードのメモリー動作が選択される。
Ｒ／Ｗモード端子にロー・レベル信号が供給され
ると書込モードのメモリー動作が選ばれる。
デコード回路１８はクロツク信号のパルス幅の
変化を感知てメモリー選択信号をメモリー装置１
２のMS端子に出力する。作用ピンＦに供給され
る信号はシフト・レジスタ２４のＤ入力に導か
れ、同時にメモリー装置１２のデータ入力端子に
送られる。ピンＦの信号は、次に続くＮビツトが
希望する第１のアドレス・ビツトA0〜ＡNに対応
し、クロツク速度φ０でシフト・レジスタ２４に
負荷されるようにホーマツト化される。シフト・
レジスタ２４はそのクロツク・エネーブル端子
CK ENB １にメモリー選択信号を受信すると可
能化される。アドレス・ビツトがアドレス・レジ
スタ２４に完全に負荷されると、シフト・レジス
タ２６は該シフト・レジスタ２４のCK ENB ２
入力にロー・レベル信号を供給してシフト・レジ
スタ２４を無能化し、メモリー装置１２に負荷さ
れたアドレスに対応するデータが後続するφ０パ
ルスと同期して該メモリー装置１２のデータ出力
端子に直列に送出される。ナンド・ゲート２０は
モード選択装置２２の出力からのハイ・レベル
出力と、シフト・レジスタ２６のo出力からの
ハイ・レベル信号（アドレス信号がアドレス・シ
フト・レジスタ２４に完全に負荷されたときに）
と、ハイ・レベルのモード選択信号MSとを受信
する。前述したように、メモリー装置１２は選択
されているため、ナンド・ゲート２０は可能化さ
れ、メモリー装置１２のデータ出力端子から作用
端子Ｆに直列出力データDO(0)〜DO(o)（第５Ｄ
図）を送出する。
変化を感知てメモリー選択信号をメモリー装置１
２のMS端子に出力する。作用ピンＦに供給され
る信号はシフト・レジスタ２４のＤ入力に導か
れ、同時にメモリー装置１２のデータ入力端子に
送られる。ピンＦの信号は、次に続くＮビツトが
希望する第１のアドレス・ビツトA0〜ＡNに対応
し、クロツク速度φ０でシフト・レジスタ２４に
負荷されるようにホーマツト化される。シフト・
レジスタ２４はそのクロツク・エネーブル端子
CK ENB １にメモリー選択信号を受信すると可
能化される。アドレス・ビツトがアドレス・レジ
スタ２４に完全に負荷されると、シフト・レジス
タ２６は該シフト・レジスタ２４のCK ENB ２
入力にロー・レベル信号を供給してシフト・レジ
スタ２４を無能化し、メモリー装置１２に負荷さ
れたアドレスに対応するデータが後続するφ０パ
ルスと同期して該メモリー装置１２のデータ出力
端子に直列に送出される。ナンド・ゲート２０は
モード選択装置２２の出力からのハイ・レベル
出力と、シフト・レジスタ２６のo出力からの
ハイ・レベル信号（アドレス信号がアドレス・シ
フト・レジスタ２４に完全に負荷されたときに）
と、ハイ・レベルのモード選択信号MSとを受信
する。前述したように、メモリー装置１２は選択
されているため、ナンド・ゲート２０は可能化さ
れ、メモリー装置１２のデータ出力端子から作用
端子Ｆに直列出力データDO(0)〜DO(o)（第５Ｄ
図）を送出する。
第５Ｅ図、第５Ｆ図は書込モードの動作を表わ
す。モード選択装置２２が作用ピンからそのＤ入
力にハイ・レベル信号を受信するとその出力か
らロー・レベル信号を出力するようにトグルされ
る。次に、メモリー選択信号MSが発生すると、
モード・ラツチを書込モードにラツチしているフ
リツプ・フロツプを再トグルできなくする。モー
ド選択装置２２の出力がロー・レベル、すなわ
ち書込モードが選択されると、ナンド・ゲート２
０はロー・レベルの出力信号によつて無能化さ
れる。第５Ｅ図はクロツクCKがデコード回路１
８を通して、そのメモリー選択MSパルス幅が変
化され、メモリー選択信号MSを発生するという
ことを表わしている。アドレス・レジスタ２４は
再びそのCK ENB １入力にメモリー選択信号の
供給を受けることによつて可能化され、レジスタ
２６はそのSET入力にメモリー選択信号の供給
を受けることによつて初期設定される。書込アド
レスは作用ピンＦに供給され、そのＤ入力からア
ドレス・レジスタに挿入される。モード選択装置
の出力はロー・レベル（書込モードの動作を表
わす）であるが、他の入力はハイ・レベルである
からオア・ゲート２８の出力はハイ・レベルのま
まで変化しない。Ｒ／Ｗモード端子にハイ入力が
あると、メモリー装置の動作は読出モードに維持
される。接続されたメモリー位置にアドレス・ビ
ツトがデータ・ビツトとして書込まれるのを防止
するため、書込アドレスがアドレス・シフト・レ
ジスタに負荷されている間、メモリーは読出モー
ドに保持される。前述のような誤書込は、アドレ
ス・ビツトがレジスタ２４のＤ入力に現われると
同時に、メモリーのデータ入力端子にも現われる
ため、メモリーを読出モードに保持しないと発生
するだろう。一旦、アドレス・ビツトが負荷され
ると、シフト・レジスタ２６はそのＱo出力のロ
ー・レベル信号を出力する。そのロー・レベル信
号はオア・ゲート２８の他の入力に供給されてそ
の出力をロー・レベルに反転する。オア・ゲート
２８の出力がローレベルになると、メモリー装置
は書込モードに切換えられる。更に、Ｑo出力が
ロー・レベルになると、アドレス・シフト・レジ
スタ２４は無能化される。次に、データ・ビツト
Ｄ１(0)〜Ｄ１(o)が作用ピンＦ供給されて、レジ
スタ２４の出力０〜Ｎで指定したアドレスのメモ
リーに書込まれる。データがメモリーに書込まれ
た後、クロツク幅は再びＭに変換され、メモリー
選択信号によるメモリー装置の選択が解放され
る。
す。モード選択装置２２が作用ピンからそのＤ入
力にハイ・レベル信号を受信するとその出力か
らロー・レベル信号を出力するようにトグルされ
る。次に、メモリー選択信号MSが発生すると、
モード・ラツチを書込モードにラツチしているフ
リツプ・フロツプを再トグルできなくする。モー
ド選択装置２２の出力がロー・レベル、すなわ
ち書込モードが選択されると、ナンド・ゲート２
０はロー・レベルの出力信号によつて無能化さ
れる。第５Ｅ図はクロツクCKがデコード回路１
８を通して、そのメモリー選択MSパルス幅が変
化され、メモリー選択信号MSを発生するという
ことを表わしている。アドレス・レジスタ２４は
再びそのCK ENB １入力にメモリー選択信号の
供給を受けることによつて可能化され、レジスタ
２６はそのSET入力にメモリー選択信号の供給
を受けることによつて初期設定される。書込アド
レスは作用ピンＦに供給され、そのＤ入力からア
ドレス・レジスタに挿入される。モード選択装置
の出力はロー・レベル（書込モードの動作を表
わす）であるが、他の入力はハイ・レベルである
からオア・ゲート２８の出力はハイ・レベルのま
まで変化しない。Ｒ／Ｗモード端子にハイ入力が
あると、メモリー装置の動作は読出モードに維持
される。接続されたメモリー位置にアドレス・ビ
ツトがデータ・ビツトとして書込まれるのを防止
するため、書込アドレスがアドレス・シフト・レ
ジスタに負荷されている間、メモリーは読出モー
ドに保持される。前述のような誤書込は、アドレ
ス・ビツトがレジスタ２４のＤ入力に現われると
同時に、メモリーのデータ入力端子にも現われる
ため、メモリーを読出モードに保持しないと発生
するだろう。一旦、アドレス・ビツトが負荷され
ると、シフト・レジスタ２６はそのＱo出力のロ
ー・レベル信号を出力する。そのロー・レベル信
号はオア・ゲート２８の他の入力に供給されてそ
の出力をロー・レベルに反転する。オア・ゲート
２８の出力がローレベルになると、メモリー装置
は書込モードに切換えられる。更に、Ｑo出力が
ロー・レベルになると、アドレス・シフト・レジ
スタ２４は無能化される。次に、データ・ビツト
Ｄ１(0)〜Ｄ１(o)が作用ピンＦ供給されて、レジ
スタ２４の出力０〜Ｎで指定したアドレスのメモ
リーに書込まれる。データがメモリーに書込まれ
た後、クロツク幅は再びＭに変換され、メモリー
選択信号によるメモリー装置の選択が解放され
る。
第６図はこの発明の他の実施例を表わす。ここ
では、メモリー選択信号MSはコード化された同
期信号をデコードして発生させる代りに該モノリ
シツク構造体の外部で発生し、ピンMSpを追加し
てそこから供給するようにした。ピンMSpはメモ
リー装置１２のMS端子と、ナンド・ゲート２０
の入力と、フリツプ・フロツプ２２のCK ENB
入力と、アドレス・シフト・レジスタ２４のCK
ENB １入力と、シフト・レジスタ２６のSETお
よびＤ入力とに接続される。
では、メモリー選択信号MSはコード化された同
期信号をデコードして発生させる代りに該モノリ
シツク構造体の外部で発生し、ピンMSpを追加し
てそこから供給するようにした。ピンMSpはメモ
リー装置１２のMS端子と、ナンド・ゲート２０
の入力と、フリツプ・フロツプ２２のCK ENB
入力と、アドレス・シフト・レジスタ２４のCK
ENB １入力と、シフト・レジスタ２６のSETお
よびＤ入力とに接続される。
ピンCKに供給されたクロツク信号はクロツク
発生装置１６に導かれたままに残り、そのクロツ
ク出力φ０〜φoもメモリー装置の入力CR0〜
CRoに接続されたままに維持される。
発生装置１６に導かれたままに残り、そのクロツ
ク出力φ０〜φoもメモリー装置の入力CR0〜
CRoに接続されたままに維持される。
以上、CCD型メモリー装置を使用してこの発
明を説明したが、この発明、乃至はこの発明によ
るコード化方式は、例えば、バブル型メモリー、
シフト・レジスタ、ランダム・アクセス・メモリ
ー、読出専用メモリー等のような他の周知の集積
回路構造体にも適用可能であるということは当業
間では明らかなことである。また、以上述べた実
施例から、この発明はその目的を十分達成するこ
とができることは明白となつたが、この発明の範
囲内で行なわれる変更も十分その目的を達成し得
ることは明らかである。
明を説明したが、この発明、乃至はこの発明によ
るコード化方式は、例えば、バブル型メモリー、
シフト・レジスタ、ランダム・アクセス・メモリ
ー、読出専用メモリー等のような他の周知の集積
回路構造体にも適用可能であるということは当業
間では明らかなことである。また、以上述べた実
施例から、この発明はその目的を十分達成するこ
とができることは明白となつたが、この発明の範
囲内で行なわれる変更も十分その目的を達成し得
ることは明らかである。
以上の説明からわかるように、メモリー装置に
対する信号の作用が複数の作用から成るようにそ
の作用を併合し、それを処理してそれらの作用を
行いうるような構造としたIC装置を提供するこ
とにより、IC装置のピン数を半減し、そのた
め、IC装置を装着する回路ボードの導体又は配
線の数を大幅に減じることによつて、IC装置の
装着密度を相当増大し、安価なメモリー・システ
ムを提供することができると共に、その設計が簡
単且つ容易にすることができるようになつた。
対する信号の作用が複数の作用から成るようにそ
の作用を併合し、それを処理してそれらの作用を
行いうるような構造としたIC装置を提供するこ
とにより、IC装置のピン数を半減し、そのた
め、IC装置を装着する回路ボードの導体又は配
線の数を大幅に減じることによつて、IC装置の
装着密度を相当増大し、安価なメモリー・システ
ムを提供することができると共に、その設計が簡
単且つ容易にすることができるようになつた。
第１図はこの発明を使用した典形的なモノリシ
ツク・メモリー装置の斜視図、第２図はこの発明
の好ましい実施例のブロツク図、第３Ａ図、第３
Ｂ図は第２図の実施例に利用することができる１
つのコード化方式を使用した信号のタイミング
図、第４図は第３Ａ図、および第３Ｂ図の信号の
デコードに使用できるデコード装置の配線図、第
５Ａ図〜第５Ｆ図は第２図の好ましい実施例の動
作の理解を助ける波形のタイミング図、第６図は
第２図の好ましい実施例の１部を取換えた実施例
のブロツク図である。 １０……モノリシツク構造体、１２……メモリ
ー装置、１４……電源、１６……クロツク発生装
置、１８……デコード装置、２０……ゲート装
置、２２……モード選択装置、２４……アドレ
ス・シフト・レジスタ、２６……シフト・レジス
タ、２８……ゲート、３０……遅延回路、３２…
…インバータ、３４……フリツプ・フロツプ。
ツク・メモリー装置の斜視図、第２図はこの発明
の好ましい実施例のブロツク図、第３Ａ図、第３
Ｂ図は第２図の実施例に利用することができる１
つのコード化方式を使用した信号のタイミング
図、第４図は第３Ａ図、および第３Ｂ図の信号の
デコードに使用できるデコード装置の配線図、第
５Ａ図〜第５Ｆ図は第２図の好ましい実施例の動
作の理解を助ける波形のタイミング図、第６図は
第２図の好ましい実施例の１部を取換えた実施例
のブロツク図である。 １０……モノリシツク構造体、１２……メモリ
ー装置、１４……電源、１６……クロツク発生装
置、１８……デコード装置、２０……ゲート装
置、２２……モード選択装置、２４……アドレ
ス・シフト・レジスタ、２６……シフト・レジス
タ、２８……ゲート、３０……遅延回路、３２…
…インバータ、３４……フリツプ・フロツプ。
Claims (1)
- 【特許請求の範囲】 １ メモリー素子と、 前記メモリー素子をクロツクする同期信号を受
信する第１の入力手段と、 前記同期信号の所定の変化を検知して前記メモ
リー素子を選択的に可能化する手段と、 作用信号を受信する第２の入力手段と、 前記メモリー素子の選択的可能化と同時に、前
記作用信号に応答して前記メモリー素子の動作モ
ードを選択する手段とから成ることを特徴とする
モノリシツク集積回路構造。 ２ 前記動作モード選択手段は前記同期信号の変
化及び前記作用信号に応答して前記メモリー素子
をアクセスする方向を選択する手段を含む特許請
求の範囲第１項記載の構造。 ３ 前記同期信号は反復性パルス信号であり、前
記同期信号の変化は該同期信号のパルス幅の変化
であり、前記検知手段は、 前記同期信号を受信し、該信号を一定期間遅延
する遅延回路と、 前記遅延回路からの遅延信号と遅延しない同期
信号とに応答して、前記遅延信号と前記遅延しな
い信号とが同時に発生したときには第１状態の信
号を供給し、前記両信号が同時に発生しないとき
には第２状態の信号を供給する信号供給手段とを
含み、 前記第１状態及び第２状態の信号を前記メモリ
ー素子の選択的可能化に使用することを特徴とし
た特許請求の範囲第１項記載の構造。 ４ 前記構造は前記メモリー素子と前記第２の入
力手段との間に接続されるようにした前記メモリ
ー素子の双方向性アクセス手段を含む特許請求の
範囲第１項記載の構造。 ５ 前記動作モード選択手段は、 前記第２の入力手段に接続された入力と前記メ
モリー素子の動作モード選択入力に接続された出
力とを持ち、前記メモリーに対するアクセス方向
を選択する選択手段と、 前記メモリー素子の出力に接続された少くとも
１つの入力と前記第２の入力手段に接続された出
力とを持ち、前記選択手段の状態に応答して前記
メモリー素子の出力を前記第２の入力手段に接続
するゲート手段とを含む特許請求の範囲第４項記
載の構造。 ６ メモリー装置と、 少くとも前記メモリー装置をクロツクするタイ
ミング成分とメモリー選択成分とを有するコード
化入力信号を受信する第１端子と、 前記第１端子に接続されて前記コード化入力信
号の前記メモリー選択成分の存在を検出するよう
にした検知手段と、 前記メモリー装置のデータ入力に電気的に接続
された第２端子と、 前記検知手段からの信号及び前記第２端子に存
在する信号に応答して前記メモリー装置に動作モ
ード選択信号を供給する動作モード選択手段と、 前記検知手段及び前記動作モード選択手段から
の信号に応答して前記メモリー装置のデータ出力
を前記第２端子に接続するようになしたゲート手
段と、 前記第２端子と前記メモリー装置との間に接続
され前記メモリー装置をアドレスするようにした
アドレス手段と、 電源を供給する手段を含むモノリシツク集積回
路構造。 ７ 前記構造は前記コード化入力信号のタイミン
グ成分に応答して前記メモリー装置をアドレスす
るアドレス数に等しくタイミング成分をカウント
して前記アドレス手段に対するアドレス入力の終
了のときに前記アドレス手段をデイセーブルする
信号を発生するレジスタ手段を含む特許請求の範
囲第６項記載の構造。 ８ 少くともデータ入力とデータ出力とを有する
メモリー装置と、 集積回路構造体に同期信号を受信して前記メモ
リー装置をクロツクするようになした第１端子
と、 前記集積回路構造体に作用信号を受信する第２
端子と、 前記データ入力及び前記データ出力を前記第２
端子に選択的に選続する双方向手段と、 前記第１端子に受信した前記同期信号の所定の
変化を検知して前記メモリー装置を選択的に可能
化する検知手段とを含むモノリシツク集積回路構
造。 ９ 前記構造体は、前記メモリー装置が可能化さ
れたときに可能化されて前記メモリー装置に接続
され、前記第２端子からのアドレス情報を受信し
て前記メモリー装置をアドレスするようになした
アドレス手段を含む特許請求の範囲第８項記載の
構造。 １０ 前記構造体は、前記アドレス手段に接続さ
れ、前記アドレス手段が完全なアドレス信号を受
信したときに前記アドレス手段を禁止するレジス
タ手段を含む特許請求の範囲第９項記載の構造。 １１ アドレス可能な記憶場所のマトリツクス
と、選ばれた前記記憶場所をアドレスする第１手
段と、 前記選ばれた記憶場所に情報を記憶する第２手
段と、 複数の動作信号を供給して前記第１及び第２手
段の動作を始動する動作信号供給手段とを含み、
前記動作信号の少とも１つはメモリー・システム
を選択的に可能化するメモリー選択成分と前記メ
モリー・システムをクロツクするタイミング成分
とを含むことを特徴とするモノリシツク集積回路
メモリー装置。 １２ モノリシツク集積回路メモリー・システム
において、 アドレス可能な記憶場所から成るマトリツクス
と、前記メモリー・システムに複数の動作信号を
供給する信号供給手段とを含むメモリー・システ
ムであり、前記動作信号の少とも１つは前記メモ
リー・システムをタイミングする特性と該特性の
所定の変化とを有し前記メモリー・システムを可
能化する信号であり、 前記システムは前記動作信号及び前記少くとも
１つの動作信号の前記特性の変化に応答してアド
レスされた前記記憶場所に情報を記憶する手段を
含むモノリシツク集積回路メモリー装置。 １３ メモリー素子と、 前記メモリー素子をタイミングする同期信号を
含む第１の動作信号の所定の変化を検知し、該変
化に応答して前記メモリー素子を選択する手段
と、 前記メモリー素子に接続され前記メモリー素子
を選択したときに第２の動作信号の状態に応答し
て前記メモリー素子の動作モードを設定する手段
とを含むモノリシツク集積回路構造。 １４ 読出及び書込動作モードを有するメモリー
素子と、 同期信号を受信して前記メモリー素子をタイミ
ングする第１端子と、 前記メモリー素子を前記第１端子に接続し、前
記第１端子に供給された同期信号の所定の変化に
応答して前記メモリー素子を選択する手段と、 第２端子と、 前記メモリー素子を前記第２端子に接続して、
前記第１端子に供給した前記同期信号の特性の変
化と一致て前記メモリー素子の読出動作モードが
書込動作モードを選択する手段とを含むモノリシ
ツク集積回路構造。 １５ 少くとも１つは双方向性である少くとも２
つの電気信号路に接続されたメモリー素子と、 前記２つの電気信号路の１つを通り前記メモリ
ー素子をタイミングする同期信号の信号特性の所
定の変化に応答して前記メモリー素子を選択する
手段と、 前記メモリー素子を選択したときに前記２つの
電気信号路の他方にある信号の特性に応答して前
記メモリー素子の動作モードを制御する手段とを
含むモノリシツク集積回路構造。 １６ 複数のアドレス可能なメモリー場所と、入
力と、出力と、クロツク入力と、電源入力と、可
能化入力とを含むメモリー装置と、 動作モード選択信号と、入力データと、出力デ
ータと、アドレス信号とを直列に受信する集積回
路構造体の作用端子と、 前記入力及び前記出力を前記作用端子に選択的
に接続する双方向性手段と、 前記可能化入力に接続されたメモリー装置選択
信号を受信して前記メモリー装置を可能化するよ
うにした集積回路構造の選択端子と、 前記クロツク入力に接続され同期信号を受信す
るようにした前記集積回路構造のクロツク端子
と、 前記電源入力に接続され電力信号を受信するよ
うになした前記集積回路構造の少くとも１つの電
力端子とを含むモノリシツク集積回路構造。 １７ 前記メモリー装置に接続され前記メモリー
装置の可能化のときに可能化され前記作用端子か
ら前記アドレス信号を受信して前記メモリー装置
をアドレスするアドレス手段を含む特許請求の範
囲第１６項記載のモノリシツク集積回路構造。 １８ 前記アドレス手段に接続され前記アドレス
手段がアドレス信号を完全に受信したときに前記
アドレス手段を禁止するレジスタ手段を含む特許
請求の範囲第１７項記載の構造。 １９ メモリー素子を持つ集積回路構造の装置に
おいて、 周期的同期信号を受信して前記メモリー素子を
タイミングする第１端子手段と、 前記同期信号の所定の変化を検知して前記メモ
リー素子を可能化する検知手段と、 前記メモリー素子の動作モードを表わす初期信
号成分と、前記メモリー素子のメモリー場所のア
ドレスを表わす信号成分と、前記メモリーに書込
まれるべきデータを表わす信号成分と、前記メモ
リー素子から読出されたデータを表わす信号成分
とを含むことができる第２の作用信号を受信する
第２端子手段と、 前記作用信号を受信して前記動作モード表示信
号成分の状態に応答してメモリー素子の動作モー
ドを制御する動作モード選択手段とを含む集積回
路構造からなる装置。 ２０ 夫々アドレスを持つ複数のメモリー場所を
有するメモリー素子を含む装置であつて、 メモリー素子の動作モードを表わす信号成分
と、メモリー場所のアドレスを表わす信号成分
と、前記メモリー素子に書込まれるべきデータを
表わす信号成分と、前記メモリー素子から読出さ
れたデータを表わす信号成分とを含めることがで
きる作用信号を受信する双方向性端子手段と、 メモリー素子の動作モードを表わす前記信号成
分の状態の検知に従い前記メモリー素子の動作モ
ードを選択する手段とを含むメモリー素子構造か
らなる装置。
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