JPS6383850A - 処理要求優先順位決定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明Ｆｉ、多重回線制御装置等１つのデータ処理部に
て多数の通信回線あるいは入出力装置を時分割的に制御
するデータ処理装置に関し、特に、各通信回線あるいは
入出力装置に対応する処理要求の優先順位決定回路に関
する。

従来の技術 例えば通信制御装置を例にとると、通信制御装置は一般
的に並列データと回線上の直列データとの直／並列変換
を行う複数の回線制御部と１回線制御部からの受信文字
又は送信文字の処理要求を処理するデータ処理部とから
構成される。このような通信制御装置においては１回線
制御部が処理要求を発生してから回線上１文字を伝送す
るのに要する時間（１文字時間と呼ぶ）内にデータ処理
部がその処理要求に対して受信文字の入力又は送信文字
の出力ができなければ、受信オーバラン又は送信アンダ
ランのエラーが発生する。各回線及び受信／送信の処理
要求がほぼ同時に発生した場合には、あらかじめ定めら
れた処理要求の優先順位だ従って最も優先順位の高い要
求に対する処理が行われ、その処理が終わるまで他の要
求は待たされる。従って高速の回線はど優先順位が高く
ないとデータ処理部の処理能力が活かされない。

従来においては、前記の処理要求の優先順位決定回路は
プライオリティ・エンコーダ等の集積回路（ＩＣ）によ
り構成されているために、ある処理要求に対する処理優
先順位は、例えば回線番号の小さい順等に回路的に固定
されていた。

従って、このような処理要求優先順位決定回路では高速
の回線は前述のエラーを発生させないように、データ処
理部の処理時間と通信速度によシ定まる回線番号までに
接続しなければならない。

例えばデータ処理部の処理時間が７回の要求につきコ５
０μｓかかるとすれば、ｎｏｖビット／秒の通信回、Ｖ
ａａ、回線上の７文字を５ビツトとして。

１文字時間−１〔ビット〕÷９１００（ビット／秒）　
−ｔｙ、ｙ〔ｐｓ　〕ｔ３３〔μ８〕十討Ｏ〔μＳ″ｌ
徊ｊ、ｊとなるので、半二重回線の場合にＦｉ３回線目
までに接続されなければならない。デｂｏｏビット／秒
の回線をダ回線目に接続すると、３回線目までの回線が
どんなに低速であってもｑ本の回線が同時に処理要求を
発生した場合にはデータ処理部が弘回線目の処理を終え
るのは処理要求が発生してからコｇｏ　（μｓｌ　ｘ　
ｅ　ｗ　ｔｏｏｏ　（μｓ〕となり、デ４００ビット／
秒の１文字時間である１３３μｓを越えるので、前述の
エラーが発生することになる。

しかしながら、この場合でも他の３回線の通信速度が低
速であれば、　９ＡＯｏビット／秒の回線を３回線目ま
でに接続し、低速の回線をそれより後に接続することに
より参回線全てに対しエラーが発生しないようにすると
とができる。

発明が解決しようとする問題点 上述した従来の処理要求優先順位決定回路では、処理要
求の優先順位がハードウェア的に固定されているために
、データ処理部の処理能力を有効に活用する上で回線構
成が制限され、−度ある回線構成に固定した後に高速の
回線を増設しようとした時には、その高速の回線に高い
優先順位を割当てなければならない場合に、それまで使
用していたハードウェアの実値構成、ソフトウェアの通
信処理環境構成及びケーブル配線等の変更作業が必要と
なる欠点がある。

本発明は従来の上記実情に鑑みてなされたものであシ、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な処理要求優先順位決
定回路を提供することにある。

問題点を解決するための手段 上記目的を達成する為に、本発明に係る処理要求優先順
位決定回路は、優先順位の決定を、データ処理部から任
意のアドレスに任意の値が書込み可能であって、各チャ
ネルからの処理要求信号を読出しアドレス情報とする読
出し／書込み可能メモリを具備して構成される。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明の一実施例を示すブロック構成図である
。第１図は説明を簡単にするために受信チャネルと送信
チャネルとからなる通信回線を一回線、即ち処理要求を
発生するチャネルを≠チャネル有する通信制御装置を示
している。

第７図において、データ処理部１０の入出力データバス
１００　Ｋは、ラッチＢコ１．ラッチＣ３／、アドレス
レジスタＪコ及び入力レジスタ舅が接続されて２す、デ
ータ処理部１０が発生する入出力制御信号缶入出力レジ
スタに対してセット信号又は出力許可信号を、また読出
し／書込み可能メモリ侵（図中調と略記している。以Ｆ
本発明に２いてもＲＡＭと略記する）に対しては書込み
信号を供給する。

本実施例においては、入出力制御信号１０／は、ラッチ
Ｂセット信号ｌθ／Ａ、ラッチＣセット信号１０ＩＢ１
アドレスレジスタセット信号ｌ０ＩＣ％ＲＡＭ書込み信
号ｔｏｔＤ、及び入力レジスタ出力許可信号ｌｏｔ　Ｅ
とからなる。

ＲＡＭ−は、各チャネルに対する優先順位情報を保持す
るメモリであり、本実施例に２いては読出しと書込みが
同時に可能なコボートの論である。

ＲＡＭ　ＩＩｏの入力ＡＯ〜ＡＳは続出しアドレスが指
定される入力でメジ、入力ＡＯ〜Ａ３で指定されたアド
レスの内容が出力ＹＯ〜Ｙ２に読出される。また人力Ｂ
Ｏ〜Ｂ５は書込みアドレスが指定される入力であり、入
力ＢＯ〜Ｂ３で指定されたアドレスに入力ＤＯ〜Ｄ２で
指定された書込みデータが入力ＷＫ与えられる書込み信
号により書込まれる。入力ＡＯ〜Ａ３げ各々各チャ未ル
のｊＩｆＬ理嬰す孜書ｒ討間ナス−また出力ＹＯ及びＹ
ｌは符号化されたチャネル番号に対応し、出力Ｙ２はチ
ャネルからの処理要求の有無を示す。本実施例の場合、
処理要求を発生するチャネル数はダ（曙コ２）であるの
で符号化されたチ・ヤネル番号は一ビットとなる。従っ
て、ＲＡＭ４Ｉ０の容量はコＸ（コ＋７）−／１（Ｗ）
ｘＪ（ビット〕必要である。一般的にはこのＲＡＭの容
量はコｆｆ１−’＜ｎ≦２０であるチャネル数ｎに対し
て２ｎＣＷ）Ｘ（ｍ＋／）〔ビット〕必要となる。

データ処理部１０は、システム立上げ特等初期化処理時
に上位装置からの指示等何らかの手段により各チャネル
間の処理要求の優先順位を知り、その優先順位に従った
データをＲＡＭｕに書込む。データ処理部ｉｏはまず入
出力データバス１００を介して書込みアドレスをアドレ
スレジスタ３コにアドレスレジスタセット信号ｌ０ＩＣ
によシセットする。

その後、データ処理部１０は入出力データバス１００に
書込みデータを出力してＲＡＭ書込み信号ｌｏ／Ｄを発
生すると、アドレスレジスタ３コの出力であるアドレス
情報線Ｊコ０で指定されるＲＡＭ　ｔｍのアドレスに入
出力データバス１００上のデータが書込まれる。アドレ
スレジスタ３２にセットするＲＡＭｔｍの書込みアドレ
スを順に変えることによりデータ処理部ＩＯはＲＡＭ　
ｔｉｏの全アドレスにデータを書込むことができる。

ＲＡＭＩｇ）の全アドレスに書込みが完了した後に、デ
ータ処理部ＩＯはラッチＢ２／の出力であるラッチＡ保
持信号コｌＯ及びラッチＣ３１の出力である選択指示信
号３１０をリセット状態にしておく。この時ラッチＡ＆
は、各チャネルの処理要求に対応するチャネルφ０処理
要求償号／１０〜チャネル≠３処理要求償号／／３に対
し保持は行わず、各入力をそのまま出力であるラッチ後
チャネルナ０処理要求信号２００〜ラッチ後チャネル÷
３処理要求償号〃Ｊに通過させ、セレクタ３０もＡＯ〜
Ａ３人力を選択して説出しアドレス≠Ｏ信号３００−Ｑ
出しアドレスレジスタ３０３とする。従って、ＲＡＭ　
ｕけ結局チャネル◆Ｑ処理要求償号／１０〜チャネルφ
Ｊ処理要求信号／／、７の状態で定するアドレスの内容
を出力するが、このうち出力ＹＯとＹｌは符号化チャネ
ル番号すＯ信号ｇｏｏと符号化チャネル番号φ／信号ａ
ｏｉとなシ、残りの出力Ｙ２はデータ処理部１０への割
込要求信号０１０となる。符号化チャネル番号す０信号
ｇｏｏ及びすｌ信号ダθｌは入力レジスタ５０及び入出
力データバス１００を介してデータ処理部ＩＱに入力さ
れる。

データ処理部ＩＯによりＲＡＭ　侵に書込まれた内容の
例を第一図に示す。

第一図ωは参つのチャネルの優先順位を、チャネルナＯ
くチャネルφｌくチャネル番号くチャネルナ３となるよ
うに書込んでいる。第１図のＲＡＭＩＡｏのθ番地はど
のチャネルかむも処理要求が発生していない場合に対応
し、この時全ての出力は１０”である、θ番地以外でＩ
／ｉＤ２が”ｌ”となるように書込むために、［出しア
ドレスＡＯ〜Ａ３のどれか１つでも′″０″となると、
即ちどこからかのチャネルから処理要求があった場合に
は出力Ｙ２．即ちデータ処理部ｌＯへの割込要求信号ｕ
ｉｏは１１′″となる。この時読出しアドレス入力ＡＯ
が＠／＃、即ちチャネルナＯから処理要求があった場合
には、他の続出しアドレス入力の状態に関係なく、即ち
他のチャネルの処理要求の有無に関係なく、出力ＹＯと
Ｙｌ、即ち符号化チャネル番号け０となり、チャネルφ
Ｏから処理要求を発生していることを示す。

従って、第−固成）のように書込まれたＲＡＭｔｍにお
いてはチャネルナＯの処理要求の優先順位が最も高い。

読出しアドレス人力Ａ１が１７”、即ちチャネルφ／か
らの処理要求がある場合には、入力ＡＯが“θ′″の場
合にのみ出力ＹＯとＹｌが°ｉｎを示すために、処理要
求の優先順位はチャネルナｌの方がチャネルナ０よりも
低いことになる。以下優先順位がチャネル番号、すＪの
順になるように、ＲＡＭ　４１６ＩＣはデータを書込ん
でいる。

第一図（ｂ）は同様に処理要求の優先順位を、チャネル
番号〉チャネルナＪ〉チャネル◆０〉チャネル÷ｌとな
るようにＮｙＩＩｏにデータを書込んでいる。

第１図に戻ってどのチャネルからも処理要求がない場合
には、ＲＡＭｌｌ０はＯ番地がアドレスされて２り、割
込要求信号ａｉｏは１偽”の状態である。

チャネルナＯ処理要求償号／１０〜チャネルナＪ処理要
求償号／／Ｊのいずれか７つの信号でも１真”となれば
、ＲＡＭ＜ｙはＯ番地以外がアドレスされて割込要求信
号ダ１０が１真”となり、データ処理部ＩＯに割込みが
入る。データ処理部１０け、割込みがあるとラップＢコ
／を制御してラッチＡ保持信号コｌＯを１真”ｋセット
し、各チャネルの処理要求信号／１０〜／１３の状態を
ラッチＡ〃に保持する。この後の各チャネルの処理要求
信号／１０−１１３の状態の変化はラッチＡＪの出力で
あるラッチ後チャネルナＯ処理要求信号、２００〜ラッ
チ後チャネルφＪ処理要求信号：１０３の状態に反映さ
れず、ＲＡＭｌｌ０の続出されるアドレスは確定する。

ラッチＡｘとラッチＢコｌは各チャネルの６理要求償号
／１０〜／／Ｊが相互に非同期に動作する信号であるた
めＩｃ％データ逃埋部ｌＯが入力レジスタ！θを介して
ＦＬＡＭｔｍの出力である符号化チャネル番号φ０信号
３００及びφｌ信号ＪＯ／を入力する時点でのこれらの
信号の状態を確定するために必要とされる。

ラッチＡ〃に保持された各チャネルの処理要求信号の状
態に対して、ＲＡＭａｒ＞はあらかじめ書込まれた内容
に従って、その時処理要求を発生しているチャネルのう
ち最も優先順位の高いチャネルの番号の符号を出力する
ので、データ処理部１０は入力レジスタａＯの内容を入
力すれば処理すべきチャネルの番号を知ることができる
。

データ処理部／Ｑがチャネルからの処理要求に従った処
理を行い、対応する処理要求信号を１偽”にリセットし
、処理要求に対する処理を全て完了後にラッチＢコ／の
出力であるラッチＡ保持信号コｌＯを”偽”にリセット
すれば、再び各チャネルからの次の処理要求に対して優
先順位に従った要求信号の受付けが可能となる。

なお、セレクタ３０及びラッチ０．７／はデータ処理部
１０がＲＡＭ　侵に書込んだデータをデータ処理部ｉ。

自身によって続出して、　ＲＡＭｔｉ−０の試験ができ
ることを目的に設けられている。即ち、データ処理部１
０がラッチＣ３１を制御して選択指示信号３１０を”真
”Ｋセットすれば、セレクタ３０ＦｉＢＯ〜Ｂ３人力の
アドレスレジスタ３ユの出力であるアドレス情報線３コ
０を選択してＦＬＡＭ（１０への読出しアドレス十〇信
号３００〜す３信号、？１７．７とするので、データ処
理部１０はＲＡＭ　ｕ内の任意のアドレスの内容を読出
すことができる。

データ処理部／ＱがＲＡＭｔＡｏへの書込みデータを決
定する元の情報となる各チャネルの優先順位だ関する情
報は上位装置から与えられる通信速度指定が適当である
。通信速度指定であれば他の回線のソフトウェアの通信
処理環境構成あるいはケーブル配線及びハードウェアの
実装構成等に影響を及ぼさない。この場合処理要求の優
先順位は通信速度の速い顆に設定すればよい。

発明の効果 以上説明したように、本発明によれば、チャネルからの
処理要求の優先順位の決定をデータ処理部から一書込み
可能なＲＡＭの内容に従って行うために、上位装置が各
回線の通信速度の情報を通知する等何らかの手段により
データ処理部に各チャネルの優先順位に関する情報を与
えて、データ処理部が自動的に各チャネル間が最適な優
先順位となるようなデータを前記のＲＡＭに書込むこと
により。

ハードウェアの実装構成と処理要求の優先順位は無関係
になるので、優先順位を変更する場合、それまで使用し
ていたハードウェアの実装構成、ソフトウェアの通信処
理環境構成、及びケーブル配線等の変更作業は不要であ
り、高速回線等の増設が容易に行えるという効果が得ら
れる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第一
図ω、（ｂ）は第１図中のＲＡＭ　ｕへの書込みデータ
の内容の例を示す図である。 １０・・・データ処理部、〃・・・ラッチＡ、２１・・
・ラッチＢ１３０・・・セレクタ、３１・・・ラッチＧ
、３ｓ・・・アドレスレジスタ、　ＩＩｏ・・・読出し
／書込み可能メモリ（ＲＡＭ　）。 ｊｏ・・・入力レジスタ、１００・・・入出力データバ
ス、１０／・・・入出力制御信号、ｔｏｔｋ・・・ラッ
チＣセット信号、／１１７／Ｂ・・・ラッチＣセット信
号％　１０／　Ｃ・・・アドレスレジスタセット信号、
１ｏｌＤ・・・ＲＡＭ書込み信号、ｔｏｔ　Ｅ・・・入
力レジスタ出力許可信号、／１０・・・チャネルナＯ処
理要求信号、／／／・・・チャネルナｌ処理要求信号、
　　／／コ・・・チャネルナコ処理要求信号、／７．７
・・・チャネルφＪ処理要求信号、−〇〇・・・ラッチ
後チャネルφ０処理要求信号、コ０１・・・ラッチ後チ
ャネル÷！処理要求信号、二〇−・・・ラッチ後チャネ
ルナコ処理委求信号、　２０３・・・ラッチ後チャネル
φ３処理要求信号、　３００・・・読出しアドレスナ０
信号、Ｊ１７／・・・読出しアドレスナｌ信号％３０２
・・・読出しアドレスナス信号、３０Ｊ・・・読出しア
ドレスナ３信号、３１０・・・選択指示信号、３−Ｏ・
・・アドレス情報線、　１Ｉ００・・・符号化チャネル
番号すＯ信号、ｅｏｉ・・・符号化チャネル番号すｌ（
ｉ号、ダ１０・・・割込要求信号特許出願人　　　日本
電気株式会社 代　理　人　　　弁理士　熊谷雄太部 第２図

Claims (1)

【特許請求の範囲】
1. データ処理部により書込み可能であつて、各チヤネルか
   らの処理要求信号をアドレス情報として、チヤネル番号
   を符号化した信号と、１本の割込要求信号とをデータ処
   理部へ出力する読出し／書込み可能メモリで構成するこ
   とを特徴とした処理要求優先順位決定回路。