JPS59177782A - バツフアメモリ制御方式 - Google Patents
バツフアメモリ制御方式Info
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- JPS59177782A JPS59177782A JP58050855A JP5085583A JPS59177782A JP S59177782 A JPS59177782 A JP S59177782A JP 58050855 A JP58050855 A JP 58050855A JP 5085583 A JP5085583 A JP 5085583A JP S59177782 A JPS59177782 A JP S59177782A
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- Japan
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- buffer memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0851—Cache with interleaved addressing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は情報処理装置に用いられるバッファメモリに
対するアクセスの開側１万式に関するものである。
対するアクセスの開側１万式に関するものである。
〈背 景〉
従来、情報処理装置は、主記憶装置とシステムインタフ
ェース装置とを予め定められた大きさのブロックごとに
対応させ、しかもそれらの間の一反のデータの転送幅は
ブロックの１ ／Ｎとなるような構成となっている。し
たかってブロック全体の転送にはＮ回の転送が必要なた
め、ブロックロード及びスワップアウトのためにはバッ
ファメモリを連続してＮ回占有することになり、後絞の
櫟求元からのアクセスは、その間処理することかできず
、待ち時間が長くなるという欠点があった。
ェース装置とを予め定められた大きさのブロックごとに
対応させ、しかもそれらの間の一反のデータの転送幅は
ブロックの１ ／Ｎとなるような構成となっている。し
たかってブロック全体の転送にはＮ回の転送が必要なた
め、ブロックロード及びスワップアウトのためにはバッ
ファメモリを連続してＮ回占有することになり、後絞の
櫟求元からのアクセスは、その間処理することかできず
、待ち時間が長くなるという欠点があった。
しかも要求元の装置の高速化や要求元装置台数か増加す
るとよシ高速の処理を要求されるにもかかわらず、ブロ
ックロードやスワップアウトの回数がふえるためよシ待
ぢ時間が長くなるという欠点があった。
るとよシ高速の処理を要求されるにもかかわらず、ブロ
ックロードやスワップアウトの回数がふえるためよシ待
ぢ時間が長くなるという欠点があった。
〈発明の目的〉
この発明の目的は、バッファメモリをインタリーブし、
同時に複数のアクセスをｄ］能として、スワップアウト
のバッファメモリ読出し動作及びブロックロードのバッ
ファメモリ書込動作と、後続のバッファメモリ内で処理
可能なリクエスト（要求）とを同時に処理できるように
することによって上記欠点を解決し、スワップアウト、
ブロックロードのだめに後続のリクエストか侍だきれる
ことなく、高速にリクエストを処理できるノぐラフアメ
モリ制御方式を提供することにある。
同時に複数のアクセスをｄ］能として、スワップアウト
のバッファメモリ読出し動作及びブロックロードのバッ
ファメモリ書込動作と、後続のバッファメモリ内で処理
可能なリクエスト（要求）とを同時に処理できるように
することによって上記欠点を解決し、スワップアウト、
ブロックロードのだめに後続のリクエストか侍だきれる
ことなく、高速にリクエストを処理できるノぐラフアメ
モリ制御方式を提供することにある。
くうし明の概要〉
この発明によれば、予め定められた単位のデータを１つ
のブロックとして主記憶装置に対応させ、その主記憶装
置とブロック単位でデータの転送を行なうストアイン方
式のバッファメモリにおいて、そのバッファメモリはブ
ロック単位のデータを格納するデータアレイと、そのデ
ータアレイのブロックのアドレス情報及びそのブロック
が書き換えられたことを示す変更ビットとブロックの有
効１住を示す有効ビットとを有するアドレスアレイと、
新たに前記データアレイのブロックを置き侠える時にど
のブロックを置き換えるかを決定するリプレースアレイ
とを有し、アクセス源からのリクエストが発生ずると、
そのリクエストのアドレス情報に対応するブロックがバ
ッファメモリ内に存在するかどうか前記アドレスアレイ
を調べ、存在すればバッファメモリ内でリクエストを処
理し、もし伴在しなければ前記リプレースアレイにより
置き換えブロックを決定し、そのブロックの対応するア
ドレスアレイ上の変更ビットを調べ、有効ビットがオン
でかつ変更ビットがブロックの書き換えを示していた時
に、そのブロックのデータを読み出し・、ヌ」応する主
記憶装置上のブロックへ書き込むスワップアウト動作と
、そのリクエストのアドレス情報に対応する主記憶装置
上のブロックのデータを１’／Ｐみ出し、データアレイ
上のそのブロックへ１゛き込むブロックロード動作をイ
５ない、皆求されたリクエストの処理は前記ブロックロ
ード動作により主記憶装置から転送されたブロックに対
して行彦う手段とを備えて、バッファメモリはインクリ
ーブ構成とされて、前記ブロックロード動作及びスワッ
プアウト動作と、バッファメモリ内に存在するブロック
に対するりクエストの要求を同時に処理できるように構
成されている。
のブロックとして主記憶装置に対応させ、その主記憶装
置とブロック単位でデータの転送を行なうストアイン方
式のバッファメモリにおいて、そのバッファメモリはブ
ロック単位のデータを格納するデータアレイと、そのデ
ータアレイのブロックのアドレス情報及びそのブロック
が書き換えられたことを示す変更ビットとブロックの有
効１住を示す有効ビットとを有するアドレスアレイと、
新たに前記データアレイのブロックを置き侠える時にど
のブロックを置き換えるかを決定するリプレースアレイ
とを有し、アクセス源からのリクエストが発生ずると、
そのリクエストのアドレス情報に対応するブロックがバ
ッファメモリ内に存在するかどうか前記アドレスアレイ
を調べ、存在すればバッファメモリ内でリクエストを処
理し、もし伴在しなければ前記リプレースアレイにより
置き換えブロックを決定し、そのブロックの対応するア
ドレスアレイ上の変更ビットを調べ、有効ビットがオン
でかつ変更ビットがブロックの書き換えを示していた時
に、そのブロックのデータを読み出し・、ヌ」応する主
記憶装置上のブロックへ書き込むスワップアウト動作と
、そのリクエストのアドレス情報に対応する主記憶装置
上のブロックのデータを１’／Ｐみ出し、データアレイ
上のそのブロックへ１゛き込むブロックロード動作をイ
５ない、皆求されたリクエストの処理は前記ブロックロ
ード動作により主記憶装置から転送されたブロックに対
して行彦う手段とを備えて、バッファメモリはインクリ
ーブ構成とされて、前記ブロックロード動作及びスワッ
プアウト動作と、バッファメモリ内に存在するブロック
に対するりクエストの要求を同時に処理できるように構
成されている。
〈実施例〉
次にこの発明について図面を参照して詳細に説明する。
全体の構成
この発明の一実施例を示す第１図において、システムイ
ンタフェース族Ｗ ２００ ｋ”ｉ ’Ｊクエスト袈求
元１０１〜１０４と主記憶装置ｔ３００との間にあって
、リクエスト受付回路２１０、ノくソファメモ＋）２４
０．主記憶装置アクセス回路２３０及び開側１回路２２
０より成る。システムインタフェース装置２００はリク
エストａ求元１０１〜１０４のリクエストを受は付け、
バッファメモリ２４０内でリクエストの処理が可能な時
にはノ（ソファメモリ２４０内でリクエストを処理し、
バッファメモリ２４０内での処理が不可能な時には主記
憶アクセス回路２３０を通して主記憶装置３００よす必
要な情報をアクセスしてバッファメモリ２４０内に取シ
込んでｉ′Ｒ報を処理するように市１１側ｊする。
ンタフェース族Ｗ ２００ ｋ”ｉ ’Ｊクエスト袈求
元１０１〜１０４と主記憶装置ｔ３００との間にあって
、リクエスト受付回路２１０、ノくソファメモ＋）２４
０．主記憶装置アクセス回路２３０及び開側１回路２２
０より成る。システムインタフェース装置２００はリク
エストａ求元１０１〜１０４のリクエストを受は付け、
バッファメモリ２４０内でリクエストの処理が可能な時
にはノ（ソファメモリ２４０内でリクエストを処理し、
バッファメモリ２４０内での処理が不可能な時には主記
憶アクセス回路２３０を通して主記憶装置３００よす必
要な情報をアクセスしてバッファメモリ２４０内に取シ
込んでｉ′Ｒ報を処理するように市１１側ｊする。
バッファメモリ２４０はストアイン方式で、上記′１、
Ｇ、装置３００とは予め定められた大きさのブロックを
１つの単位として対応させ、そのブロック単位でデータ
の交侠を行っている。すなわち、バックアメモリ２４．
０内に、リクエストの要求元からのリクエストアドレス
に対応するブロックが存在するかどうか調べ、存在しな
けれは主記憶装置３００に対して必要なブロックのブロ
ックロードを要求し、主記憶装置３００かも送られてき
たデータをバックアメモリ２４０へ転送シ、リクエスト
を処理する。この時バッファメモＩＪ ２４−０の指定
されたブロックがすでに書き換えられていた時にはブロ
ックロードの前にそのブロックのデータを脱み出し、主
記憶装置３００へ書込むスワップアウトの動作を行々う
。
Ｇ、装置３００とは予め定められた大きさのブロックを
１つの単位として対応させ、そのブロック単位でデータ
の交侠を行っている。すなわち、バックアメモリ２４．
０内に、リクエストの要求元からのリクエストアドレス
に対応するブロックが存在するかどうか調べ、存在しな
けれは主記憶装置３００に対して必要なブロックのブロ
ックロードを要求し、主記憶装置３００かも送られてき
たデータをバックアメモリ２４０へ転送シ、リクエスト
を処理する。この時バッファメモＩＪ ２４−０の指定
されたブロックがすでに書き換えられていた時にはブロ
ックロードの前にそのブロックのデータを脱み出し、主
記憶装置３００へ書込むスワップアウトの動作を行々う
。
以上の説明のようにバッファメモｌ） ２４０１ｄ：主
記憶装置３００とは必ずブロック全単位としてデータの
やり取シを行なう。したがってリフコースト要求元のリ
クエストがたとえ一つのデータの１７−ド（読出し）又
はライト（書込み）の要求であっても、バッファメモリ
２４０に幼心するブロックが存在しなければ主記憶装置
３００に対してはそのデータを含むブロック全体のリー
ド又はリードライト両方の要求として送り出されること
になる。
記憶装置３００とは必ずブロック全単位としてデータの
やり取シを行なう。したがってリフコースト要求元のリ
クエストがたとえ一つのデータの１７−ド（読出し）又
はライト（書込み）の要求であっても、バッファメモリ
２４０に幼心するブロックが存在しなければ主記憶装置
３００に対してはそのデータを含むブロック全体のリー
ド又はリードライト両方の要求として送り出されること
になる。
次にバッファメモリの制御の詳細について従来の方法及
びこの発明による方法の説明を行なう。
びこの発明による方法の説明を行なう。
従来方式
第２図は従来の方式によって構成されたバッファメモリ
を示し、アドレスアレイ２４１、リプレースアレイ２４
２、データアレイ２４３及び選４１ＦＸ□回路２５０．
２５２．２５４より成っている。
を示し、アドレスアレイ２４１、リプレースアレイ２４
２、データアレイ２４３及び選４１ＦＸ□回路２５０．
２５２．２５４より成っている。
データアレイ２４３は上記復製Ｈ３ｏ ｏにブロック単
位で対応され、その対応されたブロックのデータが格納
されている。またアドレスアレイ２４１は第３図に示す
ようにデータアレイ２４３のブロックが、主記憶装置３
００上のブロックのどれと対応しているかを示すアドレ
ス情報と、そのブロックが書き換えられたかどうかを承
り変更ビットと、そのブロックの有効性を示す有効ヒツ
トとからなる。
位で対応され、その対応されたブロックのデータが格納
されている。またアドレスアレイ２４１は第３図に示す
ようにデータアレイ２４３のブロックが、主記憶装置３
００上のブロックのどれと対応しているかを示すアドレ
ス情報と、そのブロックが書き換えられたかどうかを承
り変更ビットと、そのブロックの有効性を示す有効ヒツ
トとからなる。
今、リクエスト受付回路２１０を通してリクエスト要求
元からのリクエストが受は付けられるとアドレスアレイ
２４１によってそのリクエストアドレスに対応したブロ
ックが、データアレイ２４３の中に存在するかどうかが
調べられる。その結果ブロックが存在すればリクエスト
の内容によりそのブロックに対してリード又はライトの
動作がなされる。ライトの場合には選択回路２５０によ
り受付回路２１０側を選択し、リクエスト要求元がらの
ライトデータをデータアレイ２４３に書込む。
元からのリクエストが受は付けられるとアドレスアレイ
２４１によってそのリクエストアドレスに対応したブロ
ックが、データアレイ２４３の中に存在するかどうかが
調べられる。その結果ブロックが存在すればリクエスト
の内容によりそのブロックに対してリード又はライトの
動作がなされる。ライトの場合には選択回路２５０によ
り受付回路２１０側を選択し、リクエスト要求元がらの
ライトデータをデータアレイ２４３に書込む。
捷だリードの場合にはデータアレイ２４３の呪出しパス
を通してデータを読み出し、リクエスト受イ」回路２１
０を通してリフニスｌ−Ｑ求元ヘデータを返す。
を通してデータを読み出し、リクエスト受イ」回路２１
０を通してリフニスｌ−Ｑ求元ヘデータを返す。
もし、データアレイ２４３中にリクエストアドレスと対
応したブロックが存在しなければ、上記ｂ、装Ｗ３００
に対してブロックロードの要求を出し、リプレースアレ
イ２４２にょシ置き換えるべきブロック孕決定し、その
ブロックに対応するアドレスアレイ２４１内の変更ビッ
トを読み出す。
応したブロックが存在しなければ、上記ｂ、装Ｗ３００
に対してブロックロードの要求を出し、リプレースアレ
イ２４２にょシ置き換えるべきブロック孕決定し、その
ブロックに対応するアドレスアレイ２４１内の変更ビッ
トを読み出す。
この時変更ビットが対応するブロックの書き換えを示し
ていたら、そのブロックのデータを読み出し、主記憶装
置アクセス回路２３０へ送り、スワップアウトの動作を
開始する。
ていたら、そのブロックのデータを読み出し、主記憶装
置アクセス回路２３０へ送り、スワップアウトの動作を
開始する。
主記憶装置３００から先のブロックロードのリクエスト
に対するチー タか返されたらりプレースアレイ２４２
により決定されたブロックにデータを書き込む、この時
リクエスト要求元からのリクエストがリードならデータ
アレイ２４３に誓き込むと同時にブロック内の袂求され
たチータラ要求元へ返し、ライトの時には上記復製＝：
３００から返されたブロックのデータのうち、対応す
る峻求元のアドレスのデータを要求元からのものと置き
換えてデータアレイ２４３へ書き込む。
に対するチー タか返されたらりプレースアレイ２４２
により決定されたブロックにデータを書き込む、この時
リクエスト要求元からのリクエストがリードならデータ
アレイ２４３に誓き込むと同時にブロック内の袂求され
たチータラ要求元へ返し、ライトの時には上記復製＝：
３００から返されたブロックのデータのうち、対応す
る峻求元のアドレスのデータを要求元からのものと置き
換えてデータアレイ２４３へ書き込む。
したがってリクエスト要求元１０１〜１０４から同時又
は連続したリクエストが出され、リクエスト受信回路２
１０によりバッファメモリ回路２４０へ連続したアクセ
スが出された場合で、かつ先行するリクエストの要求す
るブロックかテータアレイ２４３上に存在しなかった場
合は、先に述べたスワップアウトとブロックロードとの
ためにデータアレイ２４３のリード及びライトが行なわ
れる。バッファメモリのリード及びライトの動作は必ず
ブロック単位で行なわれるため、これらの動作が終了す
るまでは連続して米でいる後ｈ６（υリクエストは待た
されることになる。
は連続したリクエストが出され、リクエスト受信回路２
１０によりバッファメモリ回路２４０へ連続したアクセ
スが出された場合で、かつ先行するリクエストの要求す
るブロックかテータアレイ２４３上に存在しなかった場
合は、先に述べたスワップアウトとブロックロードとの
ためにデータアレイ２４３のリード及びライトが行なわ
れる。バッファメモリのリード及びライトの動作は必ず
ブロック単位で行なわれるため、これらの動作が終了す
るまでは連続して米でいる後ｈ６（υリクエストは待た
されることになる。
一方、この発明においては第４図に示すようにデータア
レイをインクリーブしてバンクＡ２４３、バンクＢ２４
４の２ウエイとし、また谷データアレイのライトデータ
選択回路２５０．２５１、ライトアドレス選択回路２５
２，２５３、リードデータ及びリードライトブロック選
択回路２５６．２５７をそれぞれ２重化し、データアレ
イ２４１はバンクＡ２４３とバンクＢ２４４を第５図に
示すようにリクエストアドレスの最下位ビットによって
選択するように構成されている。
レイをインクリーブしてバンクＡ２４３、バンクＢ２４
４の２ウエイとし、また谷データアレイのライトデータ
選択回路２５０．２５１、ライトアドレス選択回路２５
２，２５３、リードデータ及びリードライトブロック選
択回路２５６．２５７をそれぞれ２重化し、データアレ
イ２４１はバンクＡ２４３とバンクＢ２４４を第５図に
示すようにリクエストアドレスの最下位ビットによって
選択するように構成されている。
このような構成ではリクエストアドレスの仮下位ビット
が０か１つ１リリクエストアドレスが奇数か偶数かでバ
ンクＡ２４３．バンクＢ２４４をアクセスすることにな
り、最下位ビットの埴が異なれば同時にアクセスするこ
とが可能となる。したがってリクエスト要求元から複数
の連ｈＥ したリクエストの要求があり、バッファメモ
リ２４０へ連続したアクセスが出された場合で、先のリ
クエストのリクエストアドレスに対応するブロックかデ
ータアレイ２４３．２４４のどちらにも存在しなかつた
ために、スワップアウトのだめのデータアレイの読出し
及びブロックロードのだめのデータアレイ２４３又け２
４４への蓄込み動作が行々われだとしても、後続するリ
クエストは先のリクエストのリクエストアドレスの最下
位ヒツトか異なれば同時にアクセスすることが可能とな
る。
が０か１つ１リリクエストアドレスが奇数か偶数かでバ
ンクＡ２４３．バンクＢ２４４をアクセスすることにな
り、最下位ビットの埴が異なれば同時にアクセスするこ
とが可能となる。したがってリクエスト要求元から複数
の連ｈＥ したリクエストの要求があり、バッファメモ
リ２４０へ連続したアクセスが出された場合で、先のリ
クエストのリクエストアドレスに対応するブロックかデ
ータアレイ２４３．２４４のどちらにも存在しなかつた
ために、スワップアウトのだめのデータアレイの読出し
及びブロックロードのだめのデータアレイ２４３又け２
４４への蓄込み動作が行々われだとしても、後続するリ
クエストは先のリクエストのリクエストアドレスの最下
位ヒツトか異なれば同時にアクセスすることが可能とな
る。
捷たもし後続のリクエストのリクエストアドレスの最下
位ビットと、先のスワップアウト又はブロックロードの
処理のだめのアドレスの最下位ビットとが同一であった
としても、スワップアウトのためのデータアレイの読み
出し及びブロックロードのだめのデータアレイへの１゛
込みは必ずブロック単位で連続したアドレスに対して行
な１）れるためにアドレスの下６ｆビットは１回ごとに
ツク化することになる。しだがって後続のリクエストは
最悪でもブロックロード又はスワップアウトのためのデ
ータアレイのアクセスを１回待つだけでアクセス可能と
なる。また先行するリクエストのブロックかバッファメ
モリ内に存在せず、後続のリクエストのブロックもバッ
ファメモリ内に存在しないよう々場合は、従来の方法で
はスワップアウトのだめのデータアレイの読出しと、ブ
ロックロードのためのデータアレイへの書込みが終るま
で待ったあとで後続のリクエストのだめのスワップアウ
トのだめのデータアレイの読出しを行なわなければなら
なかった。
位ビットと、先のスワップアウト又はブロックロードの
処理のだめのアドレスの最下位ビットとが同一であった
としても、スワップアウトのためのデータアレイの読み
出し及びブロックロードのだめのデータアレイへの１゛
込みは必ずブロック単位で連続したアドレスに対して行
な１）れるためにアドレスの下６ｆビットは１回ごとに
ツク化することになる。しだがって後続のリクエストは
最悪でもブロックロード又はスワップアウトのためのデ
ータアレイのアクセスを１回待つだけでアクセス可能と
なる。また先行するリクエストのブロックかバッファメ
モリ内に存在せず、後続のリクエストのブロックもバッ
ファメモリ内に存在しないよう々場合は、従来の方法で
はスワップアウトのだめのデータアレイの読出しと、ブ
ロックロードのためのデータアレイへの書込みが終るま
で待ったあとで後続のリクエストのだめのスワップアウ
トのだめのデータアレイの読出しを行なわなければなら
なかった。
しかし、この発明の構成では先行するリクエストのスワ
ップアウトのだめの読み出しを待つのみで、ブロックロ
ードのだめの１込みと、後続のリクエストのスワップア
ウトのだめのメモリの読み出しは第６図に示すように最
悪１回の待ちだけで並行して処理することができる。し
かも、ブロックロード７のだめの書込みと、スワップア
ウトの／ζめの読み出しは必ず連続したアドレスで行な
われるだめ第６図に示すようにそれぞれが処理を開始し
てからは１回の待ちもなく並行に処理することが可能で
ある。
ップアウトのだめの読み出しを待つのみで、ブロックロ
ードのだめの１込みと、後続のリクエストのスワップア
ウトのだめのメモリの読み出しは第６図に示すように最
悪１回の待ちだけで並行して処理することができる。し
かも、ブロックロード７のだめの書込みと、スワップア
ウトの／ζめの読み出しは必ず連続したアドレスで行な
われるだめ第６図に示すようにそれぞれが処理を開始し
てからは１回の待ちもなく並行に処理することが可能で
ある。
先の実施例ではブロックロードとスワップアウトのパス
を通常のリード・ライトと独立に別パスを設ける構成を
とったが、スワップアウトは領き換えの行々われだブロ
ックにのみ行なわ−れるため通常はブロックロードにく
らべて頻度は少なく、したがってブロックロードのパス
のみを別パスとした構成をとることによってもかなりの
効果全得ることができる。この構成でもスワップアウト
と女求元からのライト動作は同時処理可能でめる３、ま
た先の実施例において、髪求元からのリクエスト要求ハ
ス及びアドレスアレイ、リプレースアレイを２重に持ち
複数のリクエストを同時に処理１できるような構成も考
えられるが、このようにするとハードウェア量が増大し
、しかも制御が非常に複雑になってしまう。この発明の
ようにリクエストパス、アドレスアレイ、リプレースア
レイば１つたけとし、スワップアウトとブロックロード
のパスのみをリクエスト＝求元からのパスと並列化する
ことによって少ないハードウェア投餐によって大きな同
時処理効果を得ることができる。
を通常のリード・ライトと独立に別パスを設ける構成を
とったが、スワップアウトは領き換えの行々われだブロ
ックにのみ行なわ−れるため通常はブロックロードにく
らべて頻度は少なく、したがってブロックロードのパス
のみを別パスとした構成をとることによってもかなりの
効果全得ることができる。この構成でもスワップアウト
と女求元からのライト動作は同時処理可能でめる３、ま
た先の実施例において、髪求元からのリクエスト要求ハ
ス及びアドレスアレイ、リプレースアレイを２重に持ち
複数のリクエストを同時に処理１できるような構成も考
えられるが、このようにするとハードウェア量が増大し
、しかも制御が非常に複雑になってしまう。この発明の
ようにリクエストパス、アドレスアレイ、リプレースア
レイば１つたけとし、スワップアウトとブロックロード
のパスのみをリクエスト＝求元からのパスと並列化する
ことによって少ないハードウェア投餐によって大きな同
時処理効果を得ることができる。
く効 果〉
以上説明したように、この発明はバッファメモリをイン
ターリーブし、複数の処理を可能とすることによシ、ス
ワップアウト動作、ブロックロード動作と、バッフツメ
モリ内で処理できる後続のリクエストを待たすことなく
同時に処理でさるという効果がある。
ターリーブし、複数の処理を可能とすることによシ、ス
ワップアウト動作、ブロックロード動作と、バッフツメ
モリ内で処理できる後続のリクエストを待たすことなく
同時に処理でさるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２ｊ
シ１は第１図に示したバッファメモリな・従来の方法で
イ再ノ戊した場合のブロック図、第３図は第２図中のア
ドレスアレイ２４１の１つのエントリーを示す図、第４
図は第１図に示したバッファメモリをこの発明の方式で
構成した場合のブロック図、第５１ネ１はリクエストア
ドレスの桐、蟻を示す図、第６図はブロックロードとス
ワップアウトの同時処理中のブロックのアドレスを示す
図である。 １０１．１０２，１０３．１０４ ：リクエスト要求元
、２ｏｏニジステムインタフエース装置、２１０：リク
エスト受伺回；６．２２０：副側１回路、２３０：主記
憶装置アクセス回路、２４０：バッファメモリ回路、３
００：主記憶装置、２４１ニアドレスアレイ、２４２
： ’） フレースアレイ、２４３，２４４：データア
レイ、２５０〜２５７：選択回路。 特許出願人 日本電気株式会社 代 理 人 卑 野 阜第 ４
図 第５図 」：イ立。 ［Ｅう１漏Ｅう１ｙ二←［〒く１ＮＶ１］丁二；ダＬ１
１”シダＮ０第 ６ 図
シ１は第１図に示したバッファメモリな・従来の方法で
イ再ノ戊した場合のブロック図、第３図は第２図中のア
ドレスアレイ２４１の１つのエントリーを示す図、第４
図は第１図に示したバッファメモリをこの発明の方式で
構成した場合のブロック図、第５１ネ１はリクエストア
ドレスの桐、蟻を示す図、第６図はブロックロードとス
ワップアウトの同時処理中のブロックのアドレスを示す
図である。 １０１．１０２，１０３．１０４ ：リクエスト要求元
、２ｏｏニジステムインタフエース装置、２１０：リク
エスト受伺回；６．２２０：副側１回路、２３０：主記
憶装置アクセス回路、２４０：バッファメモリ回路、３
００：主記憶装置、２４１ニアドレスアレイ、２４２
： ’） フレースアレイ、２４３，２４４：データア
レイ、２５０〜２５７：選択回路。 特許出願人 日本電気株式会社 代 理 人 卑 野 阜第 ４
図 第５図 」：イ立。 ［Ｅう１漏Ｅう１ｙ二←［〒く１ＮＶ１］丁二；ダＬ１
１”シダＮ０第 ６ 図
Claims (1)
- （１）予め定められた単位のデータを１つのブロックと
して主記憶装置に対応させ、その主記憶装置とブロック
単位で、データの転送を行なうストアイン方式のバック
アメモリにおいて、ブロック単位のデータを格納するデ
ータアレイと、そのテークアレイのブロックのアドレス
情報及びそのブロックが書き換えられたことを示す変更
ビットとブロックの有効性を示す有効ビットとを有する
アドレスアレイと、そのデータアレイのブロックを新た
に置き侯える時にどのブロックを置き挨えるかを決定す
るリプレースアレイと、アクセス源からのリクエストが
発生ずると、そのリクエストのアドレス情報に対応する
ブロックがバッファメモリ内に存在するかどうか前記ア
ドレスアレイを調べ、存在すれば前記バッファメモリ内
でそのリクエストを処理し、もし存イモしなければ前記
リプレースアレイにより置き換えブロックケ決定し、そ
のブロックの対応するアドレスアレイ上の変更ビットを
Ｓべ、有効ビットがオンでかつその変更ビットがブロッ
クの書き換えを示していた時に、そのブロックのデータ
を読み出し、対応する前記主す己憶装置上のブロックへ
書き込むスワップアウト動作と、前記リクエストのアド
レス情報に対応する前記主記憶装置上のブロックのテー
クを読み出し、前記データアレイ上の前記ブロックへ書
き込むブロックロード動作を行ない、要求きれたリクエ
ストの処理は前記ブロックロード動作により前記主記憶
装置から転送されたブロックに対して行なう手段とを備
え、前記バッファメモリはインターリブ構成とさして同
時に複数のアクセスを可能とし、前記ブロックロード動
作及びスワップアラ）・動作と、バッファメモリ内に存
在するブロックに対するリクエストの要求を同時に処理
できるようにしたことを特徴とするバッファメモリ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050855A JPS59177782A (ja) | 1983-03-25 | 1983-03-25 | バツフアメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050855A JPS59177782A (ja) | 1983-03-25 | 1983-03-25 | バツフアメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59177782A true JPS59177782A (ja) | 1984-10-08 |
Family
ID=12870334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58050855A Pending JPS59177782A (ja) | 1983-03-25 | 1983-03-25 | バツフアメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177782A (ja) |
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-
1983
- 1983-03-25 JP JP58050855A patent/JPS59177782A/ja active Pending
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