JPH04326833A

JPH04326833A - ローカルエリアネットワークにおけるローカルエリアネットワーク・コントローラの制御を簡単化すると共にローカルエリアネットワークにおけるデータ伝送を制御するための方法及び装置

Info

Publication number: JPH04326833A
Application number: JP3078293A
Authority: JP
Inventors: Kao Ken; ケン　カオ
Original assignee: DATEX SYST Inc
Current assignee: DATEX SYST Inc
Priority date: 1991-03-19
Filing date: 1991-03-19
Publication date: 1992-11-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はローカルエリアネットワ
ーク・コントローラでのデータ通信の制御を簡単化する
と共にローカルエリアネットワーク・コントローラにお
けるデータ伝送を制御するための方法、及びこの方法を
実施するための装置に関する。

【０００２】

【従来の技術】ローカルエリアネットワーク（ＬＡＮ、
ユーザ構内（企業閉域内）通信網、以下ＬＡＮと称する
）制御ＩＣはＬＡＮのハードウエア構成の心臓部である
。その主要な機能はネットワークのバッファメモリから
ホストコンピュータのコマンドのもとでデータをネット
ワークに送り、かつネットワークからデータを取り出し
てそのメモリに記憶することである。

【０００３】大きな半導体の会社によって開発され、大
量生産されている現在入手可能なＬＡＮ制御ＩＣは以下
の通りである。Ａ．アドバンスド・マイクロ・デバイシズ・インコーポ
レイテッド（ＡｄｖａｎｃｅｄＭｉｃｒｏ　Ｄｅｖｉｃ
ｅｓ　Ｉｎｃ．）：Ａｍ７９９０Ｂ．インテル・コーポレイション（Ｉｎｔｅｌ　Ｃｏｒ
ｐｏｒａｔｉｏｎ　）：８２５８６Ｃ．フジツ・アメリカ（Ｆｕｊｉｔｓｕ　Ａｍｅｒｉｃ
ａ　）：ＭＢ８６９５０Ｄ．ナショナル・セミコンダクタ・コーポレイション（
Ｎａｔｉｏｎａｌ　ＳｅｍｉｃｏｎｄｕｃｔｏｒＣｏｒ
ｐｏｒａｔｉｏｎ　）：ＤＰ８３９０Ｅ．シーク・テクノロジー・インコーポレイテッド（Ｓ
ＥＥＱ　Ｔｅｃｈｎｏｌｏｇｙ　Ｉｎｃ．）：８００３
ＬＡＮ制御ＩＣは次の能力を有さなければならない。（ａ）直列／並列データ変換（ｂ）バッファメモリ読み出し／書き込み（ｃ）ＦＩＦ
Ｏ（ファーストインファーストアウト）送信／受信（ｄ）通信ネットワークプロトコルの制御上記機能とは
別に、ＬＡＮ制御ＩＣはさらに、高レベルコマンドを解
釈するためのコマンドブロック、エラー検出及びアドレ
スマッチング等の機能を包含する。これらは本発明に直
接関係がないのでその詳細は記載しない。

【０００４】

【発明が解決しようとする課題】直列／並列データ変換
を達成するために、２つのシフトレジスタを用意しなけ
ればならない。図３の従来のＬＡＮ制御システムの簡単
化されたブロック図を参照すると、第１のシフトレジス
タＳＲ１はネットワークライン信号を直列形式ＲＸＤか
ら並列形式ＲＸＤ０、ＲＸＤ１、・・・、ＲＸＤ７に変
換するために設けられている。これに対し、第２のシフ
トレジスタＳＲ２はＦＩＦＯ出力データを並列形式ＴＸ
Ｄ０、ＴＸＤ１、・・・、ＴＸＤ７から直列形式ＴＸＤ
に変換するために設けられている。

【０００５】ホストコンピュータとＬＡＮコントローラ
間のデータアクセスの効率を改善するため、バッファメ
モリＢＭが上述したバッファメモリ読み出し／書き込み
のために設けられている。受信データのオーバフロー及
び送信データのアンダフローを避けるために、２つのＦ
ＩＦＯ回路Ｆ１、Ｆ２が設けられている。

【０００６】メモリの読み出し／書き込みサイクルと直
列／並列変換のサイクルは同期していないから、それら
間の調和が必要である。

【０００７】ＦＩＦＯ回路はバッファメモリと並列回路
ネットワーク間に設けられ、シフトレジスタＳＲ１、Ｓ
Ｒ２によるメモリの読み出し／書き込み速度と直列／並
列変換速度を調和させる。

【０００８】ＦＩＦＯ回路を設けると、データは誤った
伝送或はデータの損失を防止するためにＦＩＦＯ回路に
蓄積することができる。各ＦＩＦＯ回路は、概して、１
２８〜３８４のレジスタから構成されており、従って「
深さ」は１６バイトから４８バイトまでの範囲にわたり
、膨大な記憶容量を有する。勿論、コストも相当なもの
となる。このような膨大な記憶容量と高価であるにもか
かわらず、これはＦＩＦＯ回路を制御するＦＩＦＯ制御
回路の分を含んでおらず、このＦＩＦＯ制御回路を含め
ると合計のゲート数は１６００〜４８００にのぼる。

【０００９】例えば、インテル８２５８６及びシーク・
テクノロジー８００３の両ＬＡＮ制御ＩＣは２組の１６
バイトＦＩＦＯを含む。もし、上述の２つのモデルのＦ
ＩＦＯ構成のいずれかを使用してゲートアレイＩＣを製
造するならば、基本のゲート数は１６００を越えるであ
ろう。

【００１０】既知のＦＩＦＯ回路の他の欠点は３つのメ
モリ資源（３つのユーザ）、即ち受信データ、送信デー
タ及び中央処理装置（ＣＰＵ）、によるバッファメモリ
の使用の優先度に対する調停ができないことから生じる
。それ故、ネットワークから情報を受信したときに、第
１のＦＩＦＯ（Ｆ１）が一杯であるときに、ホストノー
ドが何等かの理由でこの第１のＦＩＦＯを可能な限り迅
速に空にすることができない場合に、第１のＦＩＦＯ（
Ｆ１）にオーバフローが生じる。送信の場合には、送信
がいったん始まると、ＬＡＮコントローラは、第２のＦ
ＩＦＯ（Ｆ２）のアンダフローを避けるために、平均で
８００ｎｓ／バイトの送信時間を必要とする。かくして
、従来のＬＡＮコントローラはオーバフロー及びアンダ
フロー状態の検知手段を備えていなければならない。

【００１１】従って、ＦＩＦＯ回路の代りとなる安価な
回路が緊急に必要とされている。それ故、本発明の第１
の目的はＬＡＮの制御を簡単化することである。

【００１２】本発明の他の面によれば、ＬＡＮコントロ
ーラでのデータ伝送を制御するための方法及び装置が提
供される。これは上述したＬＡＮ制御ＩＣの能力（ｄ）
のみに関係する。

【００１３】ＬＡＮにおいてオンライン接続されている
コンピュータはＬＡＮ媒体取り出しの国際通信網プロト
コルを厳密に監視しなければならない。現存する代表的
な通信プロトコルの典型例をあげると、次の通りである
。１．８０２．３　　ＣＳＭＡ／ＣＤ２．８０２．４　　ＴＯＫＥＮ　　ＢＵＳ３．８０２．
５　　ＴＯＫＥＮ　　ＲＩＮＧ例えば、ＢＵＳタイプＬ
ＡＮ通信プロトコルＣＳＭＡ／ＣＤ（ｃａｒｒｉｅｒｓ
ｅｎｓｅｍｕｌｔｉｐｌｅ　ａｃｃｅｓｓ　ｗｉｔｈ　
ｃｏｌｌｉｓｉｏｎ　ｄｅｔｅｃｔｉｏｎ）を採用し、
ホストコンピュータがデータをネットワークに送信すべ
きである場合には、このデータはコンピュータによって
提供されるが、しかしＬＡＮ制御ＩＣは完全なパケット
をつくるために、オンラインデータを同期させるための
ヘッダ、デリミタ（区切り文字）及びテール（欠陥チェ
ックコードＦＣＳ）を含むあるものを依然として提供し
なければならない。異なるプロトコルに対しては異なる
プロトコル制御回路が必要になる。図４乃至図６は３つ
の異なるプロトコルの３つの異なるパケットフォーマッ
トを示す。

【００１４】そのようなプロトコルに対するデータ送信
回路は非常に複雑である。従って、生産コストは相当な
ものとなる。その上、複雑な回路のデバッグがまた、沢
山の作業、仕事を必要にさせる。

【００１５】それ故、本発明の第２の目的は回路を大い
に簡単化し、生産コストを減少させると共に回路のデバ
ッグを容易にするＬＡＮ制御ＩＣにおけるデータ伝送の
ための方法及び装置を提供することである。

【００１６】

【課題を解決するための手段】上述の本発明の目的は本
発明によるＬＡＮコントローラの制御を簡単化すると共
にＬＡＮにおけるデータ伝送を制御するための方法及び
装置によって達成される。

【００１７】まず、上記第１の目的に関して、ＬＡＮコ
ントローラからＦＩＦＯ回路を除去した場合には、送信
回路、受信回路及びホストコンピュータ間のデータ通信
を、データ送信又は受信の誤りを生じることなしに、ど
のようにして調和させるかという問題に遭遇する。

【００１８】例えば、イーサネット（アメリカで開発さ
れた最初のＬＡＮの１つ、データ伝送の点では最も速い
データ伝送レートのＬＡＮではない）において、上述の
調和を達成しようとすると、次の３つの点を考慮に入れ
なければならない。Ａ．データ伝送レートが１０Ｍビッ
ト／秒である。Ｂ．そのような高速レートのもとでは、
１バイトがバッファメモリから読み出されて並列−直列
変換回路に送られ、従ってメモリがこのデータを並列−
直列変換回路に時間内に送ることができるようにするの
に必要なサイクルとはどのようなものか？Ｃ．そのよう
な高速レートのもとでは、１バイトが直列−並列変換回
路からバッファメモリに送られ、従ってこのデータが、
ＣＰＵ又は送信データによってこのメモリが占有されて
おり、それ故この受信バイトが失われる状況下で、メモ
リに書き込まれないことがないようにするのに必要なサ
イクルとはどのようなものか？１０Ｍビット／秒のレー
トでは、ネットワークが１ビットを送信するのに１００
ナノ秒（ｎｓ）かかり、従って１バイトでは８００ｎｓ
かかる。この値はまさに直列／並列変換回路が１バイト
を処理する（直列化する又は並列化する）時間である。換言すれば、バッファメモリはこの８００ｎｓの期間内
に送信機回路によって、或は受信機回路によって、或は
ＣＰＵによって占有され得る。あり得る最も忙しい事例
（換言すれば、３つのユーザ、即ち送信データ、受信デ
ータ及びＣＰＵがすべてこの期間にメモリを使用するこ
とを必要とする）においては、３つのユーザのそれぞれ
に順次にメモリを使用することを許可する「時分割」を
採用しなければならないであろう。

【００１９】「時分割」を達成するためには、少なくと
も３つのサブ期間を割り当てて８００ｎｓの期間内に３
つのユーザに対する十分な「空き」時間をそれぞれ提供
しなければならない。各サブ期間はバッファメモリのメ
モリアクセス時間（現在入手可能なモデルによれば、３
０〜１５０ｎｓの範囲となろう）より長くなければなら
ない。期間Ｉ（８００ｎｓ）は必ずしもサブ期間の値（
例えば、１５０ｎｓ）によって均等に割算できる必要は
ないということを注意すべきである。

【００２０】期間Ｉに３つのそのようなサブ期間があれ
ば十分であろう。しかしながら、安全な時分割をさらに
保証しかつメモリのアクセスレートを高めるために３つ
以上のサブ期間が設けられることが好ましい。実際には
、１５０ｎｓの５つのサブ期間が設けられる。かくして
、最も忙しい事例においてさえ、期間Ｉのうちの３００
ｎｓが受信及び送信データによって占有されているとき
に、ＣＰＵに対してまだ５００ｎｓの期間が残っている
。

【００２１】「時分割」を達成するためには、３つのユ
ーザの優先度の調停が必要となる。実際には、受信デー
タが第１の優先度を有し、送信データが次の優先度を有
し、ＣＰＵが一番低い優先度を持つ。優先度を与えるた
めに、既知のメモリ資源アービトレータが使用できる。

【００２２】高価なＦＩＦＯが本発明では除去されるか
ら、直列／並列変換中にデータの損失又はエラーが生じ
得る。この問題は、本発明においては、バッファメモリ
（ＢＭ）とシフトレジスタ（ＳＲ１、ＳＲ２）間にそれ
ぞれが８つの１ビットレジスタから構成されている２組
の安価なデータレジスタを使用して１バイトに対するバ
ッファ時間（即ち、８００ｎｓ）を提供することにより
、容易に解決できる。このバッファ時間によって、オー
バフロー或はアンダフローの危険は完全に防止される。

【００２３】次に、本発明の第２の目的は全体の回路を
シーケンサの感覚で設計する（シーケンサを構成するよ
うに設計する）ことによって達成される。

【００２４】例えば、ＩＥＥＥ８０２．３イーサネット
パケット構成を採用すると、そのフレームフォーマット
はプリアンブル、スタートデリミタ４フィールド及び欠
陥チェックコードから構成されている。スタートデリミ
タ及びプリアンブルは８つのバイトを含み、そのうちの
始めの７バイトは同じであり、即ち１０１０１０１０で
あり、一方、デリミタは１０１０１０１１であり、スタ
ートシーケンスの終了を指示する。これら８つのバイト
はＬＡＮ制御ＩＣによって発生される。

【００２５】上記４つのデータフィールドは次のものを
含む。１）．６バイトの宛先アドレス２）．６バイトのソースアドレス３）．２バイトの「データバイトカウント」４）．４６
から１５００まで変化するバイトカウントのデータフィ
ールドＣＰＵがデータ伝送に備える前に、４つのデータ
フィールドの情報はバッファメモリに書き込まれている
。従って、ＬＡＮ制御ＩＣはプリアンブルの終了時にこ
の情報を送出することだけを必要とする。最後に４ビッ
トの欠陥チェックコードが到来する。この欠陥チェック
コードもＬＡＮ制御ＩＣによって発生される。

【００２６】上述したことから、データ伝送の制御はあ
るシーケンスの手続き（プロシージャ）であるというこ
とが明白である。従って、各手続きを対応するコードで
コード化し、そして各手続きをそれらのそれぞれのコー
ドのカウントに従って順次に実行することによって、所
望のシーケンスが達成できる。そのようにすることで伝
送は大いに簡単化できる。

【００２７】

【実施例】以下、本発明の実施例について添付図面を参
照して詳細に説明する。

【００２８】まず、本発明の第１の実施例を示す図１及
び図２を参照すると、クロックＱ０は８００ｎｓの期間
Ｉ中に５つの１５０ｎｓのサブ期間ＳＩ１〜ＳＩ５を含
み、各サブ期間は、その機能については後述するが、波
頭を提供するように働く５０ｎｓの負のパルスＶ１〜Ｖ
５を有する。

【００２９】図２に示すように、時分割を達成するため
に、３つのフリップフロップＦＦ１〜ＦＦ３が受信デー
タ、送信データ及びホストコンピュータに対してそれぞ
れ設けられており、１５０ｎｓの各サブ期間毎に３つの
ユーザからの「データ要求」ＲＲ、ＴＲ及びＨＲを取り
込む。

【００３０】８００ｎｓの期間Ｉ内におおむね５つのサ
ブ期間ＳＩ１〜ＳＩ５を含むクロックＱ０を発生するた
めに、タイミング発生器１（実質的に１／３分割器であ
る）が設けられ、２０ＭＨｚのクロックを所要のタイミ
ングのクロックＱ０に変換する。このクロックＱ０は３
つのフリップフロップＦＦ１、ＦＦ２及びＦＦ３に送ら
れ、１５０ｎｓ毎にこれらフリップフロップに情報を取
り込ませる。各負のパルスＶ１〜Ｖ５の前部（波頭）が
フリップフロップＦＦ１、ＦＦ２及びＦＦ３に情報を取
り込ませるように働く。これら３つのフリップフロップ
からの制御出力ＲＸＣ、ＴＸＣ及びＨＳＣは調停のため
のアービトレータＡに送られる。アービトレータからの
対応する信号ＲＸＣ１、ＴＸＣ１及びＨＳＣ１は第１及
び第２のデータレジスタＲ１及びＲ２、並びにバッファ
メモリＢＭにそれぞれ送られる。しかしながら、アービ
トレータＡは、優先度の調停に依存して、一度に３つの
信号ＲＸＣ１、ＴＸＣ１及びＨＳＣ１のうちの１つのみ
が送出されることを可能にするだけである。前述したよ
うに、優先度は実際にはＲＸＣ１＞ＴＸＣ１＞ＨＳＣ１
である。

【００３１】前に述べたように、８００ｎｓのバッファ
時間を与えるために、それぞれが８つの１ビットレジス
タを有する２組のデータレジスタＲ１、Ｒ２をシフトレ
ジスタＳＲ１、ＳＲ２とバッファメモリＢＭ間に設ける
ことができる。

【００３２】送信モードにおいて、制御信号ＴＸＣ１は
各８００ｎｓの期間（１つの期間の始まり（０番目のｎ
ｓ）から８００番目のｎｓまでを意味する）内にバッフ
ァメモリＢＭからの送信データＴＸＤ０〜ＴＸＤ７をレ
ジスタＲ２に書き込み、シフトレジスタＳＲ２に対する
データを保持する。このシフトレジスタＳＲ２はこのデ
ータＴＸＤ０〜ＴＸＤ７を８００ｎｓの期間の終了時に
（即ち、８００番目のｎｓ時に）直列形式（ＴＸＤ）で
ネットワークに送出することになる。

【００３３】受信モードにおいて、シフトレジスタＳＲ
１は受信され、並列化されたデータＲＸＤ０〜ＲＸＤ７
を各８００ｎｓの期間の終了時に（即ち、８００番目の
ｎｓ時に）レジスタＲ１にロードし、その後コントロー
ラの受信制御回路がデータ受信要求信号（ＲＲ）をアー
ビトレータＡに送り、バッファメモリＢＭの使用を要求
して受信データをこのメモリにロードすることになる。

【００３４】次に、図７を参照して本発明の第２の実施
例について説明する。次の表１は主シーケンスを示すも
ので、これより主シーケンスの制御は２ビットカウンタ
によって実行できることが分る。

【００３５】

【表１】

【００３６】次の表２を参照すると、プリアンブル及び
スタートデリミタのサブシーケンスの制御が３ビットカ
ウンタによって達成できることが分る。

【００３７】

【表２】

【００３８】次の表３を参照すると、欠陥チェックコー
ドのサブシーケンスの制御が３ビットカウンタによって
実行できることが分る。

【００３９】

【表３】

【００４０】図７のブロック図を参照すると、本発明に
よるシーケンサの感覚でのデータ伝送用制御装置はプリ
アンブルジャムパターン発生器２１、データレジスタ２
２、送信シーケンス制御装置２３、並列−直列変換器２
４、欠陥チェックコード発生器２５及びマルチプレクサ
２６から構成されている。送信時に、送信イネーブル信
号ＴＸＭ　　ＥＮが送信シーケンス制御装置２３に供給
され、この制御装置２３は作動されてプリアンブル、デ
ータ及び欠陥チェック信号ＦＣＳに対する対応するイネ
ーブル信号、及びそれらの対応する識別信号を出力する
。プリアンブルジャムパターン発生器２１はトリガされて
３つの入力Ｐ０　、Ｐ１　及びＰ２　の状態に応じてプ
リアンブルを発生し、並列−直列変換器２４に入力され
て最初に送り出される。次に、データレジスタ２２のデ
ータが送信シーケンス制御装置２３の制御のもとで並列
−直列変換器２４を介して送り出される。最後に、欠陥
チェックコード発生器２５が欠陥チェックコードＦＣＳ
Ｄを発生し、このコードＦＣＳＤはマルチプレクサ２６
によって直列の送信信号に統合される。

【００４１】

【発明の効果】シーケンス制御の特徴により、さもなけ
れば非常に複雑になるＬＡＮ制御ＩＣ用データ送信回路
は非常に簡単化される。また、多数の半導体チップ領域
がＬＡＮ制御ＩＣにおいて節約できる。その上、デバッ
グもまた、装置のテストで非常に簡単になる。

【図面の簡単な説明】

【図１】２０ＭＨｚのクロック及び各サイクルに１５０
ｎｓの５つのサブ期間を提供する本発明に包含される所
要のクロックの波形を示す波形図である。

【図２】本発明の第１の実施例を示すブロック図である
。

【図３】ＦＩＦＯ技術を使用する従来のＬＡＮ制御シス
テムの一例を示すブロック図である。

【図４】通信プロトコルのフレームフォーマットの一例
を示す図である。

【図５】通信プロトコルのフレームフォーマットの他の
例を示す図である。

【図６】通信プロトコルのフレームフォーマットのさら
に他の例を示す図である。

【図７】本発明の第２の実施例を示すブロック図である
。

【符号の説明】

１　　　　　　　　　　　　　　タイミング発生器Ａ　
　　　　　　　　　　　　　アービトレータＢＭ　　　
　　　　　　　　　バッファメモリＦＦ１〜ＦＦ３　　
フリップフロップＲ１、Ｒ２　　　　　　データレジスタＳＲ１、ＳＲ２
　　シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】　　ローカルエリアネットワークにおける
ローカルエリアネットワーク・コントローラを制御する
方法であって、前記コントローラは前記ローカルエリア
ネットワークから直列形式で情報（ＲＸＤ）を受信し、
この直列情報を並列形式に変換してこの並列化された情
報をホストコンピュータに対するバッファメモリ（ＢＭ
）に送出すると共に、前記ホストコンピュータから並列
形式で情報（ＴＸＤ）を送信し、この並列情報を直列形
式に変換してこの直列化された情報を前記ローカルエリ
アネットワークに送出するものであるローカルエリアネ
ットワーク・コントローラを制御する方法において、前
記情報の１バイトの直列化／並列化に対する時間に対応
する期間（Ｉ）内に、それぞれが前記バッファメモリ（
ＢＭ）のアクセス時間よりも短くない少なくとも３つの
サブ期間（ＳＩ１、ＳＩ２、・・・）を含むクロック（
Ｑ０）を発生する段階と、前記ローカルエリアネットワ
ークからの前記受信情報の、前記ホストコンピュータか
らの前記送信情報の、及び前記ホストコンピュータの制
御要求（ＲＸＣ）、（ＴＸＣ）、及び（ＨＳＣ）の対応
する信号によって前記バッファメモリ（ＢＭ）の使用の
優先度（ただし、優先度はＲＸＣ＞ＴＸＣ＞ＨＳＣ）の
調停を行なう段階と、前記受信情報（ＲＸＤ）の直列−
並列変換後に前記受信情報に対して前記期間（Ｉ）のバ
ッファ時間を提供する段階と、前記送信情報（ＴＸＤ）
の並列−直列変換前に前記送信情報に対して前記期間（
Ｉ）のバッファ時間を提供する段階とからなることを特
徴とする方法。
【請求項２】　　ローカルエリアネットワークにおける
ローカルエリアネットワーク・コントローラを制御する
装置であって、前記コントローラは前記ローカルエリア
ネットワークから直列形式で情報（ＲＸＤ）を受信し、
この直列情報を並列形式に変換してこの並列化された情
報（ＲＸＤ０〜ＲＸＤ７）をホストコンピュータに対す
るバッファメモリ（ＢＭ）に送出すると共に、前記バッ
ファメモリ（ＢＭ）からの並列形式の情報（ＴＸＤ０〜
ＴＸＤ７）を直列化し、この直列化された情報（ＴＸＤ
）を前記ローカルエリアネットワークに送出するもので
あるローカルエリアネットワーク・コントローラを制御
する装置において、前記情報（ＲＸＤ）を並列化するた
めの第１のシフトレジスタ（ＳＲ１）と前記情報（ＴＸ
Ｄ０〜ＴＸＤ７）を直列化するための第２のシフトレジ
スタ（ＳＲ２）とを具備し、前記第１のシフトレジスタ
（ＳＲ１）と前記バッファメモリ（ＢＭ）との間に第１
組のレジスタ（Ｒ１）が設けられ、前記第２のシフトレ
ジスタ（ＳＲ２）と前記バッファメモリ（ＢＭ）との間
に第２組のレジスタ（Ｒ２）が設けられていることを特
徴とする装置。
【請求項３】　　前記コントローラは前記受信情報、前
記送信情報、及び前記ホストコンピュータに対するバッ
ファメモリ（ＢＭ）用の制御回路をそれぞれ有し、さら
に、前記調停のためのアービトレータと、前記クロック
（Ｑ０）を発生するためのタイミング発生器と、前記受
信情報（ＲＸＤ）に対する第１のフリップフロップ（Ｆ
Ｆ１）と、前記送信情報（ＴＸＤ）に対する第２のフリ
ップフロップ（ＦＦ２）と、前記ホストコンピュータに
対する第３のフリップフロップ（ＦＦ３）と、前記第１
のシフトレジスタ（ＳＲ１）と前記バッファメモリ（Ｂ
Ｍ）間に設けられた第１組のデータレジスタ（Ｒ１）と
、前記第２のシフトレジスタ（ＳＲ２）と前記バッファ
メモリ（ＢＭ）間に設けられた第２組のデータレジスタ
（Ｒ２）とを含み、前記タイミング発生器の出力が前記
３つのフリップフロップ（ＦＦ１、ＦＦ２及びＦＦ３）
のそれぞれのクロック入力に接続され、前記フリップフ
ロップ（ＦＦ１、ＦＦ２及びＦＦ３）のそれぞれのＱ出
力が前記アービトレータに接続され、前記アービトレー
タが前記第１及び第２組のデータレジスタ（Ｒ１及びＲ
２）、並びに前記バッファメモリ（ＢＭ）とそれぞれ接
続されており、前記フリップフロップ（ＦＦ１、ＦＦ２
及びＦＦ３）のそれぞれのＤ入力が前記ローカルエリア
ネットワーク・コントローラの前記受信情報、前記送信
情報、及び前記ホストコンピュータに対する制御回路に
それぞれ接続されていることを特徴とする請求項２の装
置。
【請求項４】　　前記期間（Ｉ）は８００ナノ秒（ｎｓ
）であることを特徴とする請求項１の方法。
【請求項５】　　前記期間（Ｉ）の各サイクルは少なく
とも、それぞれ１５０ｎｓの時間継続する５つのサブ期
間（ＳＩ１、ＳＩ２、ＳＩ３、ＳＩ４及びＳＩ５）を含
むことを特徴とする請求項１の方法。
【請求項６】　　前記サブ期間（ＳＲ１〜ＳＲ５）のそ
れぞれは５０ｎｓの負の波形及び１００ｎｓの正の波形
からなることを特徴とする請求項５の方法。
【請求項７】　　コンピュータからローカルエリアネッ
トワークに情報を送信するローカルエリアネットワーク
用のローカルエリアネットワーク・コントローラでの情
報の伝送を制御するための方法であって、前記情報がデ
ータのみならずプリアンブル、デリミタ及び欠陥チェッ
クコードを含むパケットを包含する制御方法において、
前記情報が３つのフィールドに分割されて順次に送信さ
れ、第１のフィールドが前記プリアンブル及び前記デリ
ミタを含み、第２のフィールドが前記データを含み、そ
して第３のフィールドが前記欠陥チェックコードを含み
、前記フィールドのそれぞれがそれぞれのコードと関連
しており、前記３つのフィールドの伝送のシーケンスが
前記コードのカウントに依存することを特徴とする方法
。
【請求項８】　　前記コードは２進コードであることを
特徴とする請求項７の方法。
【請求項９】　　前記３つのフィールドのそれぞれは２
ビットコードに対応し、前記３つのグループのシーケン
スはカウンタによって制御されることを特徴とする請求
項７又は８の方法。
【請求項１０】　　前記第１のフィールドの伝送は３ビ
ットカウンタによって制御されることを特徴とする請求
項７又は８の方法。
【請求項１１】　　前記第３のフィールドの伝送は３ビ
ットカウンタによって制御されることを特徴とする請求
項７又は８の方法。
【請求項１２】　　前記コンピュータからの並列情報を
直列化するための並列−直列変換回路（２４）と、プリ
アンブル発生器（２１）と、欠陥チェックコードを発生
するための欠陥チェックコード発生器（２５）と、前記
並列−直列変換回路（２４）からの直列化された情報を
受信するマルチプレクサ（２６）とを具備し、前記３つ
のフィールドに対する制御信号を発生するために送信シ
ーケンス制御装置（２３）が設けられていることを特徴
とする請求項７の方法を実行するための装置。