JPH11284641A - エラ―補正回路 - Google Patents
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- JPH11284641A JPH11284641A JP3781799A JP3781799A JPH11284641A JP H11284641 A JPH11284641 A JP H11284641A JP 3781799 A JP3781799 A JP 3781799A JP 3781799 A JP3781799 A JP 3781799A JP H11284641 A JPH11284641 A JP H11284641A
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S370/00—Multiplex communications
- Y10S370/901—Wide area network
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- Signal Processing (AREA)
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 ＡＴＭセルのヘッダ内のエラーを高速に検出
し補正する。 【解決手段】 ＸＯＲ回路202が、計算したＨＥＣ及び
受信したＨＥＣを組み合わせてＨＥＣキー204を出力
し；ＬＵＴ206内の４０個の比較器が、ＨＥＣキーを専
用の比較器キーの各々と同時且つ同期的に比較して補正
マスクを発生し；ＸＯＲ回路208及び212が、補正マスク
と受信したヘッダとを組み合わせて、補正されたＡＴＭ
ヘッダを出力する。
し補正する。 【解決手段】 ＸＯＲ回路202が、計算したＨＥＣ及び
受信したＨＥＣを組み合わせてＨＥＣキー204を出力
し；ＬＵＴ206内の４０個の比較器が、ＨＥＣキーを専
用の比較器キーの各々と同時且つ同期的に比較して補正
マスクを発生し；ＸＯＲ回路208及び212が、補正マスク
と受信したヘッダとを組み合わせて、補正されたＡＴＭ
ヘッダを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ通信システ
ム、特に、少ない処理遅延が要求される際に、ＡＴＭセ
ルのヘッダ・エラーを検出し、補正するエラー補正回路
に関する。
ム、特に、少ない処理遅延が要求される際に、ＡＴＭセ
ルのヘッダ・エラーを検出し、補正するエラー補正回路
に関する。
【０００２】
【従来の技術】ＡＴＭ（Asynchronous Transfer Mode）
とは、５３バイトのセルとしてデータを伝送する非同期
データ転送システムである。各ＡＴＭは、５バイトのヘ
ッダを有し、このヘッダは、４バイトの情報と、１バイ
トのヘッダ・エラー・チェックサム（ＨＥＣ）とを有し
ている。このヘッダの後に、４８バイトのデータのペイ
ロード（伝送するデータの有効量）が続く。４８バイト
のペイロード、即ち、バイト６からバイト５３までは、
音声サービス、ビデオ・サービス、インターネット・サ
ービス及び同様なサービスなどの種々のデータ伝送サー
ビスを送るものである。ＳＯＮＥＴシステムは、２４８
８．３２Ｍｂ／ｓ以上の速度で伝送をできるので、少な
い遅延と、高い（大きな）処理量があるＡＴＭセル・プ
ロセッサが必要である。本発明に関連したＳＯＮＥＴ経
路／ＡＴＭ物理層伝送／受信プロセッサの詳細は、例え
ば、特開平１０−１３５９８６号公報などに記載されて
いる。ＡＴＭセル転送にとって、ＳＯＮＥＴベースのシ
ステム、又は他の高速伝送システムにより効率的な動作
を行うためには、ネットワークのノードにおけるＡＴＭ
セル処理時間を短くするとが重要である。
とは、５３バイトのセルとしてデータを伝送する非同期
データ転送システムである。各ＡＴＭは、５バイトのヘ
ッダを有し、このヘッダは、４バイトの情報と、１バイ
トのヘッダ・エラー・チェックサム（ＨＥＣ）とを有し
ている。このヘッダの後に、４８バイトのデータのペイ
ロード（伝送するデータの有効量）が続く。４８バイト
のペイロード、即ち、バイト６からバイト５３までは、
音声サービス、ビデオ・サービス、インターネット・サ
ービス及び同様なサービスなどの種々のデータ伝送サー
ビスを送るものである。ＳＯＮＥＴシステムは、２４８
８．３２Ｍｂ／ｓ以上の速度で伝送をできるので、少な
い遅延と、高い（大きな）処理量があるＡＴＭセル・プ
ロセッサが必要である。本発明に関連したＳＯＮＥＴ経
路／ＡＴＭ物理層伝送／受信プロセッサの詳細は、例え
ば、特開平１０−１３５９８６号公報などに記載されて
いる。ＡＴＭセル転送にとって、ＳＯＮＥＴベースのシ
ステム、又は他の高速伝送システムにより効率的な動作
を行うためには、ネットワークのノードにおけるＡＴＭ
セル処理時間を短くするとが重要である。
【０００３】
【発明が解決しようとする課題】ＡＴＭネットワークに
おいて、ＡＴＭセルが送信された後に、エンド・ユーザ
が、ペイロード情報内容の処理を行う。よって、関係す
る処理パラメータは、ＡＴＭセルのヘッダを処理するの
に必要な時間である。ヘッダの情報バイトは、ＡＴＭセ
ル用のルート（経路）情報を含んでいるので、ヘッダの
情報バイトは、エラーが生じてはいけない。情報バイト
の信頼性（完全性）を維持するために、ＩＴＵ（国際電
気通信連合）勧告１．４３２に記載されている特定の生
成多項式を用いて、１バイトのヘッダ・エラー・チェッ
クサム（ＨＥＣ）を発生する。ＨＥＣを用いて、ヘッダ
の完全性、即ち、エラーが生じなかったか、１個のエラ
ーが生じたか、又は多数のエラーが生じたかを判断す
る。さらに、１個のエラーが生じた場合、ＨＥＣを用い
てエラーを補正できる。エラーのないセルや、補正され
たヘッダを有するセルを更に伝送し、多数のエラーを含
んだヘッダを有するセルは棄てる。
おいて、ＡＴＭセルが送信された後に、エンド・ユーザ
が、ペイロード情報内容の処理を行う。よって、関係す
る処理パラメータは、ＡＴＭセルのヘッダを処理するの
に必要な時間である。ヘッダの情報バイトは、ＡＴＭセ
ル用のルート（経路）情報を含んでいるので、ヘッダの
情報バイトは、エラーが生じてはいけない。情報バイト
の信頼性（完全性）を維持するために、ＩＴＵ（国際電
気通信連合）勧告１．４３２に記載されている特定の生
成多項式を用いて、１バイトのヘッダ・エラー・チェッ
クサム（ＨＥＣ）を発生する。ＨＥＣを用いて、ヘッダ
の完全性、即ち、エラーが生じなかったか、１個のエラ
ーが生じたか、又は多数のエラーが生じたかを判断す
る。さらに、１個のエラーが生じた場合、ＨＥＣを用い
てエラーを補正できる。エラーのないセルや、補正され
たヘッダを有するセルを更に伝送し、多数のエラーを含
んだヘッダを有するセルは棄てる。
【０００４】ＡＴＭネットワークのデータ転送速度が１
５５から８００Ｍｂ／ｓの範囲の場合、逐次処理プロセ
ッサは、ヘッダの処理に必要な処理量を実現できる。転
送速度が、ＯＣ−４８ＳＯＮＥＴ速度や、それ以上
（２．５Ｇｂ／ｓ以上に高速）に増加すると、改良され
た処理装置が必要となる。処理量が最大でコストも有利
な回路が必要となって、後述の如く、小さな遅延時間の
エラー補正を行える新規な装置が求められている。
５５から８００Ｍｂ／ｓの範囲の場合、逐次処理プロセ
ッサは、ヘッダの処理に必要な処理量を実現できる。転
送速度が、ＯＣ−４８ＳＯＮＥＴ速度や、それ以上
（２．５Ｇｂ／ｓ以上に高速）に増加すると、改良され
た処理装置が必要となる。処理量が最大でコストも有利
な回路が必要となって、後述の如く、小さな遅延時間の
エラー補正を行える新規な装置が求められている。
【０００５】したがって、本発明は、ＡＴＭセルのヘッ
ダ内のエラーを検出し、補正するエラー補正回路である
ヘッダ処理回路を提供するものである。
ダ内のエラーを検出し、補正するエラー補正回路である
ヘッダ処理回路を提供するものである。
【０００６】
【課題を解決するための手段】本発明によれば、エラー
補正回路は、排他的論理和（イクスクルシーブ・オア）
回路を用いて、受信したヘッダ・エラー・チェックサム
（ＨＥＣ）を計算したＨＥＣと組み合わせて、ＨＥＣキ
ー（データ）を発生する。このＨＥＣキーを一連の複数
の比較器に入力する。ここで、これら複数の比較器の各
々は、独自で所定値である比較器キーを有する。例え
ば、４１個の比較器と、４１個の比較器キーとが存在
し、同じ値の比較器キーは存在しない。これら比較器の
各々において、ＨＥＣキーと、対応する比較器キーとを
比較して、これらが一致すると、２進の「１」を発生す
る。各比較器キーは独自（それ専用）であるため、１個
の「１」のみが発生し、残りの比較器の出力は、２進
「０」である。これら比較器の内の１個を用いて、エラ
ーなしフラッグを発生し、残りの、例えば、４０個の比
較器は、４０ビットの補正マスク（データ）を発生す
る。この補正マスクを用いて、エラーのヘッダを補正す
る。なお、補正マスクを４０ビットとする場合は、ＡＴ
Ｍセルの場合、ヘッダが４０ビット（５バイト）のため
である。これら比較器の出力を組み合わせて、１個のエ
ラー・フラッグと、１個のエラー補正済みフラッグと、
多数エラーのフラッグとを含む付加的なフラッグを発生
する。ＡＴＭプロセッサは、ＡＴＭネットワーク・プロ
バイダの要求に一致する方法で、これら出力フラッグを
用いる。例えば、多数エラーのフラッグが生じると、Ａ
ＴＭセル全体を棄てる。また、１個のエラー補正済みフ
ラッグが生じると、補正済みＡＴＭセルは、ＡＴＭネッ
トワーク内の最終目的地に向かって伝送が継続される。
補正回路は、排他的論理和（イクスクルシーブ・オア）
回路を用いて、受信したヘッダ・エラー・チェックサム
（ＨＥＣ）を計算したＨＥＣと組み合わせて、ＨＥＣキ
ー（データ）を発生する。このＨＥＣキーを一連の複数
の比較器に入力する。ここで、これら複数の比較器の各
々は、独自で所定値である比較器キーを有する。例え
ば、４１個の比較器と、４１個の比較器キーとが存在
し、同じ値の比較器キーは存在しない。これら比較器の
各々において、ＨＥＣキーと、対応する比較器キーとを
比較して、これらが一致すると、２進の「１」を発生す
る。各比較器キーは独自（それ専用）であるため、１個
の「１」のみが発生し、残りの比較器の出力は、２進
「０」である。これら比較器の内の１個を用いて、エラ
ーなしフラッグを発生し、残りの、例えば、４０個の比
較器は、４０ビットの補正マスク（データ）を発生す
る。この補正マスクを用いて、エラーのヘッダを補正す
る。なお、補正マスクを４０ビットとする場合は、ＡＴ
Ｍセルの場合、ヘッダが４０ビット（５バイト）のため
である。これら比較器の出力を組み合わせて、１個のエ
ラー・フラッグと、１個のエラー補正済みフラッグと、
多数エラーのフラッグとを含む付加的なフラッグを発生
する。ＡＴＭプロセッサは、ＡＴＭネットワーク・プロ
バイダの要求に一致する方法で、これら出力フラッグを
用いる。例えば、多数エラーのフラッグが生じると、Ａ
ＴＭセル全体を棄てる。また、１個のエラー補正済みフ
ラッグが生じると、補正済みＡＴＭセルは、ＡＴＭネッ
トワーク内の最終目的地に向かって伝送が継続される。
【０００７】本発明は、例えば、上述の特開平１０−１
３５９８６号公報などに記載されたＳＯＮＥＴ経路／Ａ
ＴＭ物理層受信プロセッサ内にある３２ビット・バスで
用いると効果がある。この３２ビット・バスは、ビット
・ストリームを処理するために、１６ビット・バス及び
８ビット・バスの夫々２倍及び４倍の処理能力を提供す
る。さらに、これら比較器は、並列に、同期的に動作し
て、エラー・マスクを発生し、ＡＴＭプロセッサの２サ
イクル毎にヘッダを処理する。このエラー・マスクと、
受信したヘッダとの排他的論理和を求め、補正済みヘッ
ダを発生するが、３２ビット処理の最大処理能力が可能
である。
３５９８６号公報などに記載されたＳＯＮＥＴ経路／Ａ
ＴＭ物理層受信プロセッサ内にある３２ビット・バスで
用いると効果がある。この３２ビット・バスは、ビット
・ストリームを処理するために、１６ビット・バス及び
８ビット・バスの夫々２倍及び４倍の処理能力を提供す
る。さらに、これら比較器は、並列に、同期的に動作し
て、エラー・マスクを発生し、ＡＴＭプロセッサの２サ
イクル毎にヘッダを処理する。このエラー・マスクと、
受信したヘッダとの排他的論理和を求め、補正済みヘッ
ダを発生するが、３２ビット処理の最大処理能力が可能
である。
【０００８】本発明のその他の目的、利点及び新規な特
徴は、添付図を参照した以下の詳細説明から明らかにな
ろう。
徴は、添付図を参照した以下の詳細説明から明らかにな
ろう。
【０００９】
【発明の実施の形態】図２は、ＡＴＭセルの構成を示す
図である。５３バイトのＡＴＭセル１００は、５バイト
（４０ビット）のヘッダ１０２と、ＡＴＭの明細を定め
る４８バイトのペイロードとを有している。ヘッダの４
０ビットは、左から右に向かって、第１ビットをｂ1で
示し、以下同様にして最後のビットをｂ40で示す。ＡＴ
Ｍセルは、第１ノードから伝送媒体を介して第２ノード
に向かって伝送される際、伝送媒体内の障害により、第
２ノードにてエラーを受けるかもしれない。ヘッダ情報
は、パス（経路）情報、即ち、ＡＴＭセルをどこに送る
かという情報を含んでいるので、ヘッダ・エラーを検出
し、補正する必要がある。ヘッダの最初の４バイト１０
４は、経路情報を含んでおり、第５バイト１０６は、ヘ
ッダ・エラー・チェックサム（ＨＥＣ）である。ＣＲＣ
（周期冗長検査）ジェネレータの多項式である（Ｘ＾
８）＋（Ｘ＾２）＋Ｘ＋１を用いるＡＴＭ明細に応じ
て、ＨＥＣを発生する（なお、Ｘ＾ｎは、Ｘのｎ乗を表
す）。よって、第１ノードにおける伝送されたＡＴＭセ
ルの伝送されたヘッダは、経路情報の４バイトと、伝送
されたＨＥＣとを含んでいる。伝送されたヘッダを含ん
だ伝送されたＡＴＭセルが第２ノードに受信ＡＴＭセル
として受信されると、この受信されたヘッダには、受信
された経路情報と、受信されたＨＥＣとが含まれてい
る。伝送障害により、伝送されたＡＴＭヘッダは、受信
されたＡＴＭヘッダと同じでないかもしれない。第１ノ
ードにおいて、ＡＴＭ明細に応じてＨＥＣバイトを発生
することにより、当業者には周知のように、エラー検出
及び補正のための手順（プロシージュア）が与えられ
る。この手順は、受信したヘッダ内の１個のエラーを補
正し、エラーが存在していないことを判断し、多数エラ
ーを検出するためのものである。この検出及び補正の手
順を適用する装置は、その設計に依存する。典型的に
は、当業者は、エラーの補正及び検出の動作を行う高速
逐次プロセッサを用いる。また、これらの動作を行う
際、典型的には、エラーなしフラッグ、１個のエラーを
補正したフラッグ、多数エラーのフラッグを発生する。
図である。５３バイトのＡＴＭセル１００は、５バイト
（４０ビット）のヘッダ１０２と、ＡＴＭの明細を定め
る４８バイトのペイロードとを有している。ヘッダの４
０ビットは、左から右に向かって、第１ビットをｂ1で
示し、以下同様にして最後のビットをｂ40で示す。ＡＴ
Ｍセルは、第１ノードから伝送媒体を介して第２ノード
に向かって伝送される際、伝送媒体内の障害により、第
２ノードにてエラーを受けるかもしれない。ヘッダ情報
は、パス（経路）情報、即ち、ＡＴＭセルをどこに送る
かという情報を含んでいるので、ヘッダ・エラーを検出
し、補正する必要がある。ヘッダの最初の４バイト１０
４は、経路情報を含んでおり、第５バイト１０６は、ヘ
ッダ・エラー・チェックサム（ＨＥＣ）である。ＣＲＣ
（周期冗長検査）ジェネレータの多項式である（Ｘ＾
８）＋（Ｘ＾２）＋Ｘ＋１を用いるＡＴＭ明細に応じ
て、ＨＥＣを発生する（なお、Ｘ＾ｎは、Ｘのｎ乗を表
す）。よって、第１ノードにおける伝送されたＡＴＭセ
ルの伝送されたヘッダは、経路情報の４バイトと、伝送
されたＨＥＣとを含んでいる。伝送されたヘッダを含ん
だ伝送されたＡＴＭセルが第２ノードに受信ＡＴＭセル
として受信されると、この受信されたヘッダには、受信
された経路情報と、受信されたＨＥＣとが含まれてい
る。伝送障害により、伝送されたＡＴＭヘッダは、受信
されたＡＴＭヘッダと同じでないかもしれない。第１ノ
ードにおいて、ＡＴＭ明細に応じてＨＥＣバイトを発生
することにより、当業者には周知のように、エラー検出
及び補正のための手順（プロシージュア）が与えられ
る。この手順は、受信したヘッダ内の１個のエラーを補
正し、エラーが存在していないことを判断し、多数エラ
ーを検出するためのものである。この検出及び補正の手
順を適用する装置は、その設計に依存する。典型的に
は、当業者は、エラーの補正及び検出の動作を行う高速
逐次プロセッサを用いる。また、これらの動作を行う
際、典型的には、エラーなしフラッグ、１個のエラーを
補正したフラッグ、多数エラーのフラッグを発生する。
【００１０】図１は、エラーの検出及び補正を行う本発
明によるエラー補正回路２００を示すブロック図であ
る。高速並列チェックサム発生器を用いて、受信したヘ
ッダの最初の４バイトにより、計算したＨＥＣを発生す
る。ＨＥＣ用排他的論理和（ＸＯＲ）回路２０２によ
り、１バイト（８ビット）の計算したＨＥＣと、受信し
たＨＥＣとの排他的論理和を求め、ＨＥＣキー（デー
タ）２０４を発生する。同期ルックアップ・テーブル
（ＬＵＴ）２０６にて、ＨＥＣキーを４１個の比較器キ
ー（データ）と同時に比較する。ここでは、各比較器キ
ーは独自であり、５バイト（４０ビット）のヘッダ用の
４０ビットの補正マスクと、エラーなしフラッグ２０５
となる。ＨＥＣキーが独自の比較器キーの１つと一致す
るまで、各比較器の出力は「０」なので、補正マスク
は、「０」と、１個以下の「１」との配列である。ＨＥ
Ｃキーが１６進の「００」ならば、エラーなしフラッグ
は「１」に設定される。また、ＨＥＣキーが１６進の
「００」でなければ、エラーなしフラッグが「０」に設
定される。
明によるエラー補正回路２００を示すブロック図であ
る。高速並列チェックサム発生器を用いて、受信したヘ
ッダの最初の４バイトにより、計算したＨＥＣを発生す
る。ＨＥＣ用排他的論理和（ＸＯＲ）回路２０２によ
り、１バイト（８ビット）の計算したＨＥＣと、受信し
たＨＥＣとの排他的論理和を求め、ＨＥＣキー（デー
タ）２０４を発生する。同期ルックアップ・テーブル
（ＬＵＴ）２０６にて、ＨＥＣキーを４１個の比較器キ
ー（データ）と同時に比較する。ここでは、各比較器キ
ーは独自であり、５バイト（４０ビット）のヘッダ用の
４０ビットの補正マスクと、エラーなしフラッグ２０５
となる。ＨＥＣキーが独自の比較器キーの１つと一致す
るまで、各比較器の出力は「０」なので、補正マスク
は、「０」と、１個以下の「１」との配列である。ＨＥ
Ｃキーが１６進の「００」ならば、エラーなしフラッグ
は「１」に設定される。また、ＨＥＣキーが１６進の
「００」でなければ、エラーなしフラッグが「０」に設
定される。
【００１１】図１に示す本発明において、補正マスクが
「０」に設定され、変化しなければ、３２ビットの入力
バスのデータが第１レジスタ２１４、第２レジスタ２１
６に伝送され、３２ビットの出力バスは変化しない。し
かし、データがエラー補正回路２００を通過するには、
クロック２１０の２クロック・サイクルが必要である。
なお、ＡＴＭセルのヘッダは、５バイト（４０）ビット
であるため、３２ビット・バスでこのヘッダを伝送する
ためには、ヘッダの第１バイト〜第４バイトを伝送した
後、ヘッダの第５バイトを伝送する点に留意されたい。
図５は、このエラー補正回路の動作を説明するタイミン
グ図である。基準時点であるｔ＝０において、クロック
２１０の第１遷移が生じ、ヘッダの最初の４バイト（Ｈ
１、 １、２、３、４で示す）が、受信されたヘッダ入
力２０１になる。ｔ＝０にて、補正マスクが値「０」に
設定される。また、ｔ＝０において、ＨＥＣ用排他的論
理和手段２０２が、計算されたＨＥＣと受信したＨＥＣ
とを組み合わせて、ＨＥＣキー２０４を発生する。次
に、ｔ＝１で第２クロック遷移が生じると、ヘッダの最
初の４バイトが第１レジスタ２１４に伝送され、次の４
バイトのデータが、受信ヘッダ入力端２０１に届く。こ
の第２の４バイトの内の第１バイトは、最初のヘッダの
第５ヘッダ・バイト（Ｈ１、 ５）である。同期ルック
アップ・テーブル２０６は、ｔ＝１で、ＨＥＣキー２０
４をラッチし、補正マスク用の値を発生し始める。受信
したＨＥＣ及び計算したＨＥＣは、再び「０」に設定さ
れる。ｔ＝２で、第３クロック遷移が生じると、補正マ
スクが供給される。補正マスクの１バイトが、１バイト
のマスク用排他的論理和手段２１２（ヘッダの第５バイ
ト用）に結合され、この補正マスクの残りの４バイト
が、４バイトのマスク用排他的論理和手段２０８（ヘッ
ダの第１〜第４バイト用）に結合される。これら１バイ
トの排他的論理和手段２１２と、４バイトの排他的論理
和手段２０８とは、単一エラーを補正するか、又はエラ
ーがないヘッダを変化しないで通過させるマスク用排他
的論理和として作用する。このヘッダの最初の４バイト
は、排他的論理和手段２０８により補正され、第２レジ
スタ２１６にラッチされる。また、ヘッダの第５バイト
は、排他的論理和手段２１２により補正され、第１ラッ
チ２１４にラッチされる。よって、ｔ＝２のクロック・
エッジの直後に、補正されたヘッダの最初の４バイト
が、補正されたヘッダ出力２１８で利用可能である。最
新サイクルに供給されたキーのために、同期ルックアッ
プ・テーブル２０６は、「０」のマスクを発生し始め
る。ｔ＝３で、補正マスクは０であり、第１レジスタ２
１４の蓄積内容は、変更されずに、第２レジスタ２１６
に転送される。よって、ｔ＝３でのクロック・エッジの
直後に、補正されたヘッダの第５バイトが、補正された
ヘッダ出力２１８で、利用可能である。エラーが生じな
いと、ｔ＝２での補正マスクは、その４０ビットの総て
が「０」に設定され、エラーなしフラッグ２０５が
「１」になる。エラーが生じると、４０ビットのマスク
の総てのビットが「０」に設定されるが、２個のエラー
の場合、エラーなしフラッグの出力は「０」である。図
１及び図５を参照して上述した並行処理は、最高のデー
タ速度で行われ、ヘッダ処理量を減少させない。図５
は、また、完全なパイプライン動作を示し、ｔ２で、第
２のヘッダがマシーン（エラー補正回路）内に入る。
「０」に設定され、変化しなければ、３２ビットの入力
バスのデータが第１レジスタ２１４、第２レジスタ２１
６に伝送され、３２ビットの出力バスは変化しない。し
かし、データがエラー補正回路２００を通過するには、
クロック２１０の２クロック・サイクルが必要である。
なお、ＡＴＭセルのヘッダは、５バイト（４０）ビット
であるため、３２ビット・バスでこのヘッダを伝送する
ためには、ヘッダの第１バイト〜第４バイトを伝送した
後、ヘッダの第５バイトを伝送する点に留意されたい。
図５は、このエラー補正回路の動作を説明するタイミン
グ図である。基準時点であるｔ＝０において、クロック
２１０の第１遷移が生じ、ヘッダの最初の４バイト（Ｈ
１、 １、２、３、４で示す）が、受信されたヘッダ入
力２０１になる。ｔ＝０にて、補正マスクが値「０」に
設定される。また、ｔ＝０において、ＨＥＣ用排他的論
理和手段２０２が、計算されたＨＥＣと受信したＨＥＣ
とを組み合わせて、ＨＥＣキー２０４を発生する。次
に、ｔ＝１で第２クロック遷移が生じると、ヘッダの最
初の４バイトが第１レジスタ２１４に伝送され、次の４
バイトのデータが、受信ヘッダ入力端２０１に届く。こ
の第２の４バイトの内の第１バイトは、最初のヘッダの
第５ヘッダ・バイト（Ｈ１、 ５）である。同期ルック
アップ・テーブル２０６は、ｔ＝１で、ＨＥＣキー２０
４をラッチし、補正マスク用の値を発生し始める。受信
したＨＥＣ及び計算したＨＥＣは、再び「０」に設定さ
れる。ｔ＝２で、第３クロック遷移が生じると、補正マ
スクが供給される。補正マスクの１バイトが、１バイト
のマスク用排他的論理和手段２１２（ヘッダの第５バイ
ト用）に結合され、この補正マスクの残りの４バイト
が、４バイトのマスク用排他的論理和手段２０８（ヘッ
ダの第１〜第４バイト用）に結合される。これら１バイ
トの排他的論理和手段２１２と、４バイトの排他的論理
和手段２０８とは、単一エラーを補正するか、又はエラ
ーがないヘッダを変化しないで通過させるマスク用排他
的論理和として作用する。このヘッダの最初の４バイト
は、排他的論理和手段２０８により補正され、第２レジ
スタ２１６にラッチされる。また、ヘッダの第５バイト
は、排他的論理和手段２１２により補正され、第１ラッ
チ２１４にラッチされる。よって、ｔ＝２のクロック・
エッジの直後に、補正されたヘッダの最初の４バイト
が、補正されたヘッダ出力２１８で利用可能である。最
新サイクルに供給されたキーのために、同期ルックアッ
プ・テーブル２０６は、「０」のマスクを発生し始め
る。ｔ＝３で、補正マスクは０であり、第１レジスタ２
１４の蓄積内容は、変更されずに、第２レジスタ２１６
に転送される。よって、ｔ＝３でのクロック・エッジの
直後に、補正されたヘッダの第５バイトが、補正された
ヘッダ出力２１８で、利用可能である。エラーが生じな
いと、ｔ＝２での補正マスクは、その４０ビットの総て
が「０」に設定され、エラーなしフラッグ２０５が
「１」になる。エラーが生じると、４０ビットのマスク
の総てのビットが「０」に設定されるが、２個のエラー
の場合、エラーなしフラッグの出力は「０」である。図
１及び図５を参照して上述した並行処理は、最高のデー
タ速度で行われ、ヘッダ処理量を減少させない。図５
は、また、完全なパイプライン動作を示し、ｔ２で、第
２のヘッダがマシーン（エラー補正回路）内に入る。
【００１２】図３は、本発明によるエラー補正及び検出
の方法を示す流れ図３００である。この流れ図による方
法は、受信されたヘッダを処理する必要があると、ステ
ップ３０２で開始する。高速ＣＲＣ発生器が、計算され
たＨＥＣを発生した後、ステップ３０４で、計算したＨ
ＥＣと、受信したＨＥＣとを排他的論理和処理をして、
ＨＥＣキーを発生する。次に、ステップ３０６で、この
ＨＥＣキーは、４０個の比較器キーと同期的に比較され
る。ステップ３０８で、任意の一致が生じたか、即ち、
エラーなしかを判断する。このステップ３０８で、一致
が生じないで、即ち、イエスで、ＨＥＣキーが１６進の
「００」ならば、エラーがなく、ステップ３１０で、エ
ラーなしフラッグを「１」に設定する。エラーがあっ
て、ステップ３０８の判断結果がノーでならば、ステッ
プ３１２に進む。このステップ３１２で、１つの一致が
生じればイエスとなり、ステップ３１４で、複数の
「０」と１個の「１」とから成る補正マスクを発生す
る。その後、ステップ３１６で、１個のエラーが検出さ
れたことになり、このエラーが補正される。ステップ３
１２で、１つの一致でなければ、このステップの結果が
ノーとなり、多数のエラーが生じたことになり、ステッ
プ３１８で、多数エラーのフラッグが「１」に設定され
る。ステップ３０４〜３１８を完了すると、戻りステッ
プ３２０から、この方法の開始ステップ３０２に戻る。
図３において上述したステップは、ロジック回路要素の
新規な配列において、同時に且つ同期して実行される。
かかるロジック回路要素の配列の１つを図４に示す。
の方法を示す流れ図３００である。この流れ図による方
法は、受信されたヘッダを処理する必要があると、ステ
ップ３０２で開始する。高速ＣＲＣ発生器が、計算され
たＨＥＣを発生した後、ステップ３０４で、計算したＨ
ＥＣと、受信したＨＥＣとを排他的論理和処理をして、
ＨＥＣキーを発生する。次に、ステップ３０６で、この
ＨＥＣキーは、４０個の比較器キーと同期的に比較され
る。ステップ３０８で、任意の一致が生じたか、即ち、
エラーなしかを判断する。このステップ３０８で、一致
が生じないで、即ち、イエスで、ＨＥＣキーが１６進の
「００」ならば、エラーがなく、ステップ３１０で、エ
ラーなしフラッグを「１」に設定する。エラーがあっ
て、ステップ３０８の判断結果がノーでならば、ステッ
プ３１２に進む。このステップ３１２で、１つの一致が
生じればイエスとなり、ステップ３１４で、複数の
「０」と１個の「１」とから成る補正マスクを発生す
る。その後、ステップ３１６で、１個のエラーが検出さ
れたことになり、このエラーが補正される。ステップ３
１２で、１つの一致でなければ、このステップの結果が
ノーとなり、多数のエラーが生じたことになり、ステッ
プ３１８で、多数エラーのフラッグが「１」に設定され
る。ステップ３０４〜３１８を完了すると、戻りステッ
プ３２０から、この方法の開始ステップ３０２に戻る。
図３において上述したステップは、ロジック回路要素の
新規な配列において、同時に且つ同期して実行される。
かかるロジック回路要素の配列の１つを図４に示す。
【００１３】図４は、本発明によるエラー補正マスクを
発生するロジック要素を有する同期ルックアップ・テー
ブル４００（図１の同期ルックアップ・テーブル２０６
に対応）を示す。排他的論理和手段２０２（図１）から
８ビット・バスを経由したＨＥＣキー２０４は、ＨＥＣ
レジスタ（ＲＥＧ）で緩衝されて、４１個の比較器４０
２41〜４０２1により、４１個のレジスタ４０４41〜４
０４1に蓄積された比較器キーと同時に比較される。８
ビットのＨＥＣキーは、２５６個の値をとれるが、８ビ
ットの比較器キーの各々は、独自の予め定められた値で
ある。ＨＥＣキーがいずれかの比較器キーと一致する
と、４１個の比較器の内の１個の比較器が「１」を出力
する。２個以上の比較器キーの値は同じではないため、
比較器の１個のみが出力「１」を発生する。比較器４０
２40〜４０２1の出力は、順番に並べられて、４０ビッ
トの補正マスクを形成する。比較器４０２41は、エラー
なしフラッグを発生するが、このフラッグは、ＨＥＣキ
ーの値が１６進「００」のときに、値「１」となる。値
が「１」に等しいビット位置「ｉ」を除いて、ヘッダの
最初の４バイトの総てのビットが「０」であるとき、レ
ジスタ４０４iの比較器キー値は、多項式ジェネレータ
の一連の値（シンドローム）である。例えば、４０番目
の比較器４０２40用の比較器キーは、１６進の「０１」
であり、１番目の比較器４０２1用の比較器キーは、１
６進の「３１」である。比較器キーの各々は、独自の値
であり、上述の如く定めてもよいが、当業者には種々の
方法で定めることができる。比較器４０２40〜４０２1
の出力がアンド・ゲート４０６40〜４０６1を通過する
と、４０ビットの補正マスクが形成される。次に、４バ
イトの排他的論理和手段２０８及び１バイトとの排他的
論理和手段２１２を用いて、補正マスクを、受信したヘ
ッダに適用して、ヘッダ内の任意の１ビットのエラーを
補正する。
発生するロジック要素を有する同期ルックアップ・テー
ブル４００（図１の同期ルックアップ・テーブル２０６
に対応）を示す。排他的論理和手段２０２（図１）から
８ビット・バスを経由したＨＥＣキー２０４は、ＨＥＣ
レジスタ（ＲＥＧ）で緩衝されて、４１個の比較器４０
２41〜４０２1により、４１個のレジスタ４０４41〜４
０４1に蓄積された比較器キーと同時に比較される。８
ビットのＨＥＣキーは、２５６個の値をとれるが、８ビ
ットの比較器キーの各々は、独自の予め定められた値で
ある。ＨＥＣキーがいずれかの比較器キーと一致する
と、４１個の比較器の内の１個の比較器が「１」を出力
する。２個以上の比較器キーの値は同じではないため、
比較器の１個のみが出力「１」を発生する。比較器４０
２40〜４０２1の出力は、順番に並べられて、４０ビッ
トの補正マスクを形成する。比較器４０２41は、エラー
なしフラッグを発生するが、このフラッグは、ＨＥＣキ
ーの値が１６進「００」のときに、値「１」となる。値
が「１」に等しいビット位置「ｉ」を除いて、ヘッダの
最初の４バイトの総てのビットが「０」であるとき、レ
ジスタ４０４iの比較器キー値は、多項式ジェネレータ
の一連の値（シンドローム）である。例えば、４０番目
の比較器４０２40用の比較器キーは、１６進の「０１」
であり、１番目の比較器４０２1用の比較器キーは、１
６進の「３１」である。比較器キーの各々は、独自の値
であり、上述の如く定めてもよいが、当業者には種々の
方法で定めることができる。比較器４０２40〜４０２1
の出力がアンド・ゲート４０６40〜４０６1を通過する
と、４０ビットの補正マスクが形成される。次に、４バ
イトの排他的論理和手段２０８及び１バイトとの排他的
論理和手段２１２を用いて、補正マスクを、受信したヘ
ッダに適用して、ヘッダ内の任意の１ビットのエラーを
補正する。
【００１４】エラー補正マスクを発生する他に、同期ル
ックアップ・テーブル４００は、エラーなしフラグ２０
５以外の状態フラッグも発生する。オア・ゲート４０８
を用いて、４０個の比較器４０２40〜４０２1の出力を
組み合わせ、更に、エラー検出用アンド・ゲート４１２
を用いて補正イネーブル信号と組み合わせて、１個のエ
ラーを補正したことを示すフラグ（１個エラー補正済み
フラッグ）４１６を「１」に設定する。オア・ゲート４
０８の出力は、１個のエラーを検出したことを示すフラ
グ（１個のエラー検出フラッグ）４１８である。多数の
エラーが生じると、４１番目の比較器４０２41の出力が
「０」となると共に、オア・ゲート４０８の出力も
「０」になる。これら２個の出力がノア・ゲート４１０
にて組合わさると、多数のエラーを検出したことを示す
フラッグ（多数のエラー検出フラッグ）４１４が「１」
に設定される。これら状態フラッグの各々をＡＴＭプロ
セッサ（図示せず）が用いて、ＡＴＭネットワークの要
求に応じた動作を行う。典型的には、多数のエラーが生
じた場合、ＡＴＭセルを放棄する。１個のエラーが補正
されたか、又はエラーが生じない場合、ＡＴＭセルのヘ
ッダの経路情報に応じて、そのＡＴＭセルが転送され
る。
ックアップ・テーブル４００は、エラーなしフラグ２０
５以外の状態フラッグも発生する。オア・ゲート４０８
を用いて、４０個の比較器４０２40〜４０２1の出力を
組み合わせ、更に、エラー検出用アンド・ゲート４１２
を用いて補正イネーブル信号と組み合わせて、１個のエ
ラーを補正したことを示すフラグ（１個エラー補正済み
フラッグ）４１６を「１」に設定する。オア・ゲート４
０８の出力は、１個のエラーを検出したことを示すフラ
グ（１個のエラー検出フラッグ）４１８である。多数の
エラーが生じると、４１番目の比較器４０２41の出力が
「０」となると共に、オア・ゲート４０８の出力も
「０」になる。これら２個の出力がノア・ゲート４１０
にて組合わさると、多数のエラーを検出したことを示す
フラッグ（多数のエラー検出フラッグ）４１４が「１」
に設定される。これら状態フラッグの各々をＡＴＭプロ
セッサ（図示せず）が用いて、ＡＴＭネットワークの要
求に応じた動作を行う。典型的には、多数のエラーが生
じた場合、ＡＴＭセルを放棄する。１個のエラーが補正
されたか、又はエラーが生じない場合、ＡＴＭセルのヘ
ッダの経路情報に応じて、そのＡＴＭセルが転送され
る。
【００１５】図４に示した同期ルックアップ・テーブル
４００は、パイプライン機能を有し、２．２Ｇｂ／ｓの
速度で、ＡＴＭヘッダの連続ストリームに対して、ヘッ
ダのエラー補正／検出を実行できる。従来の逐次補正シ
ステムは、典型的には、非パイプライン形式で、セル時
間毎に１個のヘッダを処理しており、速いデータ速度に
することが困難であった。
４００は、パイプライン機能を有し、２．２Ｇｂ／ｓの
速度で、ＡＴＭヘッダの連続ストリームに対して、ヘッ
ダのエラー補正／検出を実行できる。従来の逐次補正シ
ステムは、典型的には、非パイプライン形式で、セル時
間毎に１個のヘッダを処理しており、速いデータ速度に
することが困難であった。
【００１６】上述より、本発明の要旨を逸脱することな
く種々の変形変更が可能なことが理解できよう。また、
本発明は、図示し、上述した特定の方法及び装置に限定
されるものでもないことも理解できよう。
く種々の変形変更が可能なことが理解できよう。また、
本発明は、図示し、上述した特定の方法及び装置に限定
されるものでもないことも理解できよう。
【００１７】
【発明の効果】上述の如く、本発明によれば、ＡＴＭセ
ルのヘッダをパイプライン形式で高速に処理して、この
ヘッダ内のエラーを検出し、１個のエラーを補正するこ
とができる。
ルのヘッダをパイプライン形式で高速に処理して、この
ヘッダ内のエラーを検出し、１個のエラーを補正するこ
とができる。
【図１】本発明の好適実施例の構成を示すブロック図で
ある。
ある。
【図２】ＡＴＭセルの構成を示す図である。
【図３】本発明によるＡＴＭセルのヘッダ内のエラーを
検出し、補正する方法を説明する流れ図である。
検出し、補正する方法を説明する流れ図である。
【図４】本発明の好適実施例の構成を示す回路図であ
る。
る。
【図５】本発明の好適実施例におけるイベントの発生を
示すタイミング図である。
示すタイミング図である。
２０２ ＨＥＣ用排他的論理和手段 ２０８、２１２ マスク用排他的論理和手段 ２０６ 同期ルックアップ・テーブル ２１４、２１６ レジスタ ４０２ 比較器 ４０４ 比較器キー用レジスタ
Claims (2)
- 【請求項１】 ＡＴＭセルの受信したヘッダ内の１個の
ヘッダ・エラーを補正できるパイプラインを有するエラ
ー補正回路であって、 計算したＨＥＣ及び受信したＨＥＣを組み合わせ、ＨＥ
Ｃキーを出力するＨＥＣ用排他的論理和手段と、 各々が専用の比較器キーを有し、上記ＨＥＣキーを上記
専用の比較器キーの各々と同時且つ同期的に比較して補
正マスクを発生する並列に配置された複数個の比較器
と、 上記補正マスクと上記受信したヘッダとを組み合わせ
て、補正されたＡＴＭヘッダを出力するマスク用排他的
論理和手段とを具えたエラー補正回路。 - 【請求項２】 別の比較器を上記ＨＥＣ用排他的論理和
手段に結合し、上記ＨＥＣキーの１６進数が「０」のと
きに、「１」の値であるエラーなしフラッグ発生するこ
とを特徴とする請求項１のエラー補正回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/028,717 | 1998-02-24 | ||
| US09/028,717 US5923681A (en) | 1998-02-24 | 1998-02-24 | Parallel synchronous header correction machine for ATM |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284641A true JPH11284641A (ja) | 1999-10-15 |
| JP3270966B2 JP3270966B2 (ja) | 2002-04-02 |
Family
ID=21845033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3781799A Expired - Fee Related JP3270966B2 (ja) | 1998-02-24 | 1999-02-16 | エラー補正回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5923681A (ja) |
| EP (1) | EP0938206B1 (ja) |
| JP (1) | JP3270966B2 (ja) |
| DE (1) | DE69917950T2 (ja) |
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|---|---|---|---|---|
| KR100435215B1 (ko) * | 1999-12-30 | 2004-06-09 | 삼성전자주식회사 | 버스 인코딩/디코딩 장치 및 그 방법 |
| US6931581B1 (en) * | 2000-10-25 | 2005-08-16 | Sun Microsystems, Inc. | Method for superimposing a sequence number in an error detection code in a data network |
| TW503636B (en) * | 2001-04-12 | 2002-09-21 | Realtek Semiconductor Corp | HEC checking method and circuit for sequential feed back type cell of asynchronous transfer mode |
| US7443785B2 (en) * | 2004-03-17 | 2008-10-28 | Sony Ericsson Mobile Communications Ab | Selective error correction for ad hoc networks having multiple communication modes |
| CN100384118C (zh) * | 2004-11-03 | 2008-04-23 | 上海贝尔阿尔卡特股份有限公司 | 处理通用成帧规程帧的方法和装置 |
| DE102007035262B4 (de) * | 2007-07-27 | 2018-05-24 | Texas Instruments Deutschland Gmbh | Empfänger und Verfahren zur Bearbeitung eines Datenpaketstroms bei Auftreten eines Fehlers auf der Bitübertragungsschicht |
| US9715432B2 (en) * | 2014-12-23 | 2017-07-25 | Intel Corporation | Memory fault suppression via re-execution and hardware FSM |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4397020A (en) * | 1980-09-11 | 1983-08-02 | Bell Telephone Laboratories, Incorporated | Error monitoring in digital transmission systems |
| US4937828A (en) * | 1988-11-04 | 1990-06-26 | Westinghouse Electric Corp. | High speed parallel CRC device for concatenated data frames |
| WO1991008632A1 (fr) * | 1989-11-29 | 1991-06-13 | Fujitsu Limited | Procede de commutation pour systeme de commutateurs atm doubles |
| JP2816223B2 (ja) * | 1990-03-02 | 1998-10-27 | 株式会社日立製作所 | セル同期回路 |
| US5251219A (en) * | 1990-09-10 | 1993-10-05 | Advanced Micro Devices, Inc. | Error detection and correction circuit |
| CA2059396C (en) * | 1991-01-16 | 1996-10-22 | Hiroshi Yamashita | Compact device for checking a header error in asynchronous transfer mode cells |
| JP2655547B2 (ja) * | 1991-03-13 | 1997-09-24 | 富士通株式会社 | Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置 |
| JPH04334234A (ja) * | 1991-05-10 | 1992-11-20 | Nec Corp | 多重処理形ａｔｍセル誤り訂正回路 |
| JP3069389B2 (ja) * | 1991-05-27 | 2000-07-24 | 富士通株式会社 | Ａｔｍセル誤り処理システム |
| JPH05216698A (ja) * | 1991-08-05 | 1993-08-27 | Advanced Micro Devicds Inc | 改良されたエラー検出および訂正回路 |
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-
1998
- 1998-02-24 US US09/028,717 patent/US5923681A/en not_active Expired - Fee Related
-
1999
- 1999-01-27 EP EP99300611A patent/EP0938206B1/en not_active Expired - Lifetime
- 1999-01-27 DE DE69917950T patent/DE69917950T2/de not_active Expired - Lifetime
- 1999-02-16 JP JP3781799A patent/JP3270966B2/ja not_active Expired - Fee Related
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|---|---|
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| DE69917950T2 (de) | 2005-06-23 |
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