JPH04334234A - 多重処理形ａｔｍセル誤り訂正回路 - Google Patents

多重処理形ａｔｍセル誤り訂正回路

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JPH04334234A
JPH04334234A JP3105836A JP10583691A JPH04334234A JP H04334234 A JPH04334234 A JP H04334234A JP 3105836 A JP3105836 A JP 3105836A JP 10583691 A JP10583691 A JP 10583691A JP H04334234 A JPH04334234 A JP H04334234A
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JP
Japan
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atm cell
syndrome
signal
crc
cell string
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JP3105836A
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Takashi Miyazono
宮園　貴志
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NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＳＴＭ（同期転送モー
ド）−ｍ（ｍは自然数）に多重化された複数のＶＣのペ
イロードを領域とするＡＴＭ（非同期転送モード）セル
列に対する誤り訂正回路に関する。
【０００２】
【従来の技術】従来、ＳＴＭ−ｍに多重化された複数の
ＶＣのペイロードを領域とするＡＴＭセル列に対する誤
り訂正は、図３に示されるような、ＡＴＭセル誤り訂正
回路により行われている。
【０００３】図４は従来のＡＴＭセル誤り訂正回路の動
作を説明するためのタイムチャートである。
【０００４】従来のＡＴＭセル誤り訂正回路は、ＡＴＭ
の多重度Ｎの数だけの第１乃至第ＮのＣＲＣ（巡回冗長
検査）演算器２１１，２１２，…，２１Ｎと、第１乃至
第Ｎのセレクタ（ＳＥＬ）２３１，２３２，…，２３Ｎ
と、第１乃至第Ｎのシンドローム演算器２５１，２５２
，…，２５Ｎと、第１乃至第Ｎの遅延回路２６１，２６
２，…，２６Ｎと、第１乃至第Ｎの排他的論理和（ＥＸ
ＯＲ）回路２７１，２７２，…，２７Ｎと、１つの多重
化回路２８０とを有する。
【０００５】第１乃至第ＮのＣＲＣ演算器２１１〜２１
Ｎには、ＳＴＭ−ｍデータ入力端子２０１からＳＴＭ−
ｍデータ入力信号が供給されると共に、それぞれ、外部
入力端子２２１〜２２ＮからＡＴＭのＨＥＣ（ヘッダ誤
りチェック）部を示す第１乃至第ＮのＨＥＣ部指示信号
と、外部入力端子２４１〜２４ＮからＡＴＭのセル列を
示す第１乃至第Ｎのセル列指示信号とが供給される。第
１乃至第ＮのＣＲＣ演算器２１１〜２１Ｎは、それぞれ
、第１乃至第Ｎのセル列指示信号とＳＴＭ−ｍデータ入
力信号とからＣＲＣを演算し、第１乃至第ＮのＣＲＣ演
算結果を出力する。
【０００６】第１乃至第ＮのＣＲＣ演算結果は、それぞ
れ、第１乃至第Ｎのセレクタ２３１〜２３Ｎに供給され
る。第１乃至第Ｎのセレクタ２３１〜２３Ｎには、それ
ぞれ、外部入力端子２２１〜２２Ｎから第１乃至第Ｎの
選択信号（第１乃至第ＮのＨＥＣ部指示信号と同一）が
供給される。また、第１乃至第Ｎのセレクタ２３１〜２
３Ｎには、それぞれ、後述する第１乃至第Ｎのシンドロ
ーム演算結果が供給される。第１乃至第Ｎのセレクタ２
３１〜２３Ｎは、それぞれ、第１乃至第Ｎの選択信号に
応答して、第１乃至第ＮのＣＲＣ演算結果と第１乃至第
Ｎのシンドローム演算結果との一方を選択し、第１乃至
第Ｎの選択された信号を出力する。
【０００７】第１乃至第Ｎの選択された信号は、それぞ
れ、第１乃至第Ｎのシンドローム演算器２５１〜２５Ｎ
に供給される。第１乃至第Ｎのシンドローム演算器２５
１〜２５Ｎには、それぞれ、外部入力端子２２１〜２２
Ｎから第１乃至第ＮのＨＥＣ部指示信号と、外部入力端
子２４１〜２４Ｎから第１乃至第Ｎのセル列指示信号と
が供給される。第１乃至第Ｎのシンドローム演算器２５
１〜２５Ｎは、それぞれ、第１乃至第Ｎの選択された信
号からシンドロームを計算し、第１乃至第Ｎのシンドロ
ーム演算結果を出力する。
【０００８】第１乃至第Ｎの遅延回路２６１〜２６Ｎに
は、ＳＴＭ−ｍデータ入力端子２０１からＳＴＭ−ｍデ
ータ入力信号が供給されると共に、それぞれ、外部入力
端子２４１〜２４Ｎから第１乃至第Ｎのセル列指示信号
とが供給される。第１乃至第Ｎの遅延回路２６１〜２６
Ｎは、それぞれ、ＳＴＭ−ｍデータ入力信号の中から第
１乃至第Ｎのセル列指示信号で指示されるＡＴＭセル列
を１フレーム分遅延し、第１乃至第Ｎの遅延されたＡＴ
Ｍセル列を出力する。
【０００９】第１乃至第Ｎの遅延されたＡＴＭセル列は
、それぞれ、第１乃至第Ｎの排他的論理和回路２７１〜
２７Ｎに供給される。第１乃至第Ｎの排他的論理和回路
２７１〜２７Ｎには、それぞれ、第１乃至第Ｎのシンド
ローム演算器２５１〜２５Ｎから第１乃至第Ｎのシンド
ローム演算結果が供給される。第１乃至第Ｎの排他的論
理和回路２７１〜２７Ｎは、それぞれ、第１乃至第Ｎの
遅延されたＡＴＭセル列と第１乃至第Ｎのシンドローム
演算結果とからＡＴＭセル列のＨＥＣ部を除き、第１乃
至第Ｎの誤り訂正されたＡＴＭセル列を出力する。
【００１０】第１乃至第Ｎの誤り訂正されたＡＴＭセル
列は多重化回路２８０に供給される。多重化回路２８０
には制御端子２０３から多重化制御信号が供給される。 多重化回路２８０は多重化制御信号に従って第１乃至第
Ｎの誤り訂正されたＡＴＭセル列を多重化し、多重化さ
れ誤り訂正されたＡＴＭセル列をＳＴＭ−ｍデータ出力
端子２０１からＳＴＭ−ｍデータ出力信号として出力す
る。
【００１１】
【発明が解決しようとする課題】上述したように、従来
のＡＴＭセル誤り訂正回路は、多重度Ｎの数だけＣＲＣ
演算器、シンドローム演算器等を必要とし、回路規模が
大きくなるという欠点がある。
【００１２】本発明の目的は、回路規模が小さいＡＴＭ
セル誤り訂正回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明による多重処理形
ＡＴＭセル誤り訂正回路は、ＳＴＭ−ｍ（ｍは自然数）
のペイロード部分にバイト単位にＮ多重された複数のＡ
ＴＭセル列のペイロード部に対する誤り訂正回路に於て
、ＳＴＭ−ｍデータ入力信号と、該ＳＴＭ−ｍデータ入
力信号内のＡＴＭセル列の位置を示す信号と、前回のＣ
ＲＣ演算結果とにより、前記ＡＴＭセル列のＣＲＣをバ
イト単位に演算し、今回のＣＲＣ演算結果を出力するＣ
ＲＣ演算手段と；前記今回のＣＲＣ演算結果をＮ多重分
記憶し、該記憶された内容を前記前回のＣＲＣ演算結果
として前記ＣＲＣ演算手段に与える第１の記憶手段と；
前記ＡＴＭセル列を示す信号により動作し、Ｎ周期で多
重されたＡＴＭセル列に対応したアドレスを前記第１の
記憶手段に与える第１のカウンタ手段と；前記ＡＴＭセ
ル列を示す信号と選択された信号により、シンドローム
演算をバイト単位に演算し、今回のシンドローム演算結
果を出力するシンドローム演算手段と；前記今回のシン
ドローム演算結果をＮ多重分記憶し、該記憶された内容
を前回のシンドローム演算結果として出力する第２の記
憶手段と；前記ＡＴＭセル列を示す信号により動作し、
Ｎ周期で多重されたＡＴＭセル列に対応したアドレスを
前記第２の記憶手段に与える第２のカウンタ手段と；前
記ＡＴＭのＨＥＣ部を示すＨＥＣ部指示信号により、該
ＨＥＣ部指示信号がＨＥＣ部を示している場合は前記今
回のＣＲＣ演算結果を、それ以外の場合は前回のシンド
ローム演算結果を選択し、前記選択された信号を出力す
る選択手段と；前記ＡＴＭセル列の位置を示す信号に応
答して、前記ＳＴＭ−ｍデータ入力信号中のＡＴＭセル
列をＮバイト遅延させ、遅延されたＡＴＭセル列を出力
する遅延手段と；前記遅延されたＡＴＭセル列と前記今
回のシンドローム演算結果とを排他的論理和し、該排他
的論理和された信号をＳＴＭ−ｍデータ出力信号として
出力する排他的論理和手段と；を備えることを特徴とす
る。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００１５】図１を参照すると、本発明の一実施例によ
る多重処理形ＡＴＭセル誤り訂正回路は、ＳＴＭ−ｍデ
ータ入力信号を入力するためのＳＴＭ−ｍデータ入力端
子１０１と、ＳＴＭ−ｍデータ出力信号を出力するため
のＳＴＭ−ｍデータ出力端子１０２と、ＡＴＭのＨＥＣ
部を示すＨＥＣ部指示信号が供給される外部入力端子１
０３と、ＡＴＭセル列に同期したクロック出力信号が供
給される外部入力端子１０４とを有する。
【００１６】本実施例の多重処理形ＡＴＭセル誤り訂正
回路は、ＣＲＣ演算器１１２と、第１のランダム・アク
セス・メモリ（ＲＡＭ）１１３と、第１のカウンタ１１
４と、アンド回路１１５と、排他的論理和（ＥＸＯＲ）
回路１１６と、遅延回路１１７と、セレクタ（ＳＥＬ）
１１８と、シンドローム演算器１１９と、第２のランダ
ム・アクセス・メモリ（ＲＡＭ）１２０と、第２のカウ
ンタ１２１とを有する。
【００１７】ＳＴＭ−ｍデータ入力信号は、ＣＲＣ演算
器１１２のデータ入力端子と遅延回路１１７のデータ入
力端子に供給される。クロック出力信号は、ＣＲＣ演算
器１１２のクロック入力端子と、第１のカウンタ１１４
のクロック入力端子と、遅延回路１１７のクロック入力
端子と、シンドローム演算器１１９のクロック入力端子
と、第２のカウンタ１２１のクロック入力端子と、に供
給される。
【００１８】クロック出力信号に応答して、第１のカウ
ンタ１１４はカウント動作を行い、第１の書込み制御信
号と第１のカウント出力信号とを出力する。第１の書込
み制御信号は第１のＲＡＭ１１３の第１の書込み信号入
力端子に供給され、第１のカウント出力信号は第１のＲ
ＡＭ１１３の第１のアドレス入力端子に供給される。第
１のＲＡＭ１１３の第１のデータ出力信号はＣＲＣ演算
器１１２のデータ入力端子に供給される。
【００１９】ＣＲＣ演算器１１２は、クロック出力信号
に同期して、第１のＲＡＭ１１３の第１のデータ出力信
号を用いてＳＴＭ−ｍデータ入力信号のＣＲＣ演算を行
い、ＣＲＣ演算結果を出力する。ＣＲＣ演算結果はアン
ド回路１１５の一方の入力端子に供給される。アンド回
路１１５の他方の入力端子にはＨＥＣ部指示信号が供給
される。アンド回路１１５は、ＣＲＣ演算結果とＨＥＣ
部指示との論理積を演算し、論理積結果を出力する。論
理積結果は第１のＲＡＭ１１３のデータ入力端子に供給
される。
【００２０】ＣＲＣ演算結果はセレクタ１１８の一方の
データ入力端子に供給される。セレクタ１１８の他方の
データ入力端子には後述する第２のＲＡＭ１２０の第２
のデータ出力信号が供給される。セレクタ１１８の切替
制御入力端子にはＨＥＣ部指示信号が供給される。セレ
クタ１１８は、ＨＥＣ部指示信号によってＣＲＣ演算結
果と第２のデータ出力信号のどちらか一方を選択し、選
択された信号を出力する。選択された信号はシンドロー
ム演算器１１９のデータ入力端子に供給される。
【００２１】クロック出力信号に応答して、第２のカウ
ンタ１２１はカウント動作を行い、第２の書込み制御信
号と第２のカウント出力信号とを出力する。第２の書込
み制御信号は第２のＲＡＭ１２０の第２の書込み信号入
力端子に供給され、第２のカウント出力信号は第２のＲ
ＡＭ１２０の第２のアドレス入力端子に供給される。第
２のＲＡＭ１２０の第２のデータ出力信号はセレクタ１
１８に供給される。
【００２２】シンドローム演算器１１９は、クロック出
力信号に同期して、選択された信号に対してシンドロー
ム演算を行い、シンドローム演算結果を出力する。シン
ドローム演算結果は第２のＲＡＭ１２０の第２のデータ
入力端子と排他的論理和回路１１６の一方の入力端子に
供給される。
【００２３】遅延回路１１７は、クロック出力信号に同
期して、ＳＴＭ−ｍデータ入力信号中のＡＴＭセル列を
Ｎバイト遅延させ、遅延されたＡＴＭセル列を出力する
。遅延されたＡＴＭセル列は排他的論理和回路１１６の
他方の入力端子に供給される。
【００２４】排他的論理和回路１１６は遅延されたＡＴ
Ｍセル列とシンドローム演算結果とを排他的論理和する
ことにより、ＡＴＭセル列の誤りを訂正して、誤り訂正
されたＡＴＭセル列をＳＴＭ−ｍデータ出力信号として
出力する。
【００２５】図２は図１に示された多重処理形ＡＴＭセ
ル誤り訂正回路の動作を説明するためのタイムチャート
である。
【００２６】以下、図１及び図２を参照して、本実施例
の多重処理形ＡＴＭセル誤り訂正回路の動作について説
明する。
【００２７】ＳＴＭ−ｍデータ入力端子１０１から供給
されるＳＴＭ−ｍデータ入力信号は、ＶＣがバイト単位
でｎ多重された信号であり、ＶＣのペイロードはＡＴＭ
セル情報である。
【００２８】外部入力端子１０４から供給されるクロッ
ク出力信号に同期して、第１のカウンタ１１４はカウン
ト動作を行う。第１のカウンタ１１４はＮでカウント値
を一周する。このカウント値の第１のカウント出力信号
は第１のＲＡＭ１１３の第１のアドレスとして与えられ
る。
【００２９】クロック出力信号に同期して、ＣＲＣ演算
器１１２は、第１のＲＡＭ１１３の第１のデータ出力信
号とＳＴＭ−ｍデータ入力信号とからＡＴＭセル列をＣ
ＲＣ演算し、ＣＲＣ演算結果はアンド回路１１５を介し
て第１のＲＡＭ１１３に供給される。
【００３０】カウント値が変わる直前に、第１のカウン
タ１１４は第１の書込み制御信号を第１のＲＡＭ１１３
の第１の書込み信号入力端子へ供給する。この第１の書
込み制御信号に応答して、第１のＲＡＭ１１３はＣＲＣ
演算結果の内容のすべてを書き込む。この書込まれた内
容は次回のＣＲＣ演算まで第１のＲＡＭ１１３に記憶さ
れる。
【００３１】上記の動作の繰り返しにより、ＡＴＭセル
列のＣＲＣ演算がなされていく。外部入力端子１０３か
ら供給されるＨＥＣ部指示信号により、ＣＲＣ演算器１
１２から出力される最終的なＣＲＣ演算結果はセレクタ
１１８を通してシンドローム演算器１１９に与えられ、
と同時に第１のＲＡＭ１１３のＣＲＣ演算の内容はクリ
アされ、すなわち０となる。
【００３２】セレクタ１１８から与えられたＣＲＣ演算
結果はシンドローム演算器１１９によりシンドローム演
算され、このシンドローム演算結果は遅延回路１１７に
よりＡＴＭセル列を４×Ｎデータ分遅延させた出力と排
他的論理和回路１１６において排他的論理処理されて出
力される。
【００３３】また、外部入力端子１０３からのＨＥＣ部
指示信号により遅延回路１１７からＨＥＣ部が出力され
ている場合には、シンドローム演算器１１９から“０”
が出力されるので、ＨＥＣ部がそのまま出力される。
【００３４】従って、シンドローム演算器１１９の出力
とＡＴＭセル列との排他的論理和演算はＡＴＭセル列の
ペイロード部のみに対して行われる。
【００３５】以上の動作により、各ＡＴＭセル列の誤り
訂正が多重化された信号のまま行うことができる。
【００３６】
【発明の効果】以上説明したように本発明は、従来のＡ
ＴＭセル誤り訂正回路に比べて回路規模を小さく出来る
。
【図面の簡単な説明】
【図１】本発明の一実施例による多重処理形ＡＴＭセル
誤り訂正回路のブロック図である。
【図２】図１の多重処理形ＡＴＭセル誤り訂正回路の動
作を説明するためのタイムチャートである。
【図３】従来のＡＴＭセル誤り訂正回路のブロック図で
ある。
【図４】図３のＡＴＭセル誤り訂正回路の動作を説明す
るためのタイムチャートである。 １０１　　ＳＴＭ−ｍデータ入力端子 １０２　　ＳＴＭ−ｍデータ出力端子 １０３　　ＡＴＭのＨＥＣ部を示すＨＥＣ部指示信号が
供給される外部入力端子 １０４　　ＡＴＭのセル列を示すセル列指示信号（クロ
ック出力信号）が供給される外部入力端子１１２　　Ｃ
ＲＣ演算器 １１３　　ランダム・アクセス・メモリ（ＲＡＭ）１１
４　　カウンタ １１５　　アンド回路 １１６　　排他的論理和（ＥＸＯＲ）回路１１７　　遅
延回路 １１８　　セレクタ（ＳＥＬ） １１９　　シンドローム演算器 １２０　　ランダム・アクセス・メモリ（ＲＡＭ）１２
１　　カウンタ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　ＳＴＭ−ｍ（ｍは自然数）のペイロー
    ド部分にバイト単位にＮ多重された複数のＡＴＭセル列
    のペイロード部に対する誤り訂正回路に於て、ＳＴＭ−
    ｍデータ入力信号と、該ＳＴＭ−ｍデータ入力信号内の
    ＡＴＭセル列の位置を示す信号と、前回のＣＲＣ演算結
    果とにより、前記ＡＴＭセル列のＣＲＣをバイト単位に
    演算し、今回のＣＲＣ演算結果を出力するＣＲＣ演算手
    段と、前記今回のＣＲＣ演算結果をＮ多重分記憶し、該
    記憶された内容を前記前回のＣＲＣ演算結果として前記
    ＣＲＣ演算手段に与える第１の記憶手段と、前記ＡＴＭ
    セル列を示す信号により動作し、Ｎ周期で多重されたＡ
    ＴＭセル列に対応したアドレスを前記第１の記憶手段に
    与える第１のカウンタ手段と、前記ＡＴＭセル列を示す
    信号と選択された信号により、シンドローム演算をバイ
    ト単位に演算し、今回のシンドローム演算結果を出力す
    るシンドローム演算手段と、前記今回のシンドローム演
    算結果をＮ多重分記憶し、該記憶された内容を前回のシ
    ンドローム演算結果として出力する第２の記憶手段と、
    前記ＡＴＭセル列を示す信号により動作し、Ｎ周期で多
    重されたＡＴＭセル列に対応したアドレスを前記第２の
    記憶手段に与える第２のカウンタ手段と、前記ＡＴＭセ
    ルのＨＥＣ部を示すＨＥＣ部指示信号により、該ＨＥＣ
    部指示信号がＨＥＣ部を示している場合は前記今回のＣ
    ＲＣ演算結果を、それ以外の場合は前回のシンドローム
    演算結果を選択し、前記選択された信号を出力する選択
    手段と、前記ＡＴＭセル列の位置を示す信号に応答して
    、前記ＳＴＭ−ｍデータ入力信号中のＡＴＭセル列をＮ
    バイト遅延させ、遅延されたＡＴＭセル列を出力する遅
    延手段と、前記遅延されたＡＴＭセル列と前記今回のシ
    ンドローム演算結果とを排他的論理和し、該排他的論理
    和された信号をＳＴＭ−ｍデータ出力信号として出力す
    る排他的論理和手段と、を備えることを特徴とする多重
    処理形ＡＴＭセル誤り訂正回路。
  2. 【請求項２】　　前記シンドローム演算手段は、前記Ｈ
    ＥＣ部指示信号により、該ＨＥＣ部指示信号がＨＥＣ部
    を示す場合は“０”を、それ以外の場合はシンドローム
    演算結果を出力する請求項１に記載の多重処理形ＡＴＭ
    セル誤り訂正回路。
  3. 【請求項３】　　前記ＨＥＣ部指示信号により、前記今
    回のＣＲＣ演算結果をそのまま前記第１の記憶手段に書
    き込むか、“０”を書き込むか制御可能なアンド回路を
    有する請求項１に記載の多重処理形ＡＴＭセル誤り訂正
    回路。
JP3105836A 1991-05-10 1991-05-10 多重処理形ａｔｍセル誤り訂正回路 Withdrawn JPH04334234A (ja)

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