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Stand der
Technik
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Die
vorliegende Erfindung betrifft Datenkommunikationssysteme und im
Besonderen die Erkennung von Kopfzeilenfehlern sowie die Korrektur
von ATM-Zellen, bei denen eine geringe Verarbeitungsverzögerung erforderlich
ist.
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ATM
ist ein asynchrones Datenübermittlungssystem,
das Daten in Zellen mit 53 Bytes transportiert. Jede ATM-Zelle weist
eine Kopfzeile mit 5 Bytes mit vier Bytes an Informationen und eine
Kopfzeilenfehlerprüfsumme
("HEC" als englische Abkürzung für Header
Error Checksum) von einem Byte auf, gefolgt von Nutzinformationen
mit 48 Datenbytes. Die Nutzinformationen bzw. die Nutzlast von 48
Bytes, die Bytes 6 bis 53, dienen dem Transport einer Vielzahl von
Telekommunikationsdiensten, wie etwa Sprachdienste, Videodienste,
Internetdienste und ähnliche
Dienste. Da SONET-Systeme für
die Datenübermittlung
mit Raten von 2488,32 Mb/Sek. und höher verfügbar werden, ist ein ATM-Zellenprozessor erforderlich,
die eine geringe Verzögerung und
einen hohen Durchsatz aufweist. Einzelheiten in Bezug auf einen
SONET PATH/ATM PHYSICAL LAYER TRAMSIT/RECEIVE PROCESSOR in Bezug auf
die vorliegende Erfindung werden in der früheren Anmeldung des Zessionars
der vorliegenden Erfindung mit dem Aktenzeichen 08/736.074 beschrieben,
eingereicht vom Anmelder am 25. Oktober 1996 (US-A-6.041.043). Damit
ATM-Zellenübertragungen effizient
mit einem System auf SONET-Basis oder einem anderen Hochgeschwindigkeits-Übermittlungssystem
arbeiten, ist es von wesentlicher Bedeutung, dass die Verarbeitungszeit
der ATM-Zelle an den Netzknoten kurz ist.
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In
einem ATM-Netz wird die Verarbeitung des Nutzinformationsinhalts
durch den Endnutzer vorgesehen, nachdem die ATM-Zelle zugestellt
worden ist. Der kritische Verarbeitungsparameter ist somit die erforderlich
Zeit für
die Verarbeitung der Kopfzeile der ATM-Zelle. Die Informationsbytes
der Kopfzeile müssen
fehlerfrei sein, da die Informationsbytes die Routinginformationen
bzw. die Leitweginformationen für
die ATM-Zelle enthalten. Um die Integrität der Informationsbytes zu
erhalten, wird eine Kopfzeilenfehlerprüfsumme ("HEC")
von einem Byte unter Verwendung eines spezifizierten Generatorpolynoms
erzeugt, wie dies in der Empfehlung I.432 der Internationalen Fernmeldeunion
(ITU) enthalten ist. Die HEC wird dazu verwendet, die Integrität der Kopfzeile
zu bestimmen, d.h. ob keine Fehler aufgetreten sind, ob ein Fehler
aufgetreten ist oder ob mehrere Fehler aufgetreten sind. Wenn ferner
ein Fehler aufgetreten ist, so kann die HEC zur Korrektur des Fehlers
verwendet werden. Zellen mit fehlerfreien oder korrigierten Kopfzeilen
können
weiter übermittelt
werden, wobei Kopfzeilen, die mehrere Fehler aufweisen, aussortiert
werden.
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Wenn
die Datenübertragungsraten
in einem ATM-Netz im Bereich von 155 bis 800 Mb/Sek. lagen, konnte
ein sequentieller Prozessor den erforderlichen Durchsatz für die Verarbeitung
der Kopfzeile vorsehen. Mit Zunahme der Übertragungsgeschwindigkeiten
auf SONET-Raten von OC-48 und darüber (2,5 Gb/Sek. und schneller)
wird eine verbesserte Verarbeitungsvorrichtung benötigt. Die
Notwendigkeit einer kostenwirksamen Schaltung mit maximalem Durchsatz
hat zu einer neuartigen Vorrichtung geführt, die eine Fehlerkorrekturschaltung
mit geringer Zeitverzögerung
vorsieht, wie dies nachstehend im Text näher beschrieben wird.
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EP-A-0600380
offenbart eine Vorrichtung zum Detektieren und Korrigieren von Fehlern
in Kopfzeilen von ATM-Zellen zur Überwindung des Problems des
Leistungsverbrauchs der Schaltungen insgesamt, welche die Fehlerdetektierung
und -korrektur ausführen.
Gemäß diesem
dem Stand der Technik entsprechenden Dokument wird ein Syndromwort aus
den parallel eingegeben Daten in der Kopfzeile der ATM-Zelle gemäß einer
bestimmten mathematischen Funktion erzeugt.
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Zusammenfassung
der Erfindung
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Vorgesehen
ist gemäß der vorliegenden
Erfindung eine Fehlerkorrekturschaltung gemäß dem gegenständlichen
Anspruch 1.
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Vorgesehen
ist gemäß der vorliegenden
Erfindung somit eine Kopfzeilenverarbeitungsschaltung zum Detektieren
und Korrigieren von Fehlern in der Kopfzeile einer ATM-Zelle. Die
Schaltung verknüpft eine
empfangene Kopfzeilenprüfsumme
("HEC") mit einer errechneten
HEC unter Verwendung eines XOR-Glieds
(exklusives ODER), um einen HEC-Schlüssel zu erzeugen. Der HEC-Schlüssel ist eine
Eingabe in eine Sequenz von Komparatoren, wobei jeder der Komparatoren
einen Komparatorschlüssel
mit einem eindeutigen bzw. einzigartigen und vorbestimmten Wert
aufweist. Vorgesehen sind 41 Komparatoren und 41 Komparatorschlüssel, und wobei
keine zwei Komparatorschlüssel
den gleichen Wert aufweisen. An jedem der Komparatoren werden der
HEC-Schlüssel
und der entsprechende Komparatorschlüssel verglichen, und es wird
eine binäre Eins
("1") erzeugt, wenn eine Übereinstimmung
auftritt. Da jeder Komparatorschlüssel einzigartig ist kann nur
eine "1" erzeugt werden,
und bei der Ausgabe der verbleibenden Komparatoren muss es sich
um eine binäre
Null ("0") handeln. Einer
der Komparatoren wird dazu verwendet, ein Kennzeichen für keinen Fehler
zu erzeugen, und wobei die verbleibenden 40 Komparatoren eine Korrekturmaske
von 40 Bits erzeugen, die zur Korrektur fehlerhafter Kopfzeilen
verwendet werden kann. Die Ausgaben der Komparatoren werden ebenfalls
verknüpft,
um zusätzliche Kennzeichen
zu erzeugen, darunter ein Kennzeichen für einen Fehler, ein Kennzeichen
für einen
korrigierten Fehler und ein Kennzeichen für mehrere Fehler. Diese Ausgabekennzeichen
werden von dem ATM-Prozessor auf eine Art und Weise verwendet, die
die Anforderungen des ATM-Netzanbieters
erfüllt. Wenn
zum Beispiel das Kennzeichen für
mehrere Fehler auftritt, so kann die ganze ATM-Zelle verworfen werden,
oder wenn ein Kennzeichen für
einen korrigierten Fehler auftritt, kann die korrigierte ATM-Zelle
weiter in Richtung ihres Endziels in dem ATM-Netz verlaufen.
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Die
vorliegende Erfindung erlangt Vorteile von einem 32-Bit-Bus in einem SONET-Pfad/einem Empfangsprozessor
einer physischen ATM-Schicht gemäß der Beschreibung
in der vorstehend erwähnten
Anmeldung. Der 32-Bit-Bus sorgt für die Verarbeitung von Bitströmen mit
Durchsatzzeiten, die zwei- bis viermal höher sind als bei 16-Bit- und
8-Bit-Bussen. Darüber
hinaus arbeiten die Komparatoren parallel und synchron, um die Fehlermaske
zu erzeugen, und sie können
jeden zweiten Zyklus des ATM-Prozessors eine Kopfzeile verarbeiten.
Die Fehlermaske passiert danach ein XOR-Glied mit der empfangenen Kopfzeile,
wobei korrigierte Kopfzeilen mit dem maximal möglichen Durchsatz für eine 32-Bit-Verarbeitung
erzeugt werden.
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Die
Aufgaben, Vorteile und neuartigen Merkmale der vorliegenden Erfindung
werden aus der folgenden detaillierten Beschreibung deutlich, wenn diese
in Verbindung mit den anhängigen
Ansprüchen und
den beigefügten
Zeichnungen gelesen wird.
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Kurze Beschreibung
der Zeichnunen
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Es
zeigen:
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1 die
Struktur einer ATM-Zelle;
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2 ein
Blockdiagramm der Elemente eines Ausführungsbeispiels der vorliegenden
Erfindung;
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3 ein
Flussdiagramm eines Verfahrens zum Korrigieren und Detektieren von
Fehlern in der Kopfzeile einer ATM-Zelle gemäß der vorliegenden Erfindung;
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4 Schaltungselemente
für ein
Ausführungsbeispiel
der vorliegenden Erfindung;
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5 ein
Zeitsteuerungsdiagramm des Auftretens von Ereignissen in einem Ausführungsbeispiel
der vorliegenden Erfindung.
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Beschreibung
des bevorzugten Ausführungsbeispiels
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In
folgendem Bezug auf die Abbildung aus 1 ist eine
ATM-Zelle 100 mit
53 Bytes mit fünf Bytes
für eine
Kopfzeile 102 und 48 Bytes für eine Nutzlast dargestellt,
wie dies in den ATM-Spezifikationen definiert ist. Die 40 Bits in
der Kopfzeile sind von links nach rechts bezeichnet, wobei das erste
Bit die Bezeichnung b1 trägt, während das
letzte Bit mit b40 bezeichnet ist. Wenn
die ATM-Zelle über
ein Übertragungsmedium
von einem ersten Knoten zu einem zweiten Knoten übertragen wird, können Beeinträchtigungen
bzw. Güteabfälle in dem Übertragungsmedium
dazu führen,
dass an dem zweiten Knoten Fehler empfangen werden. Da die Kopfzeileninformationen
Pfadinformationen aufweisen, d.h. wohin die ATM-Zelle geht, ist
es erforderlich, dass Kopfzeilenfehler detektiert und korrigiert
werden. Die ersten vier Bytes 105 der Kopfzeile enthalten
Pfadinformationen, und das fünfte
Byte 106 stellt eine Kopfzeilenprüfsumme ("HEC")
dar. Die HEC wird gemäß den ATM-Spezifikationen
unter Verwendung eines CRC-Generatorpolynoms, x8 +
x2 + x + 1, erzeugt. Eine übermittelte
Kopfzeile einer übermittelten ATM-Zelle an einem ersten
Knoten weist somit die vier Pfadinformationsbytes und die übermittelte
HEC auf. Wenn die übermittelte
ATM-Zelle, welche die übermittelte
Kopfzeile aufweist, an einem zweiten Knoten als eine empfangene
ATM-Zelle empfangen wird,
weist die empfangene Kopfzeile empfangene Pfadinformationen und
eine empfangene HEC auf. Aufgrund von Güteabfällen während der Übertragung kann es sein, dass
die übermittelte
ATM-Kopfzeile nicht mit der empfangenen ATM-Kopfzeile übereinstimmt.
Das Erzeugen des HEC-Bytes
an dem ersten Knoten gemäß dem ATM-Spezifikationen
sieht eine Prozedur zur Detektierung und Korrektur von Fehlern vor,
die dem Fachmann auf dem Gebiet bekannt ist. Die Prozedur sorgt
für eine
Korrektur eines Fehlers in der empfangene Kopfzeile, die Bestimmung,
ob kein Fehler existiert und das Detektieren mehrerer Fehler. Eine
entsprechende Vorrichtung zur Anwendung der Prozedur zum Detektieren
und zur Korrektur ist von dem jeweiligen Entwickler abhängig. Fachleute
auf dem Gebiet verwenden für
gewöhnlich
einen sequentiellen Hochgeschwindigkeitsprozessor mit Operationen
für die
Korrektur und zum Detektieren von Fehlern. Für gewöhnlich wird bei der Durchführung dieser
Operationen ein Kennzeichen für
keinen Fehler, ein Kennzeichen für
einen korrigierten Fehler und ein Kennzeichen für mehrere Fehler erzeugt.
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Die
Abbildung aus 2 zeigt ein Blockdiagramm einer
Fehlerkorrekturschaltung (200) zum Detektieren und Korrigieren
von Fehlern gemäß der vorliegenden
Erfindung. Eine errechnete HEC wird unter Verwendung der ersten
vier Bytes der empfangenen Kopfzeile unter Verwendung eines parallelen Hochgeschwindigkeits-Prüfsummengenerators
erzeugt. Die errechnete HEC von 1 Byte passiert ein XOR-Glied mit
der empfangenen HEC durch ein HEC XOR 202, wodurch ein
HEC-Schlüssel 204 erzeugt wird.
Der HEC-Schlüssel
wird gleichzeitig mit 41 Komparatorschlüsseln in einer synchronen Verweistabelle 206 verglichen,
wobei jeder Komparatorschlüssel
einzigartig bzw. eindeutig ist, wodurch eine Korrekturmaske von
40 Bits und ein Kennzeichen für keinen
Fehler 205 erzeugt werden. Bei der Korrekturmaske handelt
es sich um eine Anordnung von "0en" und nicht mehr als
einer "1", da die Ausgabe
jedes der Komparatoren "0" ist, sofern der
HEC-Schlüssel nicht
mit einem der eindeutigen Komparatorschlüssel übereinstimmt. Das Kennzeichen
für keinen
Fehler wird auf "1" gesetzt, wenn der
HEC-Schlüssel
hex "00" entspricht, und
der Schlüssel
wird auf "0" gesetzt, wenn der
HEC-Schlüssel
nicht hex "00" entspricht.
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Wenn
gemäß der vorliegenden
Erfindung gemäß der Veranschaulichung
aus 2 die Korrekturmaske auf gleich "0" gesetzt wird und unverändert bleibt,
werden Daten an dem 32-Bit-Eingangsbus in ein erstes Register 214 übertragen,
wobei ein zweites Register 216 und ein 32-Bit-Ausgangsbus
unverändert
bleiben. Es sind jedoch zwei Taktzyklen des Takts 210 erforderlich,
damit Daten durch die Fehlerkorrekturschaltung 200 verlaufen
können.
Die Abbildung aus 5 zeigt ein Zeitsteuerungsprogramm, das
den Betrieb der Fehlerkorrekturschaltung veranschaulicht. Zu einem
Bezugszeitpunkt t=0, einem ersten Übergang des Takts 210, werden
die ersten vier Bytes der Kopfzeile zu einer empfangenen Kopfzeileneingabe 201.
Die Korrekturmaske wird bei t=0 auf einen Wert "0" gesetzt.
Bei t=0 werden ferner die kombinierte HEC und die empfangene HEC
durch HEC XOR 202 verknüpft
bzw. kombiniert, so dass der HEC-Schlüssel 204 erhalten
wird. Wenn als nächstes ein
zweiter Taktübergang
t=1 auftritt, werden die ersten vier Bytes der Kopfzeile in das
erste Register 214 übertragen
und die zweiten vier Datenbytes erreichen den empfangenen Kopfzeileneingang 201.
Das erste Byte der zweiten vier Bytes ist das fünfte Kopfzeilenbyte. Die synchrone
Verweistabelle 206 bei t=1 speichert den HEC-Schlüssel 204 und
beginnt Werte für
die Korrekturmaske zu erzeugen. Die empfangene HEC und die errechnete
HEC werden erneut auf "0" gesetzt. Wenn der
dritte Taktübergang
eintritt, t=2, wird die Korrekturmaske angewandt. Ein Byte der Korrekturmaske
ist mit dem Byte-XOR 212 gekoppelt, und die verbleibenden
vier Bytes der Korrekturmaske sind mit dem 4-Byte-XOR 208 gekoppelt. Das Byte-XOR 212 und
das 4-Byte-XOR 208 dienen als Masken-XOR zur Korrektur eines einzelnen
Fehlers oder ermöglichen
das unveränderte
Weiterleiten einer Nullfehlerkopfzeile. Die ersten vier Bytes der Kopfzeile
werden durch das XOR 208 korrigiert und in dem zweiten
Register 216 gespeichert, und das fünfte Byte der Kopfzeile wird
durch XOR 212 korrigiert und in dem ersten Register 214 gespeichert.
Somit stehen unmittelbar nach der Taktflanke bei t=2 die ersten
vier Bytes der korrigierten Kopfzeile an dem Ausgang 218 der
korrigierten Kopfzeile zur Verfügung.
Die synchrone Verweistabelle beginnt mit der Erzeugung einer Maske '0' aufgrund des in dem letzten Zyklus
angewandten Schlüssels.
Bei t=3 entspricht die Korrekturmaske 0, und der Inhalt des ersten
Registers verläuft
unverändert
zu dem zweiten Register. Somit unmittelbar nach der Taktflanke bei t=3
ist das fünfte
Byte der korrigierten Kopfzeile an dem Ausgang der korrigierten
Kopfzeile verfügbar. Wenn
keine Fehler auftreten, sind alle 40 Bits der Korrekturmaske bei
t=2 auf "0" gesetzt und das Kennzeichen
für keinen
Fehler 205 entspricht "1". Wenn zwei Fehler
aufgetreten sind, so sind alle Bits der 40-Bit-Maske auf "0" gesetzt,
wobei für
den Fall von zwei Fehlern die Ausgabe des Kennzeichens für keinen
Fehler "0" entspricht. Die
parallele Verarbeitung gemäß der vorstehenden
Beschreibung und der Veranschaulichung in den Abbildungen der 2 und 5 erfolgt
mit der vollständigen
Datenrate, wobei keine Reduzierung in dem Durchsatz der Kopfzeile
vorgesehen wird. Die Abbildung aus 5 zeigt ferner
einen Betrieb mit vollständiger
Verarbeitung im Pipelinesystem, wobei eine zweite Kopfzeile bei
t=2 in die Maschine eintritt.
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In
folgendem Bezug auf die Abbildung aus 3 ist ein
Flussdiagramm 300 vorgesehen, das ein Verfahren zur Korrektur
und zum Detektieren von Fehlern gemäß der vorliegenden Erfindung
veranschaulicht. Das Verfahren des Flussdiagramms beginnt mit dem
Schritt 302, wenn eine empfangene Kopfzeile eine Verarbeitung
erfordert. Nachdem eine errechnete HEC durch einen Hochgeschwindigkeits-CRC-Generator
erzeugt worden ist, wird ein HEC-Schlüssel durch eine XOR-Funktion
der errechneten HEC mit der empfangenen HEC in dem Schritt 304 erzeugt.
Als nächstes
wird in dem Schritt 306 der HEC-Schlüssel synchron mit 40 Komparatorschlüsseln verglichen,
um zu bestimmen, ob etwaige Übereinstimmungen
auftreten. Wenn keine Übereinstimmungen
auftreten und der HEC-Schlüssel
gleich hex "00" ist, so existieren
keine Fehler und ein Kennzeichen für keinen Fehler wird in dem
Schritt 310 auf "1" gesetzt. Wenn eine Übereinstimmung
gegeben ist, das heißt
der Pfad JA aus Schritt 312, so wird in dem Schritt 314 eine
Korrekturmaske erzeugt, die aus "0ern" und einer "1" besteht. Wenn keine Übereinstimmung
gegeben ist, der Pfad NEIN aus Schritt 312, so sind mehrere
Fehler aufgetreten, und in dem Schritt 318 wird ein Kennzeichen
für mehrere
Fehler auf "1" gesetzt. Nach Beendigung
der Schritte 304 bis 318 führt ein Rücksprungschritt 320 das
Verfahren zu dem Startschritt 302 zurück. Die in Bezug auf die Abbildung
aus 3 beschriebenen Schritte erfolgen gleichzeitig
und synchron in einer neuartigen Anordnung logischer Schaltungselemente.
Eine derartige Anordnung logischer Elemente ist in der Abbildung
aus 4 dargestellt.
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Die
Abbildung aus 4 veranschaulicht eine synchrone
Verweistabelle 400 mit logischen Elementen, die eine Fehlerkorrekturmaske
gemäß der vorliegenden
Erfindung erzeugen. Der HEC-Schlüssel 204 auf
einem 8-Bit-Bus wird durch die Komparatoren 40241 bis 4021 gleichzeitig mit 41 Komparatorschlüsseln 40441 bis 4041 verglichen.
Der HEC-Schlüssel von
8 Bits kann bis zu 256 Werte aufweisen, wobei jeder der
Komparatorschlüssel
von 8 Bits einen eindeutigen und vorbestimmten Wert aufweist. Ein
Komparator der 41 Komparatoren weist eine Ausgabe von "1" auf, wenn der HEC-Schlüssel mit
dem Komparatorschlüssel
des Komparators übereinstimmt.
Da keine zwei Komparatorschlüssel den
gleichen Wert aufweisen, kann nur einer der Komparatoren eine Ausgabe
von "1" aufweisen. Die Ausgänge der
Komparatoren 40240 bis 4021 sind sequentiell angeordnet, so dass
eine Korrekturmaske von 40 Bits erzeugt wird. Der Komparator 40241 erzeugt ein Kennzeichen für keinen
Fehler, das einen Wert von "1" aufweist, wenn der
HEC-Schlüssel
einen Wert von hex "00" aufweist. Der Wert
für den Komparatorschlüssel 402 ist
das Syndrom des Generatorpolynoms, wenn alle Bits der ersten vier
Bytes der Kopfzeile "0" sind, ausgenommen
der Stelle "i", die gleich "1" ist. Der Komparatorschlüssel für den 40.
Komparator 40240 ist zum Beispiel
hex "01", und wobei, der Komparatorschlüssel für den ersten
Komparator 4021 gleich hex "31" ist. Jeder der Komparatorschlüssel ist
einzigartig bzw. eindeutig und kann gemäß der vorstehenden Beschreibung
oder auf eine Vielzahl anderer dem Fachmann bekannter Methoden bestimmt
werden. Die Korrekturmaske von 40 Bits wird erzeugt, wenn die Ausgabe
der Komparatoren durch die UND-Glieder 40640 bis 4061 verläuft. Danach wird die Korrekturmaske
unter Verwendung des 4-Byte-XOR 208 und des Byte-XOR 210 auf
die empfangene Kopfzeile angewandt, um einen 1-Bit-Fehler in der
Kopfzeile zu korrigieren.
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Zusätzlich zu
dem Vorsehen der Fehlerkorrekturmaske erzeugt die synchrone Verweistabelle 400 Statuskennzeichen
wie etwa das Kennzeichen für
keinen Fehler 205. Wenn die Ausgaben der 40 Komparatoren
unter Verwendung des ODER-Glieds 408 verknüpft und
danach durch das Korrekturfreigabesignal in dem fehlerkorrigierten
UND-Glied 412 verknüpft
werden, wird ein Kennzeichen für
einen korrigierten Fehler auf "1" gesetzt. Bei der
Ausgabe des ODER-Glieds 408 handelt es sich um ein Kennzeichen
für einen
detektierten Fehler. Wenn mehrere Fehler auftreten, so entspricht
die Ausgabe des 41. Komparators 40241" 0", und die Ausgabe
des ODER-Glieds 408 entspricht "0",
und wenn diese beiden Ausgaben in dem NOR-Glied 410 verknüpft werden,
wird ein Kennzeichen für
mehrere Fehler auf "1" gesetzt. Jedes der
Statuskennzeichen wird durch den ATM-Prozessor, nicht abgebildet, verwendet,
um Maßnahmen
gemäß den Anforderungen
des ATM-Netzes zu ergreifen. Für
gewöhnlich
wird eine ATM-Zelle verworfen, wenn mehrere Fehler auftreten. Wenn
ein Fehler korrigiert wird oder wenn keine Fehler auftreten, wird
die ATM-Zelle gemäß den Pfadinformationen
in der Kopfzeile der Zelle weitergeleitet.
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Die
in der Abbildung aus 4 veranschaulichte synchrone
Verweistabelle 400 arbeitet im Pipelinesystem und weist
die Fähigkeit
zur Ausführung der
Funktionen der Korrektur und der Detektierung von Fehlern an einem
ununterbrochenen Strom von ATM-Kopfzeilen bei 2,2 Gb/Sek. auf. Dem
Stand der Technik entsprechende sequentielle Korrektursysteme verarbeiten
für gewöhnlich jeweils
eine Kopfzeile pro Zelle nicht im Pipelinesystem, so dass sich eine Skalierung
auf höhere
Datenraten schwierig gestalten würde.
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Aus
den vorstehenden Ausführungen
wird deutlich, dass zahlreiche Abänderungen und Modifikationen
möglich
sind, ohne dabei vom Umfang des neuartigen Gedankens der vorliegenden
Erfindung abzuweichen. Hiermit wird festgestellt, dass die vorliegende
Erfindung durch die hierin veranschaulichten speziellen Verfahren
und Vorrichtungen in keiner Weise eingeschränkt wird. Alle derartigen Modifikationen
entsprechen somit dem Umfang der anhängigen Ansprüche.