JPS5837741B2 - デ−タ転送方式 - Google Patents

デ−タ転送方式

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JPS5837741B2
JPS5837741B2 JP54158022A JP15802279A JPS5837741B2 JP S5837741 B2 JPS5837741 B2 JP S5837741B2 JP 54158022 A JP54158022 A JP 54158022A JP 15802279 A JP15802279 A JP 15802279A JP S5837741 B2 JPS5837741 B2 JP S5837741B2
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JP
Japan
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serial
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JP54158022A
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English (en)
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JPS5680943A (en
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範明 松岡
正喜 川俣
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/004Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041Arrangements at the transmitter end
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/12Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1867Arrangements specially adapted for the transmitter end

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)
  • Detection And Correction Of Errors (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

【発明の詳細な説明】 本発明はデータ通信端末装置等の装置間のデータ転送方
式に関し、特に直列データ転送方式における誤り制御に
関するものである。
装置間の直列データ転送方式には従来から種々あるが、
その一例を第1図によって説明する。
第1図において、Aは従装置Bとの間でデータ転送を行
なう主装置である。
主装置Aは、制御回路1、データ並列一直列変換回路2
、データ直列並列変換回路3、ビットカウンタ4、デー
タ制御ゲート5、モードデータ並列一直列変換回路6モ
ードデータ制御ゲート7、パリテイ応答制御ゲート8と
から構成されている。
従装置Bは、制御回路12、データ並列一直列変換回路
22、データ直列一並列変換回路23、ビットカウンタ
24パリテイチェツク回路13、データ制御ゲート25
、パリテイ応答転送ゲート14から成る。
上に述べた装置A,B間のデータ転送動作を、8ビット
/キャラクタ、4キャラクタ/フレームの場合について
説明する。
またこの時のタイムチャートを第2図イに示す。
クロツク信号10および1フレーム毎の同期信号11は
常に主装置Aの制御回路1より従装置Bへ供給されてい
る。
モードデータの内容は、第2図口に示すように送信デー
タの有無にlビット、受信の可否に1ビット、転送デー
タのキャラクタ番号に5ビット、及びパリテイピットに
1ビットである。
主装置Aより従装置Bにデータを転送する場合まずモー
ドデータが制御回路1よりモードデータ並列一直列変換
回路6にセットされ、これがモードデータ制御ゲート7
を通してクロツク信号10に同期して従装置Bに転送さ
れる。
そして、ビットカウンタ4のカウント値からモードデー
タの送出終了を制御回路1が検出すると、次に送信デー
タ15をデータ並列一直列変換回路2にロードしそれを
データ制御ゲート5を通して従装置Bに送出する。
一方従装置Bにおいては、主装置Aからの同期信号11
によりモードデータ受信のタイミングを認識し、データ
直列一並列変換回路23によりモードデータ及び送信デ
ータ(直列データ信号9)をデータ直列一並列変換回路
23で並列の受信データ18に変換する。
尚、制御回路12はビットカウンタ24のカウント値に
よって受信データのキャラクタ判別を行なう。
またパリテイチェツク回路13は、直列データ信号9の
゛1″ビットをカウントしてパリテイチェックする。
ついで制御回路12は従装置Bのステイタスを示すステ
イタスデータ(並列)17をデータ並列一直列変換回路
22にロードさせるが、この時、パリテイ応答転送ゲー
ト14を通してパリテイチェツク回路13の出力に応じ
たパリテイ応答ビット(1ビット)をステイタスデータ
にのせる。
そして、データ並列一直列変換回路22で直列信号に変
換されたステイタスデータはデータ制御ゲート25を通
して主装置Aに送信される。
主装置Aにおいては、従装置Bから受信したステイタス
データをデータ直列一並列変換回路3で並列信号16に
変換するが、その時にパリティ応答制御ゲート8を開い
てパリティ応答ビット(1ビット)を制御回路1に取込
む。
制御回路1は、取込んだパリテイ応答ビットが誤りを示
している場合には、データ再送のための制御を実行する
上述の如き従来のデータ転送方式では、従装置が主装置
から受信したモードデータと送信データを一緒に扱って
パリテイチェックし、その結果によってステイタスデー
タの1ビットのパリテイ応答ビットを作威している。
したがって、モードデータと送信データにそれぞれ1ビ
ット誤りが生じた場合などに、この誤りをパリティ応答
ビットに正しく反映できないことが応々に起る。
また1ビットのパリテイ応答ビットは、信号線の一時的
な誤動作により誤りを生じやすく、再送を必要とすべき
時にそのまま見過ごしてしまうことがある。
したがって本発明の目的は、叙上の如き従来の問題点を
解決できるデータ転送方式を提供するにある。
しかして本発明によれば、従装置側でモードデータと送
信データとを別々にパリテイチェックし、その結果の論
理和にしたがってステイタスデータに少なくとも2ビッ
トのパリテイ応答ビットを設定する。
主装置側では、ステイタスデータ中のパリテイ応答ビッ
トの少なくとも1ビットが誤りを示した場合は、フレー
ムを再送する。
第3図に本発明の一実施例を示し、説明する。
尚、第1図と同等部分には同符号を付してある。
本実施例では、従装置B側に2つのパリティチエツク回
路3L32と、これらパリティチェック回路31,32
の出力を論理和してパリティ応答転送ゲート14に与え
るオアゲート33が備えている。
また、主装置A側には、データ直列一並列変換回路3で
並列信号に戻されたステイタスデータ16中の2ビット
のパリティ応答ビットの論理和をとってパリテイ応答制
御ゲート8に与えるオアゲート34が新たに設けられて
いる。
これ以外の回路構成は、第1図と同様である。
次に、第2図イに示したようなフレーム構成(8ビット
/キャラクタ、4キャラクタ/フレーム)を想定して本
実施例の動作を説明する。
主装置Aから従装置Bにデータ転送を行う場合従装置B
では受信したモードデータをデータ直列並列変換回路2
3で並列の受信データ18に変換すると共に、モードデ
ータ用パリティチェツク回路31によりモードデータの
゛1″ビットを計数することによりパリテイチェックす
る。
また送信データの受信も同様に、直並列変換と同時に送
信データ用パリテイチェツク回路31にて゛1″ビット
の計数を行ない、パリテイチェックする。
両パリテイチェツク回路30.31のチェック結果は、
オアゲート33で論理和されてパリテイ応答転送ゲート
14に与えられる。
送信データの受信が終了すると、制御回路12はゲート
14を開いて、オアゲ゛一ト33の出力を送信すべきス
ティタスデータ17のパリティ応答ビット(本実施例で
は2ビット)にセットする。
パリティ応答ビットがセットされたステイタスデータは
データ並列−直列変換回路22で並直変換されたのち、
データ制御ゲート25を通じて主装置Aへ送信される,
主装置IIIJでは、従装置Bから受信したスティタス
データをデータ直列一並列変換回路3で並列データ16
に変換し、そのうちの2ビットのパリテイ応答ビットの
論理和をオアゲート34でとり、それをパリテイ応答制
御ゲート8を通じて制御回路1に取込む。
制御回路1はゲート8の出力、つまりパリテイ応答ビッ
トの論理和が誤りを示している場合、フレームの再送を
実行する。
以上に述べたように本発明にあっては、モードデータと
送信データについてそれぞれ別々に行なったパリテイチ
ェツクの結果の論理和にしたがって、ステイタスデータ
中の2ビット以上のパリテイ応答ビットを設定するよう
にしている。
したがつて、モードデータと送信データが同時に゛゜1
″ビット誤りを生じたような場合に、それが正しくパリ
テイ応答ビットに反映されなかったり、パリテイ応答ビ
ットが信号線の一時的な外乱等により正しく転送されな
かったりというような問題は、ほとんど解消できる。
尚、本発明は前述の実施例に示した態様に限定されるも
のではなく、広範な変形態様をとり得るものである。
例えば、第3図中の主従装置内には複数の並列一直列変
換回路と直列変換回路があるが、これらは互に兼用する
ことも可能である。
またフレーム構成も他の形態であってもよい。
【図面の簡単な説明】
第1図は従来のデータ転送方式の一例を示すブロック図
、第2イ第1図方式における転送タイミングと転送デー
タのフレーム構成を説明するためのタイムチャート、第
2図口は第2図イ中のモードデータおよびステイタスデ
ータのビット構成図、第3図は本発明によるデータ転送
方式の一実施例を示すブロック図である。 A・・・・・・主装置、B・・・・・・従装置、1,1
2・・・・・・制御回路、2,22・・・・・・データ
並列一直列変換回路、3,23・・・・・・データ直列
一並列変換回路、4,24・・・・・・ビットカウンタ
、6・・・・・・モードデータ並列一直列変換回路、1
0・・・・・・クロツク信号、11・・・・・・同期信
号、31・・・・・・モードデータ用パリテイチェツク
回路、32・・・・・・送信データ用パリテイチェツク
回路。

Claims (1)

    【特許請求の範囲】
  1. 1 一方の装置が他方の装置へモードデータとそれに続
    く送信データを送信し、該他方の装置が該モードデータ
    と該送信データを受信したのちステイタスデータを該一
    方の装置へ返信するデータ転送方式において、該他方の
    装置は該一方の装置からの該モードデータと該送信デー
    タをそれぞれ別別にパリテイチェックする手段と、この
    各パリテイチェックの結果の論理和をとる手段とを有し
    、該論理和の結果を示すパリテイ応答ビットを該ステイ
    タスデータに2ビット以上含め、該一方の装置は該他方
    の装置からの該ステイデータ中の該パリテイ応答ビット
    の少なくとも1ビットが誤まりを示すときに、該モード
    データと該送信データとを再送することを特徴とするデ
    ータ転送方式。
JP54158022A 1979-12-07 1979-12-07 デ−タ転送方式 Expired JPS5837741B2 (ja)

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JPS5680943A JPS5680943A (en) 1981-07-02
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JPS642718Y2 (ja) * 1985-03-29 1989-01-23

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