JPS5837741B2 - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS5837741B2 JPS5837741B2 JP54158022A JP15802279A JPS5837741B2 JP S5837741 B2 JPS5837741 B2 JP S5837741B2 JP 54158022 A JP54158022 A JP 54158022A JP 15802279 A JP15802279 A JP 15802279A JP S5837741 B2 JPS5837741 B2 JP S5837741B2
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- Japan
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- parallel
- serial
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0041—Arrangements at the transmitter end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
- H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
- H04L1/1867—Arrangements specially adapted for the transmitter end
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明はデータ通信端末装置等の装置間のデータ転送方
式に関し、特に直列データ転送方式における誤り制御に
関するものである。
式に関し、特に直列データ転送方式における誤り制御に
関するものである。
装置間の直列データ転送方式には従来から種々あるが、
その一例を第１図によって説明する。
その一例を第１図によって説明する。
第１図において、Ａは従装置Ｂとの間でデータ転送を行
なう主装置である。
なう主装置である。
主装置Ａは、制御回路１、データ並列一直列変換回路２
、データ直列並列変換回路３、ビットカウンタ４、デー
タ制御ゲート５、モードデータ並列一直列変換回路６モ
ードデータ制御ゲート７、パリテイ応答制御ゲート８と
から構成されている。
、データ直列並列変換回路３、ビットカウンタ４、デー
タ制御ゲート５、モードデータ並列一直列変換回路６モ
ードデータ制御ゲート７、パリテイ応答制御ゲート８と
から構成されている。
従装置Ｂは、制御回路１２、データ並列一直列変換回路
２２、データ直列一並列変換回路２３、ビットカウンタ
２４パリテイチェツク回路１３、データ制御ゲート２５
、パリテイ応答転送ゲート１４から成る。
２２、データ直列一並列変換回路２３、ビットカウンタ
２４パリテイチェツク回路１３、データ制御ゲート２５
、パリテイ応答転送ゲート１４から成る。
上に述べた装置Ａ，Ｂ間のデータ転送動作を、８ビット
／キャラクタ、４キャラクタ／フレームの場合について
説明する。
／キャラクタ、４キャラクタ／フレームの場合について
説明する。
またこの時のタイムチャートを第２図イに示す。
クロツク信号１０および１フレーム毎の同期信号１１は
常に主装置Ａの制御回路１より従装置Ｂへ供給されてい
る。
常に主装置Ａの制御回路１より従装置Ｂへ供給されてい
る。
モードデータの内容は、第２図口に示すように送信デー
タの有無にｌビット、受信の可否に１ビット、転送デー
タのキャラクタ番号に５ビット、及びパリテイピットに
１ビットである。
タの有無にｌビット、受信の可否に１ビット、転送デー
タのキャラクタ番号に５ビット、及びパリテイピットに
１ビットである。
主装置Ａより従装置Ｂにデータを転送する場合まずモー
ドデータが制御回路１よりモードデータ並列一直列変換
回路６にセットされ、これがモードデータ制御ゲート７
を通してクロツク信号１０に同期して従装置Ｂに転送さ
れる。
ドデータが制御回路１よりモードデータ並列一直列変換
回路６にセットされ、これがモードデータ制御ゲート７
を通してクロツク信号１０に同期して従装置Ｂに転送さ
れる。
そして、ビットカウンタ４のカウント値からモードデー
タの送出終了を制御回路１が検出すると、次に送信デー
タ１５をデータ並列一直列変換回路２にロードしそれを
データ制御ゲート５を通して従装置Ｂに送出する。
タの送出終了を制御回路１が検出すると、次に送信デー
タ１５をデータ並列一直列変換回路２にロードしそれを
データ制御ゲート５を通して従装置Ｂに送出する。
一方従装置Ｂにおいては、主装置Ａからの同期信号１１
によりモードデータ受信のタイミングを認識し、データ
直列一並列変換回路２３によりモードデータ及び送信デ
ータ（直列データ信号９）をデータ直列一並列変換回路
２３で並列の受信データ１８に変換する。
によりモードデータ受信のタイミングを認識し、データ
直列一並列変換回路２３によりモードデータ及び送信デ
ータ（直列データ信号９）をデータ直列一並列変換回路
２３で並列の受信データ１８に変換する。
尚、制御回路１２はビットカウンタ２４のカウント値に
よって受信データのキャラクタ判別を行なう。
よって受信データのキャラクタ判別を行なう。
またパリテイチェツク回路１３は、直列データ信号９の
゛１″ビットをカウントしてパリテイチェックする。
゛１″ビットをカウントしてパリテイチェックする。
ついで制御回路１２は従装置Ｂのステイタスを示すステ
イタスデータ（並列）１７をデータ並列一直列変換回路
２２にロードさせるが、この時、パリテイ応答転送ゲー
ト１４を通してパリテイチェツク回路１３の出力に応じ
たパリテイ応答ビット（１ビット）をステイタスデータ
にのせる。
イタスデータ（並列）１７をデータ並列一直列変換回路
２２にロードさせるが、この時、パリテイ応答転送ゲー
ト１４を通してパリテイチェツク回路１３の出力に応じ
たパリテイ応答ビット（１ビット）をステイタスデータ
にのせる。
そして、データ並列一直列変換回路２２で直列信号に変
換されたステイタスデータはデータ制御ゲート２５を通
して主装置Ａに送信される。
換されたステイタスデータはデータ制御ゲート２５を通
して主装置Ａに送信される。
主装置Ａにおいては、従装置Ｂから受信したステイタス
データをデータ直列一並列変換回路３で並列信号１６に
変換するが、その時にパリティ応答制御ゲート８を開い
てパリティ応答ビット（１ビット）を制御回路１に取込
む。
データをデータ直列一並列変換回路３で並列信号１６に
変換するが、その時にパリティ応答制御ゲート８を開い
てパリティ応答ビット（１ビット）を制御回路１に取込
む。
制御回路１は、取込んだパリテイ応答ビットが誤りを示
している場合には、データ再送のための制御を実行する
。
している場合には、データ再送のための制御を実行する
。
上述の如き従来のデータ転送方式では、従装置が主装置
から受信したモードデータと送信データを一緒に扱って
パリテイチェックし、その結果によってステイタスデー
タの１ビットのパリテイ応答ビットを作威している。
から受信したモードデータと送信データを一緒に扱って
パリテイチェックし、その結果によってステイタスデー
タの１ビットのパリテイ応答ビットを作威している。
したがって、モードデータと送信データにそれぞれ１ビ
ット誤りが生じた場合などに、この誤りをパリティ応答
ビットに正しく反映できないことが応々に起る。
ット誤りが生じた場合などに、この誤りをパリティ応答
ビットに正しく反映できないことが応々に起る。
また１ビットのパリテイ応答ビットは、信号線の一時的
な誤動作により誤りを生じやすく、再送を必要とすべき
時にそのまま見過ごしてしまうことがある。
な誤動作により誤りを生じやすく、再送を必要とすべき
時にそのまま見過ごしてしまうことがある。
したがって本発明の目的は、叙上の如き従来の問題点を
解決できるデータ転送方式を提供するにある。
解決できるデータ転送方式を提供するにある。
しかして本発明によれば、従装置側でモードデータと送
信データとを別々にパリテイチェックし、その結果の論
理和にしたがってステイタスデータに少なくとも２ビッ
トのパリテイ応答ビットを設定する。
信データとを別々にパリテイチェックし、その結果の論
理和にしたがってステイタスデータに少なくとも２ビッ
トのパリテイ応答ビットを設定する。
主装置側では、ステイタスデータ中のパリテイ応答ビッ
トの少なくとも１ビットが誤りを示した場合は、フレー
ムを再送する。
トの少なくとも１ビットが誤りを示した場合は、フレー
ムを再送する。
第３図に本発明の一実施例を示し、説明する。
尚、第１図と同等部分には同符号を付してある。
本実施例では、従装置Ｂ側に２つのパリティチエツク回
路３Ｌ３２と、これらパリティチェック回路３１，３２
の出力を論理和してパリティ応答転送ゲート１４に与え
るオアゲート３３が備えている。
路３Ｌ３２と、これらパリティチェック回路３１，３２
の出力を論理和してパリティ応答転送ゲート１４に与え
るオアゲート３３が備えている。
また、主装置Ａ側には、データ直列一並列変換回路３で
並列信号に戻されたステイタスデータ１６中の２ビット
のパリティ応答ビットの論理和をとってパリテイ応答制
御ゲート８に与えるオアゲート３４が新たに設けられて
いる。
並列信号に戻されたステイタスデータ１６中の２ビット
のパリティ応答ビットの論理和をとってパリテイ応答制
御ゲート８に与えるオアゲート３４が新たに設けられて
いる。
これ以外の回路構成は、第１図と同様である。
次に、第２図イに示したようなフレーム構成（８ビット
／キャラクタ、４キャラクタ／フレーム）を想定して本
実施例の動作を説明する。
／キャラクタ、４キャラクタ／フレーム）を想定して本
実施例の動作を説明する。
主装置Ａから従装置Ｂにデータ転送を行う場合従装置Ｂ
では受信したモードデータをデータ直列並列変換回路２
３で並列の受信データ１８に変換すると共に、モードデ
ータ用パリティチェツク回路３１によりモードデータの
゛１″ビットを計数することによりパリテイチェックす
る。
では受信したモードデータをデータ直列並列変換回路２
３で並列の受信データ１８に変換すると共に、モードデ
ータ用パリティチェツク回路３１によりモードデータの
゛１″ビットを計数することによりパリテイチェックす
る。
また送信データの受信も同様に、直並列変換と同時に送
信データ用パリテイチェツク回路３１にて゛１″ビット
の計数を行ない、パリテイチェックする。
信データ用パリテイチェツク回路３１にて゛１″ビット
の計数を行ない、パリテイチェックする。
両パリテイチェツク回路３０．３１のチェック結果は、
オアゲート３３で論理和されてパリテイ応答転送ゲート
１４に与えられる。
オアゲート３３で論理和されてパリテイ応答転送ゲート
１４に与えられる。
送信データの受信が終了すると、制御回路１２はゲート
１４を開いて、オアゲ゛一ト３３の出力を送信すべきス
ティタスデータ１７のパリティ応答ビット（本実施例で
は２ビット）にセットする。
１４を開いて、オアゲ゛一ト３３の出力を送信すべきス
ティタスデータ１７のパリティ応答ビット（本実施例で
は２ビット）にセットする。
パリティ応答ビットがセットされたステイタスデータは
データ並列−直列変換回路２２で並直変換されたのち、
データ制御ゲート２５を通じて主装置Ａへ送信される，
主装置ＩＩＩＪでは、従装置Ｂから受信したスティタス
データをデータ直列一並列変換回路３で並列データ１６
に変換し、そのうちの２ビットのパリテイ応答ビットの
論理和をオアゲート３４でとり、それをパリテイ応答制
御ゲート８を通じて制御回路１に取込む。
データ並列−直列変換回路２２で並直変換されたのち、
データ制御ゲート２５を通じて主装置Ａへ送信される，
主装置ＩＩＩＪでは、従装置Ｂから受信したスティタス
データをデータ直列一並列変換回路３で並列データ１６
に変換し、そのうちの２ビットのパリテイ応答ビットの
論理和をオアゲート３４でとり、それをパリテイ応答制
御ゲート８を通じて制御回路１に取込む。
制御回路１はゲート８の出力、つまりパリテイ応答ビッ
トの論理和が誤りを示している場合、フレームの再送を
実行する。
トの論理和が誤りを示している場合、フレームの再送を
実行する。
以上に述べたように本発明にあっては、モードデータと
送信データについてそれぞれ別々に行なったパリテイチ
ェツクの結果の論理和にしたがって、ステイタスデータ
中の２ビット以上のパリテイ応答ビットを設定するよう
にしている。
送信データについてそれぞれ別々に行なったパリテイチ
ェツクの結果の論理和にしたがって、ステイタスデータ
中の２ビット以上のパリテイ応答ビットを設定するよう
にしている。
したがつて、モードデータと送信データが同時に゛゜１
″ビット誤りを生じたような場合に、それが正しくパリ
テイ応答ビットに反映されなかったり、パリテイ応答ビ
ットが信号線の一時的な外乱等により正しく転送されな
かったりというような問題は、ほとんど解消できる。
″ビット誤りを生じたような場合に、それが正しくパリ
テイ応答ビットに反映されなかったり、パリテイ応答ビ
ットが信号線の一時的な外乱等により正しく転送されな
かったりというような問題は、ほとんど解消できる。
尚、本発明は前述の実施例に示した態様に限定されるも
のではなく、広範な変形態様をとり得るものである。
のではなく、広範な変形態様をとり得るものである。
例えば、第３図中の主従装置内には複数の並列一直列変
換回路と直列変換回路があるが、これらは互に兼用する
ことも可能である。
換回路と直列変換回路があるが、これらは互に兼用する
ことも可能である。
またフレーム構成も他の形態であってもよい。
第１図は従来のデータ転送方式の一例を示すブロック図
、第２イ第１図方式における転送タイミングと転送デー
タのフレーム構成を説明するためのタイムチャート、第
２図口は第２図イ中のモードデータおよびステイタスデ
ータのビット構成図、第３図は本発明によるデータ転送
方式の一実施例を示すブロック図である。 Ａ・・・・・・主装置、Ｂ・・・・・・従装置、１，１
２・・・・・・制御回路、２，２２・・・・・・データ
並列一直列変換回路、３，２３・・・・・・データ直列
一並列変換回路、４，２４・・・・・・ビットカウンタ
、６・・・・・・モードデータ並列一直列変換回路、１
０・・・・・・クロツク信号、１１・・・・・・同期信
号、３１・・・・・・モードデータ用パリテイチェツク
回路、３２・・・・・・送信データ用パリテイチェツク
回路。
、第２イ第１図方式における転送タイミングと転送デー
タのフレーム構成を説明するためのタイムチャート、第
２図口は第２図イ中のモードデータおよびステイタスデ
ータのビット構成図、第３図は本発明によるデータ転送
方式の一実施例を示すブロック図である。 Ａ・・・・・・主装置、Ｂ・・・・・・従装置、１，１
２・・・・・・制御回路、２，２２・・・・・・データ
並列一直列変換回路、３，２３・・・・・・データ直列
一並列変換回路、４，２４・・・・・・ビットカウンタ
、６・・・・・・モードデータ並列一直列変換回路、１
０・・・・・・クロツク信号、１１・・・・・・同期信
号、３１・・・・・・モードデータ用パリテイチェツク
回路、３２・・・・・・送信データ用パリテイチェツク
回路。
Claims (1)
- １ 一方の装置が他方の装置へモードデータとそれに続
く送信データを送信し、該他方の装置が該モードデータ
と該送信データを受信したのちステイタスデータを該一
方の装置へ返信するデータ転送方式において、該他方の
装置は該一方の装置からの該モードデータと該送信デー
タをそれぞれ別別にパリテイチェックする手段と、この
各パリテイチェックの結果の論理和をとる手段とを有し
、該論理和の結果を示すパリテイ応答ビットを該ステイ
タスデータに２ビット以上含め、該一方の装置は該他方
の装置からの該ステイデータ中の該パリテイ応答ビット
の少なくとも１ビットが誤まりを示すときに、該モード
データと該送信データとを再送することを特徴とするデ
ータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54158022A JPS5837741B2 (ja) | 1979-12-07 | 1979-12-07 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54158022A JPS5837741B2 (ja) | 1979-12-07 | 1979-12-07 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5680943A JPS5680943A (en) | 1981-07-02 |
| JPS5837741B2 true JPS5837741B2 (ja) | 1983-08-18 |
Family
ID=15662555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54158022A Expired JPS5837741B2 (ja) | 1979-12-07 | 1979-12-07 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837741B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS642718Y2 (ja) * | 1985-03-29 | 1989-01-23 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60100845A (ja) * | 1983-11-08 | 1985-06-04 | Fuji Xerox Co Ltd | デ−タ通信方式 |
-
1979
- 1979-12-07 JP JP54158022A patent/JPS5837741B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS642718Y2 (ja) * | 1985-03-29 | 1989-01-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5680943A (en) | 1981-07-02 |
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