JPS60100845A - デ−タ通信方式 - Google Patents
デ−タ通信方式Info
- Publication number
- JPS60100845A JPS60100845A JP58208382A JP20838283A JPS60100845A JP S60100845 A JPS60100845 A JP S60100845A JP 58208382 A JP58208382 A JP 58208382A JP 20838283 A JP20838283 A JP 20838283A JP S60100845 A JPS60100845 A JP S60100845A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- main body
- data
- copying machine
- dedicated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Bidirectional Digital Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はメインマイクロプロセッサと１乃至２以上の
他のマイクロプロセッサ間のデータ通信に関するもので
ある。
他のマイクロプロセッサ間のデータ通信に関するもので
ある。
第１図はこの種の複数のマイクロプロセッサを使用する
場合のブロック図で、（１）は例えば複写機本体に搭載
されたメインマイクロプロセッサとしての複写機本体用
のマイクロプロセッサ、（２）は複写機本体用のマイク
ロプロセッサ（１）とは別にその操作・表示装置に搭載
した他のマイクロプロセッサとしての操作・表示装置専
用のマイクロプロセッサ、（３）も上記複写機本体用の
マイクロプロセッサ（１）とは別の他のマイクロプロセ
ッサで、これは例えばユーザーの希望等により複写機本
体に接続されるオプション・ソーター・フォルター等の
付属装置に搭載した付属装置専用のマイクロプロセッサ
である。上記複写機本体用のマイクロプロセッサ（１）
と操作・表示装置専用のマイクロプロセッサ（２）との
間には配線ケーブル（４）が設けられ、また複写機本体
用のマイクロプロセッサ（１）と付属装置専用のマイク
ロプロセッサ（３）とは接続ケーブル（５）によって接
続されている。
場合のブロック図で、（１）は例えば複写機本体に搭載
されたメインマイクロプロセッサとしての複写機本体用
のマイクロプロセッサ、（２）は複写機本体用のマイク
ロプロセッサ（１）とは別にその操作・表示装置に搭載
した他のマイクロプロセッサとしての操作・表示装置専
用のマイクロプロセッサ、（３）も上記複写機本体用の
マイクロプロセッサ（１）とは別の他のマイクロプロセ
ッサで、これは例えばユーザーの希望等により複写機本
体に接続されるオプション・ソーター・フォルター等の
付属装置に搭載した付属装置専用のマイクロプロセッサ
である。上記複写機本体用のマイクロプロセッサ（１）
と操作・表示装置専用のマイクロプロセッサ（２）との
間には配線ケーブル（４）が設けられ、また複写機本体
用のマイクロプロセッサ（１）と付属装置専用のマイク
ロプロセッサ（３）とは接続ケーブル（５）によって接
続されている。
本出願人は、上記のように、複写機、ロボットあるいは
いわゆるメカトロ機器等電子機器の操作・表示装置やそ
の付属装置（二機器本体用のマイク ４０プロセツサと
は別に上記装置用のマイクロブロセッサを設けることに
より、従来のように操作・表示装置のスイッチや表示素
子あるいは付属装置の各種センサ等の入力素子やモータ
等の駆動素子を機器本体用のマイクロプロセッサが直接
制御する場合に必要とされる配線ケーブルや接続ケーブ
ルの減少を図るようにした技術を開発したが、それでも
第１図に示す配線ケーブル（４）や接続ケーブル（５）
としては、本体のメイン側から夫々の装置の専用側及び
その逆の専用側からメイン側というように２本の信号線
と、更に再送要求等の信号線が２．３本の計４〜５本の
信号線により構成されているものであり、この点では更
に改善の余地があった。
いわゆるメカトロ機器等電子機器の操作・表示装置やそ
の付属装置（二機器本体用のマイク ４０プロセツサと
は別に上記装置用のマイクロブロセッサを設けることに
より、従来のように操作・表示装置のスイッチや表示素
子あるいは付属装置の各種センサ等の入力素子やモータ
等の駆動素子を機器本体用のマイクロプロセッサが直接
制御する場合に必要とされる配線ケーブルや接続ケーブ
ルの減少を図るようにした技術を開発したが、それでも
第１図に示す配線ケーブル（４）や接続ケーブル（５）
としては、本体のメイン側から夫々の装置の専用側及び
その逆の専用側からメイン側というように２本の信号線
と、更に再送要求等の信号線が２．３本の計４〜５本の
信号線により構成されているものであり、この点では更
に改善の余地があった。
この発明はこのような点に着眼してなされたもので、上
述のように４〜５本必要とされるケーブルを更に減らす
ようにし、しかも上記の再送要求などの機能を損うこと
なくこれを行なうようにすることを目的とするものであ
る。
述のように４〜５本必要とされるケーブルを更に減らす
ようにし、しかも上記の再送要求などの機能を損うこと
なくこれを行なうようにすることを目的とするものであ
る。
この発明は、上記目的を達成するため、メインマイクロ
プロセッサと他のマイクロプロセッサ間のケーブルを１
本とし、谷側でデータを送信するとき（＝は受信データ
のエラーのチェックに応じて再送要求の情報を含ませ、
かつ夫々の側において自己の送信データをモニタするこ
とができるよう（ニしたものである。
プロセッサと他のマイクロプロセッサ間のケーブルを１
本とし、谷側でデータを送信するとき（＝は受信データ
のエラーのチェックに応じて再送要求の情報を含ませ、
かつ夫々の側において自己の送信データをモニタするこ
とができるよう（ニしたものである。
以下、この発明の一実施例を図面に基づいて説明する。
第２図はこの発明の一実施例を示すもので、（６）、（
６）は夫々メインマイクロプロセッサとしての複写機本
体用のマイクロプロセッサ（１）及び他のマイクロプロ
セッサとしての専用マイクロプロセッサ（７）側に設け
られた例えばインテル社の８２５１Ａ等の通信用ｔ、ｓ
Ｉ、 （８ｉ、（８）も夫々上記−フィクロプロセッサ
（１）及び専用マイクロプロセッサ（７）側に設けられ
たタイミング発生部で、ライントライバイネーブル信号
（９）を発生する。なお、上記専用マイクロプロセッサ
（７）としては、既述したような複写機の操作・表示装
置専用のマイクロプロセッサあるいは付属装置専用のマ
イクロプロセッサであってよい。
６）は夫々メインマイクロプロセッサとしての複写機本
体用のマイクロプロセッサ（１）及び他のマイクロプロ
セッサとしての専用マイクロプロセッサ（７）側に設け
られた例えばインテル社の８２５１Ａ等の通信用ｔ、ｓ
Ｉ、 （８ｉ、（８）も夫々上記−フィクロプロセッサ
（１）及び専用マイクロプロセッサ（７）側に設けられ
たタイミング発生部で、ライントライバイネーブル信号
（９）を発生する。なお、上記専用マイクロプロセッサ
（７）としては、既述したような複写機の操作・表示装
置専用のマイクロプロセッサあるいは付属装置専用のマ
イクロプロセッサであってよい。
（１０１、（ｌＯ）は夫々複写機本体及び専用側のライ
ントライバ、（１１）、＋Ｉｌｌ モ夫々各側のライン
レシーバで、１本のケーブル（１２１が複写機本体側の
ライントライバ（Ｉ■、ラインレシーバ（ｉｌｌ及び専
用側のライントライバ（１０） 、ラインレシーバ（Ｉ
ｌｌに接続されている。通常は、上記本体側のライント
ライバ叫はディセーブルになっており、専用側のライン
トライバ（１（１はイネーブルになっている。すな゛ゎ
ち、普通は専用側から本体側へのデータ通信が可能にな
っていて。
ントライバ、（１１）、＋Ｉｌｌ モ夫々各側のライン
レシーバで、１本のケーブル（１２１が複写機本体側の
ライントライバ（Ｉ■、ラインレシーバ（ｉｌｌ及び専
用側のライントライバ（１０） 、ラインレシーバ（Ｉ
ｌｌに接続されている。通常は、上記本体側のライント
ライバ叫はディセーブルになっており、専用側のライン
トライバ（１（１はイネーブルになっている。すな゛ゎ
ち、普通は専用側から本体側へのデータ通信が可能にな
っていて。
逆方向の通信は小町になっている。
また、各ラインレシーバｆｉ１１． （１１１は、本体
側専用側ともに常時イネーブルになっており、自己の送
信データをモニタすることができるようになっている。
側専用側ともに常時イネーブルになっており、自己の送
信データをモニタすることができるようになっている。
第８図は上記各側からの送信データ等のタイミングチャ
ートの一例を示し、（ａｌは本体側がら専用側への送信
データ、（ｂ）は本体側における送信可能期間、（０１
は本体側モニタチェックタイミング、（ｄ）は本体側受
信データリセットのタイミングを示す。
ートの一例を示し、（ａｌは本体側がら専用側への送信
データ、（ｂ）は本体側における送信可能期間、（０１
は本体側モニタチェックタイミング、（ｄ）は本体側受
信データリセットのタイミングを示す。
また同図（ｅ）は専用側から本体側への送信データ、（
ｆ）は専用側における送信可能期間、（ｇ）は専用側受
信データリセットのタイミング、（ｈ）は専用側モニタ
チェックタイミングを示し、そして（ｉ）は本体側受信
データリード（Ｒｅａｄ）タイミングを示す。
ｆ）は専用側における送信可能期間、（ｇ）は専用側受
信データリセットのタイミング、（ｈ）は専用側モニタ
チェックタイミングを示し、そして（ｉ）は本体側受信
データリード（Ｒｅａｄ）タイミングを示す。
次に、上記構成において、１本のケーブルＱ２＋によっ
て既述した再送要求等の機能を損うことなく複写機本体
用のマイクロプロセッサ（１）と専用マイクロプロセッ
サ（７）間のデータ通信を行なう場合の動作について、
第８図をも参照して説明する。
て既述した再送要求等の機能を損うことなく複写機本体
用のマイクロプロセッサ（１）と専用マイクロプロセッ
サ（７）間のデータ通信を行なう場合の動作について、
第８図をも参照して説明する。
まず、本体側は所定の時間に次の動作を行なう。
すなわち、第８図ｆｉ）に示すように時刻ｔ。において
受信データをリードし、これの伝送上のエラーをチェッ
クする。エラーがある場合には、今回送信するデータに
再送要求の情報を含める。
受信データをリードし、これの伝送上のエラーをチェッ
クする。エラーがある場合には、今回送信するデータに
再送要求の情報を含める。
時刻り。からｔ、時間後、同図（ｂ）に示すように送信
可能とし、更に同図（ｄ）及び（ａ）の如く受信データ
をリセットし、データを送信する。このようにして、本
体側からケーブル０りを介してデータを送信する。
可能とし、更に同図（ｄ）及び（ａ）の如く受信データ
をリセットし、データを送信する。このようにして、本
体側からケーブル０りを介してデータを送信する。
送（ＩＶ終Ｊ−（ｌは、史じ次の（１）〜（ｉｉｉｌの
動作を行なう。
動作を行なう。
（１） ｒ？ｉＪ述１．たよう（二、ラインレシーバ（
１１）によつ゛で自己の・２ζイ１−；データをモニタ
することができるようになっているので、同図（ｃ）に
示す如く送信終了後、モニタデータと送信データを比較
し、不一致のときは、次回送信時のデータは再送要求の
有無にかかわらず＋ｌｒ送する。
１１）によつ゛で自己の・２ζイ１−；データをモニタ
することができるようになっているので、同図（ｃ）に
示す如く送信終了後、モニタデータと送信データを比較
し、不一致のときは、次回送信時のデータは再送要求の
有無にかかわらず＋ｌｒ送する。
（１１） モニタチェックからｔ２時間後、同図（ｂｌ
のように送ＧＴを不１りにヂる。
のように送ＧＴを不１りにヂる。
ｌｉｔ ソＬ、て、１−記モニタチェックからｔ３時間
後に、同図（ｄ）に示すように受信データをリセットす
る。なお、」−記Ｌ２＋ ｔ３に関しては、０くｔ２〈
ｔ３の関係に設定−［る。
後に、同図（ｄ）に示すように受信データをリセットす
る。なお、」−記Ｌ２＋ ｔ３に関しては、０くｔ２〈
ｔ３の関係に設定−［る。
次に、ｑ出側は、本体側からのデータ受信が完了したと
き割り込み処理で次の動作を行なう。
き割り込み処理で次の動作を行なう。
上記ｔ２時間以内に受信データをリードレスドアする。
そし−Ｃ受信データの伝送上のエラーをチェックし、エ
ラーがある場合には今回送信するデータに再送安来の情
報を含める。
ラーがある場合には今回送信するデータに再送安来の情
報を含める。
前記した本体イａすのモニタチェックの時点からｔ４時
間後、同図（ｆ＋に示すように送信可能とし、更に同図
□□□）及び（ｅｌの如く受信データをリセットし、デ
ータを送信する。また、上記ｔ４に関しては、ｔ２〈ｔ
４〈ｔ３の関係に設定する。このようにして、今度は専
用側からケーブル（１２を介してデータを送信する。
間後、同図（ｆ＋に示すように送信可能とし、更に同図
□□□）及び（ｅｌの如く受信データをリセットし、デ
ータを送信する。また、上記ｔ４に関しては、ｔ２〈ｔ
４〈ｔ３の関係に設定する。このようにして、今度は専
用側からケーブル（１２を介してデータを送信する。
送信完了後は、前述した本体側と同様に、同図（ｈ）に
示すよう（＝モニタデータと送信データを比較する。そ
して、一致しないときは同図（ｆ）の破線で示すように
即座に送信を不可にし、一致したときは実線で示すよう
にモニタチェックからｔ５時間後、送信を不可にする。
示すよう（＝モニタデータと送信データを比較する。そ
して、一致しないときは同図（ｆ）の破線で示すように
即座に送信を不可にし、一致したときは実線で示すよう
にモニタチェックからｔ５時間後、送信を不可にする。
そして、上記モニタチェックからｔ６時間後に。
同図（ｇ）の如く受信データをリセットする。そしてま
た５本体側は同図（１）に示す次の受信データリードタ
イミングからｔ１時間後に送信可能状態にさらされるが
、本体側をこのように送信可能にする時刻囁は、」二記
ｔ５時間後とｔ６時間後の間の時刻となるよう設定され
、再び上記のようなデータの送信が行なわれるようにな
っている。
た５本体側は同図（１）に示す次の受信データリードタ
イミングからｔ１時間後に送信可能状態にさらされるが
、本体側をこのように送信可能にする時刻囁は、」二記
ｔ５時間後とｔ６時間後の間の時刻となるよう設定され
、再び上記のようなデータの送信が行なわれるようにな
っている。
このようにして、１本のケーブル（１２１で再送要求等
の機能を損うことなくマイクロプロセッサ（１）と専用
マイクロプロセッサ（７）間のデータ通信を行なうこと
ができる。このため、前記第１図に示した配線ケーブル
（４）や接続ケーブル（５）は４〜５本の信号線を必些
どするが、更にこれをそれぞれ１本の信号線で構成ｒる
ことかでき、更に一層のコストダウンを１−ｊなうこと
ができる。
の機能を損うことなくマイクロプロセッサ（１）と専用
マイクロプロセッサ（７）間のデータ通信を行なうこと
ができる。このため、前記第１図に示した配線ケーブル
（４）や接続ケーブル（５）は４〜５本の信号線を必些
どするが、更にこれをそれぞれ１本の信号線で構成ｒる
ことかでき、更に一層のコストダウンを１−ｊなうこと
ができる。
なお、に記実施例では、通信用ＬＳＩ＋６＋、（６）や
タイミング発生部（８）、（８）を１吏用しているが、
一部のワンチップマイクロプロセッサとしてこれと同じ
ような機能なもったＣＰＵがあるので、これを使用する
場合には、上記通信用ＬＳＩやタイミング発生部を省略
することができる。また、電子機器として複ｌＪＲを列
にと１）て説明したが、この発明はこれに限定されるも
のではなく、ロボットやあるいはいわゆるメカトロ機器
等他の電子機器の場合にも適用できる。
タイミング発生部（８）、（８）を１吏用しているが、
一部のワンチップマイクロプロセッサとしてこれと同じ
ような機能なもったＣＰＵがあるので、これを使用する
場合には、上記通信用ＬＳＩやタイミング発生部を省略
することができる。また、電子機器として複ｌＪＲを列
にと１）て説明したが、この発明はこれに限定されるも
のではなく、ロボットやあるいはいわゆるメカトロ機器
等他の電子機器の場合にも適用できる。
以北のように、この発明は、電子機器において使用され
るメインマイクロプロセソザと他のマイクロプロセッサ
間のケーブルを更（二減少させ、］本の信号線で構成す
ることができ、一層のコストダウンを図れる上、再送要
求等の機能を損うこともない等の特長を有する。
るメインマイクロプロセソザと他のマイクロプロセッサ
間のケーブルを更（二減少させ、］本の信号線で構成す
ることができ、一層のコストダウンを図れる上、再送要
求等の機能を損うこともない等の特長を有する。
第１図は複写機（二おいて複数のマイクロプロセッサを
使用する場合の一例を示すブロック図、第２図はこの発
明の一実施例を示すブロック図、第８図はこの発明の説
明に供するタイミングチャートである。 符号説明 （１）・・・・・・複写機本体用マイクロプロセッサ（
７）・・・・・・専用マイクロプロセッサ（１０）・・
・・・・ライントライバ ０１）・旧・・ラインレシー
バ（１２・・・・・・ケーブル 第１図 第２図 第３図
使用する場合の一例を示すブロック図、第２図はこの発
明の一実施例を示すブロック図、第８図はこの発明の説
明に供するタイミングチャートである。 符号説明 （１）・・・・・・複写機本体用マイクロプロセッサ（
７）・・・・・・専用マイクロプロセッサ（１０）・・
・・・・ライントライバ ０１）・旧・・ラインレシー
バ（１２・・・・・・ケーブル 第１図 第２図 第３図
Claims (1)
- 複数のマイクロプロセッサを使用する電子機器のメイン
マイクロプロセッサと他のマイクロプロセッサ間のデー
タ通信において、上記メインマイクロプロセッサと他の
マイクロプロセッサ間のケーブルを１本の信号線で構成
し、夫々各側からの送信データに再送要求情報を含ませ
ると共に、夫々の側において自己の送信データをモニタ
するようにしたことを特徴とするデータ通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58208382A JPS60100845A (ja) | 1983-11-08 | 1983-11-08 | デ−タ通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58208382A JPS60100845A (ja) | 1983-11-08 | 1983-11-08 | デ−タ通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60100845A true JPS60100845A (ja) | 1985-06-04 |
Family
ID=16555342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58208382A Pending JPS60100845A (ja) | 1983-11-08 | 1983-11-08 | デ−タ通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60100845A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4857512A (ja) * | 1971-11-18 | 1973-08-13 | ||
| JPS5680943A (en) * | 1979-12-07 | 1981-07-02 | Hitachi Ltd | Data transfer system |
-
1983
- 1983-11-08 JP JP58208382A patent/JPS60100845A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4857512A (ja) * | 1971-11-18 | 1973-08-13 | ||
| JPS5680943A (en) * | 1979-12-07 | 1981-07-02 | Hitachi Ltd | Data transfer system |
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