JPH0498924A - 通信装置 - Google Patents
通信装置Info
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- JPH0498924A JPH0498924A JP21660990A JP21660990A JPH0498924A JP H0498924 A JPH0498924 A JP H0498924A JP 21660990 A JP21660990 A JP 21660990A JP 21660990 A JP21660990 A JP 21660990A JP H0498924 A JPH0498924 A JP H0498924A
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- 238000004891 communication Methods 0.000 title claims abstract description 38
- 230000005540 biological transmission Effects 0.000 claims abstract description 75
- 238000012545 processing Methods 0.000 claims abstract description 25
- 238000012544 monitoring process Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、通信装置に関するものである。
従来、第３図に示すように、複数のノートを伝送路（パ
スライン）ｌにて接続して通信システムを形成する場合
、マスタノードとなる通信装置２にはホストＣＰＵ３と
通信用ＩＣ４が備えられる。
スライン）ｌにて接続して通信システムを形成する場合
、マスタノードとなる通信装置２にはホストＣＰＵ３と
通信用ＩＣ４が備えられる。
ホス）ＣＰＵ３にはスイッチ・センサ等が接続されると
ともにアクチュエータ・ランプが接続される。そして、
通信用ＩＣ４が伝送路ｌからデータを入力して当該デー
タを所定の形式のフォーマットに変換し、第４図に示す
ように、ホストＣＰＵ３への受信要求信号（ローアクテ
ィブ）を出力しながら（第４図でＴｌで示す）、ホスト
ＣＰＵ３からの送信要求信号（ローアクティブ）を入力
する毎（ｔｌ、ｔ２．ｔ３で示す）に変換したデータを
所定ビットづつホストＣＰＵ３に送るようになっている
。又、ホストｃＰＵ３は送信要求を出す毎に受信要求信
号の極性をモニタしており、受信要求信号か「Ｈ」であ
ればメツセージが終了したと判断する。
ともにアクチュエータ・ランプが接続される。そして、
通信用ＩＣ４が伝送路ｌからデータを入力して当該デー
タを所定の形式のフォーマットに変換し、第４図に示す
ように、ホストＣＰＵ３への受信要求信号（ローアクテ
ィブ）を出力しながら（第４図でＴｌで示す）、ホスト
ＣＰＵ３からの送信要求信号（ローアクティブ）を入力
する毎（ｔｌ、ｔ２．ｔ３で示す）に変換したデータを
所定ビットづつホストＣＰＵ３に送るようになっている
。又、ホストｃＰＵ３は送信要求を出す毎に受信要求信
号の極性をモニタしており、受信要求信号か「Ｈ」であ
ればメツセージが終了したと判断する。
し発明が解決しようとする課題〕
ところが、伝送路ｌに連続してメツセージが送られてい
ると、ｔ３で送信要求信号がｒｌＪとなった後に通信用
ＩＣ４が受信要求信号のＨレベルを短く作成すると（第
４図でＴ２で示す）、ホストＣＰＵ３にとっては伝送ミ
スにつながり易く、又、第４図での一点鎖線で示すよう
に受信要求信号のＨレベルを長く作成すると（Ｔ３で示
す）、ホストＣＰＵ３の監視負荷（監視のための割り込
み処理）が大きくなってしまう。つまり、ホストＣＰＵ
３が通信用ＩＣ４とデータの授受を行う場合、通信用Ｉ
Ｃ４主体のタイミングでのデータの授受によりホストＣ
ＰＵ３の通信処理負荷が太きくなるとともに伝送ミスを
招いてしまう。
ると、ｔ３で送信要求信号がｒｌＪとなった後に通信用
ＩＣ４が受信要求信号のＨレベルを短く作成すると（第
４図でＴ２で示す）、ホストＣＰＵ３にとっては伝送ミ
スにつながり易く、又、第４図での一点鎖線で示すよう
に受信要求信号のＨレベルを長く作成すると（Ｔ３で示
す）、ホストＣＰＵ３の監視負荷（監視のための割り込
み処理）が大きくなってしまう。つまり、ホストＣＰＵ
３が通信用ＩＣ４とデータの授受を行う場合、通信用Ｉ
Ｃ４主体のタイミングでのデータの授受によりホストＣ
ＰＵ３の通信処理負荷が太きくなるとともに伝送ミスを
招いてしまう。
この発明の目的は、処理回路（ホストＣＰＵ３）が入出
力回路（通信用ＩＣ４）とデータの授受を行う際に、処
理回路の処理負荷を軽減できるとともに確実に伝送を行
うことができる通信装置を提供することにある。
力回路（通信用ＩＣ４）とデータの授受を行う際に、処
理回路の処理負荷を軽減できるとともに確実に伝送を行
うことができる通信装置を提供することにある。
この発明は、伝送路からデータを入力して当該データを
所定の形式のフォーマットに変換し、受信要求信号を出
力しながら送信要求信号を入力する毎に前記変換したデ
ータを所定ビットづつ送出するとともにメツセージの最
後の所定ビットに対する送信要求信号が出力されると受
信要求信号の出力を停止する入出力回路と、 前記入出力回路に前記送信要求信号を出力して前記入出
力回路からのデータを入力するとともに、前記送信要求
信号を出力する毎に前記受信要求信号の入力の有無を判
定し、当該信号の入出力回路からの出力が停止されると
メツセージの最後の所定ビットであると判定する処理回
路と を備えた通信装置において、 連続して処理回路に送るメツセージが有る場合に、前記
処理回路がメツセージの最後の所定ビットの送信要求信
号を出力した状態がら任意のタイミングにて次のメツセ
ージ送信に備えて当該送信要求信号の出力を停止し、こ
の出力停止により入出力回路が受信要求信号を出力する
ようにした通信装置をその要旨とするものである。
所定の形式のフォーマットに変換し、受信要求信号を出
力しながら送信要求信号を入力する毎に前記変換したデ
ータを所定ビットづつ送出するとともにメツセージの最
後の所定ビットに対する送信要求信号が出力されると受
信要求信号の出力を停止する入出力回路と、 前記入出力回路に前記送信要求信号を出力して前記入出
力回路からのデータを入力するとともに、前記送信要求
信号を出力する毎に前記受信要求信号の入力の有無を判
定し、当該信号の入出力回路からの出力が停止されると
メツセージの最後の所定ビットであると判定する処理回
路と を備えた通信装置において、 連続して処理回路に送るメツセージが有る場合に、前記
処理回路がメツセージの最後の所定ビットの送信要求信
号を出力した状態がら任意のタイミングにて次のメツセ
ージ送信に備えて当該送信要求信号の出力を停止し、こ
の出力停止により入出力回路が受信要求信号を出力する
ようにした通信装置をその要旨とするものである。
連続して処理回路に送るメツセージが有る場合に、処理
回路がメツセージの最後の所定ビットの送信要求信号を
出力した状態から任意のタイミングにて次のメツセージ
送信に備えて当該送信要求信号の出力を停止し、この出
力停止により入出力回路が受信要求信号を出力する。つ
まり、処理回路が任意に次のメツセージの伝送タイミン
グを作る。
回路がメツセージの最後の所定ビットの送信要求信号を
出力した状態から任意のタイミングにて次のメツセージ
送信に備えて当該送信要求信号の出力を停止し、この出
力停止により入出力回路が受信要求信号を出力する。つ
まり、処理回路が任意に次のメツセージの伝送タイミン
グを作る。
以下、この発明を具体化した一実施例を図面に従って説
明する。
明する。
全体の構成は第３図々同様であるが、処理回路としての
ホストＣＰＵ３と入出力回路としての通信用ＩＣ４の動
作が異なっている。
ホストＣＰＵ３と入出力回路としての通信用ＩＣ４の動
作が異なっている。
マスタノードでの通信装置２の通信用ＩＣ４に備えられ
た受信部の回路構成を第２図に示す。この受信部にはレ
シーバ回路５と受信フォーマット変換回路６とメツセー
ジフィルタ／エラーチエツク回路７と受信バッファ回路
群８と送信シフトレジスタ９が順に接続されている。
た受信部の回路構成を第２図に示す。この受信部にはレ
シーバ回路５と受信フォーマット変換回路６とメツセー
ジフィルタ／エラーチエツク回路７と受信バッファ回路
群８と送信シフトレジスタ９が順に接続されている。
レシーバ回路５は伝送路ｌからのメツセージを物理フォ
ーマット（ビット形成のためのしきい値）に従い受信す
る。受信フォーマット変換回路６はメツセージフォーマ
ットを通信装置内部で使用するフォーマットに変換する
（例えば、ＰＷＭ−＋ＮＲＺ）。メツセージフィルタ／
エラーチエツク回路７は、外部端子等で設定されたＩＤ
を含みエラーのないメツセージのみを受信バッファ回路
群８に送る。
ーマット（ビット形成のためのしきい値）に従い受信す
る。受信フォーマット変換回路６はメツセージフォーマ
ットを通信装置内部で使用するフォーマットに変換する
（例えば、ＰＷＭ−＋ＮＲＺ）。メツセージフィルタ／
エラーチエツク回路７は、外部端子等で設定されたＩＤ
を含みエラーのないメツセージのみを受信バッファ回路
群８に送る。
受信バッファ回路群８はｎ個のバッファ回路よりなり、
各受信バッファ回路には１個分のメッセ−ジがストアさ
れるようになっている。そして、受信バッファ回路群８
にはホストＣＰＵ３に送るべきメツセージがｎ個ストア
され、空きがあれば順次、送信シフトレジスタ９に近い
バッファ回路にシフトされる。送信シフトレジスタ９は
ホストＣＰＵ３のシリアルインターフェースに合致した
形にしてデータを送信する。
各受信バッファ回路には１個分のメッセ−ジがストアさ
れるようになっている。そして、受信バッファ回路群８
にはホストＣＰＵ３に送るべきメツセージがｎ個ストア
され、空きがあれば順次、送信シフトレジスタ９に近い
バッファ回路にシフトされる。送信シフトレジスタ９は
ホストＣＰＵ３のシリアルインターフェースに合致した
形にしてデータを送信する。
受信用コントローラ１０は受信要求信号をホストＣＰＵ
３に出力するとともに、送信要求信号をホストＣＰＵ３
から受信して送信シフトレジスタ９を介してメツセージ
を送信する。
３に出力するとともに、送信要求信号をホストＣＰＵ３
から受信して送信シフトレジスタ９を介してメツセージ
を送信する。
次に、このように構成した通信装置の作用を説明する。
今、第１図に示すように、連続してメツセージ（データ
■、■を含むメツセージ、及びデータ■を含むメツセー
ジ）が伝送路ｌから通信用ＩＣ４に送られてきた場合を
考える。この時、最初のメツセージは１バイトの送信先
ＩＤと１バイトのデータ■とｌバイトのデータ■と１バ
イトのエラー検出用コードＣＲＣ（Ｃｉｃｌｉｃ Ｒｅ
ｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）よりなり、後のメツセ
ージは１バイトの送信先ＩＤと１バイトのデータ■と１
バイトのエラー検出用コードＣＲＣよりなる。
■、■を含むメツセージ、及びデータ■を含むメツセー
ジ）が伝送路ｌから通信用ＩＣ４に送られてきた場合を
考える。この時、最初のメツセージは１バイトの送信先
ＩＤと１バイトのデータ■とｌバイトのデータ■と１バ
イトのエラー検出用コードＣＲＣ（Ｃｉｃｌｉｃ Ｒｅ
ｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）よりなり、後のメツセ
ージは１バイトの送信先ＩＤと１バイトのデータ■と１
バイトのエラー検出用コードＣＲＣよりなる。
通信用ＩＣ４の受信用コントローラＩＯは最初に受信し
たメツセージのＩＤが受信すべきＩＤで、かつ、エラー
がないとホストＣＰＵ３へ送信すべきメーセージである
と判断して、ｔｌのタイミングで受信要求信号（本実施
例ではローアクティブ）を「Ｌ」にする。すると、ホス
トＣＰＵ３は他の処理も行っているので通信できる状態
になった時（ｔ２のタイミング）、送信要求信号（本実
施例ではローアクティブ）をｒＬＪにする。
たメツセージのＩＤが受信すべきＩＤで、かつ、エラー
がないとホストＣＰＵ３へ送信すべきメーセージである
と判断して、ｔｌのタイミングで受信要求信号（本実施
例ではローアクティブ）を「Ｌ」にする。すると、ホス
トＣＰＵ３は他の処理も行っているので通信できる状態
になった時（ｔ２のタイミング）、送信要求信号（本実
施例ではローアクティブ）をｒＬＪにする。
そして、通信用ＩＣ４の受信用コントローラＩＯは送信
要求信号が「Ｌ」になるとＴ端子からタイミングｔ３で
受信シフトレジスタ９を介して１バイトのＩＤをホス）
ＣＰＵ３に送る。その後、ホストＣＰＵ３は１バイト受
信完了を確認した後、任意のタイミング（タイミングｔ
４）で送信要求信号を「Ｈ」にする。
要求信号が「Ｌ」になるとＴ端子からタイミングｔ３で
受信シフトレジスタ９を介して１バイトのＩＤをホス）
ＣＰＵ３に送る。その後、ホストＣＰＵ３は１バイト受
信完了を確認した後、任意のタイミング（タイミングｔ
４）で送信要求信号を「Ｈ」にする。
さらに、ホストＣＰＵ３は通信できる状態になった時（
ｔ５のタイミング）、送信要求信号を「Ｌ」にする。通
信用ＩＣ４の受信用コントローラｌＯは送信要求信号が
「Ｌ」になるとＴ端子からタイミングｔ６で送信シフト
レジスタ９を介して１バイトのデータ■をホストＣＰＵ
３に送る。
ｔ５のタイミング）、送信要求信号を「Ｌ」にする。通
信用ＩＣ４の受信用コントローラｌＯは送信要求信号が
「Ｌ」になるとＴ端子からタイミングｔ６で送信シフト
レジスタ９を介して１バイトのデータ■をホストＣＰＵ
３に送る。
その後、ホストＣＰＵ３は１バイト受信完了を確認した
後、タイミングｔ７で送信要求信号を「Ｈ」にする。
後、タイミングｔ７で送信要求信号を「Ｈ」にする。
そして、ホストＣＰＵ３は通信できる状態になった時（
ｔ８のタイミング）、送信要求信号を「Ｌ」にする。通
信用ＩＣ４の受信用コントローラｌＯは送信要求信号が
「Ｌ」になると、Ｔ端子からタイミングｔ９で送信シフ
トレジスタ９を介して１バイトのデータ■をホストＣＰ
Ｕ３に送る。
ｔ８のタイミング）、送信要求信号を「Ｌ」にする。通
信用ＩＣ４の受信用コントローラｌＯは送信要求信号が
「Ｌ」になると、Ｔ端子からタイミングｔ９で送信シフ
トレジスタ９を介して１バイトのデータ■をホストＣＰ
Ｕ３に送る。
又、通信用ＩＣ４の受信用コントローラ１０は送信要求
信号がｔ８で「Ｌ」になると、ホストＣＰＵ３に送信す
べき最終データが要求されたとして、ｔ９°のタイミン
グで受信要求信号を「Ｈ」にする。
信号がｔ８で「Ｌ」になると、ホストＣＰＵ３に送信す
べき最終データが要求されたとして、ｔ９°のタイミン
グで受信要求信号を「Ｈ」にする。
尚、ここでの受信要求信号のｒＨ」への変更は、受信バ
ッファ８にパスライン１からのメツセージを取り込む時
にデータを何バイト取り込んだかをポインタ又はカウン
タで記憶しておき、そのポインタ又はカウンタが送信要
求用端子ＨＴＥの「ＨＪ→「Ｌ」で「１」づつデクリメ
ントされ、「ＯＪになったら、送信すべきデータが無い
として受信要求用端子ＨＲＣＶを「Ｌ」→ｒ Ｈ，Ｊに
するようになっている。
ッファ８にパスライン１からのメツセージを取り込む時
にデータを何バイト取り込んだかをポインタ又はカウン
タで記憶しておき、そのポインタ又はカウンタが送信要
求用端子ＨＴＥの「ＨＪ→「Ｌ」で「１」づつデクリメ
ントされ、「ＯＪになったら、送信すべきデータが無い
として受信要求用端子ＨＲＣＶを「Ｌ」→ｒ Ｈ，Ｊに
するようになっている。
ホス）ＣＰＵ３は送信要求を出す毎に受信要求信号の極
性を監視しており、この時、受信要求信号が「Ｈ」であ
るのでメツセージが終了したと判断する。
性を監視しており、この時、受信要求信号が「Ｈ」であ
るのでメツセージが終了したと判断する。
そして、ホストＣＰＵ３はデータ■を受信完了後、任意
のタイミング（第１図でのｔｌＯのタイミング）で送信
要求信号を「Ｈ」にする。すると、受信用コントローラ
１０はタイミングｔｌｌで受信要求信号を「Ｌ」にして
後のメツセージの受信要求を行う。この際、送信要求信
号を「Ｈ」にする前に（ｔｌｏのタイミングで）、伝送
路ｌからデータ■を含んだメツセージが送信されている
。
のタイミング（第１図でのｔｌＯのタイミング）で送信
要求信号を「Ｈ」にする。すると、受信用コントローラ
１０はタイミングｔｌｌで受信要求信号を「Ｌ」にして
後のメツセージの受信要求を行う。この際、送信要求信
号を「Ｈ」にする前に（ｔｌｏのタイミングで）、伝送
路ｌからデータ■を含んだメツセージが送信されている
。
その後、ホストＣＰＵ３は通信できる状態になった時（
ｔ１２のタイミング）、送信要求信号を「Ｌ」にする。
ｔ１２のタイミング）、送信要求信号を「Ｌ」にする。
そして、通信用ＩＣ４の受信用コントローラｌＯは送信
要求信号が「Ｌ」になるとＴ端子からタイミングｔ１３
で送信シフトレジスタ９を介して１バイトのＩＤをホス
トＣＰＵ３に送る。その後、ホストＣＰＵ３は１バイト
受信完了を確認した後、タイミングｔ１４で送信要求信
号を［ＨＪにする。
要求信号が「Ｌ」になるとＴ端子からタイミングｔ１３
で送信シフトレジスタ９を介して１バイトのＩＤをホス
トＣＰＵ３に送る。その後、ホストＣＰＵ３は１バイト
受信完了を確認した後、タイミングｔ１４で送信要求信
号を［ＨＪにする。
さらに、ホストＣＰＵ３は通信できる状態になった時（
ｔ １５のタイミング）、送信要求信号を「Ｌ」にする
。通信用ＩＣ４の受信用コントローラ１０は送信要求信
号が「Ｌ」になるとＴ端子からタイミングｔ１６で送信
シフトレジスタ９を介して１バイトのデータ■をホスト
ＣＰＵ３に送る。
ｔ １５のタイミング）、送信要求信号を「Ｌ」にする
。通信用ＩＣ４の受信用コントローラ１０は送信要求信
号が「Ｌ」になるとＴ端子からタイミングｔ１６で送信
シフトレジスタ９を介して１バイトのデータ■をホスト
ＣＰＵ３に送る。
又、通信用ＩＣ４の受信用コントローラｌＯはｔ１５の
タイミングで送信要求信号が「Ｌ」になると、ホストＣ
ＰＵ３に送信すべき最終データが要求されたとして、ｔ
１６′のタイミングで受信要求信号を「Ｈ」にする。
タイミングで送信要求信号が「Ｌ」になると、ホストＣ
ＰＵ３に送信すべき最終データが要求されたとして、ｔ
１６′のタイミングで受信要求信号を「Ｈ」にする。
その後、ホストＣＰＵ３は１バイト受信完了を確認した
後、タイミングｔ１７で送信要求信号を「Ｈ」にする。
後、タイミングｔ１７で送信要求信号を「Ｈ」にする。
このように本実施例では、連続して通信用ＩＣ４（入出
力回路）からホストＣＰＵ３ （処理回路）に送るメツ
セージが有る場合に、ホストＣＰＵ３がメツセージの最
後の所定ビットの送信要求信号を出力した状態から任意
のタイミングｔｌＯにて次のメツセージ送信に備えて当
該送信要求信号の出力を停止し、この出力停止により通
信用ＩＣ４が受信要求信号を出力するようにした。つま
り、ホストＣＰＵ３が任意に次のメツセージの伝送タイ
ミングを作ることができ、従来本式では（通信用ＩＣ４
主体のタイミングでのデータ授受では）伝送ミスを招い
たりホストＣＰＵ３の監視負荷が大きくなっていたが、
そのようなことが回避され、ホストＣＰＵ３が通信用Ｉ
Ｃ４とデータの授受を行う際に、ホストＣＰＵ３の処理
負荷を軽減できるとともに確実に伝送を行うことができ
ることとなる。
力回路）からホストＣＰＵ３ （処理回路）に送るメツ
セージが有る場合に、ホストＣＰＵ３がメツセージの最
後の所定ビットの送信要求信号を出力した状態から任意
のタイミングｔｌＯにて次のメツセージ送信に備えて当
該送信要求信号の出力を停止し、この出力停止により通
信用ＩＣ４が受信要求信号を出力するようにした。つま
り、ホストＣＰＵ３が任意に次のメツセージの伝送タイ
ミングを作ることができ、従来本式では（通信用ＩＣ４
主体のタイミングでのデータ授受では）伝送ミスを招い
たりホストＣＰＵ３の監視負荷が大きくなっていたが、
そのようなことが回避され、ホストＣＰＵ３が通信用Ｉ
Ｃ４とデータの授受を行う際に、ホストＣＰＵ３の処理
負荷を軽減できるとともに確実に伝送を行うことができ
ることとなる。
以上詳述したようにこの発明によれば、処理回路が入出
力回路とデータの授受を行う際に、処理回路の処理負荷
を軽減できるとともに確実に伝送を行うことができる優
れた効果を発揮する。
力回路とデータの授受を行う際に、処理回路の処理負荷
を軽減できるとともに確実に伝送を行うことができる優
れた効果を発揮する。
第１図は実施例のタイミングチャート、第２図は通信用
ＩＣの受信側のブロック図、第３図はシステム構成図、
第４図は従来技術を説明するためのタイミングチャート
である。 ｌは伝送路、３は処理回路としてのホストＣＰＵ、４は
入出力回路としての通信用ＩＣ。 特許出願人 日本電装 株式会社 トヨタ自動車 株式会社
ＩＣの受信側のブロック図、第３図はシステム構成図、
第４図は従来技術を説明するためのタイミングチャート
である。 ｌは伝送路、３は処理回路としてのホストＣＰＵ、４は
入出力回路としての通信用ＩＣ。 特許出願人 日本電装 株式会社 トヨタ自動車 株式会社
Claims (1)
- 【特許請求の範囲】 １、伝送路からデータを入力して当該データを所定の形
式のフォーマットに変換し、受信要求信号を出力しなが
ら送信要求信号を入力する毎に前記変換したデータを所
定ビットづつ送出するとともにメッセージの最後の所定
ビットに対する送信要求信号が出力されると受信要求信
号の出力を停止する入出力回路と、 前記入出力回路に前記送信要求信号を出力して前記入出
力回路からのデータを入力するとともに、前記送信要求
信号を出力する毎に前記受信要求信号の入力の有無を判
定し、当該信号の入出力回路からの出力が停止されると
メッセージの最後の所定ビットであると判定する処理回
路と を備えた通信装置において、 連続して処理回路に送るメッセージが有る場合に、前記
処理回路がメッセージの最後の所定ビットの送信要求信
号を出力した状態から任意のタイミングにて次のメッセ
ージ送信に備えて当該送信要求信号の出力を停止し、こ
の出力停止により入出力回路が受信要求信号を出力する
ようにしたことを特徴とする通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21660990A JP2874983B2 (ja) | 1990-08-16 | 1990-08-16 | 通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21660990A JP2874983B2 (ja) | 1990-08-16 | 1990-08-16 | 通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498924A true JPH0498924A (ja) | 1992-03-31 |
| JP2874983B2 JP2874983B2 (ja) | 1999-03-24 |
Family
ID=16691112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21660990A Expired - Fee Related JP2874983B2 (ja) | 1990-08-16 | 1990-08-16 | 通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874983B2 (ja) |
-
1990
- 1990-08-16 JP JP21660990A patent/JP2874983B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2874983B2 (ja) | 1999-03-24 |
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