JPH08139783A - Ｈｄｌｃフレーム受信回路 - Google Patents

Abstract

(57)【要約】 【目的】 開始フラグ、終結フラグを１個で兼用する場
合でもデータ受信を可能にする。 【構成】 ＳＩＯ１がＨＤＬＣフレームのデータを受信
すると、このデータがＦＩＦＯ４へ書き込まれる。１フ
レームの受信が終了すると、制御回路６がＳＩＯ１を受
信可能状態に再設定する。ＤＭＡ８によりＦＩＦＯ４か
らメモリ１０へデータが転送される。正常なフレームを
受信したことを示すデータＦＯＫが出力されると、ＤＭ
Ａ切替回路７が転送に用いるＤＭＡ８のチャネルを切り
替え、データ処理部１１が転送動作をしていたチャネル
を再設定する。異常なフレームを受信したことを示すデ
ータＦＮＧが出力されると、ＤＭＡ８が転送動作をして
いたチャネルを初期化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、送信局から送出された
ＨＤＬＣフレームを受信するＨＤＬＣフレーム受信回路
に関し、特にフレームの開始フラグと終結フラグを１個
のフラグで兼用する場合でもデータ受信が可能なＨＤＬ
Ｃフレーム受信回路に関するものである。

【０００２】

【従来の技術】従来より、信頼性の高い高速伝送が可能
な伝送制御手順としてＨＤＬＣ（HighLevel Data Link
Control）が制定されている。このＨＤＬＣの伝送単位
であるフレームの構造は図６（ａ）のようになってお
り、フレームの開始／終結の表示及び同期確立のための
フラグＦ、受信先又は送信先のアドレスが書き込まれる
アドレスＡ、相手局に対する動作の指令又は指令に対す
る応答に用いられる制御部Ｃ、実際の情報メッセージが
書き込まれる情報部Ｄ１・・・、誤り制御のためのシー
ケンスであるフレームチェックシーケンス（以下、ＦＣ
Ｓとする）からなっている。

【０００３】このようなＨＤＬＣの伝送手順を用いた通
信システムにおいては、送信局はフレームの連続送出を
行うが、受信局の受信能力が送信局の送信能力以下であ
る場合、図６（ｂ）に示すようにＨＤＬＣフレーム間に
フラグと同じ同期パターンを有するフィラーＦを挿入し
て受信局の受信能力に合わせてフレーム送出を行うよう
にしている。

【０００４】図７はこのような受信局となる従来のＨＤ
ＬＣフレーム受信回路のブロック図であり、２１は図示
しない回線からＨＤＬＣフレームのデータを受信する通
信プロトコルコントローラ（Serial I/0 Interface、以
下ＳＩＯとする）、２２はこのＳＩＯ２１からデータを
読み出して後述するメモリへ転送するＤＭＡコントロー
ラ、２３は転送されたデータを記憶するメモリ、２４は
メモリ２３に記憶されたデータの処理を行うファームウ
ェア（以下、Ｆ／Ｗとする）によるデータ処理部、２５
はデータ・バスである。

【０００５】次に、このようなＨＤＬＣフレーム受信回
路の動作を説明する。データ処理部２４は、ＨＤＬＣフ
レームの受信開始前にＳＩＯ２１、ＤＭＡコントローラ
２２を受信可能状態に設定し、受信完了割込信号ＩＮＴ
を待つ。ＤＭＡ２２は、ＳＩＯ２１が回線からＨＤＬＣ
フレームのデータを受信すると、読み出し制御信号ＩＯ
Ｒを出力してＳＩＯ２１からデータを読み出すとほぼ同
時に、書き込み制御信号ＭＷを出力してこのデータをメ
モリ２３に書き込ませる。そして、データ処理部２４
は、１フレーム分の受信が終了して受信完了割込信号Ｉ
ＮＴが出力されると、メモリ２３に転送されたデータの
処理を行い、ＳＩＯ２１、ＤＭＡ２２を受信可能状態に
再設定する。

【０００６】このように、ＳＩＯ２１、ＤＭＡ２２内部
のカウンタ等を初期化して受信可能状態にする再設定を
１フレームごとに行う必要があり、フレームを正常に受
信できなかった場合も同様の再設定が必要となる。ま
た、これらの処理はＦ／Ｗであるデータ処理部２４によ
って行われるため、Ｆ／Ｗの処理時間を確保する必要が
あり、この時間が不十分な場合ＳＩＯ２１、ＤＭＡ２２
を再設定できなくなる。そして、以上のような問題は回
線速度が高速になればなるほど条件が厳しくなる。そこ
で、連続するＨＤＬＣフレーム間に上記のようなフィラ
ーＦを挿入してフレーム間の時間を確保していた。

【０００７】

【発明が解決しようとする課題】従来のＨＤＬＣフレー
ム受信回路は以上のような構成となっており、データの
処理とＳＩＯ、ＤＭＡコントローラの再設定を１フレー
ムごとに行うデータ処理部の処理能力上の制約により、
送信局から送出するフレーム間にフィラーを挿入しなけ
ればならず、高速通信が可能なＨＤＬＣの伝送効率を低
下させてしまうという問題点があった。本発明は、上記
課題を解決するためになされたもので、送信局から送出
するフレーム間にフィラーを挿入する必要がなく、開始
フラグと終結フラグを１個のフラグで兼用する場合でも
データ受信が可能なＨＤＬＣフレーム受信回路を提供す
ることを目的とする。

【０００８】

【課題を解決するための手段】本発明は、回線からＨＤ
ＬＣフレームのデータを受信し、１フレーム分の受信が
終了したときに、受信終了信号及び受信したフレームが
正常かどうかを示すステータスデータを出力する通信プ
ロトコルコントローラと、ＨＤＬＣフレームのデータ及
びステータスデータが転送されたときに、これらを記憶
すると共に転送要求信号を出力するＦＩＦＯメモリと、
コントローラからデータを読み出してＦＩＦＯメモリへ
転送し、受信終了信号が入力されると、コントローラを
次のフレームの受信のために受信可能状態に再設定する
制御回路と、ＨＤＬＣフレームのデータを記憶するメモ
リと、正常なフレームを受信したことを示すステータス
データがＦＩＦＯメモリから出力されると、転送要求信
号が入力される度に出力するＤＭＡ転送要求信号を第１
の信号から第２の信号、あるいは第２の信号から第１の
信号へ切り替えるＤＭＡ切替回路と、第１、第２のＤＭ
Ａ転送要求信号が入力されたときに、それぞれ第１、第
２のチャネルを用いてＦＩＦＯメモリからＨＤＬＣフレ
ームのデータを読み出してメモリへ転送し、ＦＩＦＯメ
モリから読み出したステータスデータが異常なフレーム
を受信したことを示すと、転送動作をしていたチャネル
を初期化するＤＭＡコントローラと、メモリに記憶され
たＨＤＬＣフレームのデータを処理し、正常なフレーム
を受信したことを示すステータスデータがＦＩＦＯメモ
リから出力されると、転送動作をしていたＤＭＡコント
ローラのチャネルを転送可能状態に再設定するデータ処
理部とを有するものである。

【０００９】

【作用】本発明によれば、通信プロトコルコントローラ
がデータを受信すると、このデータが制御回路によって
ＦＩＦＯメモリへ書き込まれ、受信終了信号が出力され
ると、次のフレームを受信できるようにコントローラが
再設定される。一方、ＦＩＦＯメモリの転送要求信号に
応じてＤＭＡ切替回路からＤＭＡ転送要求信号が出力さ
れ、ＤＭＡコントローラによってＦＩＦＯメモリからメ
モリへＨＤＬＣフレームのデータが転送される。そし
て、ＦＩＦＯメモリから正常なフレームを受信したこと
を示すステータスデータが出力されると、ＤＭＡ切替回
路がＤＭＡ転送要求信号を切り替えて次のフレーム転送
に用いるＤＭＡコントローラのチャネルを切り替え、デ
ータ処理部が次の次のフレーム転送に使用できるように
転送動作をしていたチャネルを再設定する。また、異常
なフレームを受信したことを示すステータスデータが出
力されると、ＤＭＡコントローラが転送動作をしていた
チャネルを初期化し、再度同じチャネルで転送動作を可
能とする。

【００１０】

【実施例】図１は本発明の１実施例を示すＨＤＬＣフレ
ーム受信回路のブロック図である。１はＳＩＯであり、
回線からＨＤＬＣフレームのデータＳＤを受信して８ビ
ットのパラレルデータＤＡに変換し、１フレーム分の受
信が終了したときに、受信終了信号ＩＮＴＲ及び受信し
たフレームが正常かどうかを示すステータスデータを出
力する。２、３はＡＮＤ回路、４はＳＩＯ１からＨＤＬ
ＣフレームのデータＤＡが転送されたときに、これを記
憶する先入れ先出しメモリ（以下、データＦＩＦＯとす
る）、５はＳＩＯ１からステータスデータが転送された
ときに、これを記憶する先入れ先出しメモリ（以下、ス
テータスＦＩＦＯとする）である。

【００１１】また、６はＳＩＯ１からデータを読み出し
てＦＩＦＯ４、５へ転送し、受信終了信号ＩＮＴＲが入
力されると、ＳＩＯ１を次のフレームの受信のために受
信可能状態に再設定するＳＩＯ／ＦＩＦＯ制御回路、７
は正常なフレームを受信したことを示すステータスデー
タがＦＩＦＯ５から出力されると、出力するＤＭＡ転送
要求信号を切り替えて後述するＤＭＡコントローラのチ
ャネルを切り替えるＤＭＡ切替回路である。

【００１２】また、８はＤＭＡコントローラであり、Ｄ
ＭＡ転送要求信号が入力されたときに、ＦＩＦＯ４から
後述するメモリへＨＤＬＣフレームのデータを転送し、
ステータスデータが異常なフレームを受信したことを示
すと、転送動作をしていたチャネルを初期化する。９は
ＯＲ回路、１０はＨＤＬＣフレームのデータを記憶する
メモリ、１１はメモリ１０に記憶されたＨＤＬＣフレー
ムのデータを処理し、正常なフレームを受信したことを
示すステータスデータがＦＩＦＯ５から出力されると、
転送動作をしていたＤＭＡコントローラ８のチャネルを
転送可能状態に再設定するデータ処理部、１２はデータ
・バスである。

【００１３】また、ＲＥＱは制御回路６に対してデータ
転送を要求する転送要求信号、ＲＤはＳＩＯ１からデー
タを読み出すための読み出し制御信号、ＩＷＲはＦＩＦ
Ｏ４、５にデータを書き込むための書き込み制御信号、
ＦＥＮＤは１フレームの終了を示すフレーム終了信号、
ＷＲはＳＩＯ１を受信可能状態に再設定するための再設
定信号、ＦＯＫはその値が「１」のときに正常なフレー
ムを受信したことを示すステータスデータ、ＦＮＧはそ
の値が「１」のときに異常なフレームを受信したことを
示すステータスデータ、ＯＲＱはＤＭＡ切替回路７に対
してデータ転送を要求する転送要求信号である。

【００１４】また、ＤＲＱ１はＤＭＡコントローラ８の
チャネル１に対してデータ転送を要求するＤＭＡ転送要
求信号、ＤＲＱ２は同様にチャネル２に対してデータ転
送を要求するＤＭＡ転送要求信号、ＡＣＫ１、ＡＣＫ２
はデータＦＩＦＯ４に対してＤＭＡ転送が許可されたこ
とを示すアクノリッジ信号、ＩＯＲはＤＭＡ転送時にＦ
ＩＦＯ４、５からデータを読み出すための読み出し制御
信号、ＭＷはＤＭＡ転送時にメモリ１０にデータを書き
込むための書き込み制御信号、Ｓ１、Ｓ２はＤＭＡ８の
チャネル１、２を転送可能状態に再設定するための再設
定信号である。

【００１５】図２はデータＦＩＦＯ４、ステータスＦＩ
ＦＯ５の構造を示す図である。データＦＩＦＯ４は６４
ワード×８ビット構成であり、ｂ０〜ｂ７の８ビット単
位でデータの書き込み読み出しが行われる。また、ステ
ータスＦＩＦＯ５は６４ワード×２ビット構成であり、
２ビット単位で書き込み読み出しが行われる。このデー
タＦＩＦＯ４に書き込まれるのは、ＳＩＯ１から出力さ
れる８ビットのパラレルデータＤＡである。

【００１６】また、ステータスＦＩＦＯ５には、ＡＮＤ
回路２、３を介してステータスデータＦＯＫ、ＦＮＧが
書き込まれる。ＡＮＤ回路２には、一方の端子にフレー
ム終了信号ＦＥＮＤが入力され、他方の端子に８ビット
データＤＡの中の１ビット、例えばｂ３が入力されてい
る。同様に、ＡＮＤ回路３には、データＤＡ中の例えば
ｂ５が入力されている。したがって、ステータスデータ
ＦＯＫ、ＦＮＧの値は、フレーム終了信号ＦＥＮＤが
「Ｌ」レベルのとき「０」となり、信号ＦＥＮＤが
「Ｈ」レベルのときビットｂ３、ｂ５の値となる。

【００１７】次に、このようなＨＤＬＣフレーム受信回
路の動作として、まずＳＩＯ１からデータＦＩＦＯ４、
ステータスＦＩＦＯ５へデータを書き込み、１フレーム
の受信終了後にＳＩＯ１を受信可能状態に再設定する動
作を図３のタイミングチャート図で説明する。なお、図
示しない送信局は、終結フラグと開始フラグを１個のフ
ラグＦで兼用させてＨＤＬＣフレームを連続送出してい
るものとし、図３はフレームｎを受信しているところを
示している。

【００１８】ＳＩＯ１は、図３（ａ）のようなデータＳ
Ｄを受信すると、図３（ｂ）のような「Ｈ」レベルの転
送要求信号ＲＥＱを出力して制御回路６に対しデータ転
送を要求する。制御回路６は、この転送要求信号ＲＥＱ
に応じて図３（ｄ）のような「Ｌ」レベルの読み出し制
御信号ＲＤを出力する。こうして、ＳＩＯ１から出力さ
れたのが、図３（ｅ）に示すアドレス部Ａのデータであ
る。

【００１９】続いて、制御回路６は、図３（ｆ）のよう
な「Ｌ」レベルの書き込み制御信号ＩＷＲを出力し、Ｆ
ＩＦＯ４、５にデータを書き込む。このとき、データＦ
ＩＦＯ４には、アドレス部Ａのデータが書き込まれる
が、図３（ｇ）に示すフレーム終了信号ＦＥＮＤが
「Ｌ」レベルであることから、ステータスＦＩＦＯ５に
書き込まれるデータＦＯＫ、ＦＮＧの値はいずれも
「０」である。

【００２０】以上のような動作がフレームｎの制御部
Ｃ、情報部Ｄ１、・・・、ＦＣＳで繰り返される。そし
て、フラグＦを受信するとフレームｎの受信終了となる
ので、ＳＩＯ１は、図３（ｃ）のような「Ｈ」レベルの
受信終了信号ＩＮＴＲを出力する。

【００２１】このとき、上記と同様の制御信号ＲＤによ
りデータが読み出されるが、このフラグＦのタイミング
でＳＩＯ１から出力されるのは、フレームｎのデータで
はなく、フレームｎの受信結果等を示すステータスＳＴ
である（図３（ｅ））。ＳＩＯ１は、正常なフレームを
受信した場合、ステータスＳＴ中のビットｂ３の値を
「１」、ビットｂ５の値を「０」とし、ＦＣＳを使った
エラーチェックによりエラーフレームという判定結果に
なった場合、ビットｂ３の値を「０」、ビットｂ５の値
を「１」とする。

【００２２】そして、制御回路６が、上記の受信終了信
号ＩＮＴＲに応じて図３（ｇ）のような「Ｈ」レベルの
フレーム終了信号ＦＥＮＤを出力するので、ステータス
ＦＩＦＯ５に書き込まれるステータスデータＦＯＫ、Ｆ
ＮＧの値はビットｂ３、ｂ５の値となる。つまり、フラ
グＦのタイミングで、フレームｎの受信結果を示すステ
ータスデータがＦＩＦＯ５に書き込まれることになる。

【００２３】また、制御回路６は、上記受信終了信号Ｉ
ＮＴＲが出力されたことにより、図３では図示しない再
設定信号ＷＲを出力し、ＳＩＯ１を受信可能状態に再設
定する。こうして、フレームｎの受信が終了し、次のフ
レームｎ＋１の受信が上記と同様に行われる。これが、
ＳＩＯ１からＦＩＦＯ４、５へデータを書き込み、ＳＩ
Ｏ１を１フレームごとに受信可能状態に再設定する動作
である。

【００２４】次に、データＦＩＦＯ４に書き込まれたデ
ータをメモリ１０へ転送する動作を図４のタイミングチ
ャート図で説明する。ここでの動作は、正常なフレーム
ｉ、ｉ＋１を受信した場合の動作である。なお、ＦＩＦ
Ｏ４、５にデータを書き込んでいることから明らかなよ
うに、データＦＩＦＯ４から読み出されるフレームｉ
は、上記のフレームｎより前にＦＩＦＯ４に書き込まれ
たフレームである。

【００２５】上記のように、フレームｎ、ｎ＋１のデー
タがデータＦＩＦＯ４、ステータスＦＩＦＯ５に書き込
まれる度に、ＦＩＦＯ４、５は、図３（ｈ）、図４
（ａ）のような「Ｈ」レベルの転送要求信号ＯＲＱを出
力してＤＭＡコントローラ８に対してデータ転送を要求
する。ＤＭＡ切替回路７は、この転送要求信号ＯＲＱに
応じて図４（ｂ）のような転送要求信号ＤＲＱ１を出力
し、ＤＭＡコントローラ８のチャネル１に対してＤＭＡ
転送を要求する。

【００２６】ＤＭＡコントローラ８は、転送要求信号Ｄ
ＲＱ１又はＤＲＱ２が入力されると、図示しないＣＰＵ
に対してバス１２の使用権の明け渡しを要求してバス・
マスタとなり、ＤＭＡ転送動作を行うＤＭＡサイクルに
入る。バス１２の使用権を得てバス・マスタとなったＤ
ＭＡ８は、現在のＤＭＡサービスチャネルであるチャネ
ル１から図４（ｄ）のような「Ｌ」レベルのアクノリッ
ジ信号ＡＣＫ１を出力する。

【００２７】この信号ＡＣＫ１は、ＯＲ回路９を介して
図４（ｆ）のような読み出し制御信号ＩＯＲとしてＦＩ
ＦＯ４、５に入力される。こうして、ＦＩＦＯ４からデ
ータ・バス１２に出力されたのが、図４（ｇ）に示すア
ドレス部Ａのデータである。そして、ＤＭＡコントロー
ラ８は、図４（ｈ）のような「Ｌ」レベルの書き込み制
御信号ＭＷを出力してこのデータをメモリ１０に書き込
ませる。このように、１つのＤＭＡサイクルでフレーム
ｉの８ビットのデータがＦＩＦＯ４からバス１２を介し
てメモリ１０に転送される。

【００２８】また、上記の読み出し制御信号ＩＯＲによ
り、ステータスＦＩＦＯ５からもデータが読み出される
が、フラグＦ以外のタイミングでＦＩＦＯ５に書き込ま
れた値はすべて「０」なので、ＦＩＦＯ５から読み出さ
れるステータスデータＦＯＫ、ＦＮＧは「Ｌ」レベルで
ある。以上のような動作がフレームｉの制御部Ｃ、・・
・、ＦＣＳで繰り返される。そして、フラグＦ（図４で
はステータスＳＴ）のタイミングになると、ステータス
ＦＩＦＯ５から読み出されるデータＦＯＫ、ＦＮＧに
は、前述のようにフレームｉの受信結果が現れる。

【００２９】ここでは、正常なフレームを受信した場合
を説明しているので、データＦＯＫが図４（ｉ）に示す
ように「Ｈ」レベルとなり、図４では図示しないデータ
ＦＮＧが「Ｌ」レベルとなる。そして、ＤＭＡ切替回路
７、データ処理部１１は、このデータＦＯＫが「Ｈ」レ
ベルとなったときに、図７の例の信号ＩＮＴに相当する
受信完了割り込みが発生したと認識する。

【００３０】これで、フレームｉの転送が終了し、次の
フレームｉ＋１の転送に入る。なお、本実施例では、デ
ータＦＩＦＯ４から読み出されたステータスＳＴもメモ
リ１０に転送されるが、データ処理部１１にとってステ
ータスＳＴはＨＤＬＣフレームのデータでない無効デー
タなので、後述するデータ処理の際には無視される。

【００３１】ＤＭＡ切替回路７は、上記の受信完了割り
込みの発生に伴い、次のフレームｉ＋１の転送では転送
要求信号ＯＲＱに応じて図４（ｃ）のような転送要求信
号ＤＲＱ２を出力し、ＤＲＱ１を出力しない。このよう
にして、ＤＭＡコントローラ８のチャネル切り替えが行
われ、ＤＭＡ８のチャネル２によるＤＭＡ転送が上記と
同様に行われる。

【００３２】一方、受信完了割り込みの発生により、デ
ータ処理部１１は、フレームｉ＋１の転送中に再設定信
号Ｓ１を出力し、フレームｉの転送を行ったＤＭＡ８の
チャネル１を転送可能状態に再設定する。次いで、フレ
ームｉ＋１の転送が終了すると、上記と同様にステータ
スデータＦＯＫが「Ｈ」レベルとなって受信完了割り込
みが発生するため、ＤＭＡ切替回路７は、図示しない次
のフレームｉ＋２の転送では転送要求信号としてＤＲＱ
１を出力し、ＤＭＡコントローラ８のチャネル１にＤＭ
Ａ転送を行わせる。

【００３３】そして、データ処理部１１は、フレームｉ
＋２の転送中に再設定信号Ｓ２を出力し、フレームｉ＋
１の転送を行ったＤＭＡ８のチャネル２を転送可能状態
に再設定する。このように、ＤＭＡコントローラ８のチ
ャネルを１フレームごとに切り替えてＤＭＡ転送が行わ
れる。

【００３４】また、図７の例のデータ処理部２４が１フ
レームごとに受信データの処理を行っていたのに対し、
本実施例のデータ処理部１１は、図３、４の動作とは非
同期で複数フレーム（例えば、３〜４フレーム）を１度
にまとめて処理することにより、処理能力を向上させて
いる。このように複数フレームを１度にまとめて処理で
きるのは、以下のような理由による。

【００３５】本発明によれば、従来よりも高速な回線速
度に対応することができるが、このような高速の回線で
はエラーフレームの発生を抑えないと高速化の意味がな
く、低速の回線に比べて非常に高い信頼性が要求され
る。つまり、別の言い方をすれば、エラーフレームが発
生する確率も低速の回線に比べて低いので、複数フレー
ムを１度にまとめて処理することができるのである。

【００３６】次に、エラーフレームが発生した場合の動
作を図５のタイミングチャート図で説明する。図５にお
いては、フレームｊがエラーフレーム、ｊ＋１が正常な
フレームである。エラーフレームｊを受信してデータを
ＦＩＦＯ４、５に書き込む動作は、図３の正常なフレー
ムを受信した場合と同様であるが、フラグＦのタイミン
グでステータスＦＩＦＯ５に書き込まれるデータＦＯ
Ｋ、ＦＮＧの値は、それぞれ「０」、「１」となる。

【００３７】よって、フレームｊのＤＭＡ転送が行われ
る際に、フラグＦ（ステータスＳＴ）のタイミングでＦ
ＩＦＯ５から読み出されるデータＦＯＫは、図５（ｉ）
に示すように「Ｌ」レベルとなり、前述の受信完了割り
込みが発生しない。また、データＦＮＧは、図５（ｊ）
のように「Ｈ」レベルとなる。ＤＭＡコントローラ８
は、ステータスデータＦＮＧが「Ｈ」レベルになると、
初期化信号が発生したと認識し、オートイニシャライズ
機能により、現在ＤＭＡサービス中のチャネル１を再度
転送可能状態に初期化する。

【００３８】一方、ＤＭＡ切替回路７は、受信完了完了
割り込みが発生しなかったので、ＤＭＡ８の切り替えを
行わず、次のフレームｊ＋１においても、図５（ｂ）に
示すように転送要求信号ＤＲＱ１を出力し、ＤＭＡ８の
チャネル１にＤＭＡ転送を行わせる。このように、フレ
ームを正常に受信できなかった場合は、ＤＭＡ８が初期
化を行い、データ処理部１１から再設定を行う必要がな
い。

【００３９】以上のように、本実施例では、データ処理
部１１の処理が万一遅れるような事態が発生しても、デ
ータＦＩＦＯ４にＨＤＬＣフレームのデータを一時的に
蓄えられるようになっており、制御回路６がデータ処理
部１１と無関係にＳＩＯ１を１フレームごとに再設定す
る。そして、ＤＭＡ切替回路７がＤＭＡ８のチャネルを
１フレームごとに切り替えて転送バッファのチェーンを
行いながら、データ処理部１１が転送動作をしていたＤ
ＭＡ８のチャネルを再設定し、メモリ１０に記憶された
複数フレームを１度にまとめて処理する。また、フレー
ムを正常に受信できなかった場合は、ＤＭＡ８が転送動
作をしていたチャネルを初期化する。

【００４０】これにより、Ｆ／Ｗであるデータ処理部１
１の処理時間を気にする必要がなくなり、終結フラグと
開始フラグを１個のフラグＦで兼用して連続送出される
ＨＤＬＣフレームを受信することが可能になり、従来よ
り高速な回線速度に対応することもできる。

【００４１】そして、本実施例のＨＤＬＣフレーム受信
回路が対応できる回線速度は、以下のようにデータＦＩ
ＦＯ４の容量から逆算することができる。すなわち、受
信完了割り込みが発生したときのデータ処理部１１の処
理時間は、実測で約２５６μｓ以下である必要があるた
め、ＦＩＦＯ４の容量と回線速度は次式のような関係を
満たす。 ｛データＦＩＦＯのデータ幅（ビット）／回線速度（ｂｐｓ）｝ ×データＦＩＦＯの長さ（ワード）＝２５６（μｓ） ・・・（１）

【００４２】よって、式（１）により回線速度を次式の
ように求めることができる。 回線速度＝｛データＦＩＦＯのデータ幅×データＦＩＦＯの長さ｝ ／０．０００２５６＝｛８×６４｝／０．０００２５６ ＝２（Ｍｂｐｓ） ・・・（２） つまり、図７の例では４８〜６４ｋｂｐｓの回線速度が
限界であったのに対し、本実施例によれば、２Ｍｂｐｓ
の回線速度に対応することができる。

【００４３】

【発明の効果】本発明によれば、ＦＩＦＯメモリがＨＤ
ＬＣフレームのデータを蓄え、制御回路が通信プロトコ
ルコントローラを１フレームごとに再設定し、ＤＭＡ切
替回路がＤＭＡコントローラのチャネルを１フレームご
とに切り替え、データ処理部が転送動作をしていたＤＭ
Ａコントローラのチャネルを再設定する。またフレーム
を正常に受信できなかった場合、ＤＭＡコントローラが
チャネルを初期化する。これにより、データ処理部の処
理時間を気にする必要がなくなり、終結フラグと開始フ
ラグを１個のフラグで兼用させて連続送出されるＨＤＬ
Ｃフレームを受信することが可能になり、従来より高速
な回線速度に対応することもできる。

【図面の簡単な説明】

【図１】 本発明の１実施例を示すＨＤＬＣフレーム受
信回路のブロック図である。

【図２】 ＦＩＦＯメモリの構造を示す図である。

【図３】 図１のＨＤＬＣフレーム受信回路の動作を説
明するためのタイミングチャート図である。

【図４】 図１のＨＤＬＣフレーム受信回路の動作を説
明するためのタイミングチャート図である。

【図５】 エラーフレームが発生した場合の動作を説明
するためのタイミングチャート図である。

【図６】 ＨＤＬＣのフレーム構造及び回線に送出され
たＨＤＬＣフレームを示す図である。

【図７】 従来のＨＤＬＣフレーム受信回路のブロック
図である。

【符号の説明】

１…通信プロトコルコントローラ、２、３…ＡＮＤ回
路、４、５…ＦＩＦＯメモリ、６…ＳＩＯ／ＦＩＦＯ制
御回路、７…ＤＭＡ切替回路、８…ＤＭＡコントロー
ラ、９…ＯＲ回路、１０…メモリ、１１…データ処理
部、１２…データ・バス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 回線からＨＤＬＣフレームのデータを受
   信し、１フレーム分の受信が終了したときに、受信終了
   信号及び受信したフレームが正常かどうかを示すステー
   タスデータを出力する通信プロトコルコントローラと、 ＨＤＬＣフレームのデータ及びステータスデータが転送
   されたときに、これらを記憶すると共に転送要求信号を
   出力するＦＩＦＯメモリと、 前記コントローラからデータを読み出してＦＩＦＯメモ
   リへ転送し、受信終了信号が入力されると、コントロー
   ラを次のフレームの受信のために受信可能状態に再設定
   する制御回路と、 ＨＤＬＣフレームのデータを記憶するメモリと、 正常なフレームを受信したことを示すステータスデータ
   がＦＩＦＯメモリから出力されると、前記転送要求信号
   が入力される度に出力するＤＭＡ転送要求信号を第１の
   信号から第２の信号、あるいは第２の信号から第１の信
   号へ切り替えるＤＭＡ切替回路と、 第１、第２のＤＭＡ転送要求信号が入力されたときに、
   それぞれ第１、第２のチャネルを用いてＦＩＦＯメモリ
   からＨＤＬＣフレームのデータを読み出してメモリへ転
   送し、ＦＩＦＯメモリから読み出したステータスデータ
   が異常なフレームを受信したことを示すと、転送動作を
   していたチャネルを初期化するＤＭＡコントローラと、 メモリに記憶されたＨＤＬＣフレームのデータを処理
   し、正常なフレームを受信したことを示すステータスデ
   ータがＦＩＦＯメモリから出力されると、転送動作をし
   ていたＤＭＡコントローラのチャネルを転送可能状態に
   再設定するデータ処理部とを有することを特徴とするＨ
   ＤＬＣフレーム受信回路。