JPH087686B2 - 優先順位設定機能付き割込みコントローラ装置 - Google Patents

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術［第９〜11図（ａ）〜（ｅ）］ 発明が解決しようとする課題 課題を解決するための手段（第１図） 作 用（第１図） 実施例（第２〜８）図 発明の効果 ［概 要］ 優先順位設定機能付きの割込みコントローラ装置に関
し、 予め優先順位の高いものからデージーチェーンを構成
しておいた場合でも、途中で優先順位を自由に変更でき
るようにすることを目的とし、 複数の割込みコントローラ回路を優先順位の高いもの
から順にチェーン状につないでなり、各割込みコントロ
ーラ回路が、割込み要因を受けその旨の信号を出すイン
タラプトリクエストレジスタと、このレジスタからの出
力と上位の割込みコントローラ回路からの割込み処理状
況信号とを受けるANDゲートと、ANDゲートからの出力に
基づいて割込み処理状況信号を下位の割込みコントロー
ラ回路へ出すマスタスレーブ制御回路と、ANDゲートか
らの出力に基づきベクタ情報を発生するベクタ発生回路
とをそなえ、ANDゲートに、更に割込み保留信号が入力
されるように構成されるほか、インタラプトリクエスト
レジスタに、割込み要求マスク信号が入力されるように
構成する。

［産業上の利用分野］ 本発明は、優先順位設定機能付きの割込みコントロー
ラ装置に関する。

例えば、CPUを用いて複数の割込みを制御する手法と
して、デージーチェーンによる制御方法がある。かかる
手法では、割込みに対し優先順位を予め設定しておき、
複数の割込みコントローラ回路１を上記優先順位の高い
ものから順にチェーン状につないで、割込み処理に優先
順位をつけて制御を行なうようになっている。

［従来の技術］ 第９図はデージーチェーンを説明する図であるが、こ
の第９図に示すように、複数の割込みコントローラ回路
１が、割込み優先順位の高いもの（図中、左から順に優
先順位が高い）から順にチェーン状につながれている。
そして、上位の割込みコントローラ回路１の出力がハイ
（high）のときは、下位の割込みコントローラ回路１に
よる割込み制御が可能になり、上位の割込みコントロー
ラ回路１の出力がロー（Low）のときは、下位の割込み
コントローラ回路１による割込み制御が禁止されるよう
になっている。

ところで、第10図は従来の割込みコントローラ回路１
のブロック図であるが、この第10図に示す割込みコント
ローラ回路１は、インタラプトリクエストレジスタ2,ラ
ッチ3,インサービスレジスタ4,マスタスレーブ制御回路
5,ベクタ発生回路6,デコーダ７および種々のゲート回路
８′,9′,10〜14をそなえて構成されている。

ここで、インタラプトリクエストレジスタ２は、Ｄフ
リップフロップで構成され、そのクロック端に割込み要
因信号（この信号は割込み要求があるとソフト的にCPU
側から出される信号）が入力されるようになっていて、
割込み要求が出された場合にその旨の信号をＱ出力端か
ら出すようになっている。なお、インタラプトリクエス
トレジスタ２のＤ入力端は、プルアップされている。

そして、インタラプトリクエストレジスタ２の出力
は、上位の割込みコントローラ回路１からの割込み処理
状況を示す信号iEiとともに、ANDゲート８′へ入力され
ていて、このANDゲート８′の出力が、ラッチ３のＤ入
力端へ入力されて、これがラッチ３で一時保持されるよ
うになっている。

インサービスレジスタ４もＤフリップフロップで構成
され、このインサービスレジスタ４のＤ入力端にラッチ
３の出力が入力されるようになっており、更にそのＱ出
力はゲート回路13を介してベクタ発生回路６へ入力され
るとともに、インサービスレジスタ４のXQ出力はマスタ
スレーブ制御回路５へ入力されるようになっている。

マスタスレーブ制御回路５は、複数のゲート回路15〜
19で構成され、インサービスレジスタ４のXQ出力のほ
か、ラッチ３のXQ出力，上位の割込みコントローラ回路
１からの信号iEi,デコーダ７からの信号を受けて、割込
み処理状況を示す信号iEoを下位の割込みコントローラ
回路１へ出力するものである。

ベクタ発生回路６は、ゲート回路13からハイレベル
（以下、Ｈレベルという）信号を受けると、この回路特
有の所定の番地（アドレス）を指定するベクタ情報（８
ビット）を発生するものである。

デコーダ７は、割込み終了時にソフトウェアから終了
コード（８ビット）を受けると、その旨の命令信号（RE
Ti命令）を出すものである。

ゲート回路８′は、前述のごとく、インタラプトリク
エストレジスタ２からのＱ出力と、上位の割込みコント
ローラ回路１からの割込み処理状況信号iEiとを受け
て、その論理和出力をラッチ３のＤ入力端へ出力するAN
Dゲートで、ゲート回路９′は、システム立ち上げ時に
初期化の目的で出されるシステムリセット信号と、イン
サービスレジスタ４のXQ出力とを受けて、その論理和出
力をインタラプトリクエストレジスタ２のリセット端へ
入力するものである。

ゲート回路10はNORゲート、ゲート回路11,12はNANDゲ
ートで、ゲート回路11,12はラッチ３とインサービスレ
ジスタ４との間のインタフェースの機能を有する。

ゲート回路13は、ベクタ発生回路６へのインタフェー
スで、ゲート回路14はANDゲート８の出力を受けて割込
み要求があったことを信号XiNTとしてCPU側へ出力する
ものである。

なお、信号XM1,XioR,XRDはCPU側から供給される信号
である。

なお、他の割込みコントローラ回路１も同様な構成と
なっている。

このような構成により、今、上位の割込みコントロー
ラ回路１が割込み要求をしていない状態（信号iEiがＨ
レベル）で、割込み要因信号が入力されたとすると、イ
ンタラプトリクエストレジスタ２のＱ出力がＨレベルに
なるので、ANDゲート８の出力もＨレベルになる。これ
により、信号XiNTがＨレベルになる。

そして、このＨレベルの信号XiNTがCPU側へ送られる
と、CPUが割込みモードになるが、このように割込みモ
ードになると、ソフト処理により、CPUからＨレベルのX
M1,XioR信号が入力される。これにより、インサービス
レジスタ４のＱ出力がＨレベルになって、ベクタ発生回
路６から所定のアドレスを指定するベクタ情報（８ビッ
ト）が出されるため、この所定のアドレスへジャンプし
て、割込み処理が実行される。

また、この間、マスタスレーブ制御回路５の出力iEo
はローレベル（以下、Ｌレベルという）となっている。
従って、この割込みコントローラ回路１よりも下位の割
込みコントローラ回路１は割込み禁止状態になってい
る。

そして、CPUでの割込み処理が終了すると、CPUから
は、ソフト処理により、その旨の信号が出され、これを
受けたデコーダ７がその旨の信号をゲート回路12やマス
タスレーブ制御回路５へ出す。これにより、マスタスレ
ーブ制御回路５の出力iEoがＨレベルになる。その結
果、これより下位の割込みコントローラ回路１が割込み
処理可能な状態になる。

このようにして、上位の割込みコントローラ回路１の
出力がＨレベルのときは、下位の割込みコントローラ回
路１による割込み制御が可能になり、上位の割込みコン
トローラ回路１の出力がＬレベルのときは、下位の割込
みコントローラ回路１による割込み制御が禁止されるよ
うになっているのである。

次に、４つの割込みコントローラ回路１をデージーチ
ェーン方式によって接続している場合において、割込み
サービスを実施する場合について説明する。この場合
は、まず第11図（ａ）のように全ての割込みコントロー
ラ回路１（各割込みコントローラ回路１は優先順位の高
いものから順にポートI,II,III,IVと付されている）に
割込み要因信号が入っていない初期の状態において、第
11図（ｂ）に示すように、優先順位３（ポートIII）の
割込みコントローラ回路１が割込みサービスを要求しこ
れを受けて割込みサービス中になったとする。次に、こ
の状態で、第11図（ｃ）に示すごとく、優先順位２（ポ
ートII）の割込みコントローラ回路１が割込みを受ける
と、この割込みコントローラ回路１の出力iEoがＬレベ
ルになるため、優先順位３の割込みコントローラ回路１
の割込みサービスが中断される。そして、第11図（ｄ）
に示すように、優先順位２の割込みサービスが完了し
て、この優先順位２の割込みコントローラ回路１の出力
iEoがＨレベルに復帰すると、優先順位３の割込みコン
トローラ回路１での割込みサービスが再開され、その後
は、この優先順位３の割込みコントローラ回路１よりも
優先順位の高い割込みコントローラ回路１で割込みサー
ビスが入らないかぎり、この優先順位３での割込み処理
が続行される［第11図（ｅ）参照］。

［発明が解決しようとする課題］ しかしながら、このような従来のデージーチェーン方
式による割込みコントローラ装置では、予め優先順位の
高いものからデージーチェーンを固定的に構成しておく
ため、途中で優先順位を変更することができず、不便で
あるという問題点がある。

本発明は、このような問題点を解決しようとするもの
で、予め優先順位の高いものからデージーチェーンを構
成しておいた場合でも、途中で優先順位を自由に変更で
きるようにした。優先順位設定機能付き割込みコントロ
ーラ装置を提供することを目的とする。

［課題を解決するための手段］ まず、本発明にかかるものも、複数の割込みコントロ
ーラ回路を優先順位の高いものから順にチェーン状につ
ないでなる。

そして、第１図は本発明の原理ブロック図であるが、
この第１図において、１は割込みコントローラ回路であ
る。この割込みコントローラ回路１は、割込み要因信号
を受けてその旨の信号を出すインタラプトリクエストレ
ジスタ２と、このインタラプトリクエストレジスタ２か
らの出力と上位の割込みコントローラ回路からの割込み
処理状況を示す信号iEiとを受けるANDゲート８と、この
ANDゲート８からの出力に基づいて割込み処理状況を示
す信号iEoを下位の割込みコントローラ回路へ出力する
マスタスレーブ制御回路５と、ANDゲート８からの出力
に基づいて所定の番地を指定するベクタ情報を発生する
ベクタ発生回路６とをそなえている。

さらに、ANDゲート８に、インタラプトリクエストレ
ジスタ２からの出力および上位の割込みコントローラ回
路からの割込み処理状況を示す信号iEiに加えて、割込
みを保留すべきか否かを決める割込み保留信号が入力さ
れるように構成されるとともに、インタラプトリクエス
トレジスタ２に、割込み要求信号をマスクする割込みマ
スク信号が入力されるように構成されている。

なお、他の割込みコントローラ回路も同様な構成とな
っている。

［作 用］ このような構成により、割込み保留信号も割込みマス
ク信号も入っていない状態（共にＬレベルの状態）で
は、信号iEiがＨレベル（上位の割込みコントローラ回
路が割込み処理中でない状態）であるとして、この割込
みコントローラ回路１にＨレベルの割込み要因信号がイ
ンタラプトリクエストレジスタ２に入力されると、AND
ゲート８の出力がＨレベルになる。これにより、信号Xi
NTがＨレベルになって、これがCPUへ送られる。

一方、ベクタ発生回路６では、ANDゲート８のＨレベ
ル出力に基づき、所定の番地を指定するベクタ情報を発
生する。また、この間、マスタスレーブ制御回路５から
はＬレベルの信号iEoが下位の割込みコントローラ回路
へ出される。これにより、この割込みコントローラ回路
１で制御される割込み処理が実行されるとともに、この
割込みコントローラ回路１よりも下位の割込みコントロ
ーラ回路では、対応する割込み処理は禁止される。

次に、Ｈレベルの割込み要因信号がインタラプトリク
エストレジスタ２に入力されている状態で、割込みマス
ク信号がインタラプトリクエストレジスタ２へ入力され
ると、このインタラプトリクエストレジスタ２は強制的
にリセットされ、これにより、ANDゲート８が、他の入
力の状況にかかわらず、Ｌレベルになる。その結果、割
込み開始を制御する信号XiNTがＨレベルにならず、しか
もベクタ発生回路６からもベクタ情報は出されず、マス
タスレーブ制御回路５の出力もＬレベルにならない。こ
れにより、この割込みコントローラ回路１での割込み処
理は行なわれず、割込み処理をマスクすることができ
る。

また、Ｈレベルの割込み要因信号がインタラプトリク
エストレジスタ２に入力されている状態で、Ｌレベルの
割込み保留信号がANDゲート８へ入力されると、このAND
ゲート８が、他の入力の状況にかかわらず、Ｌレベルに
なる。その結果、割込み開始を制御する信号XiNTがＨレ
ベルにならず、しかもベクタ発生回路６からもベクタ情
報は出されず、マスタスレーブ制御回路５の出力もＬレ
ベルにならない。その後、割込み保留信号をＨレベルに
すると、ANDゲート８は、他の入力がＨレベルを保持し
ているとすると、Ｈレベルになる。その結果、割込み開
始を制御する信号XiNTがＨレベルになり、しかもベクタ
発生回路６からもベクタ情報が出され、マスタスレーブ
制御回路５の出力がＨレベルになる。これにより、割込
み保留信号がＬレベルの間だけ、この割込みコントロー
ラ回路１での割込み処理を停止させ、その後その保留状
態を解放することができる。

［実施例］ 以下、図面を参照して本発明の実施例を説明する。

この実施例においても、第９図に示すごとく、複数の
割込みコントローラ回路１を優先順位の高いものから順
にチェーン状につないでなるものである。

第２図は本発明の一実施例を示すブロック図である
が、この第２図に示す割込みコントローラ回路１は、イ
ンタラプトリクエストレジスタ2,ラッチ3,インサービス
レジスタ4,マスタスレーブ制御回路５（このマスタスレ
ーブ制御回路５はゲート回路15〜19からなる），ベクタ
発生回路6,デコーダ７および種々のゲート回路８〜14を
そなえて構成されている。

ここで、インタラプトリクエストレジスタ2,ラッチ3,
インサービスレジスタ4,マスタスレーブ制御回路5,ベク
タ発生回路6,デコーダ７およびゲート回路10〜14につい
ては、第10図に示す従来の割込みコントローラ回路と同
じであるので、その詳細な説明は省略する。

ところで、本実施例において、従来のものと異なるの
は、ANDゲート8,9である。

まず、ANDゲート８は、インタラプトリクエストレジス
タ２からの出力および上位の割込みコントローラ回路１
からの割込み処理状況を示す信号iEiに加えて、割込み
を保留すべきか否かを決める割込み保留信号が入力され
ることにより、その論理和出力を出力するものである。

さらに、ANDゲート９は、システム立ち上げ時に初期
化の目的で出されるシステムリセット信号およびインサ
ービスレジスタ４のXQ出力に加えて、割込み要求信号を
マスクする割込みマスク信号が入力されることにより、
その論理和出力をインタラプトリクエストレジスタ２の
リセット端へ入力するものである。

なお、他の割込みコントローラ回路１も同様な構成と
なっている。

上述の構成により、割込み保留信号も割込みマスク信
号も入っていない状態（共にＨレベルの状態）では、上
位の割込みコントローラ回路１が割込み要求をしていな
い状態（信号iEiがＨレベル）で、割込み要因信号が入
力されたとすると、インタラプトリクエストレジスタ２
のＱ出力がＨレベルになるので、ANDゲート８の出力も
Ｈレベルになる。これにより、信号XiNTがＨレベルにな
る。

そして、このＨレベルの信号XiNTがCPU側へ送られる
と、CPUが割込みモードになるが、このように割込みモ
ードになると、ソフト処理により、CPUからＨレベルのX
M1,XioR信号が入力される。これにより、インサービス
レジスタ４のＱ出力がＨレベルになって、ベクタ発生回
路６から所定のアドレスを指定するベクタ情報（８ビッ
ト）が出されるため、この所定のアドレスヘジャンプし
て、割込み処理を実行する。

また、この間、マスタスレーブ制御回路５の出力iEo
はＬレベルとなっている。従って、この割込みコントロ
ーラ回路１よりも下位の割込みコントローラ回路１は割
込み禁止状態になっている。

そして、CPUでの割込み処理が終了すると、CPUから
は、ソフト処理により、その旨の信号が出され、これを
受けたデコーダ７がその旨の信号をゲート12やマスタス
レーブ制御回路５へ出す。これにより、マスタスレーブ
制御回路５の出力iEoがＨレベルになる。その結果、こ
れより下位の割込みコントローラ回路１が割込み処理可
能な状態になる。

このようにして、上位の割込みコントローラ回路１の
出力がＨレベルのときは、下位の割込みコントローラ回
路１による割込み制御が可能になり、上位の割込みコン
トローラ回路１の出力がＬレベルのときは、下位の割込
みコントローラ回路１による割込み制御が禁止される。

次に、Ｈレベルの割込み要因信号がインタラプトリク
エストレジスタ２に入力されている状態で、割込みマス
ク信号がＬレベルになると、ANDゲート９の出力はＬレ
ベルになるため、インタラプトリクエストレジスタ２は
強制的にリセットされる。これにより、ANDゲート８
が、他の入力の状況にかかわらず、Ｌレベルになる。そ
の結果、割込み開始を制御する信号XiNTがＨレベルにな
らず、しかもベクタ発生回路６からもベクタ情報は出さ
れず、マスタスレーブ制御回路５の出力もＬレベルにな
らない。これにより、この割込みコントローラ回路１で
の割込み処理は行なわれず、割込み処理をマスクするこ
とができる。

また、Ｈレベルの割込み要因信号がインタラプトリク
エストレジスタ２に入力されている状態で、Ｌレベルの
割込み保留信号がANDゲート８へ入力されると、このAND
ゲート８が、他の入力の状況にかかわらず、Ｌレベルに
なる。その結果、割込み開始を制御する信号XiNTがＨレ
ベルにならず、しかもベクタ発生回路６からもベクタ情
報は出されず、マスタスレーブ制御回路５の出力もＬレ
ベルにならない。その後、割込み保留信号をＨレベルに
すると、ANDゲート８は、他の入力がＨレベルを保持し
ているとすると、Ｈレベルになる。その結果、割込み開
始を制御する信号XiNTがＨレベルになり、しかもベクタ
発生回路６からもベクタ情報が出され、マスタスレーブ
制御回路５の出力がＨレベルになる。これにより、割込
み保留信号がＬレベルの間だけ、この割込みコントロー
ラ回路１での割込み処理を停止させ、その後その保留状
態を解放することができる。

このように、割込みコントローラ回路１に割込み要因
信号が入っていても、割込みマスク信号や割込み保留信
号を用いて、この割込みコントローラ回路１での割込み
制御を禁止したり、保留したりすることができるので、
予め優先順位の高いものからデージーチェーンを構成し
た場合でも、途中で優先順位を自由に変更できるもので
ある。

次に、４つの割込みコントローラ回路１をデージーチ
ェーン方式によって接続している場合において、割込み
保留信号も割込みマスク信号も入っていない通常時の割
込みサービスと、割込みマスク信号が入ったマスク時の
割込みサービスと、割込み保留信号が入った保留時の割
込みサービスとについて説明する。

最初に、通常時の割込みサービスから説明する。この
場合は、従来の場合と同様であるが、まず第３図（ａ）
のように全ての割込みコントローラ回路１（各割込みコ
ントローラ回路１は優先順位の高いものから順にポート
I,II,III,IVと付されている）に割込み要因が入ってい
ない初期の状態において、第３図（ｂ）に示すように、
優先順位３（ポートIII）の割込みコントローラ回路１
が割込みサービスを受けて割込みサービス中になったと
する。次に、この状態で、第３図（ｃ）に示すごとく、
優先順位２（ポートII）の割込みコントローラ回路１が
割込み要因信号を受けると、この割込みコントローラ回
路１の出力iEoがＬレベルになるため、優先順位３の割
込みコントローラ回路１の割込みサービスが中断する。
そして、第３図（ｄ）に示すように、優先順位２の割込
みサービスが完了して、この優先順位２の割込みコント
ローラ回路１の出力iEoがＨレベルに復帰すると、優先
順位３の割込みコントローラ回路１での割込みサービス
が再開し、その後は、この優先順位３の割込みコントロ
ーラ回路１よりも優先順位の高い割込みコントローラ回
路１で割込み要因が入らないかぎり、この割込みサービ
スが完了するまで、割込み処理が続行される［第３図
（ｅ）参照］。

なお、第３図（ａ）〜（ｅ）に至る間のタイムチャー
トを示すと、第６図のようになる。

次に、マスク時の割込みサービスについて説明する。
まず第４図（ａ）に示すように、優先順位２の割込みコ
ントローラ回路１にＬレベルの割込みマスク信号が入力
されて、この優先順位２の割込みコントローラ回路１が
マスク状態にあるとする。この状態において、第４図
（ｂ）に示すように、優先順位２の割込みコントローラ
回路１に割込みサービスが要求されたとしても、この優
先順位２の割込みコントローラ回路１の出力iEoはＨレ
ベルのままである。従って、優先順位３の割込みコント
ローラ回路１に割込み要因信号が入ると、この優先順位
３の割込みコントローラ回路１が割込みサービスを受け
て割込みサービス中になる［第４図（ｃ）参照］。

次に、第４図（ｃ）に示すごとく、優先順位３の割込
みサービスが完了するとともに、優先順位２の割込みコ
ントローラ回路１への割込みマスク信号をＨレベルにし
て、マスク状態を解除したあと、第４図（ｅ）に示すよ
うに、優先順位２の割込みコントローラ回路１が割込み
要因信号を受けると、この割込みコントローラ回路１は
マスクを解除されているので、優先順位３以降の割込み
コントローラ回路１に優先して、割込みサービスを受け
ることができる。

なお、上記第４図（ａ）〜（ｅ）に至る間のタイムチ
ャートを示すと、第７図のようになる。

次に、保留時の割込みサービスについて説明する。ま
ず第５図（ａ）に示すように、優先順位２の割込みコン
トローラ回路１にＬレベルの割込み保留信号が入力され
て、この優先順位２の割込みコントローラ回路１が保留
状態にあるとする。この状態において、第４図（ｂ）に
示すように、優先順位２の割込みコントローラ回路１に
割込みサービスが要求されたとしても、この優先順位２
の割込みコントローラ回路１の出力iEoはＨレベルのま
まである。従って、優先順位３の割込みコントローラ回
路１に割込み要因信号が入ると、この優先順次３の割込
みコントローラ回路１が割込みサービスを受けて割込み
サービス中になる［第５図（ｃ）参照］。

次に、第５図（ｄ）に示すごとく、優先順位２の割込
みコントローラ回路１を保留状態にしたまま、優先順位
３の割込みサービスが完了したあと、第５図（ｅ）に示
すように、優先順位２の割込みコントローラ回路１への
割込み保留信号をＨレベルにすると、この割込みコント
ローラ回路１は割込み保留を解除されるので、第５図
（ｂ）で受けた割込みサービスを開始する。

なお、上記第５図（ａ）〜（ｅ）に至る間のタイムチ
ャートを示すと、第８図のようになる。

［発明の効果］ 以上詳述したように、本発明の優先順位設定機能付き
割込みコントローラ装置によれば、割込みコントローラ
回路に割込み要因信号が入っていても、割込みマスク信
号や割込み保留信号を用いて、この割込みコントローラ
回路での割込み制御を禁止したり保留したりすることが
できるので、予め優先順位を高いものからデージーチェ
ーンを構成した場合でも、途中で優先順位を自由に変更
できる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示すブロック図、 第３図（ａ）〜（ｅ）は通常動作時の割込みサービスを
説明する図、 第４図（ａ）〜（ｅ）は割込みマスク時の割込みサービ
スを説明する図、 第５図（ａ）〜（ｅ）は割込み保留時の割込みサービス
を説明する図、 第６図は通常動作時の割込みサービスを説明するタイム
チャート、 第７図は割込みマスク時の割込みサービスを説明するタ
イムチャート、 第８図は割込み保留時の割込みサービスを説明するタイ
ムチャート、 第９図はデージーチェーンを説明する図、 第10図は従来例を示すブロック図、 第11図は従来例の作用を説明する図である。 図において、 １は割込みコントローラ回路、 ２はインタラプトリクエストレジスタ、 ３はラッチ、 ４はインサービスレジスタ、 ５はマスタスレーブ制御回路、 ６はベクタ発生回路、 ７はデコーダ、 8,9はANDゲート、 10〜19はゲート回路である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の割込みコントローラ回路（１）を優
   先順位の高いものから順にチェーン状につないでなり、 各割込みコントローラ回路（１）が、 割込み要因信号を受けてその旨の信号を出すインタラプ
   トリクエストレジスタ（２）と、 該インタラプトリクエストレジスタ（２）からの出力
   と、上位の割込みコントローラ回路（１）からの割込み
   処理状況を示す信号とを受けるANDゲート（８）と、 該ANDゲート（８）からの出力に基づいて割込み処理状
   況を示す信号を下位の割込みコントローラ回路（１）へ
   出力するマスタスレーブ制御回路（５）と、 該ANDゲート（８）からの出力に基づいて所定の番地を
   指定するベクタ情報を発生するベクタ発生回路（６）と
   をそなえてなり、 該ANDゲート（８）に、該インタラプトリクエストレジ
   スタ（２）からの出力および該上位の割込みコントロー
   ラ回路（１）からの割込み処理状況を示す信号に加え
   て、割込みを保留すべきか否かを決める割込み保留信号
   が入力されるように構成されるとともに、 該インタラプトリクエストレジスタ（２）に、該割込み
   要求をマスクする割込みマスク信号が入力されるように
   構成されたことを 特徴とする、優先順位設定機能付き割込みコントローラ
   装置。