JPH0315945A - 優先順位設定機能付き割込みコントローラ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次］ 概要 産業上の利用分野 従来の技術［第９〜ｌ１図（ａ）〜（ｅ）］発明が解決
しようとする課題 課題を解決するための手段（第工図） 作　用（第１図） 実施例（第２〜８図） 発明の効果 ［概　要］ 優先順位設定機能付きの割込みコントローラ装置に関し
、 予め優先順位の高いものからデージーチェーンを構成し
ておいた場合でも、途中で優先順位を自由に変更できる
ようにすることを目的とし、複数の割込みコントローラ
回路を優先順位の高いものから順にチェーン状につない
でなり、各割込みコントローラ回路が、割込み要因を受
けその旨の信号を出すインタラプトリクエストレジスタ
と、このレジスタからの出力と上位の割込みコントロー
ラ回路からの割込み処理状況信号とを受けるＡＮＤゲー
トと、ＡＮＤゲートからの出力に基づいて割込み処理状
況信号を下位の割込みコントローラ回路へ出すマスタス
レーブ制御回路と、ＡＮＤゲートからの出力に基づきベ
クタ情報を発生するベクタ発生回路とをそなえ、ＡＮＤ
ゲートに，更に割込み保留信号が入力されるように構或
されるほか、インタラプトリクエストレジスタに，割込
み要求マスク信号が入力されるように構成する。

［産業上の利用分野コ 本発明は、優先順位設定機能付きの割込みコントローラ
装置に関する。

例えば、ＣＰＵを用いて複数の割込みを制御する手法と
して、デージーチェーンによる制御方法がある。かかる
手法では、割込みに対し優先順位を予め設定しておき、
複数の割込みコントローラ回路１を上記優先順位の高い
ものから順にチェーン状につないで、割込み処理に優先
順位をつけて制御を行なうようになっている。

［従来の技術］ 第９図はデージーチェーンを説明する図であるが、この
第９図に示すように、複数の割込みコントローラ回路１
が、割込み優先順位の高いもの（図中、左から順に優先
順位が高い）から順にチェーン状につながれている。そ
して、上位の割込みコントローラ回路上の出力がハイ（
ｈｉｇｈ）のときは、下位の割込みコントローラ回路１
による割込み制御が可能になり，上位の割込みコントロ
ーラ回路１の出力がロー（Ｌｏｗ）のときは、下位の割
込みコントローラ回路１による割込み制御が禁止される
ようになっている。

ところで，第１−Ｏ図は従来の割込みコントローラ回路
↓のブロック図であるが、この第１０図に示す割込みコ
ントローラ回路１は、インタラプトリクエストレジスタ
２，ラッチ３，インサービスレジスタ４，マスタスレー
ブ制御回路５，ベクタ発生回路６，デコーダ７および種
々−のゲート回路８’，９’，１０〜１４をそなえて構
或されている。

ここで、インタラブトリクエストレジスタ２は、Ｄフリ
ップフロップで構成され、そのクロック端に割込み要因
信号（この信号は割込み要求があるとソフト的にＣＰＵ
側から出される信号）が入力されるようになっていて、
割込み要求が出された場合にその旨の信号をＱ出力端か
ら出すようになっている。なお、インタラプトリクエス
トレジスタ２のＤ入力端は、プルアップされている。

そして、インタラブトリクエストレジスタ２の出力は、
上位の割込みコントローラ回路１からの割込み処理状況
を示す信号ｉＥｉとともに、ＡＮＤゲート８′へ入力さ
れていて、このＡＮＤゲート８′の出力が、ラッチ３の
Ｄ入力端へ入力されて、これがラッチ３で一時保持され
るようになっている。

インサービスレジスタ４もＤフリップフロップで構成さ
れ、このインサービスレジスタ４のＤ入力端にラッチ３
の出力が入力されるようになっており、更にそのＱ出力
はゲート回路１３を介してベクタ発生回路６へ入力され
るとともに、インサービスレジスタ４のＸＱ出力はマス
タスレーブ制御回路５へ入力されるようになっている。

マスタスレーブ制御回路５は、複数のゲート回路ｌ５〜
１９で構成され，インサービスレジスタ４のＸＱ出力の
ほか、ラッチ３のＸＱ出力，上位の割込みコントローラ
回路上からの信号ｉＥｉ，デコーダ７からの信号を受け
て、割込み処理状況を示す信号ｉＥｏを下位の割込みコ
ントローラ回路１へ出力するものである。

ベクタ発生回路６は、ゲート回路１３からハイレベル（
以下、Ｈレベルという）信号を受けると、この回路特有
の所定の番地（アドレス）を指定するベクタ情報（８ビ
ット）を発生するものである。

デコーダ７は、割込み終了時にソフトウェアから終了コ
ード（８ビット）を受けると、その旨の命令信号（ＲＥ
Ｔｉ命令）を出すものである。

ゲート回路８′は、前述のごとく、インタラプトリクエ
ストレジスタ２からのＱ出力と、上位の割込みコントロ
ーラ回路■からの割込み処理状況信号ｉＥｉとを受けて
、その論理和出力をラッチ３のＤ入力端へ出力するＡＮ
Ｄゲートで、ゲート回路９′は、システム立ち上げ時に
初期化の目的で出されるシステムリセット信号と、イン
サービスレジスタ４のＸＱ出力とを受けて、その論理和
出力をインタラプトリクエストレジスタ２のリセット端
へ入力するものである。

ゲート回路１０はＮＯＲゲート、ゲート回路↓１，１２
はＮＡＮＤゲートで、ゲート回路１１，Ｌ２はラッチ３
とインサービスレジスタ４との間のインタフェースの機
能を有する。

ゲート回路１３は、ベクタ発生回路６八のインタフェー
スで、ゲート回路ｌ４はＡＮＤゲート８の出力を受けて
割込み要求があったことを信号ＸｉＮＴとしてＣＰＵ側
へ出力するものである。

なお、信号ＸＭＩ，ＸｉｏＲ，ＸＲＤはＣＰＵ側から供
給される信号である． なお、他の割込みコントローラ回路１も同様な構或とな
っている。

このような構或により、今、上位の割込みコントローラ
回路１が割込み要求をしていない状態（信号ｉＥｉがＨ
レベル）で、割込み要因信号が入力されたとすると、イ
ンタラプトリクエストレジスタ２のＱ出力がＨレベルに
なるので．ＡＮＤゲート８の出力もＨレベルになる。こ
れにより、信号ＸｉＮＴがＨレベルになる。

そして、このＨレベルの信号ＸｉＮＴがＣＰＵ側へ送ら
れると、ＣＰＵが割込みモードになるが，このように割
込みモードになると，ソフト処理により、ＣＰＵからＨ
レベルのＸＭＩ，ＸｉｏＲ信号が入力される。これによ
り、インサービスレジスタ４のＱ出力がＨレベルになっ
て、ベクタ発生回路６から所定のアドレスを指定するベ
クタ情報（８ビット）が出されるため、この所定のアド
レスヘジャンブして，割込み処理が実行される． また、この間、マスタスレーブ制御回路５の出力ｉＥｏ
はローレベル（以下，Ｌレベルという）となっている、
従って，この割込みコントローラ回路１よりも下位の割
込みコントローラ回路ｌは割込み禁止状態になっている
。

そして、ＣＰＵでの割込み処理が終了すると、ＣＰＵか
らは、ソフト処理により、その旨の信号が出され、これ
を受けたデコーダ７がその旨の信号をゲート回路１２や
マスタスレーブ制御回路５へ出す。これにより、マスタ
スレーブ制御回路５の出力ｉＥｏがＨレベルになる。そ
の結果、これより下位の割込みコントローラ回路１が割
込み処理可能な状態になる。

このようにして、上位の割込みコントローラ回路ｌの出
力がＨレベルのときは、下位の割込みコントローラ回路
上による割込み制御が可能になり、上位の割込みコント
ローラ回路１の出力がＬレベルのときは、下位の割込み
コントローラ回路１による割込み制御が禁止されるよう
になっているのである。

次に、４つの割込みコントローラ回路１をデージーチェ
ーン方式によって接続している場合において，割込みサ
ービスを実施する場合について説明する。この場合は，
まず第１ｔ図（ａ）のように全ての割込みコントローラ
回路ｌ（各割込みコントローラ回路１は優先順位の高い
ものから順にボートＴ，　ｎ，　ＩＩＩ，　Ｉｔ／と付
されている）に割込み要因信号が入っていない初期の状
態において，第１１図（ｂ）に示すように、優先順位３
（ボート■）の割込みコントローラ回路１が割込みサー
ビスを要求しこれを受けて割込みサービス中になったと
する６次に、この状態で、第１１図（Ｑ）に示すごとく
、優先順位２（ボート■）の割込みコントローラ回路工
が割込みを受けると、この割込みコントローラ回路１の
出力ｉＥｏがＬレベルになるため、優先順位３の割込み
コントローラ回路１０割込みサービスが中断される。そ
して、第１１図（ｄ）に示すように、優先順位２の割込
みサービスが完了して、この優先順位２の割込みコント
ローラ回路ｌの出力ｉＥｏがＨレベルに復帰すると、優
先順位３の割込みコントローラ回路１での割込みサービ
スが再開され、その後は、この優先順位３の割込みコン
トローラ回路１よりも優先順位の高い割込みコントロー
ラ回路工で割込みサービスが入らないかぎり，この優先
順位３での割込み処理が続行される［第１１図（ｅ）参
照］。

Ｃ発明が解決しようとする課題］ しかしながら、このような従来のデージーチェーン方式
による割込みコントローラ装置では、予め優先順位の高
いものからデージーチェーンを固定的に構成しておくた
め、途中で優先順位を変更することができず、不便であ
るという問題点がある。

本発明は、このような問題点を解決しようとするもので
、予め優先順位の高いものからデージーチェーンを構戊
しておいた場合でも、途中で優先順位を自由に変更でき
るようにした、優先順位設定機能付き割込みコントロー
ラ装置を提供することを目的とする。

［課題を解決するための手段コ まず、本発明にかかるものも、複数の割込みコントロー
ラ回路を優先順位の高いものから順にチェーン状につな
いでなる。

そして，第工図は本発明の原理ブロック図であるが、こ
の第１図において、１は割込みコントローラ回路である
。この割込みコントローラ回路工は、割込み要因信号を
受けてその旨の信号を出すインタラプトリクエストレジ
スタ２と、このインタラプトリクエストレジスタ２から
の出力と上位の割込みコントローラ回路からの割込み処
理状況を示す信号ｉＥｉとを受けるＡＮＤゲート８と、
このＡＮＤゲート８からの出力に基づいて割込み処理状
況を示す信号ｉＥｏを下位の割込みコントローラ回路へ
出力するマスタスレーブ制御回路５と，ＡＮＤゲート８
からの出力に基づいて所定の番地を指定するベクタ情報
を発生するベクタ発生回路６とをそなえている。

さらに，ＡＮＤゲート８に、インタラプトリクエストレ
ジスタ２からの出力および上位の割込みコントローラ回
路からの割込み処理状況を示す信号ｉＥｉに加えて、割
込みを保留すべきか否かを決める割込み保留信号が入力
されるように構成されるとともに、インタラプトリクエ
ストレジスタ２に，割込み要求信号をマスクする割込み
マスク信号が入力されるように構或されている。

なお、他の割込みコントローラ回路も同様な構成となっ
ている． ［作　用］ このような構成により、割込み保留信号も割込みマスク
信号も入っていない状態（共にＬレベルの状態）では、
信号ｉＥｉがＨレベル（上位の割込みコントローラ回路
が割込み処理中でない状態）であるとして、この割込み
コントローラ回路↓にＨレベルの割込み要因信号がイン
タラプトリクエストレジスタ２に入力されると、ＡＮＤ
ゲート８の出力がＨレベルになる。これにより、信号Ｘ
ｉＮＴがＨレベルになって、これがＣＰＵへ送られる。

一方，ベクタ発生回路６では、ＡＮＤゲート８のＨレベ
ル出力に基づき、所定の番地を指定するベクタ情報を発
生する。また，この間、マスタスレープ制御回路５から
はＬレベルの信号ｉＥｏが下位の割込みコントローラ回
路へ出される。これにより、この割込みコントローラ回
路ｌで制御される割込み処理が実行されるとともに、こ
の割込みコントローラ回路１よりも下位の割込みコント
ローラ回路では、対応する割込み処理は禁止される。

次に、Ｈレベルの割込み要因信号がインタラプトリクエ
ストレジスタ２に入力されている状態で、割込みマスク
信号がインタラプトリクエストレジスタ２へ入力される
と、このインタラプトリクエストレジスタ２は強制的に
リセットされ、これにより．ＡＮＤゲート８が、他の入
力の状況にかかわらず、Ｌレベルになる。その結果、割
込み開始を制御する信号ＸｉＮＴがＨレベルにならず、
しかもベクタ発生回路６からもベクタ情報は出されず、
マスタスレーブ制御回路５の出力もＬレベルにならない
。これにより、この割込みコントローラ回路１での割込
み処理は行なわれず、割込み処理をマスクすることがで
きる。

また、Ｈレベルの割込み要因信号がインタラプトリクエ
ストレジスタ２に入力されている状態で，Ｌレベルの割
込み保留信号がＡＮＤゲート８へ入力されると、このＡ
ＮＤゲート８が，他の入力の状況にかかわらず、Ｌレベ
ルになる。その結果、割込み開始を制御する信号ＸｉＮ
ＴがＨレベルにならず、しかもベクタ発生回路６からも
ベクタ情報は出されず、マスタスレーブ制御回路５の出
力もＬレベルにならない。その後、割込み保留信号をＨ
レベルにすると、ＡＮＤゲート８は，他の入力がＨレベ
ルを保持しているとすると，Ｈレベルになる。その結果
、割込み開始を制御する信号ＸｉＮＴがＨレベルになり
、しかもベクタ発生回路６からもベクタ情報が出され、
マスタスレーブ制御回路５の出力がＨレベルになる。こ
れにより、割込み保留信号がＬレベルの間だけ、この割
込みコントローラ回路上での割込み処理を停止させ、そ
の後その保留状態を解放することができる。

［実施例］ 以下、図面を参照して本発明の実施例を説明する。

この実施例においても、第９図に示すごとく、複数の割
込みコントローラ回路ｌを優先順位の高いものから順に
チェーン状につないでなるものである。

第２図は本発明の一実施例を示すブロック図であるが，
この第２図に示す割込みコントローラ回路上は、インタ
ラプトリクエストレジスタ２，ラッチ３，インサービス
レジスタ４，マスタスレーブ制御回路５（このマスタス
レーブ制御回路５はゲート回路上５〜１９からなる），
ベクタ発生回路６，デコーダ７および種々のゲート回路
８〜１４をそなえて構或されている。

ここで、インタラプトリクエストレジスタ２，ラッチ３
，インサービスレジスタ４，マスタスレーブ制御回路５
，ベクタ発生回路６，デコーダ７およびゲート回路１０
−１４については、第１０図に示す従来の割込みコント
ローラ回路と同じであるので，その詳細な説明は省略す
る。

ところで、本実施例において，従来のものと異なるのは
、ＡＤＨゲート８．９である。

まず、ＡＮＤゲート８は、インタラプトリクエストレジ
スタ２からの出力および上位の割込みコントローラ回路
１からの割込み処理状況を示す信号ｉＥｉに加えて、割
込みを保留すへきか否かを決める割込み保留信号が入力
されることにより、その論理和出力を出力するものであ
る。

さらに、ＡＮＤゲート９は、システム立ち上げ時に初期
化の目的で出されるシステムリセット信号およびインサ
ービスレジスタ４のＸＱ出力に加えて、割込み要求信号
をマスクする割込みマスク信号が入力されることにより
、その論理和出力をインタラプトリクエストレジスタ２
のリセット端へ入力するものである。

なお、他の割込みコントローラ回路１も同様な構戒とな
っている。

上述の構戒により、割込み保留信号も割込みマスク信号
も入っていない状態（共にＨレベルの状態）では、上位
の割込みコントローラ回路１が割込み要求をしていない
状態（信号ｉＥ１がＨレベル）で、割込み要因信号が入
力されたとすると、インタラプトリクエストレジスタ２
のＱ出力がＨレベルになるので．ＡＮＤゲート８の出力
もＨレベルになる。これにより、信号ＸｉＮＴがＨレベ
ルになる．そして，このＨレベルの信号ＸｉＮＴがＣＰ
Ｕ側へ送られると、ＣＰＵが割込みモードになるが、こ
のように割込みモードになると、ソフト処理により、Ｃ
ＰＵからＨレベルのＸＭＩ，ＸｉｏＲ信号が入力される
。これにより、インサービスレジスタ４のＱ出力がＨレ
ベルになって、ベクタ発生回路６から所定のアドレスを
指定するベクタ情報（８ビット）が出されるため、この
所定のアドレスヘジャンプして、割込み処理を実行する
。

また、この間、マスタスレーブ制御回路５の出力ｉＥｏ
はＬレベルとなっている。従って、この割込みコントロ
ーラ回路工よりも下位の割込みコントローラ回路ｌは割
込み禁止状態になっている．そして、ＣＰＵでの割込み
処理が終了すると、ＣＰＵからは、ソフト処理により、
その旨の信号が出され、これを受けたデコーダ７がその
旨の信号をゲート１２やマスタスレーブ制御回路５へ出
す。これにより、マスタスレーブ制御回路５の出力ｉＥ
ｏがＨレベルになる。その結果、これより下位の割込み
コントローラ回路工が割込み処理可能な状態になる。

このようにして、上位の割込みコントローラ回路１の出
力がＨレベルのときは、下位の割込みコントローラ回路
１による割込み制御が可能になり、上位の割込みコント
ローラ回路１の出力がＬレベルのときは、下位の割込み
コントローラ回路１による割込み制御が禁止される。

次に、Ｈレベルの割込み要因信号がインタラプトリクエ
ストレジスタ２に入力されている状態で，割込みマスク
信号がＬレベルになると、ＡＮＤゲート９の出力はＬレ
ベルになるため、インタラプトリクエストレジスタ２は
強制的にリセットされる。これにより、ＡＮＤゲート８
が、他の入力の状況にかかわらず、Ｌレベルになる。そ
の結果、割込み開始を制御する信号ＸｉＮＴがＨレベル
にならず、しかもベクタ発生回路６からもベクタ情報は
出されず、マスタスレーブ制御回路５の出力もＬレベル
にならない。これにより、この割込みコントローラ回路
ｌでの割込み処理は行なわれず、割込み処理をマスクす
ることができる。

また、Ｈレベルの割込み要因信号がインタラプトリクエ
ストレジスタ２に入力されている状態で．Ｌレベルの割
込み保留信号がＡＮＤゲート８へ入力されると、このＡ
ＮＤゲート８が、他の入力の状況にかかわらず，Ｌレベ
ルになる．その結果、割込み開始を制御する信号ＸｉＮ
ＴがＨレベルにならず、しかもベクタ発生回路６からも
ベクタ情報は出されず、マスタスレーブ制御回路５の出
力もＬレベルにならない。その後，割込み保留信号をＨ
レベルにすると、ＡＮＤゲート８は、他の入力がＨレベ
ルを保持しているとすると，Ｈレベルになる。その結果
、割込み開始を制御する信号ＸｉＮＴがＨレベルになり
、しかもベクタ発生回路６からもベクタ情報が出され、
マスタスレーブ制御回路５の出力がＨレベルになる。こ
れにより、割込み保留信号がＬレベルの間だけ、この割
込みコントローラ回路１での割込み処理を停止させ、そ
の後その保留状態を解放することができる。

このように、割込みコントローラ回路１に割込み要因信
号が入っていても、割込みマスク信号や割込み保留信号
を用いて、この割込みコントローラ回路１での割込み制
御を禁止したり，保留したりすることができるので、予
め優先順位の高いものからデージーチェーンを構或した
場合でも、途中で優先順位を自由に変更できるものであ
る。

次に、４つの割込みコントローラ回路１をデージーチェ
ーン方式によって接続している場合において、割込み保
留信号も割込みマスク信号も入っていない通常時の割込
みサービスと、割込みマスク信号が入ったマスク時の割
込みサービスと、割込み保留信号が入った保留時の割込
みサービスとについて説明する。

最初に、通常時の割込みサービスから説明する。

この場合は、従来の場合と同様であるが、まず第３図（
ａ）のように全ての割込みコントローラ回路１（各割込
みコントローラ回路１は優先順位の高いものから順にボ
ートＩ，ＩＩ，Ｉｎ，ＩＶと付されている）に割込み要
因が入っていない初期の状態において、第３図（ｂ）に
示すように、優先順位３（ポート■）の割込みコントロ
ーラ回路１が割込みサービスを受けて割込みサービス中
になったとする６次に、この状態で、第３図（ｃ）に示
すごとく、優先順位２（ポート■）の割込みコントロー
ラ回路上が割込み要因信号を受けると、この割込みコン
トローラ回路工の出力ｉＥｏがＬレベルになるため、優
先順位３の割込みコントローラ回路１の割込みサービス
が中断する。そして，第３図（ｄ）に示すように、優先
順位２の割込みサービスが完了して、この優先順位２の
割込みコントローラ回路１の出力ｉＥｏがＨレベルに復
帰すると、優先順位３の割込みコントローラ回路１での
割込みサービスが再開し、その後は，この優先順位３の
割込みコントローラ回路上よりも優先順位の高い割込み
コントローラ回路ｌで割込み要因が入らないかぎり、こ
の割込みサービスが完了するまで、割込み処理が続行さ
れる［第３図（ｅ）参照］。

なお、第３図（ａ）〜（．）に至る間のタイムチャート
を示すと、第６図のようになる．次に、マスク時の割込
みサービスについて説明する。まず第４図（ａ）に示す
ように，優先順位２の割込みコントローラ回路１にＬレ
ベルの割込みマスク信号が入力されて、この優先順位２
の割込みコントローラ回路１がマスク状態にあるとする
。この状態において、第４図（ｂ）に示すように，優先
順位２の割込みコントローラ回路１に割込みサービスが
要求されたとしても、この優先順位２の割込みコントロ
ーラ回路１の出カｉＥｏはＨレベルのままである。従っ
て、優先順位３の割込みコントローラ回路１に割込み要
因信号が入ると、この優先順位３の割込みコントローラ
回路ｌが割込みサービスを受けて割込みサービス中にな
る［第４図（Ｃ）参照］。

次に、第４図（ｃ）に示すごとく、優先順位３の割込み
サービスが完了するとともに、優先順位２の割込みコン
トローラ回路１への割込みマスク信号をＨレベルにして
、マスク状態を解除したあと、第４図（ｅ）に示すよう
に，優先順位２の割込みコントローラ回路上が割込み要
因信号を受けると、この割込みコントローラ回路上はマ
スクを解除されているので、優先順位３以降の割込みコ
ントローラ回路１に優先して、割込みサービスを受ける
ことができる。

なお、上記第４図（ａ）〜（ｅ）に至る間のタイムチャ
ートを示すと、第７図のようになる。

次に、保留時の割込みサービスについて説明する。まず
第５図（ａ）に示すように，優先順位２の割込みコント
ローラ回ｗｔ１にＬレベルの割込み保留信号が入力され
て、この優先順位２の割込みコントローラ回路上が保留
状態にあるとする。この状態において、第４図（ｂ）に
示すように、優先順位２の割込みコントローラ回路１に
割込みサービスが要求されたとしても、この優先順位２
の割込みコントローラ回路ｌの出力ｉＥｏはＨレベルの
ままである。従って，優先順位３の割込みコントローラ
回路ｌに割込み要因信号が入ると、この優先順位３の割
込みコントローラ回路１が割込みサービスを受けて割込
みサービス中になる［第５図（ｃ）参照］， 次に，第５図（ｄ）に示すごとく、優先順位２０割込み
コントローラ回路１を保留状態にしたまま、優先順位３
の割込みサービスが完了したあと、第５図（ｅ）に示す
ように、優先順位２の割込みコン１一口ーラ回路１への
割込み保留信号をＨレベルにすると，この割込みコント
ａ−ラ回路１は割込み保留を解除されるので、第５図（
ｂ）で受けた割込みサービスを開始する。

なお、上記第５図（ａ）〜（ｅ）に至る間のタイムチャ
ートを示すと、第８図のようになる。

［発明の効果］ 以上詳述したように、本発明の優先順位設定機能付き割
込みコントローラ装置によれば、割込みコントローラ回
路に割込み要因信号が入っていても、割込みマスク信号
や割込み保留信号を用いて、この割込みコントローラ回
路での割込み制御を禁止したり保留したりすることがで
きるので、予め優先順位の高いものからデージーチェー
ンを構或した場合でも、途中で優先順位を自由に変更で
きる利点がある。

【図面の簡単な説明】

第ｌ図は本発明の原理ブロック図、 第２図は本発明の一実施例を示すブロック図、第３図（
ａ）〜（ｅ）は通常動作時の割込みサービスを説明する
図， 第４図（ａ）〜（ｅ）は割込みマスク時の割込みサービ
スを説明する図、 第５図（ａ）〜（ｅ）は割込み保留時の割込みサービス
を説明する図、 第６図は通常動作時の割込みサービスを説明するタイム
チャート、 第７図（ａ）〜（ｅ）は割込みマスク時の割込みサービ
スを説明するタイムチャート、第８図（ａ）〜（ｅ）は
割込み保留時の割込みサービスを説明するタイムチャー
ト、 第９図はデージーチェーンを説明する図、第１０図は従
来例を示すブロック図、 第工１図は従来例の作用を説明する図である。 １は割込みコントローラ回路、 ２はインタラプトリクエストレジスタ、３はラッチ、 ４はインサービスレジスタ、 ５はマスタスレーブ制御回路， ６はベクタ発生回路、 ７はデコーダ、 ８，９はＡＮＤゲート、 １０〜１９はゲート回路である。 図において、 手続補正書（方式）

Claims (1)

1. 【特許請求の範囲】 複数の割込みコントローラ回路（１）を優先順位の高い
   ものから順にチェーン状につないでなり、各割込みコン
   トローラ回路（１）が、 割込み要因信号を受けてその旨の信号を出すインタラプ
   トリクエストレジスタ（２）と、該インタラプトリクエ
   ストレジスタ（２）からの出力と、上位の割込みコント
   ローラ回路（１）からの割込み処理状況を示す信号とを
   受けるＡＮＤゲート（８）と、 該ＡＮＤゲート（８）からの出力に基づいて割込み処理
   状況を示す信号を下位の割込みコントローラ回路（１）
   へ出力するマスタスレーブ制御回路（５）と、 該ＡＮＤゲート（８）からの出力に基づいて所定の番地
   を指定するベクタ情報を発生するベクタ発生回路（６）
   とをそなえてなり、 該ＡＮＤゲート（８）に、該インタラプトリクエストレ
   ジスタ（２）からの出力および該上位の割込みコントロ
   ーラ回路（１）からの割込み処理状況を示す信号に加え
   て、割込みを保留すべきか否かを決める割込み保留信号
   が入力されるように構成されるとともに、 該インタラプトリクエストレジスタ（２）に、該割込み
   要求をマスクする割込みマスク信号が入力されるように
   構成されたことを 特徴とする、優先順位設定機能付き割込みコントローラ
   装置。