CN107430565B - 具有多个独立微控制器的低接脚微控制器装置 - Google Patents

具有多个独立微控制器的低接脚微控制器装置 Download PDF

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Abstract

本发明揭示一种具有外壳的微控制器装置，其具有多个外部接脚，所述多个外部接脚具有多个输入/输出接脚；第一微控制器，所述第一微控制器具有第一中央处理单元CPU、与所述第一CPU相耦合的第一系统总线、与所述第一系统总线相耦合的第一存储器，及与所述第一系统总线相耦合的第一多个外围装置；第二微控制器，所述第二微控制器具有第二中央处理单元CPU、与所述第二CPU相耦合的第二系统总线、与所述第二系统总线相耦合的第二存储器，及与所述第二系统总线相耦合的第二多个外围装置；及垫所有权多路复用器单元，所述垫所有权多路复用器单元可控制以将所述输入/输出接脚的控制指派到所述第一微控制器或所述第二微控制器中的任一者，其中外部接脚的数目少于所述第一及第二微控制器的数据总线宽度的总和。

Description

具有多个独立微控制器的低接脚微控制器装置
相关申请案的交叉参考
本申请案主张2015年3月13日申请的共同拥有的第62/133,181号美国临时专利申请案的优先权，所述临时专利申请案出于所有目的以引用的方式并入本文中。
技术领域
本发明涉及微控制器，特定来说涉及具有多个独立处理器核心的微控制器装置。
背景技术
已知微控制器装置包括单一中央处理单元(微控制器核心)及多个相关外围装置，例如定时器、模/数转换器、数/模转换器、脉宽调制单元、存储器、输入/输出(I/O)端口等等。通常内部系统总线及控制逻辑链接全部组件使得所述微控制器核心可个别地存取所述外围装置。微控制器外部地包括多个外部接脚，其中这些接脚中的大多数通常与I/O端口相关，且每一端口接脚还可通过与其它外围装置共享所述接脚而提供多功能。在配置期间，用户选择将对哪一功能指派哪一接脚。还可在执行程序期间改变此类指派。
某些微控制器已知包括能够执行自主CPU分离的指令的额外加速器单元。其它微控制器还已知包含两个单独CPU及多个共同外围装置。因此，两者核心共享需要交叉开关(其增加延时)的全部外围装置且其中所述交叉开关易失效。现有的多核心装置使用开关矩阵以允许多个处理器存取经共享系统资源(例如存储器及外围装置)。多个核心可能请求存取相同资源。冲突分辨率电路增加延时、损害性能且增加成本。所述开关矩阵是所述系统的单一失效点。一些制造商可实施多个开关矩阵。这需更多逻辑以处置所述开关矩阵的故障分辨率。其它制造商使用具有不同软件架构的多个核心。这些不同核心可具有相同专用资源但其它资源是共享的。
这些常规多核心微控制器通常需要高数目个外接脚，举例来说，常规多核心MCU包括介于80个到512个之间的外部接脚。典型多核心装置是具有许多存储器及外围装置的高价值产品。具备典型开关矩阵多核心架构，这些装置经设计具有不少于80个接脚。
发明内容
然而，需要将此类双核心或多核心微控制器装置布置在低接脚数外壳内。
根据实施例，一种微控制器装置可包括：多个外部接脚，所述外部接脚包括多个输入/输出接脚；第一微控制器，所述第一微控制器包括第一中央处理单元(CPU)、与所述第一CPU相耦合的第一系统总线、与所述第一系统总线相耦合的第一存储器，及与所述第一系统总线相耦合的第一多个外围装置；第二微控制器，所述第二微控制器包括第二中央处理单元(CPU)、与所述第二CPU相耦合的第二系统总线、与所述第二系统总线相耦合的第二存储器，及与所述第二系统总线相耦合的第二多个外围装置；及垫所有权多路复用器单元，所述垫所有权多路复用器单元可控制以将所述输入/输出接脚的控制指派到所述第一微控制器或所述第二微控制器中的任一者，其中外部接脚的数目少于所述第一及第二微控制器的数据总线宽度的总和。
根据另一实施例，所述微控制器可进一步包括确定外部接脚的指派的配置寄存器，其中所述配置寄存器在所述微控制器装置编程期间被编程。根据另一实施例，所述微控制器装置可进一步包括确定外部接脚的指派的特殊功能寄存器。根据另一实施例，所述特殊功能寄存器仅可通过第一微控制器编程。根据另一实施例，所述第一微控制器可为主装置且所述第二微控制器可为从装置，其中所述第二微控制器的程序存储器包括可由所述第一微控制器写入的易失性存储器。根据另一实施例，每一微控制器可包括外围接脚选择单元，其经配置以指派已由垫所有权多路复用器指派到相应微控制器的经选择外部接脚到所述微控制器的外围装置。根据另一实施例，每一微控制器可具有16个位的数据总线宽度。根据另一实施例，第一及第二微控制器仅可经由专用接口通信。根据另一实施例，所述专用接口可包括双向邮箱接口、单向主从接口及单向从主接口。根据另一实施例，每一单向接口可包括FIFO存储器。根据另一实施例，每一微控制器可读取任何可读外部接脚但仅有被指派到所述第一或第二微控制器的接脚可由相应微控制器写入。根据另一实施例，每一微控制器的所述外围装置中的每一者的至少一些可被指派到所述多个外部输入/输出接脚的预定外部接脚。
根据另一实施例，一种微控制器装置可包括多个外部接脚；第一微控制器，所述第一微控制器包括第一中央处理单元(CPU)、与所述第一CPU相耦合的第一系统总线、与所述第一系统总线相耦合的第一存储器，及与所述第一系统总线相耦合的第一多个外围装置；第二微控制器，所述第二微控制器包括第二中央处理单元(CPU)、与所述第二CPU相耦合的第二系统总线、与所述第二系统总线相耦合的第二存储器，及与所述第二系统总线相耦合的第二多个外围装置，其中所述多个外部接脚的第一子集仅可指派到第一微控制器且所述多个外部接脚的第二子集仅可指派到第二微控制器。
根据另一实施例，此微控制器可进一步包括可控制以将输入/输出接脚的控制分别指派到所述第一微控制器或所述第二微控制器的第一及第二垫所有权多路复用器单元。根据另一实施例，此微控制器装置可进一步包括确定外部接脚的指派的配置寄存器，其中所述配置寄存器在所述微控制器装置编程期间被编程。根据另一实施例，此微控制器装置可进一步包括确定外部接脚的指派的特殊功能寄存器。根据另一实施例，所述特殊功能寄存器仅可由第一微控制器编程。根据另一实施例，第一微控制器可为主装置且第二微控制器可为从装置，其中所述第二微控制器的程序存储器包括可由所述第一微控制器写入的易失性存储器。根据另一实施例，每一微控制器可包括外围接脚选择单元，其经配置以指派已由垫所有权多路复用器指派到相应微控制器的经选择外部接脚到所述微控制器的外围装置。根据另一实施例，每一微控制器可具有16个位的数据总线宽度。根据另一实施例，第一及第二微控制器仅可经由专用接口通信。根据另一实施例，所述专用接口可包括双向邮箱接口、单向主从接口及单向从主接口。根据另一实施例，每一单向接口可包括FIFO存储器。根据另一实施例，每一微控制器可读取任何可读外部接脚，但仅有被指派到所述第一或第二微控制器的接脚可由相应微控制器写入。根据另一实施例，每一微控制器的所述外围装置中的每一者的至少一些可被指派到所述多个外部输入/输出接脚的预定外部接脚。
附图说明
图1展示根据实施例的微控制器的框图；
图2展示根据另一实施例的微控制器的框图；
图3展示根据各种实施例的用于微控制器的外壳的俯视图。
图4展示垫所有权控制机制的实施例。
图5展示根据实施例的微控制器的功率控制。
具体实施方式
微控制器大体上被视为单一芯片上的系统，因为其不需要任何外部组件。因此，此装置包括中央处理单元、存储器及多个I/O外围装置。此外，I/O端口可用于直接数字控制。这些I/O端口通常与外围功能共享，且可经编程以具有通用I/O端口功能或特定外围功能。
在低接脚数封装，举例来说，28接脚封装中，常规单核心微控制器的应用性能可通过提供各自具有16个位的数据总线宽度的两个处理器核心来增加。此外，根据多个实施例，通过硬件、软件及外围资源的分离可将用于实时控制系统的客户软件开发方案促进为多个独立微控制器，可将经增加的安全监测(B类别)提供为多个独立微控制器，且可将误差减轻改进为多个独立微控制器。
根据一些实施例，在低接脚数封装(28个接脚到64个接脚)中，微控制器装置可于单一裸片上具备独立MCU的多种情况。因此，集成电路封装将包含(例如)两个独立微控制器，所述独立控制器中的每一者具有其自身存储器及多个相关外围装置。根据一些实施例，一个微控制器可经配置以成为主微控制器，且另一微控制器可为从微控制器。虽然微控制器二者都可具有相同或类似外围装置，但是所述外围装置可不同，且特定来说可为希望用于相应微控制器的经调适特定任务。此外，数据及程序存储器的大小可不同，其中主装置可大体上包括更大的程序及数据存储器。
因此，根据各种实施例，提供在单一硅裸片上具有其自身专用处理器、存储器及外围资源的两个(或更多个)微控制器的组合件。多个微控制器共享使得将装置包含到低接脚数封装中变得可能且可行的装置接脚。因此，外部接脚可在程序控制(或配置寄存器控制)之下被指派到主装置MCU或从MCU中的任一者。根据相对于一些实施例的本发明的规则，外部接脚的数目少于全部集成MCU的数据总线宽度的总和。举例来说，两个核心MCU可包括两个16位MCU，其每一者具有16个位的数据总线宽度。因此，全部集成MCU的数据总线宽度的总和将是32。当以28接脚外壳来实施此装置时，此装置将遵循上文提及的规则。
根据各种实施例，在多核心MCU(多处理器)装置中，外部接脚的数目<＝每一处理器的位宽度数倍的核心数目。特定来说，根据一些实施例，外部接脚的数目低于主处理器的数据总线宽度。举例来说，根据各种实施例，可将双核心微控制器适配到28接脚外壳内，如下文将要更详细解释。如上文提及，所述各种实施例是由具有大量微控制器单元(MCU)的微控制器装置组成，每一者具有其自身的处理器、存储器及外围装置。
多个MCU被设计成共享外部装置接脚。全部MCU可经配置以允许通过其专用特殊功能寄存器读取(或观察)接脚，然而，通过专用寄存器写入(驱动)接脚是经由非易失性存储器控制。因此所述非易失性存储器用于定义装置接脚的“所有权”从而防止冲突。可在配置阶段期间，例如，在使用配置寄存器(一旦所述装置处于操作模式中其不可改变)编程所述装置期间定义所有权。或者，可实施特殊功能寄存器及程序，其通过使用特殊功能寄存器允许动态指派。可通过与在常规EEPROM写入例程中使用的特殊写入例程类似的特殊写入例程防止疏忽此类寄存器的重写。将外部接脚中的一者指派到所述核心中的一者防止软件及硬件失效。装置接脚的可控制共享使得多核心装置在低接脚数封装中变成实际。
根据各种实施例，两个(或更多个)微控制器与其自身专用处理器、存储器及外围资源组合在单一硅裸片上，其中提供所述核心之间的特定通信接口。所述微控制器经由主从接口(MSI)(根据一个实施例，其可为一组寄存器(邮箱)及相关状态位及中断信号(信号量))而彼此通信。
经典计算机架构方法是具有经由开关矩阵与装置资源(例如存储器及外围装置)通信的多个处理器。在这些常规实施例中，两个(或更多个)处理器共享全部系统资源。所述开关矩阵必须对来自每一处理器的针对每一资源的每一请求指派优先级，且冲突必需解决。资源冲突管理大大增加每一请求的延时(时间)。开关矩阵是大的且易单点失效。解决开关矩阵的弱点的经典方案是复制所述开关矩阵。这又需要更多电路以检测失效并决定哪个开关矩阵仍可行。各种实施例通过替代地仅复制资源而避免尝试使用开关矩阵以共享资源的复杂性。
第二典型架构是处理器加共享相同外围装置但具有存取其自身经限制资源组(例如存储器及一些外围装置)的共处理器的概念。此架构通常具有若干外围装置，其复制昂贵且因此在处理器与共处理器之间共享。通常，所述处理器及共处理器可具有不同软件架构且因此需要用于产生软件的不同开发工具。
除这些常规方法外，举例来说如图1中展示根据各种实施例，其每一者具有专用存储器及外围装置的整个MCU(微控制器单元)被复制入单一芯片中。当驱动装置接脚时，所述单独MCU经由安全非易失性寄存器共享装置接脚以防止冲突，但全部MCU可在任何时间读取甚至未经指派到其的装置接脚。图1中的实例导致高接脚数装置。
图1展示在单一集成电路外壳中具有两个微控制器的双核心微控制器100。第一微控制器包括CPU 110、系统总线120及多个外围装置130a..n、以及数据存储器140(例如，16kb位RAM)、程序存储器150(例如，128kb位闪存)及DMA控制器160。系统总线可分为两个总线、外围总线及在图1中指示的存储器总线，或可实施连接全部装置的单一系统总线。一些外围装置，例如DMA控制器160，可不具有任何外部连接，且其它外围装置，例如PWM、ADC、比较器及一些串行接口，可被指派到预定外部多功能接脚。其它外围装置，例如其它串行接口、触摸传感器、定时器、比较器输出，可经由外围接脚选择单元170而指派到多个外部接脚中的一者。一些接脚可指派到多于所述第一MCU的一个外围装置且一般来说与MCU的通用I/O端口共享其功能。因此，此实施例提供两个垫所有权多路复用器180及280。在默认指派中，与主或从MCU相关的每一接脚可被指派到相应MCU的通用I/O端口，但可在所述垫所有权多路复用器180的编程控制之下经指派到外围装置中的一者。一些接脚190可通过默认指派到外围装置，例如串行编程接口、ADC或图1中所示的任何其它外围装置。如上文提及，外围接脚选择单元170可进一步允许将所述外围装置的一些或全部指派到相应组外部接脚中的一者。
外部接脚包括用于将电源提供到裸片的第一组接脚。这可包含数字及模拟电源供应接脚，且此类接脚的多个实例(例如)是如图2中展示。此外，主清空接脚可不具有其它功能，且可用于复位及/或编程装置。剩余第二组接脚大体上是输入/输出接脚(I/O接脚)。然而，可呈现不由微控制器中的一者控制的一些其它接脚。根据本发明，I/O接脚经定义为可编程为输入接脚或输出接脚中的任一者或具有专用输入或输出功能的接脚的任何接脚。根据相应外围装置的设置，输入接脚可用于数字或模拟输入。类似地，根据相应外围装置的所述设置，输出接脚可用于数字或模拟输出。如上文提及，本申请案大体上涉及输入/输出接脚，一些接脚可仅允许用作输入或输出接脚。当输出信号及馈送到这些接脚的信号是由微控制器中的一者接收的信号时，全部输入/输出接脚是由微控制器中的一者控制的接脚。电源供应接脚大体上不具有此功能。一些其它接脚也不具有此功能性，举例来说，装置可具有用于振荡器的专用接脚。然而，如图3中展示，此类接脚还可用微控制器I/O功能予以多任务。图3展示不可视为I/O接脚的接脚是接脚5到8、接脚19、接脚20及接脚27。
可使用特殊功能寄存器以控制垫所有权多路复用器。在此实施例中，每一微控制器核心仅可存取其特殊功能寄存器。然而根据另一实施例，仅主MCU可访问控制两个垫所有权多路复用器180、280的特殊功能寄存器。另外，主CPU 110还可直接地或通过特定接口存取从MCU的程序RAM 250。此特征允许通过主MCU对从MCU的程序RAM250进行编程/写入。
在此实施例中的第二MCU包括接脚290、CPU210、系统总线220及多个外围装置230a..n，以及数据存储器240(例如，4k位RAM)、程序存储器250(例如，24k位RAM)及DMA控制器260。如上文提及，程序存储器250可为易失性的，以允许通过主MCU编程。然而，根据其它实施例，其它实施方案是可能的。全部其它单元可与主MCU类似。第二外围接脚选择单元270经提供以允许将一些外部接脚290灵活地指派到类似于第一MCU的若干外围装置。然而在此实施例中，不存在两个MCU之间的接脚的共享。
图1进一步展示经由双向邮箱系统310及允许两个核心之间在任一方向上的通信的两个单向FIFO 320及FIFO 330的两个MCU之间的通信接口。所述邮箱可用于将命令或短数据传递到相应其它微控制器。如图1及2中指示可实施多个邮箱310。一旦数据或命令被写入邮箱中，将在接收微控制器内产生相应中断，以指示新消息(命令或数据)可用。这允许不存在任何额外延迟的信息的快速传递。
另外，两个FIFO 320及FIFO 330可经实施以允许两个微控制器之间的更大数据传递。所述FIFO 320及FIFO 330允许更大数据传递，因为其不具有邮箱310的大小限制。如果FIFO 320、FIFO330不变空(或计数误差条件)，那么主装置及从装置可同时存取。因此FIFO320、FIFO 330可提供比基于邮箱310的数据管道更好的吞吐量，所述数据管道必需由一个处理器加载之后再被其它处理器读取。然而，所述FIFO 320、FIFO 330内容物依序被加载或卸除，且不似邮箱数据管道内的数据可随机存取。FIFO还是(通过定义)单向的。这使得所述FIFO更适合需要最快方式传递处理器之间的数据区块的应用。
大量微控制器可共享共同软件架构。因此，根据一个实施例，相同微控制器核心用于多种集成微控制器。提供主及一或多个从微控制器的概念进一步允许减少功率消耗。从微控制器可经配置以去能借此进入无需太多能量的睡眠模式。根据其它实施方式，可完全关闭装置内的微控制器以节省能量。
图5展示此系统的示范性控制结构。每一微控制器100a、100b可分别具有专用功率控制单元510及520。每一功率控制单元510、520可允许设置特定功率消耗模式及相关的处理功率。举例来说，每一微控制器100a、100b可被设置在睡眠或低功率模式中。可提供多种位阶的功率消耗。另外，根据一个实施例，主微控制器100a可能够完全关闭从微控制器100b。在此模式中，微控制器100b将不具有功率消耗。
核心可进一步以不同速度运行。当使用易失性存储器为第二微控制器的程序存储器时，可具体实施此特征。易失性存储器(例如RAM)本质上较快且因此允许较快访问时间且因此允许较高计时速率。主核心可经配置以处置具有频繁中断的系统位阶功能。其可进一步处置安全遵循特征、通信、中断处置、软件更新、用户接口等等。归因于每一微控制器允许读取外部接脚的任一者的特征，所述安全可通过多个MCU监测(例如，相同装置接脚)予以改进。举例来说，根据实施例，两个微控制器可包括软件以提供增强安全特征，其中多个外部接脚中的一者通过第一及第二微控制器独立读取。接着，经检索值可借助于通信接口进行比较。举例来说，在单一接脚情况下，邮箱中的一者可用于将读取值转送到其它核心。或者，FIFO 320、FIFO 330中的一者可用于转送一或多个值。系统可输出警示以防所述值不匹配，或特定软件例程、中断或复位可经执行以校正错误。
根据各种实施例，时间敏感码可经分割以易于码开发及支持。从核心可用于专用及更具确定性的应用性能，例如，具有临界延时的控制回路、电动机控制、数字功率控制。因此，作为从微控制器，其可被视为主微控制器的额外编程外围装置。此架构的益处是提高步骤功能性能。两个核心基本使执行速率加倍。如上文提及，时间临界功能及系统功能可被分离且指派到不同核心。可最优化控制回路响应、可最小化中断及可最简化电动机算法实施方案。根据一个实施例，主核心的执行速度可为例如100MIPS，而从核心目标通过提供较快程序存储器(例如，易失性随机存取存储器)可具有大于100MIPS的处理能力。因此，从微控制器一般可比主微控制器快。
如图2中展示，根据一些实施例，通过共享用于两个MCU之间的外围装置的接脚可进一步减少所需外部接脚的数目。图2展示在具有经减少数目的接脚420的封装中的多核心装置的框图，与如图1中展示的实施例相反。特定来说，图2展示具有两个单独MCU的双核心微控制器400的28接脚版本。在此，仅可提供单一垫所有权多路复用器410，其仅可通过主MCU控制(例如，通过特殊功能寄存器)。然而，根据一些实施例，MCU两者都可具有存取，其中在一个实施例中，主MCU可优先于从MCU。
可用的减少数目的I/O接脚仍可提供相同数目或甚至更多接脚到每一MCU。特定来说，仅需某些外围装置的低成本应用从此解决方案获益，因为此低接脚装置尤其减少用于印刷电路板的成本。垫所有权多路复用器410允许共享具有外部接脚的每一MCU的通用端口功能性以及共享主MCU或从MCU任一者的外围装置中的一者的指派。
图2进一步展示四个数字电源供应接脚Vdd及Vss、用于复位及编程的非多路复用主清空功能接脚及两个模拟电源供应接脚AVdd及AVss。剩余21个接脚是可指派到主MCU或从MCU任一者的外部I/O接脚。因此，在若干配置中，全部21个I/O接脚可指派到主MCU，其将从MCU的功能性减少到共处理器的功能性。类似地，另一配置可将全部21个I/O接脚指派到从MCU。在主MCU及从MCU指派之间具有任何配给的任何其它指派是可能的。
图4展示图1的垫所有权多路复用器180、280或图2的垫所有权多路复用器410的可能控制。控制可经由配置寄存器430完成。此类寄存器根据具有外部编程器或仿真器装置的设置自动编程。因此，一旦编程，所述设置在装置100操作期间不可改变。或者，可使用特殊功能寄存器以控制所述所有权垫多路复用器180、280/410。在此实施例中，动态控制是可能的。为避免意外重写，可使用与EEPROM中使用的写入机制类似的写入机制，例如，写在时间帧内的特殊码的次序。
图3展示28接脚封装中的装置的实际接脚输出。从外围装置通过前缀“S1”指示。特定来说，图3展示每一接脚的多功能指派。图3无需展示可指派到外部接脚的全部功能，如下文将详细解释。在此，通常RAx指具有5个位的用于通用I/O端口A的接脚且RBx指16位端口RB。如上文提及，图3仅展示单一组I/O端口A及B以有利于可读性。然而，通过主及从MCU独立控制的两个单独组经实施且可独立指派。根据一个实施例，每一端口接脚可指派到具有一般接脚相关性的主装置或从装置，如图3中展示。根据一个实施例，主MCU的指派可优先于从MCU的指派。根据其它实施例，用于主MCU及从MCU的端口可指派到不同接脚。
ANx指用于主MCU的模拟输入且S1ANx指用于从MCU的模拟输入。类似于端口接脚，可选择用于主及从MCU的其它相关的外部接脚。在实施电容性分压器外围装置的情况下，每一模拟接脚还可指派电容性分压器功能，其中可提供用于主MCU及从MCU的单独单元。RPx指通过外围接脚选择单元指派的16个接脚。与I/O端口类似，主及从MCU可各自具有例如16个可用接脚，然而图3仅展示单一组(再次地，有利于可读性)。根据其它实施例，可使用不同数目的外围接脚选择单元，例如，所述接脚的8个接脚可指派到主装置且8个接脚指派到从MCU。此外，可选择其它数目个接脚及/或此外围接脚选择单元的指派。其它接脚功能(例如脉宽调制接脚)使用相应缩写字(例如PWM)，其中，在开始处的缩写字S1一般指示所述单元属于从MCU。
如上文提及，每一接脚可通过默认指派到特定功能。举例来说，接脚1到3可通过默认而指派为主MCU的模拟输入。接脚4及11可通过默认而指派为从MCU的模拟输入。接脚9及10可通过默认而指派为振荡器输入接脚，但当使用内部振荡器时，其还可指派到其它功能。接脚12到13可通过默认而指派到仅与主MCU互相作用的同步串行编程接口PGED2、PGEC2。接脚14到接脚18及接脚21到接脚26通过默认而指派到端口B的位5到15且接脚28指派到端口A的位0。以上指派仅是实例，可能存在其它指派。

Claims (17)

1.一种微控制器装置，其包括：
多个外部接脚，其包括多个输入/输出接脚；
第一微控制器，其包括第一中央处理单元、与所述第一中央处理单元相耦合的第一系统总线、与所述第一系统总线相耦合的第一存储器，及与所述第一系统总线相耦合的第一多个外围装置，
第二微控制器，其包括第二中央处理单元、与所述第二中央处理单元相耦合的第二系统总线、与所述第二系统总线相耦合的第二存储器，及与所述第二系统总线相耦合的第二多个外围装置，及
接脚所有权多路复用器单元，其可控制以将所述输入/输出接脚的控制指派到所述第一微控制器或所述第二微控制器中的任一者；
其中外部接脚的数目少于所述第一及第二微控制器的数据总线宽度的总和，且其中所述第一微控制器和所述第二微控制器中的每一者包括外围接脚选择单元，所述外围接脚选择单元经配置以将已由所述接脚所有权多路复用器指派到相应微控制器的经选择外部接脚指派到所述相应微控制器的外围装置。
2.根据权利要求1所述的微控制器装置，其进一步包括确定所述外部接脚的指派的配置寄存器，其中所述配置寄存器在所述微控制器装置编程期间被编程。
3.根据权利要求1所述的微控制器装置，其进一步包括确定所述外部接脚的指派的特殊功能寄存器。
4.根据权利要求3所述的微控制器装置，其中所述特殊功能寄存器仅可由所述第一微控制器编程。
5.根据权利要求1所述的微控制器装置，其中所述第一微控制器是主装置，且所述第二微控制器是从装置，其中所述第二微控制器的程序存储器包括可由所述第一微控制器写入的易失性存储器。
6.根据权利要求1所述的微控制器装置，其中每一微控制器具有16个位的数据总线宽度。
7.根据权利要求1所述的微控制器装置，其中第一及第二微控制器仅经由专用接口通信。
8.根据权利要求7所述的微控制器装置，其中所述专用接口包括双向邮箱接口、单向主从接口及单向从主接口。
9.根据权利要求8所述的微控制器装置，其中所述单向主从接口和所述单向从主接口中的每一者包括FIFO存储器。
10.根据权利要求1所述的微控制器装置，其中每一微控制器可读取任何可读外部接脚，但仅被指派到所述第一或第二微控制器的接脚能由所述相应微控制器写入。
11.根据权利要求1所述的微控制器装置，其中每一微控制器的所述外围装置中的每一者的至少一些被指派到所述多个输入/输出接脚的预定外部接脚。
12.一种在微控制器装置中指派接脚所有权的方法，所述微控制器装置包括多个外部接脚，其包括多个输入/输出接脚；第一微控制器，其包括第一中央处理单元、与所述第一中央处理单元相耦合的第一系统总线、与所述第一系统总线相耦合的第一存储器，及与所述第一系统总线相耦合的第一多个外围装置；第二微控制器，其包括第二中央处理单元、与所述第二中央处理单元相耦合的第二系统总线、与所述第二系统总线相耦合的第二存储器，及与所述第二系统总线相耦合的第二多个外围装置；及与所述输入/输出接脚耦合的接脚所有权多路复用器单元；且其中所述第一微控制器和所述第二微控制器中的每一者包含与所述第一微控制器或所述第二微控制器相关联的外围装置的预定子集耦合的外围接脚选择单元，其中外部接脚的数目少于所述第一及第二微控制器的数据总线宽度的总和；
所述方法包括：
通过编程所述接脚所有权多路复用器单元将输入/输出接脚的控制指派到所述第一微控制器或所述第二微控制器；
将所述输入/输出接脚指派到所指派的第一微控制器或第二微控制器的外围装置。
13.根据权利要求12所述的方法，其进一步包括编程配置或特殊功能寄存器，所述配置或特殊功能寄存器确定所述外部接脚的指派。
14.根据权利要求12所述的方法，其中所述第一微控制器是主装置，且所述第二微控制器是从装置，其中所述第二微控制器的程序存储器包括可由所述第一微控制器写入的易失性存储器。
15.根据权利要求12所述的方法，其中第一及第二微控制器仅经由专用接口通信，所述专用接口包括双向邮箱接口、单向主从接口及单向从主接口，其中所述单向主从接口和所述单向从主接口中的每一者包括FIFO存储器。
16.根据权利要求12所述的方法，其中每一微控制器可读取任何可读外部接脚，但仅被指派到所述第一或第二微控制器的接脚能由所述相应微控制器写入。
17.根据权利要求12所述的方法，其中每一微控制器的所述外围装置中的每一者的至少一些被指派到所述多个输入/输出接脚的预定外部接脚。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9921982B2 (en) * 2014-06-05 2018-03-20 Microchip Technology Incorporated Device and method to assign device pin ownership for multi-processor core devices
US9921988B2 (en) * 2014-06-05 2018-03-20 Microchip Technology Incorporated Device and method to assign device pin functionality for multi-processor core devices
US10002103B2 (en) * 2015-03-13 2018-06-19 Microchip Technology Incorporated Low-pin microcontroller device with multiple independent microcontrollers
CN111581120B (zh) * 2019-04-30 2021-08-17 长江存储科技有限责任公司 电子设备和管理闪存的读取电平的方法
US11144487B1 (en) * 2020-03-18 2021-10-12 Microsoft Technology Licensing, Llc Method to overload hardware pin for improved system management
US20230259474A1 (en) * 2022-02-14 2023-08-17 STMicroelectronics (Grand Ouest) SAS Method, system, and device for software and hardware component configuration and content generation
US11886370B2 (en) * 2022-05-13 2024-01-30 Advanced Micro Devices, Inc. Sharing package pins in a multi-chip module (MCM)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104011697A (zh) * 2011-09-27 2014-08-27 密克罗奇普技术公司 微控制器的虚拟通用输入/输出
CN103366794B (zh) * 2012-03-30 2018-06-05 赛普拉斯半导体公司 用于减少接脚数内存总线接口的装置及方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6496880B1 (en) * 1999-08-26 2002-12-17 Agere Systems Inc. Shared I/O ports for multi-core designs
US6615890B1 (en) 2000-06-09 2003-09-09 Venture Tape Corp. Tape applicator for glazing applications
CN100351827C (zh) * 2004-04-13 2007-11-28 联发科技股份有限公司 引脚共用系统
US8285904B2 (en) * 2009-08-14 2012-10-09 Advanced Micro Devices, Inc. Flexible notification mechanism for user-level interrupts
CN103247611B (zh) * 2013-04-09 2015-09-09 北京兆易创新科技股份有限公司 一种增强型flash芯片和一种芯片封装方法
US9405575B2 (en) * 2013-09-09 2016-08-02 Apple Inc. Use of multi-thread hardware for efficient sampling
US10002103B2 (en) * 2015-03-13 2018-06-19 Microchip Technology Incorporated Low-pin microcontroller device with multiple independent microcontrollers
US10120815B2 (en) * 2015-06-18 2018-11-06 Microchip Technology Incorporated Configurable mailbox data buffer apparatus

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104011697A (zh) * 2011-09-27 2014-08-27 密克罗奇普技术公司 微控制器的虚拟通用输入/输出
CN103366794B (zh) * 2012-03-30 2018-06-05 赛普拉斯半导体公司 用于减少接脚数内存总线接口的装置及方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A constraint satisfaction algorithm for microcontroller selection and pin assignment;Jacob A. Berlier;《 Proceedings of the IEEE SoutheastCon 2010》;20100422;第2010卷(第4期);全文 *
MB91770系列/MB91725系列:内置"FR81S"内核的32位微控制器;无;《世界电子元器件》;20100629;第2010卷(第4期);全文 *

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