TW201638772A - 具有多個獨立微控制器之低接腳微控制器裝置 - Google Patents

Abstract

本發明揭示一種具有複數個外部接腳之一外殼之微控制器裝置，其具有複數個輸入/輸出接腳；具有一第一中央處理單元(CPU)、與該第一CPU相耦合之一第一系統匯流排、與該第一系統匯流排相耦合之第一記憶體，及與該第一系統匯流排相耦合之第一複數個週邊裝置之一第一微控制器；具有一第二中央處理單元(CPU)、與該第二CPU相耦合之一第二系統匯流排、與該第二系統匯流排相耦合之第二記憶體，及與該第二系統匯流排相耦合之第二複數個週邊裝置之一第二微控制器；及可控制以將該等輸入/輸出接腳之控制指派至該第一微控制器或該第二微控制器之一者之一墊所有權多工器單元，其中外部接腳的數目少於該第一及第二微控制器之一資料匯流排寬度的總和。

Description

具有多個獨立微控制器之低接腳微控制器裝置 【相關申請案之交叉參考】

本申請案主張2015年3月13日申請之共同擁有之美國臨時專利申請案第62/133,181號之優先權，為了所有目的，其以引用之方式併入本文中。

本發明係關於微控制器，特定而言係關於具有多個獨立處理器核心之微控制器裝置。

已知微控制器裝置包括一單一中央處理單元(微控制器核心)及複數個相關週邊裝置，諸如計時器、類比至數位轉換器、數位至類比轉換器、脈寬調變單元、記憶體、輸入/輸出(I/O)埠等等。通常一內部系統匯流排及控制邏輯鏈接全部組件使得該微控制器核心可個別地存取該等週邊。微控制器外部地包括複數個外部接腳其中通常與一I/O埠相關之此等接腳之許多及且每一埠接腳亦可提供用於藉由與其他週邊裝置共享該接腳之多功能。在組態期間，一使用者選擇哪一接腳將被指派哪一功能。此等指派亦可在執行一程式期間改變。

某些微控制器已知包括能夠執行自主CPU分離之指令之額外加速器單元。其他微控制器亦已知包含兩個單獨CPU及複數個共同週邊。因此，兩者核心共享需要一交叉開關(其增加延時)之全部週邊且其中該交叉開關易失效。存在多核心裝置使用開關矩陣以允許多個處理器 存取經共享系統資源(諸如記憶體及週邊)。多個核心可能請求存取相同資源。衝突解析度電路增加失效、損害效能且增加成本。該開關矩陣係該系統之一單一失效點。一些製造商可實施多個開關矩陣。此需更多邏輯以處置該等開關矩陣之故障解析度。其他製造商使用具有不同軟體架構之多個核心。此等不同核心可具有相同專屬資源但其他資源係共享的。

此等習知多核心微控制器通常需要一高數目個外接腳，舉例而言，習知多核心MCU包括介於80個至512個之間之外部接腳。典型多核心裝置係具有許多記憶體及週邊之一高價值產品。具備典型開關矩陣多核心架構，此等裝置經設計具有不少於80個接腳。

然而，需要將此等雙核心或多核心微控制器裝置配置在一低接腳數外殼內。

根據一實施例，微控制器裝置可包括複數個包括複數個輸入/輸出接腳之外部接腳、包括一第一中央處理單元(CPU)、與該第一CPU相耦合之一第一系統匯流排、與該第一系統匯流排相耦合之第一記憶體、及與該第一系統匯流排相耦合之第一複數個週邊裝置之一第一微控制器、包括一第二中央處理單元(CPU)、與該第二CPU相耦合之一第二系統匯流排、與該第二系統匯流排相耦合之第二記憶體、及與該第二系統匯流排相耦合之第二複數個週邊裝置之一第二微控制器及可控制以將該等輸入/輸出接腳之控制指派至該第一微控制器或該第二微控制器之一者之一墊所有權多工器單元，其中外部接腳之數目少於該第一及第二微控制器之一資料匯流排寬度之總和。

根據又一實施例，該微控制器可進一步包括判定外部接腳之一指派之組態暫存器，其中該組態暫存器在程式化微控制器裝置期間被程式化。根據又一實施例，該微控制器裝置可進一步包括判定外部接 腳之一指派之特殊功能暫存器。根據又一實施例，該特殊功能暫存器僅可藉由第一微控制器程式化。根據又一實施例，該第一微控制器可係一主控及該第二微控制器可係一從屬，其中該第二微控制器之一程式記憶體包括藉由該第一微控制器可寫入之揮發性記憶體。根據又一實施例，每一微控制器可包括經組態以指派經選擇外部接腳(其已藉由墊所有權多工器指派至一各自微控制器)至該微控制器之一週邊之一週邊接腳選擇單元。根據又一實施例，每一微控制器可具有16個位元之一資料匯流排寬度。根據又一實施例，第一及第二微控制器僅可經由專屬介面通信。根據又一實施例，該專屬介面可包括一雙向信箱介面、一單向主控-從屬介面及一單向從屬-主控介面。根據又一實施例，每一單向介面可包括一FIFO記憶體。根據又一實施例，每一微控制器可讀取任何可讀外部接腳但僅指派至該第一或第二微控制器之接腳可藉由各自微控制器寫入。根據又一實施例，每一微控制器之該等週邊之每一者之至少一些可經指派至該複數個外部輸入/輸出接腳之預定外部接腳。

根據另一實施例，一微控制器裝置可包括複數個外部接腳、包括一第一中央處理單元(CPU)、與該第一CPU相耦合之一第一系統匯流排、與該第一系統匯流排相耦合之第一記憶體、及與該第一系統匯流排相耦合之第一複數個週邊裝置之一第一微控制器、包括一第二中央處理單元(CPU)、與該第二CPU相耦合之一第二系統匯流排、與該第二系統匯流排相耦合之第二記憶體、及與該第二系統匯流排相耦合之第二複數個週邊裝置之一第二微控制器，其中該複數個外部接腳之一第一子集僅可指派至第一微控制器且該複數個外部接腳之一第二子集僅可指派至第二微控制器。

根據又一實施例，此微控制器可進一步包括可控制以將輸入/輸出接腳之控制分別指派至該第一微控制器或該第二微控制器之一第一 墊所有權多工器單元及第二墊所有權多工器單元。根據又一實施例，此微控制器裝置可進一步包括判定外部接腳之指派之組態暫存器，其中該組態暫存器在程式化該微控制器裝置期間被程式化。根據又一實施例，此微控制器裝置可進一步包括判定外部接腳之指派之特殊功能暫存器。根據又一實施例，該等特殊功能暫存器僅可藉由第一微控制器程式化。根據又一實施例，第一微控制器可係一主控且第二微控制器可係一從屬，其中該第二微控制器之一程式記憶體包括可藉由該第一微控制器寫入之揮發性記憶體。根據又一實施例，每一微控制器可包括經組態以指派一經選擇外部接腳(其已藉由墊所有權多工器將一各自微控制器指派至該微控制器之一週邊)之一週邊接腳選擇單元。根據又一實施例，每一微控制器可具有16個位元之一資料匯流排寬度。根據又一實施例，第一及第二微控制器僅可經由一專屬介面通信。根據又一實施例，該專屬介面可包括一雙向信箱介面、一單向主控-從屬介面及一單向從屬-主控介面。根據又一實施例，每一單向介面可包括一FIFO記憶體。根據又一實施例，每一微控制器可讀取任何可讀外部接腳但僅被指派至該第一或第二微控制器之接腳可藉由各自微控制器寫入。根據又一實施例，每一微控制器之該等週邊之每一者之至少一些可經指派至該複數個外部輸入/輸出接腳之預判定外部接腳。

100‧‧‧雙核心微控制器

100a‧‧‧主控微控制器

100b‧‧‧從屬微控制器

110‧‧‧主控中央處理單元

120‧‧‧主控系統匯流排

130a..n‧‧‧複數個週邊

140‧‧‧資料記憶體

150‧‧‧程式記憶體

160‧‧‧DMA控制器

170‧‧‧週邊接腳選擇器單元

180‧‧‧墊所有權多工器

190‧‧‧接腳

210‧‧‧從屬中央處理單元

220‧‧‧從屬記憶體匯流排

230a..n‧‧‧複數個週邊

240‧‧‧資料記憶體

250‧‧‧程式記憶體

260‧‧‧DMA控制器

270‧‧‧週邊接腳選擇單元

280‧‧‧墊所有權多工器

290‧‧‧接腳

310‧‧‧雙向信箱

320‧‧‧FIFO

330‧‧‧FIFO

410‧‧‧墊所有權多工器

420‧‧‧接腳

430‧‧‧組態暫存器/特殊功能暫存器

510‧‧‧功率控制單元

520‧‧‧功率控制單元

圖1展示根據一實施例之一微控制器之一方塊圖； 圖2展示根據另一實施例之一微控制器之一方塊圖； 圖3展示根據多種實施例之用於一微控制器之一外殼之一俯視圖。

圖4展示墊所有權控制機制之一實施例。

圖5展示根據一實施例之微控制器之功率控制。

微控制器大體上被視為一單一晶片上之一系統，因為其不需要任何外部組件。因此此裝置包括一中央處理單元、記憶體及複數個I/O週邊。此外，I/O埠可用於直接數位控制。此等I/O埠通常與週邊功能共享，且可經程式化以具有通用I/O埠功能或一特定週邊功能。

在低接腳數封裝，舉例而言，一28接腳封裝中，一習知單核心微控制器的應用效能可藉由提供每一者具有16個位元之一資料匯流排寬度的兩個處理器核心來增加。此外，根據多個實施例，藉由硬體、軟體及週邊資源的分離可將用於即時控制系統之客戶軟體開發方案促進為多個獨立微控制器，可將經增加的安全監測(B類別)提供為多個獨立微控制器，且可將誤差減輕改良為多個獨立微控制器。

根據一些實施例，在低接腳數封裝(28個接腳至64個接腳)中，微控制器裝置可於一單一晶粒上具備獨立MCU的多種情況。因此，一積體電路封裝將包括(例如)兩個獨立微控制器，該等獨立控制器之每一者具有其自身記憶體及複數個相關週邊裝置。根據一些實施例，一微控制器可經組態以成為一主控微控制器，且另一可係一從屬微控制器。雖然微控制器二者皆可具有相同或類似週邊裝置，該週邊裝置可不同，且特定而言可係意欲用於各自微控制器之經調適特定任務。此外，用於資料及程式記憶體之大小可不同，其中主控可大體上包括更大的程式及資料記憶體。

因此，根據多種實施例，提供在一單一矽晶粒上具有其等自身專屬處理器、記憶體及週邊資源之兩個(或以上)微控制器的總成。多個微控制器共享，使得將裝置包含至低接腳數封裝中變得可能且可行之裝置接腳。因此，外部接腳可在被指派至主控MCU或從屬MCU之一者的程式控制(或組態暫存器控制)之下。根據具有相關一些實施例之本發明之一規則，外部接腳的數目少於全部積體MCU之資料匯流 排寬度的總和。舉例而言，一兩個核心MCU可包括兩個16位元MCU，其等每一者具有16個位元之一資料匯流排寬度。因此，全部積體MCU之資料匯流排寬度的總和將係32。當以一28接腳外殼來實施此裝置時，此裝置將遵循上文提及之規則。

根據多種實施例，在一多核心MCU(多處理器)裝置中，外部接腳之數目<=每一處理器之一位元寬度數倍之核心數目。特定而言，根據一些實施例，外部接腳之數目低於主控處理器之資料匯流排寬度。舉例而言，根據多種實施例，可將一雙核心微控制器適配至一28接腳外殼內，如下文將要更詳細解釋。如上文提及，該等多種實施例係由具有大量微控制器單元(MCU)之微控制器裝置組成，每一者具有其等自身之處理器、記憶體及週邊。

複數個MCU被設計以共享外部裝置接腳。全部MCU可經組態以允許透過其專屬特殊功能暫存器讀取(或觀察)一接腳，然而，透過一專屬暫存器該寫入(驅動)一接腳係經由非揮發性記憶體控制。因此該非揮發性記憶體使用以定義裝置接腳之一「所有權」從而防止衝突。所有權在一組態階段期間，例如，在使用組態暫存器(一旦該裝置處於操作模式中其等不可改變)程式化該裝置期間可經定義。或者，特殊功能暫存器及程序可被實施，其透過使用特殊功能暫存器允許一動態指派。疏忽此等暫存器之重寫可透過與在習知EEPROM寫入常式中使用之特殊寫入常式類似之該等被防止。將外部接腳指派至該等核心之一者防軟體及硬體失效之保護。裝置接腳之可控制共享使得一多核心裝置在一低接腳數封裝中實務。

根據多種實施例，兩個(或以上)微控制器係將其等自身專屬處理器、記憶體及週邊資源組合在一單一矽晶粒上，其中提供該等核心之間之一特定通信介面。根據一實施例，該等微控制器經由該主控從屬介面(MSI)(其可係一組暫存器(信箱)及相關狀態位元及中斷信號 (semiphores))而彼此通信。

經典電腦架構方法係具有經由一開關矩陣與裝置資源(諸如記憶體及週邊)通信之多個處理器。在此等習知實施例中，兩個(或以上)處理器共享該等系統資源之全部。該開關矩陣必需自用於每一資源之每一處理器指派優先權至每一請求，且衝突必需解決。資源衝突管理大大增加每一請求之延時(時間)。開關矩陣係大的且易單點失效。解決開關矩陣之弱點之一經典方案係複製該等開關矩陣。此又需要更多電路以偵測失效且解決開關矩陣仍可行。多種實施例避免藉由替代僅複製資源嘗試使用開關矩陣以共享資源之複雜性。

第二典型架構係一處理器加共享相同週邊但具有存取其等自身經限制資源組(諸如記憶體及一些週邊)之一共處理器之概念。此架構通常具有若干週邊，其等複製昂貴且因此在處理器與共處理器之間共享。通常，該處理器及共處理器可具有不同軟體架構且因此需要用於產生軟體之不同發展工具。

除此等習知方法外，舉例而言如圖1中展示根據多種實施例，其每一者具有專屬記憶體及週邊之一整個MCU(微控制器單元)被複製入一單一晶片中。當驅動一裝置接腳時，該單獨MCU經由保護非揮發性暫存器以防止衝突從而共享裝置接腳，但全部MCU可在任何時間讀取甚至未經指派至其等之裝置接腳。圖1中之實例導致一高接腳數裝置。

圖1展示在一單一積體電路外殼中具有兩個微控制器之一雙核心微控制器100。第一微控制器包括一CPU 110、一系統匯流排120及複數個週邊130a..n、以及資料記憶體140(例如，16kb位元RAM)、一程式記憶體150(例如，128kb位元快閃記憶體)及一DMA控制器160。該系統匯流排可分為兩個匯流排、一週邊匯流排及在圖1中指示之一記憶體匯流排或連接可實施之全部裝置之一單一系統匯流排。一些週 邊，諸如DMA控制器160，可不具有任何外部連接，且其他週邊，諸如(若干)PWM、(若干)ADC、比較器及一些串列介面，可經指派至預定外部多功能接腳。其他週邊，諸如其他串列介面、觸摸感測器、計時器、比較器輸出，可經由一週邊接腳選擇單元170而指派至複數個外部接腳之一者。一些接腳可指派至多於該第一MCU之一個週邊且一般言之與MCU之通用I/O埠共享其功能。因此，此實施例提供兩個墊所有權多工器180及280。在一預設指派中，與主控或從屬MCU相關之每一接腳可經指派至各自MCU之通用I/O埠，但可在程式化經指派至週邊之一者之該墊所有權多工器180之控制之下。一些接腳190可藉由預設指派至一週邊，諸如圖1中之，一串列程式化介面、一ADC或任何其他週邊。如上文提及，該週邊接腳選擇單元170可進一步允許將該週邊之一些或全部指派至外部接腳之各自組之任何者。

外部接腳包括用於將電源提供至晶粒之一第一組接腳。此可包含數位及類比電源供應接腳，且此等接腳之多個實例(舉例而言)係如圖2中展示。進一步，一主控清空接腳可不具有其他功能，且可用於重設及/或程式化裝置。剩餘第二組接腳大體上係輸入/輸出接腳(I/O接腳)。然而，可呈現不由微控制器之一者控制之一些其他接腳。根據此發明，一I/O接腳經定義為可程式化為一輸入接腳或一輸出接腳之一者或具有一專屬輸入或輸出功能之一接腳的任何接腳。根據各自週邊之一設置，一輸入接腳可用於數位或類比輸入。類似地，根據各自週邊之該設置，一輸出接腳可用於數位或類比輸出。如上文提及，本申請案大體上係關於輸入/輸出接腳，一些接腳可僅允許用作輸入或輸出接腳。當輸出信號及饋送之此等接腳信號係由微控制器之一者接收之信號時，全部輸入/輸出接腳係由微控制器之一者控制的接腳。電源供應接腳大體上不具有此功能。一些其他接腳亦不具有此功能性，舉例而言，一裝置可具有用於振盪器之專屬接腳。如圖3中 展示，此等接腳亦可用微控制器I/O功能予以多工。圖3展示不可視為I/O接腳之接腳係接腳5至8、接腳19、接腳20及接腳27。

可使用特殊功能暫存器以控制墊所有權多工器。在此實施例中，每一微控制器核心僅可具有存取其特殊功能暫存器。然而根據又另一實施例，僅主控MCU可具有存取控制兩個墊所有權多工器180、280之特殊功能暫存器。另外，主控CPU 110亦可具有存取從屬MCU之程式RAM 250之直接或透過一特定介面之一者。此特徵透過主控MCU允許從屬MCU之程式RAM 250之一程式化或寫入。

在此實施例中之該第二MCU包括接腳290、CPU210、一系統匯流排220及複數個週邊230a..n，以及資料記憶體240(例如，4k位元RAM)、一程式記憶體250(例如，24k位元RAM)及一DMA控制器260。如上文提及，程式記憶體250可係揮發性的，以允許透過主控MCU程式化。然而，根據其他實施例，其他實施方案係可能的。全部其他單元可與主控MCU類似。一第二週邊接腳選擇單元270經提供以允許將一些外部接腳290靈活地指派至類似於第一MCU之若干週邊。然而在此實施例中，不存在兩個MCU之間之接腳的共享。

圖1進一步展示經由一雙向信箱系統310及允許在任一方向中兩個核心之間之通信之兩個單向FIFO 320及FIFO 330之兩個MCU之間之一通信介面。可使用該等信箱以將一命令或短資料傳遞至各自其他微控制器。如圖1及圖2中指示可實施複數個信箱310。一旦一資料或命令被寫入信箱中，將在接收微控制器內產生一各自中斷，以指示一新訊息(命令或資料)可用。此允許無需任何額外延遲之資訊的快速傳遞。

另外，兩個FIFO 320及FIFO 330可經實施以允許兩個微控制器之間之更大資料傳遞。該等FIFO 320及FIFO 330允許更大資料傳遞，因為其等不具有一信箱310之大小限制。若FIFO 320、FIFO330不變空 (或計數一誤差條件)，則主控及從屬可同時存取。因此一FIFO 320、FIFO 330可提供比基於必需在被其他處理器讀取之前由一處理器加載之資料管一信箱310更好的輸送量。然而，該等FIFO 320、FIFO 330內容物依序被加載或卸載，且不似一信箱資料管內之資料可隨機存取。一FIFO亦係(藉由定義)單向的。此使得該FIFO更適合需要最快方式傳遞處理器之間之資料區塊的應用。

大量微控制器可共享一共同軟體架構。因此，根據一實施例，相同微控制器核心用於多種積體微控制器。提供一主控及一或多個從屬微控制器的概念進一步允許減少功率消耗。該從屬微控制器可經組態以去能藉此進入無需太多能量之一睡眠模式。根據其他實施方式，可完全關閉裝置內之一微控制器以節省能量。

圖5展示此系統之一例示性控制結構。每一微控制器100a、100b可分別具有一專屬功率控制單元510及520。每一功率控制單元510、520可允許設置一特定功率消耗模式及相關之處理功率。舉例而言，每一微控制器100a、100b可被設置在一睡眠或低功率模式中。可提供多種位階之功率消耗。另外，根據一實施例，主控微控制器100a可能夠完全關閉從屬微控制器100b。在此模式中，該微控制器100b將不具有功率消耗。

該等核心可進一步在不同速度執行。當使用揮發性記憶體為第二微控制器之程式記憶體時，此特徵可具體實施。揮發性記憶體(諸如RAM)本質上較快且因此允許較快存取時間且因此允許一較高計時速率。主控核心可經組態以處置具有頻繁中斷之系統位階功能。其可進一步處置安全遵循特徵、通信、中斷處置、軟體更新、使用者介面等等。歸因於每一微控制器允許讀取外部接腳之任一者之特徵，該安全可藉由多個MCU監測(例如，相同裝置接腳)予以改良。舉例而言，根據一實施例，兩個微控制器可包括軟體以提供一增強安全特徵，其 中複數個外部接腳之一者藉由第一及第二微控制器獨立讀取。接著，經擷取值可藉由通信介面之方法比較。舉例而言，在一單元接腳情況下，信箱之一者可使用以使得該讀取值轉送至其他核心。或者，FIFO 320、FIFO 330之一者可使用以轉送一或多個值。系統可輸出一警示以防該等值不匹配或一特定軟體常式、中斷或重置可執行以校正錯誤。

根據多種實施例，時間敏感碼可經分割以易於碼發展及支援。從屬核心可擁有專屬及更多判定性應用效能，諸如，控制具有嚴重延時之迴路、馬達控制、數位功率控制。因此，由於一從屬微控制器可被視為主控微控制器之一額外程式化週邊。此架構之益處係增加一步驟功能效能。兩個核心基本使執行速率雙倍。如上文提及，時間臨界功能及系統功能可被分離且指派至不同核心。可最優化控制迴路回應、可最小化中斷及可最簡化馬達演算法實施方案。根據一實施例，主控核心之執行速度可係舉例而言100MIPS，而從屬核心目標藉由提供一較快程式記憶體(例如，揮發性隨機存取記憶體)可具有大於100MIPS之一處理能力。因此，從屬微控制器大體上可比主控微控制器快。

如圖2中展示根據一些實施例，所需外部接腳之數目藉由共享用於兩個MCU之間之週邊之接腳可進一步減少。圖2展示在具有一經減少數目之接腳420之一封裝中之一多核心裝置之一方塊圖，與如圖1中展示之實施例相反。特定而言，圖2展示具有兩個單獨MCU之一雙核心微控制器一28接腳版本。在此，僅可提供一單一墊所有權多工器410，其僅可藉由主控MCU控制(例如，透過特殊功能暫存器)。然而，根據一些實施例，MCU兩者皆可具有存取，其中在一實施例中，主控MCU可具有優於從屬MCU之優先權。

可用之減少數目的I/O接腳仍可提供相同數目或甚至更多接腳至 每一MCU。特定而言，僅需自此解決方案獲益之若干週邊低成本應用(如此低接腳裝置)減少用於經印刷電路板之有些成本之中之成本。該墊所有權多工器410允許共享具有外部接腳之每一MCU之通用埠功能性以及共享主控MCU或從屬MCU之一者之週邊之一者之指派。

圖2進一步展示四個數位電源供應接腳Vdd及Vss、用於重置及程式化之一非多工主控清空功能接腳及兩個類比電源供應接腳AVdd及AVss。剩餘21個接腳係可指派至主控MCU或從屬MCU之一者之外部I/O接腳。因此，在若干組態中，全部21個I/O接腳可指派至主控MCU，其將從屬MCU之功能性減少至一共處理器之功能性。類似地，另一組態可將全部21個I/O接腳指派至該從屬MCU。具有主控MCU及從屬MCU之間之指派之任何定量之任何其他指派係可行的。

圖4展示圖1之墊所有權多工器180、280或圖2之墊所有權多工器410之一可能控制。控制可經由組態暫存器430完成。根據具有一外部程式器或模擬器裝置之一設置，此等暫存器自動程式化。因此，一旦程式化，該設置在操作裝置100期間不可改變。或者，可使用特殊功能暫存器以工作該等所有權墊多工器180、280/410。在此實施例中，動態控制係可能的。為避免意外重寫，可使用類似於在EEPROM中使用之該等之一寫入機制，例如，寫在一時間框架內之特殊碼之一次序。

圖3展示一28接腳封裝中之裝置之一實際接腳輸出。從屬週邊藉由前綴「S1」指示。特定而言，圖3展示每一接腳之多功能指派。圖3無需展示可指派至外部接腳之全部功能，以有利於可讀性，如下文將詳細解釋。在此，通常RAx指具有5個位元之用於通用I/O埠A之接腳且RBx關於一16位元埠RB。如上文提及，圖3僅展示用於一較好清晰度之I/O埠A及B之一單一組。然而，藉由主控及從屬MCU獨立控制之兩個單獨組經實施且可獨立指派。根據一實施例，每一埠接腳可指派至與一般接腳相關之主控或從屬，如圖3中展示。根據一實施例，主 控MCU之指派具有優先於一從屬MCU之指派之優先權。根據其他實施例，用於主控MCU及從屬MCU之埠可指派不同接腳。

ANx指用於主控MCU之類比輸入且S1AN指用於從屬MCU之類比輸入。類似於該等埠接腳，可選擇用於主控及從屬MCU之其他相關之外部接腳。在實施一電容性分壓器週邊的情況中，每一類比接腳亦可指派一電容性分壓器功能，其中可提供用於主控MCU及從屬MCU之單獨單元。RPx指藉由週邊接腳選擇單元指派之16個接腳。與I/O埠類似，主控及從屬MCU之每一者可具有例如16個接腳可用，然而圖3僅展示一單一組(再次地，有利於可讀性)。根據其他實施例，可使用不同數目之週邊接腳選擇單元，例如，該等接腳之8個接腳可指派至主控及8個接腳指派至從屬MCU。此外，可選擇其他數目個接腳及/或此週邊接腳選擇單元之指派。其他接腳功能(諸如脈寬調變接腳)使用各自縮寫字(諸如PWM)，其中，在起頭處之一縮寫字S1大體上指示屬於從屬MCU之單元。

如上文提及，每一接腳可藉由預設指派至一特定功能。舉例而言，接腳1至接腳3可藉由預設而指派為主控MCU之類比輸入。接腳4及接腳11可藉由預設而指派為從屬MCU之類比輸入。接腳9及接腳10可被預設指派為振盪器輸入接腳，但當使用內部振盪器時，其等亦可指派至其他功能。接腳12至接腳13可藉由預設而指派至同步串列程式介面PGED2，PGEC2僅與主控MCU互相作用。接腳14至接腳18及接腳21至接腳26藉由預設而指派至埠B之位元5至15且接腳28指派至埠A之位元0。上文之指派僅係一實例，其他指派係可能的。

100‧‧‧雙核心微控制器

110‧‧‧主控中央處理單元

120‧‧‧主控系統匯流排

130a..n‧‧‧複數個週邊

140‧‧‧資料記憶體

150‧‧‧程式記憶體

160‧‧‧DMA控制器

170‧‧‧週邊接腳選擇器單元

180‧‧‧墊所有權多工器

190‧‧‧接腳

210‧‧‧從屬中央處理單元

220‧‧‧從屬記憶體匯流排

230a..n‧‧‧複數個週邊

240‧‧‧資料記憶體

250‧‧‧程式記憶體

260‧‧‧DMA控制器

270‧‧‧週邊接腳選擇器單元

280‧‧‧墊所有權多工器

290‧‧‧接腳

310‧‧‧雙向信箱

320‧‧‧FIFO

330‧‧‧FIFO

Claims (25)

1. 一種微控制器裝置，其包括：複數個外部接腳，其包括複數個輸入/輸出接腳；一第一微控制器，其包括一第一中央處理單元(CPU)、與該第一CPU相耦合之一第一系統匯流排、與該第一系統匯流排相耦合之第一記憶體，及與該第一系統匯流排相耦合之第一複數個週邊裝置，一第二微控制器，其包括一第二中央處理單元(CPU)、與該第二CPU相耦合之一第二系統匯流排、與該第二系統匯流排相耦合之第二記憶體，及與該第二系統匯流排相耦合之第二複數個週邊裝置，以及一墊所有權多工器單元，其可控制以將該等輸入/輸出接腳之控制指派至該第一微控制器或該第二微控制器之一者；其中外部接腳之數目少於該第一及第二微控制器之一資料匯流排寬度之總和。
2. 如請求項1之微控制器裝置，進一步包括判定該等外部接腳之一指派之組態暫存器，其中該等組態暫存器在該微控制器裝置程式化期間被程式化。
3. 如請求項1之微控制器裝置，進一步包括判定該等外部接腳之一指派之特殊功能暫存器。
4. 如請求項3之微控制器裝置，其中該等特殊功能暫存器僅可由該第一微控制器程式化。
5. 如請求項1之微控制器裝置，其中該第一微控制器係一主控，且該第二微控制器係一從屬，其中該第二微控制器之一程式記憶體包括可由該第一微控制器寫入之揮發性記憶體。
6. 如請求項1之微控制器裝置，其中每一微控制器包括一週邊接腳選擇單元，其經組態以指派已由該等墊所有權多工器指派至一各自微控制器之一經選擇外部接腳至該微控制器之一週邊。
7. 如請求項6之微控制器裝置，其中每一微控制器具有16個位元之一資料匯流排寬度。
8. 如請求項1之微控制器裝置，其中第一及第二微控制器僅經由一專屬介面通信。
9. 如請求項8之微控制器裝置，其中該專屬介面包括一雙向信箱介面、一單向主控-從屬介面，及一單向從屬-主控介面。
10. 如請求項9之微控制器裝置，其中每一單向介面包括一FIFO記憶體。
11. 如請求項1之微控制器裝置，其中每一微控制器可讀取任何可讀外部接腳，但僅有被指派至該第一或第二微控制器之接腳可由該各自微控制器寫入。
12. 如請求項1之微控制器裝置，其中每一微控制器之該等週邊之每一者之至少一些被指派至該複數個外部輸入/輸出接腳之預定外部接腳。
13. 一種微控制器裝置，其包括：複數個外部接腳；一第一微控制器，其包括一第一中央處理單元(CPU)、與該第一CPU相耦合之一第一系統匯流排、與該第一系統匯流排相耦合之第一記憶體，及與該第一系統匯流排相耦合之第一複數個週邊裝置之一第一微控制器、及一第二微控制器，其包括一第二中央處理單元(CPU)、與該第二CPU相耦合之一第二系統匯流排、與該第二系統匯流排相耦合之第二記憶體，及與該第二系統匯流排相耦合之第二複數個週 邊裝置，其中該複數個外部接腳之一第一子集僅可被指派至該第一微控制器且該複數個外部接腳之一第二子集僅可被指派至該第二微控制器。
14. 如請求項13之微控制器裝置，進一步包括可控制以分別將該等輸入/輸出接腳之控制指派至該第一微控制器或該第二微控制器之一第一及第二墊所有權多工器單元。
15. 如請求項14之微控制器裝置，進一步包括判定該等外部接腳之一指派之組態暫存器，其中該等組態暫存器在該微控制器裝置程式化期間被程式化。
16. 如請求項14之微控制器裝置，進一步包括判定該等外部接腳之一指派之特殊功能暫存器。
17. 如請求項16之微控制器裝置，其中該等特殊功能暫存器僅可由該第一微控制器程式化。
18. 如請求項13之微控制器裝置，其中該第一微控制器係一主控，且該第二微控制器係一從屬，其中該第二微控制器之一程式記憶體包括可由該第一微控制器寫入之揮發性記憶體。
19. 如請求項14之微控制器裝置，其中每一微控制器包括一週邊接腳選擇單元，其經組態以指派已由該等墊所有權多工器指派至一各自微控制器之一經選擇外部接腳至該微控制器之一週邊。
20. 如請求項19之微控制器裝置，其中每一微控制器具有16個位元之一資料匯流排寬度。
21. 如請求項13之微控制器裝置，其中第一及第二微控制器僅經由一專屬介面通信。
22. 如請求項21之微控制器裝置，其中該專屬介面包括一雙向信箱介面、一單向主控-從屬介面，及一單向從屬-主控介面。
23. 如請求項22之微控制器裝置，其中每一單向介面包括一FIFO記憶體。
24. 如請求項14之微控制器裝置，其中每一微控制器可讀取任何可讀外部接腳，但僅有被指派至該第一或第二微控制器之接腳可由該各自微控制器寫入。
25. 如請求項14之微控制器裝置，其中每一微控制器之該等週邊之每一者之至少一些經指派至該複數個外部輸入/輸出接腳之預定外部接腳。