TW392169B - Semiconductor memory device - Google Patents

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經濟部中央標準局負工消费合作社印製 A7 s ---—Η1 五、發明説明（i) . ~ 本發明係有關於資訊處理裝置，特別有關於内建於 A型邏輯電路中之半導體記憶裝置的測試電路。 内建於大型邏輯電路中之半導體記憶裝置之測試電 路的一般構造係顯示於第7圖。請參照第7圖，半導體 °己隐裝置1包括：大型邏輯電路3、記憶體主部（memory C〇re)2 '測試模式判定電路4及時鐘緩衝器5。於第7圖 中’ 11為控制信號及資料（data)信號輸入端子；12為控 制^號及輸出端子；41為測試模式信號輸人端子；51為 時鐘㈣輸入端子；3G1為記憶體控制信號、資料信號 線群，302為記憶體輸出資料信號線群；4〇1為測試信號 線；501為時鐘信號線。 。〜 第8圖係顯示7圖所示之記憶體主部之測試電路的 ㈣圈’且顯示邏輯電路3的構造及與記憶體主部2連 接的構造。如第8圖所示，記憶體主部2及邏輯電路3 被輪入時鐘信號501，而與其上昇緣同步動作。 請參照第7圖及第8 @，對記憶體主部2的寫人係 藉由邏輯電路3的内部邏輯31所產生，或者由半導體記 憶裝置1的外部從控制信號及資料信號輸入端子U直接 輸入’而自緩衝器23將寫人資料輸出至記憶體控制作 號、資料信號線群301，進而寫入記憶體主部2。 又由記憶體主部2之緩衝器22所輸出的讀取資料 係與時鐘信號501的例如上力信號同步，而輸出至資料 信號輸出信號線群302，進而以資料問鎖器〇atch)來閃鎖 後，被輸入至内部邏輯電路31。 4 (請先W讀背而之注意事項再填寫本頁)

、1T I I— m . 本紙張尺度朗十國國家縣（CNS ) ( 210*^7^7 經濟部中央標準局貝工消资合作社印繁 A 7 Η · 五、發明説明（2 ) ~~ 被輸入的資料係在内部邏輯電路31被處理，或由 資料輸出端子12輸出至半導體記憶裝置的外部。 如第6圖所示，在如此構成之半導體記憶裝置之記 憶體主部的試驗係提高時鐘信號線501之時鐘信號的頻 率，而施行對記憶體主部2的寫入及讀取，而在内部邏 輯電路31施行記憶體主部2的讀取資料與期待值的比 較，或者將記憶體主部2的讀取資料輸出至半導體記憶 裝置外部’而在測試裝置等施行動作判定通過/故障 (Pass/Fail)。 然而’上述習知技術具有下列所述的問題點。 第一問題點係若在第6圖所示之時序圖之高頻的動 作測試，來自記憶體主部2的讀取資料與期待值不一致， 則造成難以確切指出不良處。 其理由係由於僅依據頻率而不能判別高頻動作時之 不良的要因所造成的三種不良情況，此三種不良情況大 體區分為： 記憶體主部2的内部； · 内部邏輯電路31 ;以及 記憶體主部2與邏輯電路3之間之信號線的延遲。 第一問題點係於上述第一問題點中，為了將由不 良要因分離出來，而有必要預先使緩衝器變大（使驅動能 力變大）’進而充份地使信號延遲變小。 其理由係由於有如記憶體主部2般地以一個微單元 消耗大電流的場合，及如内部邏輯電路31般地具有大的 本纸張尺度適用中國國家標準（CNS ) Λ4坭格（210Χ297公# ) (請先閱讀背面之注意事項再填寫本頁) 、τ

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\V ............. 1 ~ -........··- .. —__ 五、發明説明（3 ) 緩衝器23而於消耗電力上為不可能的場合。 因此，有鑑於上述問題點，而本發明之目的係提供 半導體記憶裝置，其可謀求記憶體主部的低消耗電力 化，同時可正確地量測由記憶體主部對邏輯電路的延遲 時間（記憶體主部的存取時間）。 為了達到上述目的，本發明的半導體記憶裝置包 括：記憶體主部和邏輯電路；時鐘信號控制電路，使上 述邏輯電路於測試模式信號為活化時輸出被輸入之時鐘 k號的反相信號，而於測試模式信號為非活化時輸出被 輸入之時鐘信號的同相信號；以及閂鎖電路，與上述時 鐘信號的同相信號或反相信號同步，而將來自上述記憶 趙主部的s己憶體輸出資料信號予以閂鎖；其中輸入由上 述閂鎖電路所閂鎖的上述記憶體輸出資料，並比較上述 資料與期待值，而判定通過/故障，或由輸出端子來輸出 上述資料。 〔發明概要〕 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) - 以下，說明本發明的概要。本發明的半導體記憶裝 置包括.記憶體主部和邏輯電路，與時鐘信號之既定方 向的轉變緣同步而動作；以及切換控制裝置（第丨圖的 23) ’於以問鎖電路（第i圖的4〇)來問鎖來自上述記愧體 主。P(第1圖的2)的輸出資料信號時，在測試模式時以 外，以與上述時鐘信號同相信號來閂鎖，而測試模式時， 以與上述時鐘信號反相信號來問鎖；其中於測試模式 時，變化上述時鐘信號的高位準寬度或低位準寬度，1 _____ 6 我張尺度適用中國國家)------— 經濟部中央標準局員工消費合作社印笨 Λ7 ΙΓ 五'發明説明（4) 不提高時鐘頻率而可量測存取時間（第1圖之記憶體資料 k號線302的延遲時間d)。 〔發明的實施形態〕 其次，參照圖面來說明本發明的實施形態。 第1圖顯示本發明之實施形態的構造圖。請參照第 1圖，本發明的實施形態係於具有記憶體主部2及大型 邏輯電路3的半導體記憶裝置1中，具有一或複數控制 信號及資料信號輸入端子Π以及輸出端子12，且資料 信號輸入端子11及資料信號輸出端子12分別連接至邏 輯電路3的輪入端及輸出端，並具有時鐘輪入端子51及 或複數測试信號輸入端子41，而時鐘輸入端子51及 測試信號輸入端子41係分別連接至時鐘緩衝器5及測試 模式判定電路4的輸入端。 由時鐘輸入端子51輸入時鐘信號的時鐘緩衝器5 係輪出時鐘信號至時鐘信號線5〇1。測試模式判定電路4 係由測試模式信號輸入端子41輸入測試模式信號，而輸 出測試信號至測試信號線4〇 1。 · 、記憶體主部2及邏輯電路3係分別將時鐘信號線5 〇】 連接至其時鐘輸入端，且以例如時鐘信號5〇ι的上升緣 來動作。 又記憶體主部2係將記憶體控制信號及資料輸入俨 =群3CH連接至輸人端，且將記憶體輸出資料信號線 〇2連接至輸出端’而與例如時鐘的上升緣同步施行 對記憶艘主部2的寫人、讀取的動作，且藉由邏輯電路 [ 7 本紙€尺度剌中關家料（cns7A4· ( 27^7Ut (請先閱讀背面之注意事項再填寫本頁)

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,I I ?| - II 經濟部中央標準局員工消費合作社印繁 Λ? _________Η-__ 五、發明説明（5 ) 3來控制資料的讀取及寫入。 邏輯電路3係輸入時鐘信號線501，並與例如時鐘 k號的上升緣同步而動作，且由一或複數控制信號及資 料信號輸入端子11 ’或者半導體記憶裝置1的外部輸入 資料及控制信號，進而由資料信號輸出端子12輸出資料 及控制信號至半導體記憶裝置丨的外部。又邏輯電路3 係將記憶體控制信號及資料信號輸入信號線3〇1連接易 輸出端，且藉由控制信號及資料至記憶體主部2來控制 記憶體主部2,同時將記憶體輸資料信號線連接至輸入 端，而輸入記憶體主部2的讀取資料。 又邏輯電路3具有時鐘控制電路40，而時鐘控制 電路4 0係以測試信號4 〇丨為輸入，並依據此測試信號* 〇 ι 而將被輸入之時鐘信號予以反相。時同此時鐘控制電路 40的時鐘輸出322係被連接至一或複數輸入端連接於記 憶體輸出資料信號302之資料閂鎖器32的時鐘輸入端。 再者，邏輯電路3具有内部邏輯電路31，且此内 部邏輯電路31係輸入時鐘信號線501，並以例如時鐘信 號的上升緣來動作，而經由半導體記憶裝置1的控制信 號及資料信號輸入端子u的控制信號及資料信號輸出端 子和記憶想主部2的記憶體控制信號、資料信號線301、 記憶體輸出資料信號3〇2來控制半導體記憶裝置卜 其次，說明本發明之實施形態的動作。若由測試模 式輸入端子41未指定測試模式，則時鐘信號控制電路扣 係輸出與輸入之時鐘信號5〇1相同的時鐘信號切，而 8 本紙張尺度顧悄----— ----------{------1T------^ 1 - - (請先閱讀背面之注意事項再填荇本頁) 五、發明説明（6 ) — 一 問鎖器群32係以時鐘信號501的例如上升緣來動作，且 半導體記憶裝置1的記憶體主部2、邏輯電路3均以時 鐘信號501的上升緣來動作。 另一方面，若由測試模式輸入端子41指定測試模 則時鐘控制電路40係將輪入之時鐘信號5〇1的反相 仏號322輸出至閂鎖器群32的時鐘輸入端。藉此，與時 鐘信號的例如下降緣同步而僅使來自記憶體主部2的取 入動作。 藉此，如第5圖的時序圖所示，藉由調整時鐘信號 的尚位準的寬度、低位準的寬度，而可量測由記憶體主 部2至邏輯電路3為止的速度。 〔實施例〕 其次’參照圖式來說本發明的實施例。 第2圓係顯示本發明之一實施例的構造圖。請參照 第2圖，本發明的一實施例係具有記憶體主部2、邏輯 電路3，且分別輸入時鐘信號5〇1至時鐘輸入端，而與 時鐘仏號的上升緣同步來動作。 經濟部中央標率局員工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) s己憶體主部2係與記憶體控制信號及資料信號線群 301連接，而由邏輯電路3接受讀取寫入動作的控制。 又記憶體主部2係將輸出端連接至記憶體輸出信號 群302’而將讀取資料輸出至邏輯電路3。 邏輯電路3係包括；内部邏輯電路μ，藉由記憶 體控制信號、資料信號線群和緩衝器23來連接記憶體主 郤2，進而控制記憶體主部2，且藉由閂鎖器32來連接 本紙張尺度適财:縣（CNS}从秘（⑽心了公 Λ: ___ ΙΓ " ...... ι «m I -.- ·> · , 五、發明説明（7 ) 記憶體主部2與記憶體輸出資料信號線群3〇2，而輸入 來自记憶體主部2的讀取資料，同時連接控制信號及資 料信號輸入端子11及控制信號及資料信號輸出端子12, 以施行與半導體記憶裝置1外部的資料傳輸；一或複數 閂鎖器32,記憶體輸出資料信號線群3〇2連接至輸入端， 而内部邏輯電路31連接至輸出端；以及時鐘信號控制電 路40,由NAND閘33、34、35及反相器36、37所構成， 若使測試模式信號401活化（active)，則時鐘信號5〇1的 反相的時鐘信號322輸出至閂鎖器32的時鐘輸入端，且 於測試模式信號401為非活化時，時鐘信號5〇1的同相 信號輸出至閂鎖器32。 其次，參照第4圖及第5圖來說明本發明之一實施 例的動作。 於本實施例中，記憶體主部2、邏輯電路3係於測 試模式的場合以外，與習知技術同樣地如第4圖所示而 動作。 經濟部中央標準局員工消費合作社印製 (請先閱讀背而之注意事項再填寫本頁) 竦 於記憶體輸出信號線之記憶體主部2的輸出端與邏 輯電路3的輸入端係存在如第4圖所示之時間d的信號 延遲。由於記憶體主部2及邏輯電路3均與時鐘信號5〇ι 的上升緣同步而動作，故由記憶體主部2所輸出的讀取 資料302係以時鐘信號5〇1之次一上升緣來由閂鎖器& 所閂鎖，進而將閂鎖器32的輸出送至内部邏輯電路31。 又如第5圖所示，於測試信號為高位準而成為測試 模式時，記憶體的讀取資料3〇2係與時鐘信號5〇1的下 本紙張尺度適用中國國家標準（ CN'S ) /\4規格（21(^ 297公处） 五 經濟部中央標準局員工消費合作社印製 、發明説明（8) 降緣同步而被輸入至邏輯電路3，故使此時鐘信號5〇1 的高位準寬度（tCH)、低位準寬度（tCL)變化，而輸入記 憶體輸出資料信號302的資料，進而在内部邏輯電路31 或半導體記憶裝置1外部施行讀取資料與期待值的比 較，藉以量測記憶體輸出資料信號線的延遲時間。再者， 鐘信號501 #高位準寬度、低位準寬度係可藉由變化例 如由測試裝置供給至時鐘輸入端子51之鐘信號的高位準 寬度、低位準寬度而容易地實現。 如此，依據本實施例，若使緩衝器的尺寸變小而 於非測試模式之通常動作時之時鐘信號5〇1的週期時間 T使記憶體資料輸出信號302的延遲時間d最適合化， 則不提高内部邏輯電路31、記憶體主部2的動作頻率而 可量測此信號延遲時間d。 其次參照第3圖來說明本發明的第二形態。請參 照第3圓’本發明的第二實施例係顯示將上述第一實施 形態的記憶體主部2改寫成其他邏輯電路6的場合 輯電路3的構造係與上述第-實施形態相同： 於本發明的第二實施形態中，可將全部邏輯電路3 與6間的料分成料頻率而量敎。 ㈣路 〔發明效果〕 本發明明依據本發明，可達到以下的效果。 體輸提高動作頻-可量測記憶 其理由如下。亦即’習知内藏之記憶鱧主部的動作

本紙張尺度適用中國國家標準 11 (210x297公你） 經濟、那中央標隼局員工消費合作社印袋 五、發明説明（9) ~'•一' 一 -- 速率係僅以時鐘頻率（Tck)來量測。於本發明中於測試 =式時使時鐘信號反相，而使對邏輯電路之記憶體輸出 貝料的取入與時鐘信號的例如低位準緣同步，且調速鐘 信號的高位準寬度、低位準寬度，以量測記憶體輪出資 料信號的延遲速率。 又本發明的第二效果係可抑制消耗電力的增大。其 理由係不需要提高動作頻率。 〔圖式簡單說明〕 第1圖係顯示本發明之第一實施形態的構造圖。 第2圖係顯示本發明之一實施例的構造圖。 第3圖係顯示本發明之第二實施形態的構造圖。 第4圖係顯示本發明之一實施例及習知技術中非測 試模式之通常動作時的動作時序圖。 第5圖係顯示本發明之一實施例之測試模式的動作 時序圖。 第6圖係顯示習知技術之測試模式的動作時序圖。 第7圖係顯示習知技術的構造圖。 第8圖係顯示習知技術之構造的詳細圖。 〔符號說明〕 1〜半導體纪憶裝置；2〜記憶體主部；3〜邏輯電路； 4~測試模式判定電路；5〜時鐘緩衝器；22〜緩衝器；23〜 缓衝器；31〜内部邏輯電路；32〜閂鎖器；33、34、35〜nand 間；36、37〜反相器；40〜時鐘控制電路；u〜控制信號 及資料信號輸入端子：12〜控制信號及資料信號輸出端 本紙張尺度適用中國國家梯準（CNS ) 格（2丨0><297公趁） (請先閱讀背面之注意事項再填寫本頁) -s° 線

五、發明説明（10 ) 子；41〜測試模式信號輸入端子；51〜時鐘信號輸入端子； 301〜記憶體控制信號、資料信號線群；302〜記憶體輸出 資料信號線群；401〜測試信號線；501〜時鐘信號線；321〜 閂鎖器資料輸出信號線群。 (請先閲讀背而之注意事項再填寫本頁)

'1T 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ 297公犮）

Claims (1)

1. 的 經濟部中央標準局負工消費合作社印袈 申請專利範圍 I一種半導體記憶裝置，包括： δ己憶體主部和邏輯電路； 。時鐘信號控制電路，使上述邏輯電路於測試模式信 ，為活化時輸出被輸入之時鐘信號的反相信號，而於測 '式模式信號為非活化時輸出被輸人之時鐘信號的同相信 號；以及 _閃鎖電路’與上述時鐘信號的同相信號或反相信號 同步，而將來自上述記憶體主部的記憶體輸出資料信號 予以閂鎖； ^ 其中輸入由上述閂鎖電路所閂鎖的上述記憶體輸出 貝料，並比較上述資料與期待值，而判定通過/故障，或 由輸出端子來輪出上述資料。 2·如申請專利範圍第1項所述的半導體記憶裝置， 其中於測試模式時’變化上述時鐘信號的高位準寬度或 低位準寬度’且不提高時鐘頻率而可量測存取時間。 3.—種半導體記憶裝置，包括： 記憶體.主部和邏輯電路，與時鐘信號之既定方向 轉變緣同步而動作；以及 切換控制裝置，於以閂鎖電路來閂鎖來自上述記憶 體主部的輪出資料信號時，在測試模式時以外，以與I 述時鐘信號同相信號來問鎖，而測試模式時，以與上述 時鐘信號反相信號來閂鎖； 其中於測試模式時，變化上述時鐘信號的高位準寬 度或低位準寬度，且不提高時鐘頻率而可量測存取時 本紙張尺度適用中國國家棣準（CNS ) Α4規格（210X297公釐） I - — — — — I- 策--— — II 訂 • - (請先閲讀背面之注意事項再填寫本頁) ΛΚ Β8 C8 D8 申請專利範圍 ' 間。 4.一種半導體記憶裝置，包括： 複數邏輯電路，與時鐘信號之既定方向的轉變緣同 步而動作；以及 切換控制裝置，於以第-谋祐兩 弟一邏料電路來閂鎖來自第一 邏輯電路的輸出資料信號時，在制4& 在測4模式時以外，以與 上述時鐘信號同相信號來閂鎖， 个u頌’而測試權 述時鐘信號反相信號來閂鎖； 、式呀 /、上 其中於測試模式時，變化上述 度或低位準寬度，且不提高時鐘領冑號的高位準寬 電路間的延遲時間。 而可量測上述邏輯 - I H - .1 i HI HI an· 1^1 - - - 1^1 ^^1 1^1--eJ * < i (請先閲讀背面之注意事項再填寫本頁) 經濟部中央梯準局員工消費合作社印裝 15 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）