TWI387768B - 時脈資料回復電路與方法以及使用該電路、方法的測試裝置 - Google Patents

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Description

時脈資料回復電路與方法以及使用該電路、方法的測試裝置
本發明是關於一種利用選通信號(strobe signal)來再生作為位元流(bit stream)而輸入的資料的時脈資料回復(clock data recovery)技術。
為了在半導體電路間經由較少的資料傳輸線路來發送或接收資料，而利用有串列資料傳輸(Serial Data Transmission)。對於串列資料傳輸而言，利用了時脈和資料回復(Clock and Data Recovery，CDR)方式或源同步(Source Synchronous)方式。在CDR方式中，利用8B10B編碼或4B5B編碼等，以連續在規定期間或規定期間以上而不取同一值的方式來對串列資料進行編碼，將同步用的時脈信號埋入至串列資料中。
在將輸出串列資料的半導體電路作為被測試元件(Device Under Test：DUT)而進行測試的情況下，在半導體測試裝置(簡稱作測試裝置)的輸入段設置著CDR電路。CDR電路自串列資料抽出作為基準的時脈信號，並根據該時脈信號來生成選通信號以鎖存串列資料的各位元資料。測試裝置將所再生的資料與該資料應取的期望值(expectation value)加以比較，來判定DUT的良否。專利文獻1、2中揭示了關聯技術。
例如，專利文獻2中揭示了一種利用了鎖相迴路(Phase Locked Loop，PLL)電路的CDR電路。該電路中， 藉由反饋(feedback)來控制電壓控制振盪器的振盪頻率，以使隨附於串列資料的時脈信號的相位、與根據該時脈信號而生成的選通信號的相位一致。其結果為，可使選通信號的相位追隨串列資料的抖動(jitter)而進行調節。
[專利文獻1]日本專利特開平2-62983號公報
[專利文獻2]日本專利特開2007-17257號公報
本案申請人以測定串列資料的抖動量且實現追蹤的功能為目的，對CDR電路進行了研究。然而，當使用利用了PLL電路的CDR電路時，發現會產生如下問題：因對選通信號的頻率進行了調節，故無法準確地取得該選通信號的相位資訊，從而無法估計串列資料所具有的抖動量。
本發明是鑒於上述課題而完成的，其總的目的在於提供一種可對所輸入的位元流資料的抖動量進行測定的時脈資料回復技術。
本發明的一態樣是關於一種根據隨附於輸入資料的時脈信號來生成選通信號，並接收輸入資料的時脈資料回復電路。該時脈資料回復電路包括：可變延遲電路，對具有規定頻率的基準信號賦予初始延遲(initial delay)以及與延遲控制信號相對應的位移延遲，使基準信號的相位以初始延遲為基準而位移；鎖存電路，將可變延遲電路的輸出信號作為選通信號來鎖存該輸入資料中所包含的各位元資料；相位比較器(comparator)，使時脈信號的頻率與可變 延遲電路的輸出信號的頻率一致，以生成與頻率一致的2個信號的相位差相對應的相位差資料；迴路濾波器(loop filter)，對藉由相位比較器所生成的相位差資料進行濾波，並作為延遲控制信號而輸出至可變延遲電路中；以及相移量取得部，藉由累積地監視該延遲控制信號而取得可變延遲電路賦予至基準信號的位移延遲。
因賦予至基準信號的位移延遲的量依存於延遲控制信號，故只要累積地監視該延遲控制信號，便可取得自初始狀態開始的相位的位移量。此處，位移延遲是藉由反饋來追蹤該輸入資料且進行調節。因此，根據該態樣，藉由取得位移延遲，便可估計出輸入資料的抖動量(以下，亦稱作漂移(drift)量)。
可變延遲電路可藉由位移延遲的絕對值達到串列資料的單位間隔(unit interval)的整數倍，而使位移延遲的絕對值減少單位間隔的整數倍。
當所輸入的資料的抖動增大時，賦予至基準信號的相位的位移量變大，從而有可能會發生超過藉由可變延遲電路可附加的延遲量的上限的狀況。使位移延遲的絕對值減少，這相當於使賦予至基準信號的相位的位移量以接近初始延遲的方式而變化，因此，根據該態樣，不會受到可變延遲電路的延遲量的上限值的限制，便可追蹤較大的抖動。
延遲控制信號可為第1狀態與第2狀態，該第1狀態表示相位比較的結果為時脈信號的相位提前，該第2狀態表示相位比較的結果為時脈信號的相位延遲。可變延遲電 路可在延遲控制信號為第1狀態時，使位移延遲減少由單位間隔的整數分之一而規定的單位時間，可在延遲控制信號為第2狀態時，使位移延遲只增加上述單位時間。此時，相移量取得部可包括：可逆計數器(up-down counter)，根據延遲控制信號的狀態來進行遞加計數或者遞減計數；以及單位間隔位移監視部，藉由將可逆計數器的計數值與規定值加以比較，而檢測出位移延遲的累積量已達到單位間隔。進而，延遲控制信號亦可為第3狀態，該第3狀態表示與時脈信號無相位差。在第3狀態下，可變延遲電路亦可保持目前的延遲量。
單位間隔位移監視部可藉由對可逆計數器的進位或者借位來進行監視，而進行計數值與規定值的比較。
可變延遲電路可包括緩衝區鏈接電路(buffer chain circuit)。該情況下，可藉由對串聯連接著的反相器的個數進行控制，來不連續地使延遲被切換。
可變延遲電路可包括4象限混合電路(four-quadrant mixer circuit)，該4象限混合電路使基準信號以及將基準信號位移90度相位所得的信號分別作為同相成分(I(in-phase)成分)以及正交成分(Q(Quadrature-phase)成分)，且將延遲控制信號作為調變信號來進行正交調變。
該情況下，根據延遲控制信號使同相成分與正交成分的振幅變化，藉此使基準信號在IQ平面上旋轉，可賦予任意的偏角(deflection angle)，且可使延遲變化。
本發明的另一態樣是測試裝置。該裝置包括上述任一 個時脈資料回復電路，該時脈資料回復電路接收自被測試元件輸出的串列資料。
根據該態樣，可對自被測試元件輸出的資料的抖動量進行測定。
測試裝置可更包括：期望值生成部，生成時脈資料回復電路的鎖存電路的輸出資料所應取的期望值；以及判定部，將期望值與鎖存電路的輸出資料加以比較。當檢測出相位的位移量達到單位間隔時，期望值生成部使期望值依時而位移1位元。
此時，即使在輸入至測試裝置的資料超過單位間隔而位移的情況下，亦可藉由使期望值隨之而位移，從而判定部可對相對應的資料互相進行比較。
本發明的又一態樣是關於一種根據隨附於輸入資料的時脈信號來生成選通信號，並接收上述輸入資料的時脈資料回復方法。該方法包括如下步驟：藉由反饋來對具有規定頻率的基準信號賦予相移，以使該基準信號的相位與時脈信號的相位一致的步驟；將經相移的基準信號作為選通信號來鎖存該輸入資料中所包含的各位元資料的步驟；以及累積地取得賦予至基準信號的相移的步驟。
根據該態樣，可取得輸入資料的漂移量來作為相移的累積值。
再者，將以上的構成要素的任意組合、本發明的表現在方法、裝置等之間進行變換所得者仍可有效地作為本發明的態樣。
根據本發明，可對輸入資料的抖動量進行測定。
以下，一面參照圖式一面根據較佳實施形態來對本發明進行說明。對於各圖式中所示的相同或同等的構成要素、構件、及處理標註了相同的符號，並適當省略重複的說明。而且，實施形態僅為例示，並不限定本發明，實施形態中所描述的所有特徵或其組合未必對發明的本質造成限制。
圖1是表示測試裝置100的構成的方塊圖，其中測試裝置100利用了本發明實施形態的時脈資料回復電路10。測試裝置100經由傳輸路徑112來接收從所連接的DUT110輸出的串列資料S1，並將該串列資料S1與期望值資料S13加以比較，藉此來對DUT110進行檢測。
首先，說明該測試裝置100的整體構成的大致情況。測試裝置100包括時脈資料回復電路10、比較器12、輸入鎖存電路(input latch circuit)14、基準信號生成部56、期望值生成部60、判定部62、以及期望值循環位移(cycle shift)部64。
作為測試裝置100的輸入電路而設置的時脈資料回復電路10，根據輸入至輸入端子102的串列資料S1來再生選通信號S5。基準信號生成部56生成基準信號S4，該基準信號S4是時脈資料回復電路10生成選通信號S5時所必須的信號。
比較器12將串列資料S1的電壓位準(voltage level)與規定的限制位準(slice level)加以比較，而生成取高位準或者低位準的資料(以下，稱作內部串列資料S2)。輸入鎖存電路14例如由正反器(flip-flop)或鎖存電路來構成。輸入鎖存電路14利用藉由時脈資料回復電路10所生成的選通信號S5來鎖存內部串列資料S2，以使該內部串列資料S2與測試裝置100的內部時脈同步。
期望值生成部60生成期望值資料S13，該期望值資料S13是自輸入鎖存電路14依次輸出的輸出資料S12所應取的期望值資料。判定部62將藉由輸入鎖存電路14而鎖存的資料S12來與期望值資料S13相比較，以測定錯誤率(error rate)等或判定DUT110的良否。再者，以下將對設置於期望值生成部60與判定部62之間的期望值循環位移部64進行說明。圖1中，是將判定部62表示為互斥或(eXclusive OR，XOR)閘，但該判定部62亦可由能夠進行位元比較的其他電路元件來構成。
以上是測試裝置100的整體構成的大致情況。測試裝置100按照如下方式而使用。首先，將DUT110安裝於插座(socket)等上，並與測試裝置100連接。由DUT110生成串列形式的測試圖案(test pattern)。該測試圖案是應與期望值資料S13一致的資料。測試裝置100的時脈資料回復電路10接收由DUT110輸出的串列資料，並藉由選通信號而將該串列資料鎖存，且將各位元資料與期望值資料加以比較，從而判定DUT110的良否。
以下，對作為輸入電路而設置的時脈資料回復電路10的構成進行詳細說明。
輸入至測試裝置100的串列資料S1受到DUT110的內部或者傳輸路徑112的影響而具有抖動。時脈資料回復電路10具有生成一種可追蹤(track)串列資料S1的抖動的選通信號S5的功能。
時脈資料回復電路10包括變化點檢測電路16、相位比較部20、迴路濾波器30、可變延遲電路40、以及相移量取得部50。相位比較部20、迴路濾波器30以及可變延遲電路40構成所謂延遲鎖定迴路(Delay Locked Loop，DLL)電路。
變化點檢測電路16自內部串列資料S2抽出時脈信號S3。例如，在以8B10B形式來對串列資料S1進行了編碼的情況下，變化點檢測電路16根據串列資料S1中所表現出的抖動，來抽出埋入至串列資料S1中的時脈信號S3。變化點檢測電路16可利用眾所周知的技術，因此省略詳細的說明。
基準信號生成部56生成具有規定頻率的基準信號S4。基準信號S4的頻率以如下方式而設置，即，最終使藉由時脈資料回復電路10所生成的選通信號S5的頻率與串列資料S1的位元率(bit rate)一致。在本實施形態中，對基準信號S4的頻率與選通信號S5的頻率相等的情況進行說明。
可變延遲電路40中輸入有藉由下述迴路濾波器30所 生成的延遲控制信號S8a、及用以設定初始延遲的初始延遲設定信號S8b。可變延遲電路40對基準信號S4賦予初始延遲以及與延遲控制信號相對應的位移延遲，以使基準信號S4的相位以初始延遲為基準而位移。亦即，賦予至基準信號S4的延遲量是由與初始延遲設定信號S8b相對應的初始延遲、及與延遲控制信號S8a相對應的位移延遲的合成而賦予的。再者，與延遲控制信號S8a相對應的位移延遲為負的情況，是表示基準信號S4的相位較初始延遲提前。
為了實現上述功能，圖1的可變延遲電路40包括延遲控制部42與可變延遲元件44。可變延遲元件44接收基準信號S4，並對該基準信號S4賦予藉由延遲控制部42所指示的延遲量後將其輸出。可變延遲元件44的輸出是作為選通信號S5而供給至輸入鎖存電路14中。
例如，可變延遲元件44亦可由緩衝區鏈接電路而構成，該緩衝區鏈接電路包括：多段連接著的多個單位延遲元件，例如多個反相器(inverter)；以及將各延遲元件旁通(bypass)的開關。此時，根據旁通開關(bypass switch)的接通、斷開，來控制基準信號S4所經過的反相器的個數，以調節延遲量。延遲控制部42根據延遲控制信號S8a以及初始延遲設定信號S8b，來對開關的接通斷開進行控制，該開關的接通斷開是與應賦予至基準信號S4的延遲量相對應。以下，將可變延遲元件44的延遲調節幅度的單位設為△t。
自可變延遲電路40輸出的選通信號S5輸出至輸入鎖存電路14中，並且輸出至相位比較部20中。相位比較部20使藉由變化點檢測電路16抽出的時脈信號S3的頻率與自可變延遲電路40輸出的選通信號S5的頻率一致。相位比較部20生成一種與頻率一致的2個信號的相位差相對應的相位差資料S9。
為了實現上述功能，相位比較部20包括相位比較器22、第1分頻器(frequency divider)24、以及第2分頻器26。第1分頻器24與第2分頻器26分別以第1、第2分頻比來對時脈信號S3、選通信號S5進行分頻，而生成分頻時脈信號S6及分頻選通信號S7。相位比較器22將頻率相等的分頻時脈信號S6與分頻選通信號S7的相位加以比較後，輸出與該兩個信號的相位差相對應的相位差資料S9。
第1分頻器24、第2分頻器26的分頻比可根據相位比較器22所進行的相位比較的解析度(resolution)來設定，有時亦無須第1分頻器24或第2分頻器26。
迴路濾波器30例如是低通濾波器(low-pass filter)，對藉由相位比較部20所生成的相位差資料S9進行積分後，作為延遲控制信號S8a而輸出至可變延遲電路40中。
藉由DLL電路，以使選通信號S5的相位追蹤時脈信號S3的相位的方式來進行調節，從而可鎖存串列資料S1的各位元。本實施形態的時脈資料回復電路10除了包括DLL電路之外，還包括相移量取得部50。相移量取得部 50藉由累積地監視一延遲控制信號S8a，而取得由可變延遲電路40賦予至基準信號S4的延遲位移。
對以如上所述的方式而構成的時脈資料回復電路10的動作進行說明。
圖2(a)、圖2(b)是表示串列資料S1、基準信號S4及選通信號S5的時序圖。圖2(a)表示初始狀態，圖2(b)表示自初始狀態經過一定時間後的狀態。以下的圖中，為了容易觀察且易於理解，將縱軸以及橫軸適當放大、縮小，以與實際尺度(scale)不同的尺度來表示。
在初始狀態下，藉由延遲控制部42對基準信號S4賦予了初始延遲τ1。因此，選通信號S5較基準信號S4只延遲了初始延遲τ1。初始延遲τ1是考慮了輸入鎖存電路14的設定(set up)時間、保持(hold)時間後而設定的。
圖2(b)表示的是串列資料S1因受到抖動的影響而自初始狀態向延遲了時間τ2的方向漂移的狀態。再者，基準信號S4未受到串列資料S1的抖動的影響，並未產生相移，因此圖2(b)中未表示該基準信號S4。
當串列資料S1漂移時，由變化點檢測電路16所抽出的時脈信號S3亦以相同的時間τ2漂移。如上述般，可變延遲電路40對基準信號S4附加初始延遲τ1並賦予與延遲控制信號S8a相對應的位移延遲τ3，從而使基準信號S4的相位以初始延遲τ1為基準而位移。
於時脈資料回復電路10中，以使與時脈信號S3以及選通信號S5相對應的分頻時脈信號S6以及分頻選通信號 S7的相位差為最小的方式而產生反饋(feedback)，因此，位移延遲τ3追蹤漂移時間τ2。亦即，即使在串列資料S1具有抖動的情況下，亦可生成一種追蹤串列資料S1的選通信號S5，且可鎖存串列資料S1的各位元資料。
根據以上說明可知圖1的時脈資料回復電路10的第1優點。由變化點檢測電路16所抽出的時脈信號S3的相位根據串列資料S1的抖動而變動。而且，基準信號S4的相位以追蹤時脈信號S3的相位的變動的方式來進行調節。亦即，賦予至基準信號S4的位移延遲τ3是表示串列資料S1所具有的抖動量(漂移時間(drift time))τ2的資料。此處，位移延遲τ3是與延遲控制信號S8a的累積值(cumulative value)相對應的資料，因此，藉由本實施形態的時脈資料回復電路10可測定串列資料S1的抖動量。
接著，就相移量取得部50以及可變延遲電路40所執行的延遲的重置(reset)動作來進行說明。
如上所述，相移量取得部50對以初始延遲τ1為基準而賦予至基準信號S4的位移延遲τ3進行監視。相移量取得部50檢測出位移延遲τ3達到由串列資料S1的位元率的倒數所得的單位間隔UI的整數n倍。
可變延遲電路40藉由以初始延遲τ1為基準的位移延遲τ3的絕對值達到單位間隔UI的整數n倍，而使賦予至基準信號S4的相移量只變化該單位間隔UI的整數m倍，以使該相移量接近初始延遲τ1。亦即，使位移延遲τ3的絕對值減少了該單位間隔UI的整數倍。將該動作稱作重 置動作。再者，可m=n，亦可m≠n。
例如，在n=m=1的情況下，當位移延遲τ3為單位間隔UI時，將位移延遲τ3設為0，並將賦予至基準信號S4的延遲重置為初始延遲τ1。
在m=2、n=1的情況下，當位移延遲τ3為-2×UI時，則藉由重置動作而將位移延遲τ3設定為-UI。另外，m=n在意義上是表示藉由重置動作而使位移延遲τ3成為0，因此，重置後的相位設定為初始延遲τ1。
藉由該重置動作可實現時脈資料回復電路10的第2優點。
例如，在可變延遲元件44是由緩衝區鏈接電路構成的情況下，根據連接著的反相器的個數，來限制可附加至基準信號S4的延遲量。例如，當可藉由可變延遲元件44而附加的延遲量以初始延遲τ1為基準而為±UI時，時脈資料回復電路10可追蹤的串列資料S1的抖動量(亦稱作抖動容限(Jitter Tolerance))為±UI。
本實施形態的時脈資料回復電路10中，當以初始延遲τ1為基準的位移延遲τ3的絕對值達到單位間隔UI時，將該位移延遲τ3重置成初始延遲τ1。因此，不會受到可變延遲元件44的延遲量的範圍的限制，便可使串列資料S2的抖動容限實質上為無限大。
測試裝置100所要求的抖動容限是依存於抖動頻率而規定的，抖動頻率越低則要求越大的抖動容限。例如針對100 Hz或100 Hz以下的抖動頻率，有時會要求超過10UI 的抖動容限。而藉由先前的利用了PLL電路的時脈資料回復電路所實現的抖動容限最多為數UI，因此相對於無法用於此種用途之情況，本實施形態的時脈資料回復電路10可較好地用於要求較大抖動容限的應用中。
進而，當DUT110是用於大陸間通信等的超長距離傳輸的元件時，即便對於要求數十~數百UI的抖動容限的應用而言，本實施形態的時脈資料回復電路10亦能夠充分應對。
接著，對相移量取得部50的構成例以及動作進行說明。
本實施形態中，延遲控制信號S8a為第1狀態與第2狀態，上述第1狀態表示分頻時脈信號S6的相位較分頻選通信號S7的相位提前，上述第2狀態表示分頻時脈信號S6的相位較分頻選通信號S7的相位延遲。
當延遲控制信號S8a為第1狀態時，可變延遲電路40使賦予至基準信號S4的延遲量只減少了單位間隔UI的整數分之一的單位時間△t。△t相當於可變延遲元件44的延遲的單位調節量。相反地，當延遲控制信號S8a為第2狀態時，可變延遲電路40使賦予至基準信號S4的延遲只增加了單位時間△t。
再者，延遲控制信號S8a亦可為第3狀態，該第3狀態表示分頻時脈信號S6的相位與分頻選通信號S7的相位一致。當延遲控制信號S8a為第3狀態時，上述可變延遲電路40使賦予至基準信號S4的延遲不變，而是保持目前 的延遲量。當將延遲控制信號S8a設為第3狀態時，在相位差為0的狀態下，可抑制延遲量的高頻變動，因此有利於降低雜訊。
相移量取得部50包括可逆計數器52及UI位移監視部54。自延遲控制部42輸出的資料S10表示延遲控制信號S8a的狀態。可逆計數器52根據資料S10來進行一種遞加計數或者遞減計數。即，可逆計數器52的計數值是表示相對於初始延遲τ1的位移延遲τ3的資料。
UI位移監視部54藉由將可逆計數器52的計數值與規定值加以比較，而檢測出位移延遲τ3已達到單位間隔UI。例如，UI位移監視部54對可逆計數器52的進位(Carry)或者借位(Borrow)進行監視，藉此可進行計數值與規定值的比較。亦即，如果遞加計數或者遞減計數中的任一個較多地發生，則可逆計數器52中會產生進位或者借位。因此，藉由適當設定計數器的位元數，則可將位移延遲τ3達到了單位間隔UI的情況檢測為產生了進位、或者借位。
UI位移監視部54亦可由根據進位、借位而進行遞加計數或者遞減計數的計數器構成。此時，UI位移監視部54的計數值是表示自初始狀態累積地產生了多少UI的抖動的資料，從而可有效地用於測試裝置100的內部。例如，測試裝置100亦可根據該資料而結束DUT110的檢測。
在期望值生成部60與判定部62之間設置著期望值循環位移部64。期望值循環位移部64使所輸入的期望值資料S13只以所需位元數依時間而位移。例如，期望值循環 位移部64亦可由位移暫存器(shift register)或桶移位器(barrel shifter)而構成。
當位移延遲τ3的絕對值達到單位間隔UI時，相移量取得部50藉由控制資料S15而對期望值循環位移部64發出通知。接收到控制信號S15後，期望值循環位移部64使期望值資料S13依時間而位移1位元。藉此，可對判定部62供給一種追蹤串列資料S1的抖動的期望值S14。再者，在UI位移監視部54是由計數器構成的情況下，亦可使由期望值循環位移部64產生的期望值資料S13的位移量與UI位移監視部54的計數值相連動。
以上是實施形態的時脈資料回復電路10的構成以及動作。
根據圖1的時脈資料回復電路10，代替PLL電路而使用DLL電路，進而設置對延遲量進行監控的相移量取得部50，藉此可測定串列資料S1的抖動量。
而且，當藉由相移量取得部50所測定出的抖動量、即賦予至基準信號S4的位移延遲τ3，以初始延遲τ1為基準而只位移該單位間隔的數數倍的規定量時，時脈資料回復電路10對可變延遲元件44的延遲量進行重置。藉此，可消除由可變延遲元件44引起的抖動容限的限制。
本領域技術人員可理解的是，上述實施形態僅為例示，該些各構成要素及各處理製程的組合中可存在多種變形例，而且，此種變形例亦屬於本發明的範圍。以下，對此種變形例進行說明。
圖3(a)、圖3(b)是說明變形例的時脈資料回復電路的可變延遲元件44a的電路圖以及其動作的IQ平面圖。可變延遲元件44a是包括90度移相器(phase shifter)70、第1混合電路72、第2混合電路74、以及加法器76的4象限混合電路。
90度移相器70使基準信號S4的移相延遲90度。圖3(b)的φ1對應於初始延遲τ1，φ3對應於以初始延遲τ1為基準的位移延遲τ3。延遲控制部42a將cos(φ1+φ3)作為I資料S22而輸出，並將sin(φ1+φ3)作為Q資料S23而輸出。第1混合電路72將I資料S22與作為同相信號的基準信號S4相乘，第2混合電路74將Q資料S23與正交信號S21相乘。加法器76將第1混合電路72的輸出信號與第2混合電路74的輸出信號相加。
根據圖3(a)的可變延遲電路40a，當在具有偏角的方向上旋轉360度時，會回到初始相位φ1，因此無須進行上述重置動作便可實現實質為無限的抖動容限。而且，可藉由設置相移量取得部50，並根據延遲控制信號S8a來測定串列資料S1的漂移量。
利用了圖1的時脈資料回復電路10、或者圖3(a)的可變延遲電路40a的變形例，是一種將埋入至串列資料S1的時脈信號S3抽出並生成選通信號S5的電路。與此相對，本發明亦可應用於源同步方式，此種源同步方式中，DUT在發送串列資料S1的同時，亦發送與該串列資料S1同步的時脈信號。
此時，無須變化點檢測電路16，便可利用與串列資料S1同步而自DUT110輸出的時脈信號，來作為針對相位比較部20的時脈信號S3。
在採用源同步方式的情況下，若串列資料與時脈信號之間的相對的相位差發生變動，則理論上不會產生傳輸誤差(transmission error)。換言之，只要串列資料與時脈信號的漂移量相同，則即便產生了巨大的漂移亦可接收資料。因此，在成為將源同步元件作為DUT的測試裝置的情況下，要求非常大的抖動容限。抖動容限中並不存在實質的限制、且可測定抖動量的本實施形態的時脈資料回復電路，亦可較好地用於對源同步元件進行檢測的測試裝置100中。
實施形態中，對至時脈資料回復電路10的輸入是串列資料的情況進行了說明，但本發明並不限於此，亦可適用於作為位元流而輸入的各種資料。
根據實施形態對本發明進行了說明，但實施形態僅表示了本發明的原理及應用，只要在不脫離申請專利範圍所規定的本發明的思想的範圍內，實施形態中可存在多種變形例或配置的變更。
[產業上之可利用性]
本發明可用於半導體測試。
10‧‧‧時脈資料回復電路
12‧‧‧比較器
14‧‧‧輸入鎖存電路
16‧‧‧變化點檢測電路
20、22‧‧‧相位比較部
24‧‧‧第1分頻器
26‧‧‧第2分頻器
30‧‧‧迴路濾波器
40、40a‧‧‧可變延遲電路
42、42a‧‧‧延遲控制部
44、44a‧‧‧可變延遲元件
50‧‧‧相移量取得部
52‧‧‧可逆計數器
54‧‧‧UI位移監視部
56‧‧‧基準信號生成部
60‧‧‧期望值生成部
62‧‧‧判定部
64‧‧‧期望值循環位移部
70‧‧‧90度移相器
72‧‧‧第1混合電路
74‧‧‧第2混合電路
76‧‧‧加法器
100‧‧‧測試裝置
102‧‧‧輸入端子
110‧‧‧DUT
112‧‧‧傳輸路徑
S1‧‧‧串列資料
S2‧‧‧內部串列資料
S3‧‧‧時脈信號
S4‧‧‧基準信號
S5‧‧‧選通信號
S6‧‧‧分頻時脈信號
S7‧‧‧分頻選通信號
S8a‧‧‧延遲控制信號
S8b‧‧‧初始延遲設定信號
S9‧‧‧相位差資料
S10‧‧‧資料
S12‧‧‧輸出資料
S13‧‧‧期望值資料
S14‧‧‧期望值
S15‧‧‧控制資料
S21‧‧‧正交信號
S22‧‧‧I資料
S23‧‧‧Q資料
UI‧‧‧單位間隔
△t‧‧‧單位時間
φ1‧‧‧初始相位
φ3‧‧‧延遲相位
τ1‧‧‧初始延遲
τ2‧‧‧時間
τ3‧‧‧位移延遲
圖1是表示利用了本發明實施形態的時脈資料回復電路的測試裝置的構成的方塊圖。
圖2(a)至圖2(b)是表示串列資料、基準信號以及選通信號的時序圖。
圖3(a)至圖3(b)是說明變形例的時脈資料回復電路的可變延遲元件的電路圖以及其動作的IQ平面圖。
10‧‧‧時脈資料回復電路
12‧‧‧比較器
14‧‧‧輸入鎖存電路
16‧‧‧變化點檢測電路
20‧‧‧相位比較部
22‧‧‧相位比較器
24‧‧‧第1分頻器
26‧‧‧第2分頻器
30‧‧‧迴路濾波器
40‧‧‧可變延遲電路
42‧‧‧延遲控制部
44‧‧‧可變延遲元件
50‧‧‧相移量取得部
52‧‧‧可逆計數器
54‧‧‧UI位移監視部
56‧‧‧基準信號生成部
60‧‧‧期望值生成部
62‧‧‧判定部
64‧‧‧期望值循環位移部
100‧‧‧測試裝置
102‧‧‧輸入端子
110‧‧‧DUT
112‧‧‧傳輸路徑
S1‧‧‧串列資料
S2‧‧‧內部串列資料
S3‧‧‧時脈信號
S4‧‧‧基準信號
S5‧‧‧選通信號
S6‧‧‧分頻時脈信號
S7‧‧‧分頻選通信號
S8a‧‧‧延遲控制信號
S8b‧‧‧初始延遲設定信號
S9‧‧‧相位差資料
S10‧‧‧資料
S12‧‧‧輸出資料
S13‧‧‧期望值資料
S14‧‧‧期望值
S15‧‧‧控制資料

Claims (9)

  1. 一種時脈資料回復電路，根據隨附於輸入資料的時脈信號來生成選通信號，並接收上述輸入資料，上述時脈資料回復電路的特徵在於包括：可變延遲電路，對具有規定頻率的基準信號賦予初始延遲以及與延遲控制信號相對應的位移延遲，使上述基準信號的相位以初始延遲為基準而位移；鎖存電路，將上述可變延遲電路的輸出信號作為選通信號來鎖存上述輸入資料中所包含的各位元資料；相位比較器，使上述時脈信號的頻率與上述可變延遲電路的輸出信號的頻率一致，以生成與頻率一致的2個信號的相位差相對應的相位差資料；迴路濾波器，對藉由上述相位比較器所生成的上述相位差資料進行濾波，並作為上述延遲控制信號而輸出至上述可變延遲電路中；以及相移量取得部，藉由累積地監視上述延遲控制信號而取得上述可變延遲電路賦予至上述基準信號的上述位移延遲。
  2. 如申請專利範圍第1項所述的時脈資料回復電路，其中上述可變延遲電路藉由上述位移延遲的絕對值已達到上述輸入資料的單位間隔的整數倍，而使上述位移延遲的絕對值減少了單位間隔的整數倍。
  3. 如申請專利範圍第2項所述的時脈資料回復電路， 其中上述延遲控制信號可為第1狀態與第2狀態，該第1狀態表示相位比較的結果為上述時脈信號的相位提前，該第2狀態表示相位比較的結果為上述時脈信號的相位延遲，上述可變延遲電路在上述延遲控制信號為第1狀態時，使上述位移延遲只減少了由上述單位間隔的整數分之一所規定的單位時間，在上述延遲控制信號為第2狀態時，使上述位移延遲只增加上述單位時間，上述相移量取得部包括：可逆計數器，根據上述延遲控制信號的狀態來進行遞加計數或者遞減計數；以及單位間隔位移監視部，藉由將上述可逆計數器的計數值來與規定值相比較，而檢測出上述位移延遲的累積量已達到單位間隔。
  4. 如申請專利範圍第3項所述的時脈資料回復電路，其中上述單位間隔位移監視部藉由對上述可逆計數器的進位或者借位進行監視，而進行上述計數值與上述規定值的比較。
  5. 如申請專利範圍第1項至第4項中任一項所述的時脈資料回復電路，其中上述可變延遲電路包括緩衝區鏈接電路。
  6. 如申請專利範圍第1項至第4項中任一項所述的時 脈資料回復電路，其中上述可變延遲電路包括4象限混合電路，該4象限混合電路使上述基準信號以及將上述基準信號位移90度相位所得的信號分別作為同相成分以及正交成分，且將上述延遲控制信號作為調變信號而進行正交調變。
  7. 一種測試裝置，其特徵在於：包括申請專利範圍第1項至第4項中任一項所述的時脈資料回復電路，該時脈資料回復電路接收自被測試元件輸出的串列資料。
  8. 如申請專利範圍第7項所述的測試裝置，其更包括：期望值生成部，生成上述時脈資料回復電路的上述鎖存電路的輸出資料所應取的期望值；以及判定部，將上述期望值與上述鎖存電路的輸出資料予以比較，且當檢測出上述位移延遲的累積值已達到單位間隔時，上述期望值生成部使上述期望值依時間而位移1位元。
  9. 一種時脈資料回復方法，根據隨附於輸入資料的時脈信號來生成選通信號，並接收上述輸入資料，上述時脈資料回復方法的特徵在於包括如下步驟：對具有規定頻率的基準信號賦予與延遲控制信號相對應的相位位移；藉由反饋使被相位位移的該基準信號的相位與上述時脈信號的相位一致，產生用以指示該相位位移之量的該延遲控制信號； 將經相位位移的上述基準信號作為選通信號來鎖存上述輸入資料中所包含的各位元資料；以及藉由累積地監視上述延遲控制信號，取得賦予至上述基準信號的相移。
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