CN104810060B - 半导体测试装置 - Google Patents

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Abstract

半导体测试装置使用高速内部时钟来执行测试。半导体测试装置包括：时钟发生器，适合于在测试模式期间响应于测试模式信号而产生内部时钟；数据发生器，适合于响应于内部时钟而产生内部数据；以及数据锁存电路，适合于响应于内部时钟而锁存内部数据，且将锁存的数据输出至内部逻辑电路。

Description

半导体测试装置
相关申请的交叉引用
本申请要求2014年1月29日提交的申请号为10-2014-0011183的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及一种半导体测试装置，更具体而言，涉及一种使用内部产生的高速时钟信号和数据来执行测试操作的技术。
背景技术
随着半导体存储器件的集成度增加，已不断地改善半导体存储器件以增加操作速度。为了增加操作速度，已提出并开发了通过与外部时钟同步地操作的同步存储器件。
代表性的同步存储器件是单数据速率(single data rate，SDR)同步存储器件，其与外部时钟的上升沿同步，使得可以在外部时钟的一个周期期间经由一个数据引脚输入或输出一比特数据。
然而，对于SDR同步存储器件困难的是在系统中执行高速操作。为了解决SDR同步存储器件的这个问题，已经提出了能够在一个时钟周期期间处理两比特数据的双数据速率(double data rate，DDR)同步存储器件。
经由DDR同步存储器件相应的数据输入/输出(I/O)引脚输入和输出两个连续的数据比特，并且将两个连续的数据比特与外部时钟的上升沿和下降沿同步。因此，尽管外部时钟的频率不增加，但是DDR同步存储器件可以具有比SDR同步存储器件的带宽大至少两倍的带宽。结果，DDR同步存储器件可以采用比SDR同步存储器件更高的速度来操作。
DDR同步存储器件适合于能够同时地处理多个比特(多比特)的数据的多比特预取方案。多比特预取方案将顺序输入的数据与数据选通信号同步，使得输入数据可以彼此并行地排列。此后，根据多比特预取方案，在接收到与外部时钟同步的写入命令时，同时地储存并行排列的输入数据。
通常，诸如动态随机存取存储(DRAM)器件的半导体存储器件被设计成支持各种测试操作。为了降低半导体存储器件的生产成本并增加半导体存储器件的生产率，已在晶片级和封装级下将各种测试应用于半导体存储器件。
在测试半导体存储器件时，重要的是测试半导体存储器件的可靠性。此外，重要的是能够以高速度来测试许多存储器单元，例如，大约数千万个存储器单元。具体地，半导体存储器件的开发周期的减小和在测试制造的半导体存储器件期间消耗的测试时间的减小可以降低生产成本。结果，测试时间是生产效率和制造商之间竞争的重要因素。
根据现有技术，可以仅经由在封装级下执行的测试来检测每个存储体中元件的潜在(或潜伏)缺陷，且可以仅在封装级下修复检测的缺陷元件。然而，如果在封装级下修复检测的缺陷元件，则与在晶片级下修复缺陷元件的其他技术相比，生产时间会增加，且消耗更多的生产成本。
此外，如果在晶片级下的测试期间分配用于存储体选择的通道，则可以根据受到限制的通道的数目来判定要测试的芯片(裸片)的数目。即，如果向探针测试装置分配少量的通道，则尽管应将高速测试应用于探针测试装置，能够被同时测试的芯片(裸片)的数目也会减少。结果，当测试晶片上的所有芯片(裸片)时，总的测试时间会不可避免地增加。
此外，随着半导体存储器件的操作速度快速地增加，测试装置能够提供的时钟和数据的速度不能达到半导体存储器件操作的阈值速度。因此，需求能够在测试操作中以高速度来传输输入数据的半导体测试装置。
随着包括半导体器件的系统的操作速度变得更快，且随着半导体集成电路(IC)技术的发展，需要能以高速度来输出/储存数据的半导体存储器件。实际上，日益需求能够储存更多数据且以更高速度来读取/写入数据的半导体存储器件。
结果，半导体存储器件的设计和制造工艺变得更加复杂，且用于测试制造的半导体存储器件的工艺也变得复杂且难以实施。例如，要测试的操作的数目会不可避免地增加，且用于每个操作的测试工艺复杂。换言之，随着具有更高储存容量和更高集成度的半导体存储器件的测试工艺变得更加复杂，需要使用更复杂的算法，且需要用于执行复杂算法的更长测试时间。
因此，用于允许自动测试设备(automatic test equipment，ATE)在外部存取和测试半导体存储器件的现有测试方法需要非常长的测试时间，从而导致半导体存储器件的测试效率和生产率降低。
发明内容
本公开的各种实施例涉及一种实质上消除由于相关技术的限制和缺点导致的一个或更多个问题的半导体测试装置。
本公开的实施例涉及一种用于排除外部数据和外部时钟且在内部产生数据和高速时钟信号，以测试双数据速率(DDR)器件的技术。
根据本发明的一个实施例，一种半导体测试装置包括：时钟发生器，适合于在测试模式期间响应于测试模式信号而产生内部时钟；数据发生器，适合于响应于内部时钟而产生内部数据；以及数据锁存电路，适合于响应于内部时钟而锁存内部数据，且将锁存的数据输出至内部逻辑电路。
根据本发明的另一个实施例，一种半导体测试装置包括：预驱动器，适合于通过响应于上升时钟和下降时钟而驱动第一输出数据来输出第一输出信号；数据发生器，适合于响应于上升时钟和下降时钟而产生第二输出数据；内部预驱动器，适合于响应于上升时钟和下降时钟而驱动第二输出数据，并且输出第二输出信号；数据比较器，适合于通过比较第一输出信号和第二输出信号来输出比较信号；数据累加器，适合于响应于上升时钟和下降时钟而将比较信号累加；以及输出驱动器，适合于在测试模式期间驱动数据累加器的输出信号。
应当理解的是，本发明的之前总体描述和以下详细描述两者都并非限制性的，而旨在提供所要求保护的本发明的进一步解释。
附图说明
通过参照结合附图的以下详细描述，本发明的以上和其他的特征和优点将变得显而易见，其中：
图1是说明根据一个实施例的半导体测试装置的框图。
图2是说明根据一个实施例的图1中的半导体测试装置在正常模式中操作的时序图。
图3是说明根据一个实施例的图1中的半导体测试装置在测试模式中操作的时序图。
图4是说明根据一个实施例的图1中所示的数据发生器的详细电路图。
图5是说明根据另一个实施例的半导体测试装置的框图。
图6是说明根据一个实施例的图5中所示的半导体测试装置的操作的时序图。
图7是说明根据一个实施例的图5中所示的数据比较器的详细电路图。
图8是说明根据一个实施例的图5中所示的数据累加器的详细电路图。
具体实施方式
现在将详细地参照本公开的某些实施例，其实例示于附图中。在任何可能的情况下，在附图中相同的附图标记表示相同或相似的部分。
图1是说明根据一个实施例的半导体测试装置的框图。半导体测试装置被实施于数据输入路径中。
参见图1，半导体测试装置包括输入测试电路100和内部逻辑电路200。输入测试电路100包括：输入缓冲器110、时钟缓冲器120、数据锁存电路130以及数据发生器140。
输入缓冲器110缓冲外部输入数据D，且将缓冲的外部输入数据EXT_DATA输出至数据锁存电路130。时钟缓冲器120缓冲外部时钟E_DQS以产生时钟信号RDQSI_1，或者响应于测试模式信号TM_EN而产生内部时钟信号RDQSI_2。
时钟缓冲器120包括外部时钟缓冲器121和时钟发生器122。外部时钟缓冲器121缓冲外部时钟E_DQS以产生时钟信号RDQSI_1，且将时钟信号RDQSI_1输出至数据锁存电路130。时钟发生器122在测试模式期间响应于测试模式信号TM_EN而产生内部时钟信号RDQSI_2，且将内部时钟信号RDQSI_2输出至数据发生器140和内部逻辑电路200。
数据锁存电路130响应于由外部时钟缓冲器121产生的时钟信号RDQSI_1而锁存缓冲的外部输入数据EXT_DATA，且将锁存的外部输入数据EXT_DATA作为输入数据DIAB_R和DIAB_F输出至内部逻辑电路200。另外，数据锁存电路130响应于由时钟发生器122产生的内部时钟信号RDQSI_2而锁存来自数据发生器140的内部数据INT_DATA，且将锁存的内部数据INT_DATA作为输入数据DIAB_R和DIAB_F输出至内部逻辑电路200。在一个实施例中，输入数据DIAB_R和DIAB_F包括双数据速率(DDR)数据。
数据发生器140响应于内部时钟信号RDQSI_2而产生内部数据INT_DATA，且将内部数据INT_DATA输出至数据锁存电路130。
在测试模式期间，根据一个实施例的半导体测试装置阻挡外部时钟E_DQS和缓冲的外部输入数据EXT_DATA，以及响应于内部时钟信号RDQSI_2而锁存内部数据INT_DATA，且基于内部数据INT_DATA来产生输入数据DIAB_R和DIAB_F。即，半导体测试装置在时钟发生器122中建立内部时钟信号RDQSI_2的时钟周期，以便在测试模式期间以期望的速度来测试内部数据INT_DATA。
因此，根据一个实施例的半导体测试装置可以通过在封装之前在晶片级中以高速度有效地测试输入数据而减少周转时间(turn around time)TAT。
图2是说明根据一个实施例的图1中的半导体测试装置在正常模式中的操作的时序图。将参照图1来描述半导体测试装置在正常模式中的操作。
在正常模式期间，输入缓冲器110缓冲外部输入数据D，且将缓冲的外部输入数据EXT_DATA输出至数据锁存电路130。外部时钟缓冲器121通过缓冲外部时钟E_DQS来产生时钟信号RDQSI_1，且将时钟信号RDQSI_1输出至数据锁存电路130。在正常模式中，外部时钟缓冲器121操作，而时钟发生器122不操作。
在正常模式中，数据锁存电路130响应于由外部时钟缓冲器121产生的时钟信号RDQSI_1而产生上升时钟RDQSP和下降时钟FDQSP。上升时钟RDQSP是通过将时钟信号RDQSI_1的上升沿锁存预定的时间而被使能的时钟。下降时钟FDQSP是通过将时钟信号RDQSI_1的下降沿锁存预定的时间而被使能的时钟。
数据锁存电路130响应于上升时钟RDQSP而锁存缓冲的外部输入数据EXT_DATA，且将输入数据DIAB_R输出至内部逻辑电路200。数据锁存电路130响应于下降时钟FDQSP而锁存缓冲的外部输入数据EXT_DATA，且将输入数据DIAB_F输出至内部逻辑电路200。
在本实施例中，数据D0、D2和D4与上升时钟RDQSP同步，且输出至内部逻辑电路200。数据D1和D3与下降时钟FDQSP同步，且输出至内部逻辑电路200。
图3是说明根据一个实施例的图1中半导体测试装置在测试模式中的操作的时序图。将参照图1来描述半导体测试装置在测试模式中的操作。
在测试模式期间，时钟发生器122响应于用于执行高速测试操作的测试模式信号TM_EN而产生具有预定时段的内部时钟信号RDQSI_2，且将内部时钟信号RDQSI_2输出至数据锁存电路130、数据发生器140以及内部逻辑电路200。在测试模式中，时钟发生器122操作，而输入缓冲器110不操作。
在测试模式中，数据发生器140响应于由时钟发生器122产生的内部时钟信号RDQSI_2而产生上升时钟RDQSP和下降时钟FDQSP。上升时钟RDQSP是通过将内部时钟信号RDQSI_2的上升沿锁存预定的时间而被使能的时钟。下降时钟FDQSP是通过将内部时钟信号RDQSI_2的下降沿锁存预定的时间而被使能的时钟。
数据发生器140响应于上升时钟RDQSP而产生内部数据INT_DATA，且将内部数据INT_DATA输出至数据锁存电路130。此外，数据发生器140响应于下降时钟FDQSP而产生内部数据INT_DATA，且将内部数据INT_DATA输出至数据锁存电路130。
数据锁存电路130响应于上升时钟RDQSP而锁存内部数据INT_DATA，且将锁存的内部数据INT_DATA作为输入数据DIAB_R输出至内部逻辑电路200。此外，数据锁存电路130响应于下降时钟FDQSP而锁存内部数据INT_DATA，且将锁存的内部数据INT_DATA作为输入数据DIAB_F输出至内部逻辑电路200。
在本实施例中，数据D0、D2和D4与上升时钟RDQSP同步，然后输出至内部逻辑电路200。数据D1和D3与下降时钟FDQSP同步，然后输出至内部逻辑电路200。
图4是说明根据一个实施例的图1中所示的数据发生器140的详细电路图。数据发生器140包括多个触发器FF。多个触发器FF彼此串联地耦接，使得触发器FF与上升时钟RDQSP的上升沿和下降时钟FDQSP的上升沿同步地操作。触发器FF中的每个可响应于上升时钟RDQSP和下降时钟FDQSP而对输入数据D进行触发操作，且输出触发操作的结果作为输出数据Q。
将从最后一级触发器FF产生的内部数据INT_DATA作为输入数据D反馈至第一级触发器FF。可以响应于设定信号SET而将触发器FF初始化成设定状态，或者可以响应于复位信号RST而将触发器FF初始化成复位状态。
可以将设定信号SET和复位信号RST分别输入至单独的触发器FF。因此，分别控制触发器FF，使得可以在期望周期内输出期望的数据模式。即，期望数据模式的周期可以根据操作的触发器FF的数目来改变，且重复期望数据模式的周期。因此，可以通过调整触发器FF的数目来灵活地改变输入至内部逻辑电路200的数据模式。
尽管本公开的一个实施例公开了数据发生器140包括四个触发器FF，但实施例并非限制于此。在另一个实施例中，数据发生器140包括四个以上或四个以下的触发器FF。
随着CMOS集成电路(IC)技术的发展，半导体器件的集成度正快速地增加，且半导体器件的操作速度也正快速地增加。因此，根据一个实施例的晶片级测试器件以高频率来测试多个半导体器件。
由于现有的晶片级测试器件不支持高频率的半导体器件或高操作速度的半导体器件，所以需要一种用于以更高频率来执行晶片级测试操作的技术，以测试以高速度操作的半导体器件(例如，半导体存储器件)。出于此目的，根据一个实施例的半导体测试装置使用内部时钟信号以采用高频率来测试半导体器件。
图5是说明根据另一个实施例的半导体测试装置的框图。图5中所示的半导体测试装置被实施于数据输出路径中，且因而可与图1中所示的半导体测试装置一起执行高速测试操作。
参见图5，半导体测试装置包括输出测试电路300和测试电路400。输出测试电路300包括：预驱动器310、数据发生器320、内部预驱动器330、数据比较器340、数据累加器350以及输出驱动器360。
预驱动器310分别响应于上升时钟RCLK_DO和下降时钟FCLK_DO而驱动输出数据DOAB_R和DOAB_F，且将输出信号OUT1输出至数据比较器340和输出驱动器360。即，响应于上升时钟RCLK_DO而驱动输出数据DOAB_R，且响应于下降时钟FCLK_DO而驱动输出数据DOAB_F。在一个实施例中，输出数据DOAB_R和DOAB_F从诸如图1中的内部逻辑电路200的内部逻辑电路的页缓冲器中输出。
数据发生器320分别响应于上升时钟RCLK_DO和下降时钟FCLK_DO而产生输出数据DOABI_R和DOABI_F，且将输出数据DOABI_R和DOABI_F输出至内部预驱动器330。输出数据DOABI_R和DOABI_F是在数据发生器320中产生的期望数据。在一个实施例中，输出数据DOABI_R和DOABI_F对应于图1中所示的数据发生器140中产生的内部数据INT_DATA。
内部预驱动器330分别响应于上升时钟RCLK_DO和下降时钟FCLK_DO而驱动输出数据DOABI_R和DOABI_F，且将输出信号OUT2输出至数据比较器340。即，响应于上升时钟RCLK_DO而驱动输出数据DOABI_R，且响应于下降时钟FCLK_DO而驱动输出数据DOABI_F。
数据比较器340将预驱动器310的输出信号OUT1与内部预驱动器330的输出信号OUT2进行比较，且将比较信号COM输出至数据累加器350。
数据累加器350响应于上升时钟RCLK_DO和下降时钟FCLK_DO而将比较信号COM累加，且将累加的结果输出至输出驱动器360。在一个实施例中，数据累加器350包括锁存电路。如果数据累加器350从数据比较器340中接收到未匹配的信号，则数据累加器350将锁存电路复位，且将故障信息输出至输出驱动器360。
在正常模式期间，输出驱动器360驱动预驱动器310的输出信号OUT1，且将驱动的结果输出至测试电路400。在测试模式期间，输出驱动器360驱动数据累加器350的输出信号，且将驱动的结果输出至测试电路400。测试电路400在测试模式期间检查输出驱动器360的输出数据，使得测试电路400可以在晶片级下检测高速测试操作中输出数据中发生的错误。
如上所述，根据另一个实施例的半导体测试装置在测试模式期间排除输出数据DOAB_R和DOAB_F，在内部产生输出数据DOABI_R和DOABI_F，然后将输出数据DOABI_R和DOABI_F输出至测试电路400。换言之，半导体测试装置使用数据发生器320在内部设定输出数据，以便在测试模式期间以期望的速度来测试输出数据。
因此，根据另一个实施例的半导体测试装置可以通过在封装之前在晶片级下以高速度来有效地测试输出数据而降低周转时间(TAT)。
图6是说明根据一个实施例的图5中所示的半导体测试装置的操作的时序图。将参照图5来描述半导体测试装置的操作。
在一个实施例中，内部逻辑电路响应于内部参考时钟INT_RE_N而输出来自页缓冲器的数据。内部参考时钟INT_RE_N可以是由包括在内部逻辑电路中的振荡器产生的时钟信号。上升时钟RCLK_DO是通过将内部参考时钟INT_RE_N的上升沿锁存预定的时间而被使能的时钟。下降时钟FCLK_DO是通过将内部参考时钟INT_RE_N的下降沿锁存预定的时间而被使能的时钟。在一个实施例中，内部参考时钟INT_RE_N对应于参照图1所述的内部时钟信号RDQSI_2。
预驱动器310分别响应于上升时钟RCLK_DO和下降时钟FCLK_DO而驱动输出数据DOAB_R和DOAB_F，且将输出信号OUT1输出至数据比较器340和输出驱动器360。
在测试模式期间，数据发生器320分别响应于上升时钟RCLK_DO和下降时钟FCLK_DO而产生并锁存任意的输出数据DOABI_R和DOABI_F，以便执行高速测试操作，且将输出数据DOABI_R和DOABI_F输出至内部预驱动器330。数据发生器320响应于上升时钟RCLK_DO的下降沿而产生输出数据DOABI_R，且响应于下降时钟FCLK_DO的下降沿而产生输出数据DOABI_F。
内部预驱动器330驱动在内部产生的输出数据DOABI_R和DOABI_F，且将输出信号OUT2输出至数据比较器340。
预驱动器310和内部预驱动器330两者都响应于上升时钟RCLK_DO和下降时钟FCLK_DO而操作。因此，通过驱动从内部逻辑电路的页缓冲器中产生的输出数据DOAB_R和DOAB_F而获得的输出信号OUT1与通过驱动从数据发生器320产生的输出数据DOABI_R和DOABI_F而获得的输出信号OUT2大体上同时输出。
此后，数据比较器340判定输出信号OUT1和输出信号OUT2是否同时输出。即，数据比较器340判定响应于上升时钟RCLK_DO而从预驱动器310输出的数据是否与响应于上升时钟RCLK_DO而从内部预驱动器330输出的数据相同，以及响应于下降时钟FCLK_DO而从预驱动器310输出的数据是否与响应于下降时钟FCLK_DO而从内部预驱动器330输出的数据相同。
例如，如果在上升时钟RCLK_DO的上升沿处的输出信号OUT1和OUT2两者都由数据D0表示，则数据比较器340判定出从预驱动器310输出的数据与从内部预驱动器330输出的数据彼此相同。如果在下降时钟FCLK_DO的上升沿处的输出信号OUT1和OUT2两者都由数据D1表示，则数据比较器340判定出从预驱动器310输出的数据与从内部预驱动器330输出的数据彼此相同。在这种情况下，数据比较器340输出低电平的比较信号COM。
另一方面，如果在上升时钟RCLK_DO的上升沿处的输出信号OUT1由数据D2表示，而输出信号OUT2由数据XX表示，则数据比较器340判定出从预驱动器310输出的数据与从内部预驱动器330输出的数据彼此不相同。在这种情况下，数据比较器340输出高电平的比较信号COM，即，输出数据故障信号。在输出高电平的比较信号COM之后，当将上升时钟RCLK_DO禁止成低电平时，数据比较器340将比较信号COM改变成低电平。从数据比较器340中产生的比较信号COM的值储存在数据累加器350中。
图7是说明根据一个实施例的图5中所示的数据比较器340的详细电路图。数据比较器340包括用于对输出信号OUT1和输出信号OUT2执行异或(XOR)运算的XOR门。
图8是说明根据一个实施例的图5中所示的数据累加器350的详细电路图。数据累加器350包括触发器351和锁存电路352。触发器351接收比较信号COM作为输入数据D，且将复位信号RESET输出至输出端子Q。触发器351与上升时钟RCLK_DO的下降沿和下降时钟FCLK_DO的下降沿同步地操作。触发器351可以通过复位信号RST来初始化。
即，如果输出信号OUT1和OUT2彼此匹配，则数据比较器340的比较信号COM转成低电平。结果，复位信号RESET维持在低电平。另一方面，如果输出信号OUT1和OUT2彼此不匹配，则数据比较器340的比较信号COM转变成高电平。结果，复位信号RESET转变成高电平。
锁存电路352包括锁存元件LAT以及NMOS晶体管N1和N2。锁存元件LAT包括以锁存器形式互连的反相器IV1和IV2，使得锁存元件LAT可以锁存复位信号RESET。
响应于初始复位信号IRST而导通NMOS晶体管N2。即，当将初始复位信号IRST被使能成高电平时，NMOS晶体管N2导通，使得将储存在锁存元件LAT中的信号初始化成低电平。NMOS晶体管N1经由栅极端子来接收复位信号RESET。如果复位信号RESET处于高电平，则NMOS晶体管N1导通，使得储存在锁存元件LAT中的信号被复位，且因而将高电平信号输出至输出驱动器360。
例如，如果输出信号OUT1和OUT2匹配且比较信号COM被输出为低电平，则NMOS晶体管N1不导通。结果，锁存电路352将初始化的低电平信号输出至输出驱动器360。如果输出驱动器360基于来自数据累加器350的锁存电路352的低电平信号来输出低电平数据，则测试电路400判定出数据通过，即，检测到数据通过状态。
另一方面，如果输出信号OUT1和OUT2失配且比较信号COM被输出高电平，则NMOS晶体管N1导通。结果，锁存电路352将高电平信号输出至输出驱动器360。如果输出驱动器360基于来自数据累加器350的锁存电路352的高电平信号来输出高电平信号，则测试电路400判定出存在数据错误，即，检测到数据故障状态。
如上所述，根据一个实施例的半导体测试装置在内部产生用于高速测试操作的内部时钟和内部数据，而不接收外部时钟和外部数据。结果，半导体测试装置可以采用高速度来有效地测试输入/输出(I/O)数据。
从以上描述显然的是，根据一个实施例的半导体测试装置排除外部数据和外部时钟，且在内部产生数据和时钟信号。结果，半导体测试装置可以使用在内部产生的数据和时钟信号而以高速度来有效地测试双数据速率(DDR)，使得半导体测试装置的周转时间TAT降低。
本领域的技术人员将理解的是，在不脱离本公开的精神和实质特征的情况下，本公开的实施例可以采用除了本文中所列的方式之外的其他特定方式来执行。因此，以上实施例在所有方面被解释为说明性的，并非限制性的。本发明的范围应当通过所附权利要求及其法律上的等同物来判定，而不是通过以上描述，以及落入所附权利要求的意义和等效范围内的所有变化都旨在包括在其中。此外，对于本领域的技术人员显然的是，在所附权利要求中彼此不为明确引用的权利要求可以被组合成本发明的一个实施例，或者通过本申请提交之后的后续修改而包括成新的权利要求。
尽管已经描述了与本发明一致的多个说明性实施例，但是应当理解的是，本领域的技术人员设计的很多其他的修改和实施例将落在本公开的原理的精神和范围内。具体地，在部件部分和/或布置中很多变化和修改都是可能的，都在本公开、附图和所附权利要求的范围内。除了部件部分和/或布置的变化和修改之外，可替选的应用对于本领域的技术人员也将是显然的。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体测试装置，包括：
时钟发生器，适合于在测试模式期间响应于测试模式信号而产生内部时钟；
数据发生器，适合于响应于所述内部时钟而产生内部数据；以及
数据锁存电路，适合于响应于所述内部时钟而锁存所述内部数据，且将锁存的数据输出至内部逻辑电路。
技术方案2.如技术方案1所述的半导体测试装置，其中，所述数据发生器响应于与所述内部时钟的上升沿同步的上升时钟、和与所述内部时钟的下降沿同步的下降时钟而产生所述内部数据。
技术方案3.如技术方案2所述的半导体测试装置，其中，所述数据发生器与所述上升时钟的上升沿和所述下降时钟的上升沿同步地产生所述内部数据。
技术方案4.如技术方案2所述的半导体测试装置，其中，所述数据发生器包括通过所述上升时钟和所述下降时钟驱动的多个触发器。
技术方案5.如技术方案4所述的半导体测试装置，其中，所述触发器中的每个与所述上升时钟的上升沿和所述下降时钟的上升沿同步地操作。
技术方案6.如技术方案4所述的半导体测试装置，其中，所述多个触发器中的每个接收设定信号和复位信号作为输入信号，且所述触发器彼此独立地操作。
技术方案7.如技术方案1所述的半导体测试装置，其中，所述数据锁存电路响应于与所述内部时钟的上升沿同步的上升时钟而锁存第一输入数据，且响应于与所述内部时钟的下降沿同步的下降时钟而锁存第二输入数据。
技术方案8.如技术方案7所述的半导体测试装置，其中，所述第一输入数据和所述第二输入数据中的每个是双数据速率DDR数据。
技术方案9.如技术方案1所述的半导体测试装置，其中，所述测试模式在晶片级下执行。
技术方案10.一种半导体测试装置，包括：
预驱动器，适合于通过响应于上升时钟和下降时钟而驱动第一输出数据来输出第一输出信号；
数据发生器，适合于响应于所述上升时钟和所述下降时钟而产生第二输出数据；
内部预驱动器，适合于响应于所述上升时钟和所述下降时钟而驱动所述第二输出数据，且输出第二输出信号；
数据比较器，适合于通过比较所述第一输出信号与所述第二输出信号来输出比较信号；
数据累加器，适合于响应于所述上升时钟和所述下降时钟而将所述比较信号累加；以及
输出驱动器，适合于在测试模式期间驱动所述数据累加器的输出信号。
技术方案11.如技术方案10所述的半导体测试装置，其中，所述第一输出数据从内部逻辑电路的页缓冲器中输出。
技术方案12.如技术方案10所述的半导体测试装置，还包括：
测试电路，适合于响应于所述输出驱动器的输出数据而判定数据通过状态或数据故障状态。
技术方案13.如技术方案10所述的半导体测试装置，其中，所述上升时钟通过将内部参考时钟的上升沿锁存预定的时间而被使能，且所述下降时钟通过将内部参考时钟的下降沿锁存预定的时间而被使能。
技术方案14.如技术方案10所述的半导体测试装置，其中，所述数据发生器响应于所述上升时钟的下降沿和所述下降时钟的下降沿而产生所述第二输出数据。
技术方案15.如技术方案10所述的半导体测试装置，其中，当所述第一输出信号与所述第二输出信号相同时，所述数据比较器将所述比较信号输出为第一逻辑电平。
技术方案16.如技术方案15所述的半导体测试装置，其中，当所述第一输出信号与所述第二输出信号不同时，所述数据比较器将所述比较信号输出为第二逻辑电平，所述第一逻辑电平和所述第二逻辑电平彼此逻辑上相反。
技术方案17.如技术方案10所述的半导体测试装置，其中，所述数据比较器包括异或XOR门。
技术方案18.如技术方案10所述的半导体测试装置，其中，所述数据累加器包括：
触发器，适合于通过对所述比较信号触发来输出复位信号；以及
锁存电路，适合于响应于所述复位信号而锁存数据。
技术方案19.如技术方案18所述的半导体测试装置，其中，所述触发器与所述上升时钟的下降沿和所述下降时钟的下降沿同步地操作。
技术方案20.如技术方案18所述的半导体测试装置，其中，所述锁存电路包括：
第一NMOS晶体管，适合于响应于所述复位信号而操作；
第二NMOS晶体管，适合于将储存在所述锁存电路中的数据初始化；以及
锁存元件，适合于锁存基于所述第一NMOS晶体管和所述第二NMOS晶体管的操作而判定的数据。

Claims (8)

1.一种半导体测试装置，包括：
时钟发生器，适合于在测试模式期间响应于测试模式信号而产生具有预定周期的内部时钟信号；
数据发生器，适合于响应于与所述内部时钟信号的上升沿同步的上升时钟和与所述内部时钟信号的下降沿同步的下降时钟而产生内部数据；以及
数据锁存电路，适合于响应于所述内部时钟信号而锁存所述内部数据，且向内部逻辑电路输出锁存的内部数据，
其中，所述数据锁存电路锁存与所述上升时钟的上升沿同步的内部数据和锁存与所述下降时钟的上升沿同步的内部数据。
2.如权利要求1所述的半导体测试装置，其中，所述数据发生器与所述上升时钟的上升沿和所述下降时钟的上升沿同步地产生所述内部数据。
3.如权利要求1所述的半导体测试装置，其中，所述数据发生器包括通过所述上升时钟和所述下降时钟驱动的多个触发器。
4.如权利要求3所述的半导体测试装置，其中，所述触发器中的每个与所述上升时钟的上升沿和所述下降时钟的上升沿同步地操作。
5.如权利要求3所述的半导体测试装置，其中，所述多个触发器中的每个接收设定信号和复位信号作为输入信号，且所述触发器彼此独立地操作。
6.如权利要求1所述的半导体测试装置，其中，所述数据锁存电路锁存与所述上升时钟的上升沿同步的第一内部数据并输出第一输入数据，以及锁存与所述下降时钟的上升沿同步的第二内部数据并输出第二输入数据。
7.如权利要求6所述的半导体测试装置，其中，所述第一输入数据和所述第二输入数据中的每个是双数据速率DDR数据。
8.如权利要求1所述的半导体测试装置，其中，所述测试模式在晶片级下执行。
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