CN107017015A - 执行基于请求的刷新的存储装置和存储系统及操作方法 - Google Patents

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Abstract

提供了执行基于请求的刷新的存储装置和存储系统，以及该存储装置的操作方法。操作方法包括：通过对至少一行的激活数的计数确定弱行；基于所确定的结果，请求对弱行的刷新；根据请求在接收刷新命令时对弱行执行目标刷新。

Description

执行基于请求的刷新的存储装置和存储系统及操作方法
相关申请的交叉引用
本申请要求于2015年11月6日向韩国知识产权局提交的第10-2015-0155797号韩国专利申请的优先权，其全部公开通过引用并入本文。
技术领域
公开的构思涉及存储装置，更具体地，涉及执行基于请求的刷新的存储装置和存储系统以及该存储装置的操作方法。
背景技术
广泛应用于高性能电子系统的存储装置的容量和速度都在提高。作为这些存储装置中的示例，动态随机存取存储器(DRAM)是根据储存在电容器中的电荷确定数据的易失性存储器。
随着存储装置的集成度的增加，存储单元储存数据的时间周期可下降，而且为了防止数据丢失，多种类型的刷新设计可应用于存储装置以保持数据。然而，由于数据丢失的原因会发生变化，通过使用一般的刷新设计防止存储单元的数据丢失存在限制。
发明内容
所公开的构思提供了通过改进刷新设计降低数据丢失可能性的存储装置和存储系统，以及操作该存储装置的操作方法。
根据一些方面，本公开涉及一种存储装置的操作方法，该操作方法包括：基于至少一行的激活数的计数，由存储装置确定弱行；基于所确定的结果，向存储控制器输出用于对弱行刷新的请求；响应于用于刷新的请求，从存储控制器接收刷新命令；以及响应于刷新命令的接收，对弱行执行基于请求的刷新。
根据另一些方面，本公开涉及一种存储装置的操作方法，该操作方法包括：重复执行N次正常刷新和M次目标刷新，其中M和N均为具有等于或高于1的值的整数；由存储装置确定对至少一行执行基于请求的刷新的条件的存在；基于所确定的结果，向存储控制器输出用于请求刷新命令的请求信号；响应于请求信号，从存储控制器接收刷新命令；以及响应于刷新命令的接收，对至少一行执行基于请求的刷新，其中，除正常刷新和目标刷新之外执行基于请求的刷新。
根据另一些方面，本公开涉及一种存储系统的操作方法，其中存储系统包括存储控制器，操作方法包括：由存储控制器生成关于写和读的第一命令；从存储装置接收用于请求输出刷新命令的请求信号；响应于请求信号，由存储控制器生成关于基于请求的刷新的第二命令；以及基于第一命令和第二命令的调度，向存储装置输出第二命令。
根据另一些方面，本公开涉及一种存储装置，包括：存储单元阵列，包括多个行；刷新控制器，配置为控制对多个行的刷新操作；以及控制逻辑，配置为在存储装置的操作中确定对至少一行执行基于请求的刷新的条件的存在；以及基于对条件的存在的确定输出用于请求刷新命令的请求信号。
根据另一些方面，本公开涉及一种存储装置，包括：存储单元阵列，包括多个行；刷新控制器，配置为控制对多个行的刷新操作；以及控制逻辑，配置为基于至少一行的激活数的计数确定弱行，基于所确定的结果输出用于刷新弱行的请求，响应于用于刷新的请求接收刷新命令，以及响应于刷新命令的接收对弱行执行基于请求的刷新。
附图说明
通过下文中参照附图的详细描述，将更清楚地理解所公开的实施方式，在附图中：
图1是根据示例性实施方式的存储系统的框图；
图2是根据示例性实施方式的图1的存储控制器的框图；
图3是用于描述图1所示的示例性存储控制器的详细操作的示例的框图；
图4是根据示例性实施方式的图1的存储装置的框图；
图5是根据示例性实施方式的与刷新操作相关的部件的框图；
图6是根据示例性实施方式的存储系统的操作的概念图；
图7是根据示例性实施方式的存储装置的操作方法的流程图；
图8A和图8B示出根据特定示例性实施方式的通过多种方法执行基于请求的刷新的示例；
图9A和图9B是根据特定示例性实施方式的具有用于传送请求信号的多个信道的存储系统的框图；
图10A和图10B示出对受干扰行应用根据示例性实施方式的基于请求的刷新的示例；
图11是根据另一示例性实施方式的存储装置的操作方法的流程图；
图12是对至少两个受干扰行执行基于请求的刷新的示例的框图；
图13A和图13B是执行图11所示的示例性操作方法的存储装置的示例的框图；
图14是图13A和图13B的示例性存储装置的详细操作的流程图；
图15是示出由图13A和图13B的示例性存储装置执行的刷新操作的示例的示意图；
图16是根据另一实施方式的存储装置的操作方法的流程图；
图17是示出储存在存储装置中的弱行的地址信息的示例的示意图；
图18是示出对至少一个弱行执行基于请求的刷新的示例的示意图；
图19是根据另一实施方式的存储装置的操作方法的流程图；
图20是与图19的示例性操作方法相关的存储装置的部件的框图；
图21示出对实时检测的弱行执行基于请求的刷新的示例；
图22是根据示例性实施方式的存储控制器的操作方法的流程图；
图23是根据示例性实施方式的包括存储控制器和存储装置的数据处理系统的框图；
图24是根据示例性实施方式的存储模块的示意图；
图25是根据示例性实施方式的其上安装有存储系统的计算系统的框图。
具体实施方式
由于动态随机存取存储器(DRAM)作为存储装置具有有限的数据保持特性，在特定时间周期之后(通常由存储装置规范限定)甚至在正常单元中也不能保证数据的有效性。为了改进稳定的数据保持，使用刷新政策。例如，存储控制器根据设置为规范值的刷新周期向存储装置提供刷新命令，从而使得存储单元被刷新。此外，存储装置可进入自刷新模式，在自刷新模式中，存储装置可通过在内部生成地址刷新存储单元，而无需从存储控制器接收单独的命令。
图1是根据示例性实施方式的存储系统10的框图。如图1所示，存储系统10可包括存储控制器100和存储装置200。存储控制器100通过向存储装置200提供多个信号来控制存储操作，例如写入和读取。例如，存储控制器100可通过向存储装置200提供命令CMD和地址ADD来访问存储单元阵列210的数据DATA。命令CMD可包括与多个存储操作例如写数据和读数据相关的命令。当存储装置200包括DRAM单元时，命令CMD可包括与DRAM单元固有的多个操作相关的命令，例如用于刷新存储单元的刷新命令。存储控制器100可包括管理对存储装置200的命令CMD的输出的调度器110。
存储单元阵列210可包括多个存储区(未示出)。存储区可进行多种限定。例如，存储单元阵列210可包括多个行和多个库(bank)。当存储单元阵列210包括多个库时，可根据库管理存储操作或刷新操作，因此，由存储控制器100提供的地址ADD可包括库地址。例如，多个库的行可顺序刷新或同时刷新。在一些实施方式中，可响应于一个刷新命令例如所有库刷新命令顺序刷新多个库的行。每个库中的刷新操作可彼此同时发生。
存储控制器100可根据来自主机HOST的请求访问存储装置200。存储控制器100可使用多个协议与主机HOST通信。例如，存储控制器100可使用接口协议与主机HOST通信，例如快速外设部件互连(PCIE)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接SCSI(SAS)。此外，例如通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的多个接口协议中的任一个可应用于主机HOST与存储控制器100之间的协议。
根据示例性实施方式，存储控制器100可包括管理向存储装置200的命令CMD的输出的调度器110。此外，存储装置200可包括刷新控制器220，刷新控制器220用于控制对存储单元阵列210的多个行执行的刷新操作。此外，存储装置200可确定存储单元阵列210的至少一行的刷新是否是必要的。存储装置200还可包括请求信号生成器230，其配置为生成并向存储控制器100输出请求信号Req_R，以请求存储控制器100生成并向存储装置200输出刷新命令。例如，当存储装置200确定要对存储单元阵列210的至少一行执行目标刷新或补充刷新时，请求信号生成器230可生成请求信号Req_R以请求存储控制器100向存储装置200输出刷新命令。如本文中进一步讨论的那样，当确定已符合一个或多个条件时可执行目标刷新或补充刷新。
在存储装置200的正常刷新模式中，刷新控制器220可响应于来自存储控制器100的刷新命令刷新存储单元阵列210的行。例如，在正常刷新模式中，存储控制器100可追踪刷新周期tREF(例如通过内部计时器)，从而使得存储装置200的正常行在每个刷新周期tREF(或每个刷新循环期)被刷新一次。由存储控制器100对正常行的刷新可在仅由存储控制器100确定的定时发生(例如，无需刷新周期中来自存储控制器的其他定时信息)。例如，当存储单元阵列210包括N个行时，刷新控制器220可响应于在特定刷新循环期内存储控制器100提供的N个刷新命令来刷新N个行。在一些实施方式中，刷新控制器220可响应于存储控制器100提供的N个单独的正常刷新命令来刷新N个行，并可响应于存储控制器100提供的M个单独的目标刷新命令来刷新M个行。在特定实施方式中，当刷新控制器220从存储控制器100接收刷新命令时，刷新控制器220可执行基于请求的刷新，基于刷新命令和标识出要对其执行刷新的行的地址ADD来刷新存储单元阵列210的行。在其他正常刷新操作中，在自动刷新模式中存储控制器100可发出刷新命令，其中刷新命令在没有地址信息的情况下发至存储装置200，存储装置200通过地址计数器在内部追踪待刷新的正常行的地址(响应于每个tREF周期所接收的自动刷新命令，该顺序遍及存储装置200的所有行地址)。例如，存储控制器100可发出全部库刷新命令，其指示存储装置200刷新存储装置200的全部库的全部行，或发出指示存储装置200刷新存储装置200的特定库的库刷新命令。响应于全部库刷新命令或库刷新命令，存储装置200可刷新与通过存储装置200的顺序增加的计数器输出的行地址对应的行。
此外，例如，存储单元阵列210可包括N个行，其中，N个行中的一些(例如M个行，其中M个行是N个行的子集)可以是具有相对较低保持特性的行(在下文中称为弱行)。这里，每个刷新循环期可将M个弱行刷新至少两次。当在制造过程中测试存储装置200时，可生成并储存弱行的地址信息。在一些示例中，在存储装置200的操作过程中可生成并储存弱行的地址信息。
如果M个弱行中每一个在一个刷新循环期内刷新两次，则在刷新循环期内从存储控制器100可向存储装置200提供N+M个刷新命令。例如，存储控制器100可向存储装置200提供N个刷新命令，以使存储装置200刷新N个行中的每一个，并且存储控制器100可向存储装置200提供M个刷新命令以使存储装置200刷新M个弱行中的每一个。此外，当响应于N+M个刷新命令将N个行刷新一次时，刷新控制器220可对M个弱行中的每一个执行一次补充刷新。由于补充刷新仅对特定行执行刷新操作，补充刷新还可被称为目标刷新。
如上所述，存储装置200可确定在存储操作中是否对存储单元阵列210的至少一个行执行补充刷新。在一些实施方式中，存储单元阵列210的特定行可重复激活，这会导致储存在相邻行的电容器中的电荷泄漏。例如，存储单元阵列210的第一行可被频繁激活，储存在至少一个相邻行、例如与第一行相邻的第二行的电容器中的电荷会泄漏。在这种情况下，第二行的数据会由于第一行的频繁激活而丢失。经历由于第一行的频繁激活而导致的数据丢失的第二行还可被称为弱行。一般而言，具有由于另一行的频繁激活而导致的低数据保持特性的行可被称为受干扰行，其不同于测试存储装置200时(例如在制造过程中的测试)确定的弱行。在本申请中，术语“弱行”可指受干扰行(例如数据被相邻行的频繁激活干扰的行)和具有其结构已确定为具有相对较低的数据保持特性的存储单元的行。
例如，当检测受干扰行时，存储装置200可确定受干扰行要被刷新。根据确定结果，请求信号生成器230可生成并向存储控制器100传送请求信号Req_R，以请求存储控制器100输出刷新命令，使得在对应于受干扰行的第二行的数据丢失之前对第二行执行基于请求的刷新。
在一些实施方式中，可通过进一步参照存储装置200内的刷新状态的确定结果来生成请求信号Req_R。例如，在检测受干扰行之前确定关于存储装置200的刷新状态，根据刷新状态的确定结果可生成请求信号Req_R。可选地，确定受干扰行的刷新状态，根据受干扰行的确定结果生成请求信号Req_R。可进行多个条件的确定，例如在检测受干扰行的时间点前的特定间隔是否没有向存储装置200提供刷新命令，或受干扰行是否已有特定间隔没有刷新。
同时，存储控制器100可响应于来自存储装置200的请求信号Req_R输出刷新命令。例如，存储控制器100可在其中包括命令队列(未示出)，命令队列可根据来自主机HOST的请求储存写/读命令。此外，命令队列可储存响应于接收自存储装置200的请求信号Req_R生成的刷新命令。调度器110可控制储存在命令队列中的命令的输出定时。例如，调度器110可控制响应于请求信号Req_R生成的刷新命令的输出定时。根据调度器110的控制，基于请求的刷新命令可提供至存储装置200，从而根据特定标准(例如由规范限定的标准)刷新存储单元阵列210的行。
根据上述实施方式，由于存储装置200确定是否执行弱行(例如数据丢失可能性高的行或具有低数据保持特性的行)的补充刷新，并且基于补充刷新的期望性(desirability)来生成请求存储控制器100输出刷新命令的请求信号Req_R，所以可改进存储装置200的数据稳定性。换言之，当确定为期望的时，存储装置200向存储控制器100提供请求信号Req_R而无需被动等待来自存储控制器100的刷新命令，而且在接收到所请求的刷新信号时，对弱行执行基于请求的刷新。因此，通过在合适的时间对弱行执行刷新，阻止弱行丢失数据。
图2是根据示例性实施方式的图1的存储控制器100的框图。
如图2所示，存储控制器100可包括处理器120、命令生成器130、刷新管理器140和命令队列150。虽然没有在图2中示出，存储控制器100还可包括用于控制存储装置200的多个功能块(例如用于执行功能的电路)。此外，图2的存储控制器100的功能块之间的关系和信号发送及接收仅为示例，即使关系被修改也还可执行根据实施方式的多个功能。
参照图1和图2，处理器120控制存储控制器100的全部操作，并因此可控制包括在存储控制器100中的多个功能块。例如，处理器120可控制由存储控制器100的电路执行的功能。此外，命令生成器130可根据来自主机HOST的访问请求生成命令，例如，可根据接收自主机HOST的包P的解码结果生成写/读命令CMD_WR。
刷新管理器140管理刷新操作，使得存储单元阵列210的存储单元在特定的刷新循环期内全部被刷新，例如，刷新管理器140可生成多个刷新命令CMD_Ref以在刷新循环期内刷新存储单元阵列210的所有存储单元。如果存储单元阵列210包括多个库并根据库管理刷新操作，则刷新管理器140还可生成库地址。
从命令生成器130接收的写/读命令CMD_WR和从刷新管理器140接收的刷新命令CMD_Ref可储存在命令队列150中。命令队列150可根据接收的次序顺序地储存写/读命令CMD_WR和刷新命令CMD_Ref。例如，命令队列150可分别以从命令生成器130和刷新管理器140接收的次序储存写/读命令CMD_WR和刷新命令CMD_Ref。同时，储存在命令队列150中的命令的输出可根据次序控制信号Ctrl_order进行调整。次序控制信号Ctrl_order可由调度器110生成。
根据一个实施方式，刷新管理器140可从存储装置200接收请求信号Req_R，并响应于请求信号Req_R生成刷新命令CMD_Ref。此外，调度器110可响应于请求信号Req_R调整刷新命令CMD_Ref的输出定时。根据一个实施方式，即使当基于请求信号Req_R的刷新命令CMD_Ref晚于写/读命令CMD_WR储存在命令队列150中时，基于次序控制信号Ctrl_order，刷新命令CMD_Ref可在写/读命令CMD_WR之前输出。
图3是用于描述图1所示的存储控制器100的详细操作的示例的框图。如图3所示，存储控制器100还可包括振荡器160，振荡器160配置为生成指示刷新命令生成定时的信号(例如脉冲信号)。然而，图3的存储控制器100的结构仅为示例，振荡器160可设置在存储控制器100的外部，脉冲信号可从振荡器160提供至存储控制器100。
刷新管理器140可基于来自振荡器160的信号生成刷新命令CMD_Ref。此外，刷新管理器140还可基于从存储装置200接收的请求信号Req_R生成刷新命令CMD_Ref。根据一个实施方式，命令队列150可储存多个写/读命令CMD_WR(例如CMD_WR1、CMD_WR2、CMD_WR3等)和刷新命令CMD_Ref1。
调度器110可通过生成次序控制信号Ctrl_order来调整储存在命令队列150中的命令输出定时。例如，调度器110可基于请求信号Req_R生成次序控制信号Ctrl_order。在图3中，请求信号Req_R提供至调度器110，但实施方式不限于此。例如，刷新管理器140可基于请求信号Req_R生成刷新命令CMD_Ref1，并向调度器110提供指示刷新命令CMD_Ref1的生成的信息。例如，调度器110可基于从刷新管理器140接收的信息生成次序控制信号Ctrl_order。
储存在命令队列150中的命令可基于次序控制信号Ctrl_order输出至存储装置200。根据一个实施方式，存储装置200向存储控制器100提供请求信号Req_R消耗的时间以及存储控制器100实际输出刷新命令CMD_Ref1消耗的时间可以是预定的时间(并可由规范限定)。例如，存储装置200提供请求信号Req_R的时间与存储控制器100输出刷新命令CMD_Ref1的时间之间的延迟可预先确定(例如根据规范设定)。存储装置200可通过考虑规范向存储控制器100提供请求信号Req_R。存储控制器100还可调整刷新命令CMD_Ref1的输出定时，从而满足规范。例如，基于次序控制信号Ctrl_order，刷新命令CMD_Ref1可在储存在命令队列150中的写/读命令CMD_WR1至CMD_WR3之前输出至存储装置200。
图4是根据示例性实施方式的图1的存储装置200的框图。图4的存储装置200仅为示例，因此存储装置200的结构可变化。此外，在图4中，存储单元阵列210包括四个库(例如BANK1、BANK2、BANK3和BANK4)。然而，存储单元阵列210可包括更多库。现在将参照图1至图4描述图4的存储装置200的结构和操作。
存储装置200可包括至少一个存储芯片，图4的存储装置200可示出任何存储芯片的结构。存储装置200可包括存储单元阵列210、刷新控制器220、请求信号生成器230和控制逻辑240。在图4中，请求信号生成器230包括在控制逻辑240中，但实施方式不限于此，请求信号生成器230可设置在控制逻辑240的外部。控制逻辑240可以是配置为执行本文所述且所公开的操作的电路。
对于存储操作，存储装置200还可包括其他多个部件。例如，存储装置200还可包括用于分别选择存储单元阵列210的行和列的行解码器250和列解码器282、用于储存从外部源接收的地址ADD的地址缓冲器260、用于暂时储存列地址的列地址锁存器271、用于根据库地址BA控制存储单元阵列210的第一库BANK1至第四库BANK4的库控制逻辑272、以及用于选择性地输出正常行地址和刷新地址的行地址复用器273。此外，存储装置200还可包括执行数据DATA的选通的输入/输出(I/O)门电路281以及通过它输入或输出数据DATA的数据I/O缓冲器283。
存储装置200可以是动态随机存取存储器(DRAM)，例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功耗双数据速率(LPDDR)SDRAM、图形双数据速率(DDR)SDRAM或Rambus动态随机存取存储器(RDRAM)。同时，根据另一实施方式，存储装置200可以是需要刷新操作的任意存储装置。例如，当作为非易失性存储器的电阻式存储装置执行刷新操作时，根据一个实施方式的存储装置200可以是非易失性存储器。
控制逻辑240可控制存储装置200的全部操作。在一些实施方式中，控制逻辑240可包括命令解码器241。控制逻辑240可基于解码结果生成控制信号，从而根据来自主机的请求执行写/读操作。此外，控制逻辑240可控制刷新控制器220，从而根据从存储控制器100接收的刷新命令对存储单元阵列210执行刷新操作。
地址缓冲器260可接收从存储控制器100提供的地址ADD。如上所述，地址ADD可包括库地址BA(在图4中标记为ADD(BA))。此外，地址ADD可包括用于指向存储单元阵列210的行的行地址ROW_ADD和用于指向存储单元阵列210的列的列地址COL_ADD。行地址ROW_ADD可通过行地址复用器273提供至行解码器250，列地址COL_ADD可通过列地址锁存器271提供至行解码器282。此外，库地址BA可提供至库控制逻辑272。
刷新控制器220可生成刷新地址，该刷新地址用于选择存储单元阵列210中要执行刷新的行。例如，刷新控制器220中可包括计数器(未示出)，并且每当从存储控制器100接收刷新命令时，可通过执行计数操作顺序地选择包括在存储单元阵列210中的多个行。基于计数操作生成的地址与正常刷新操作相关，并可称为正常刷新地址REF_ADD_N。例如，对于正常刷新操作，刷新控制器220可生成正常刷新地址REF_ADD_N，计数器可保持对正常刷新地址REF_ADD_N执行的正常刷新操作的数的计数。
同时，刷新控制器220可生成目标刷新地址REF_ADD_T，其与目标刷新的执行相关。例如，刷新控制器220可储存用于至少一个弱行的目标刷新的地址信息，并可生成用于根据特定循环期的至少一个弱行的补充刷新的目标刷新地址REF_ADD_T。在一些实施方式中，在正常刷新执行多次之后，可对包括在储存的地址信息中的至少一个弱行执行目标刷新。
此外，根据特定示例性实施方式，目标刷新可包括基于请求的刷新。例如，存储装置200可确定是否对至少一行执行基于请求的刷新，刷新控制器220可根据确定结果生成目标刷新地址REF_ADD_T。
行地址复用器273可包括复用器，并且行地址复用器273可输出在数据访问过程中从存储控制器100接收的行地址ROW_ADD，并输出刷新操作中由刷新控制器220生成的正常刷新地址REF_ADD_N和目标刷新地址REF_ADD_T。
根据刷新控制器220的控制，存储单元阵列210的所有行中的每一行可根据正常刷新地址REF_ADD_N在特定刷新循环期中刷新一次。此外，还可在特定刷新循环期内执行根据一个或多个实施方式的包括基于请求的刷新的目标刷新，而且存储单元阵列210的一些弱行可基于目标刷新地址REF_ADD_T被刷新额外至少一次。
由于控制逻辑240根据从存储控制器100接收的命令CMD和地址ADD执行多种控制操作，控制逻辑240可确定与存储装置200中的刷新相关的多个刷新状态。例如，当执行存储操作时，可检测新的弱行，可确定在新检测弱行的时间点之前的特定间隔中由存储装置200执行的刷新操作的状态。此外，可确定检测的至少一行作为最后刷新的弱行的时间点。此外，控制逻辑240可确定每个弱行的刷新状态，例如，每个弱行在特定时间间隔中是否至少刷新了一次。
基于刷新状态的确定结果，请求信号生成器230可生成请求信号Req_R。响应于请求信号Req_R生成的刷新命令可提供至控制逻辑240，刷新控制器220可根据刷新命令对至少一个弱行执行目标刷新(或基于请求的刷新)。
图5是根据示例性实施方式的用于执行刷新操作的部件的框图。如图5所示，存储装置200可包括弱行检测器242、刷新状态确定器243、请求信号生成器230和刷新控制器220。图5的弱行检测器242和刷新状态确定器243可设置在控制逻辑240的内部或外部。控制逻辑240可以是用于执行本文所述的操作的电路。
在存储装置200的操作中，弱行检测器242可检测用于目标刷新的至少一个新行。例如，弱行检测器242可提供待新执行目标刷新的至少一行的地址信息。参照1行受干扰的示例，弱行检测器242可确定频繁激活的行的位置，检测与频繁激活的行相邻的至少一个行作为弱行(或受干扰行)，并将至少一个弱行的地址信息提供至刷新控制器220。
同时，刷新状态确定器243可确定由存储装置200执行的刷新状态，或确定检测的弱行的刷新状态。例如，当由弱行检测器242检测至少一个弱行时，可确定在检测至少一个弱行的时间点之前的特定时间间隔中存储装置200和/或至少一个弱行的刷新状态。基于刷新状态的确定结果，当至少一个弱行丢失数据的可能性相对较高时请求信号生成器230可生成请求信号Req_R，当至少一个弱行丢失数据的可能性不是相对较高和/或是相对较低时请求信号生成器230可不生成请求信号Req_R。可基于预先限定的阈值确定至少一个弱行丢失数据的可能性。例如，与存储装置200相对应的规范可标识指示数据丢失发生的可能性的一个或多个阈值。在一些实施方式中，确定至少一行是否是弱行可通过测量多个行的电压和电流中的至少一个，并基于测量结果检测至少一行作为具有低泄漏特性的弱行来确定。在一些实施方式中，在存储装置200的操作过程中测量可实时发生。
刷新控制器220可响应于从控制逻辑240接收的刷新控制信号Ctrl_Ref刷新至少一行。例如，刷新控制器220可包括计数器221和地址信息存储单元222。计数器221可基于计数操作生成与正常刷新的执行相对应的正常刷新地址REF_ADD_N。刷新控制器220可根据储存在地址信息存储单元222中的地址在执行目标刷新时生成目标刷新地址REF_ADD_T。此外，可根据特定示例性实施方式执行基于请求的刷新，在基于请求的刷新过程中刷新控制器220可生成对应于从弱行检测器242接收的地址信息的目标刷新地址REF_ADD_T。
这样的检测和确定操作可通过使用多个信号在存储装置200中执行。例如，可使用关于命令的信息Info_CMD、关于地址的信息Info_ADD和关于时间的信息Info_Time。基于关于命令的信息Info_CMD和关于地址的信息Info_ADD可检测至少一个弱行，通过进一步使用关于时间的信息Info_Time可确定存储装置200和/或弱行的刷新状态。
图6是根据示例性实施方式的存储系统的操作的概念图。
参照图6，存储控制器100根据来自主机HOST的请求向存储装置200提供写/读命令W/R。存储装置200可响应于写/读命令W/R执行写操作和读操作。
此外，存储控制器100向存储装置200提供刷新命令REF，从而在一个刷新循环期内刷新存储装置200的所有行。存储装置200响应于刷新命令REF对存储单元阵列的所有行执行刷新。刷新可包括基于计数操作的正常刷新和与一些弱行信息相对应的目标刷新，所述一些弱行是所有行的子集。
存储装置200可确定是否对至少一个特定行执行基于请求的刷新。该确定可包括上述多个操作，例如，可包括确定至少一个特定行是否频繁激活的确定操作。基于确定结果，存储装置200可请求存储控制器100对至少一个特定行(或弱行)执行刷新。在一些实施方式中，存储装置200可请求存储控制器100对与至少一个特定行相邻的一个或多个行(例如至少一个受干扰行)执行刷新。作为请求执行刷新的示例，存储装置200可生成请求存储控制器100输出刷新命令的请求信号(即请求刷新命令)，并将请求信号提供至存储控制器100。
响应于请求信号，存储控制器100生成刷新命令REF，并根据写/读命令W/R和刷新命令REF的命令调度将刷新命令REF提供至存储装置200。存储装置200可响应于刷新命令REF执行基于请求的刷新。例如，基于请求的刷新可与至少一个弱行的目标刷新相对应。
图7是根据示例性实施方式的存储装置的操作方法的流程图。
参照图7，在操作S11中，存储装置200可检测至少一个弱行。可通过参照在存储装置的初始测试过程中确定为弱行的行的地址信息检测弱行。可选地，弱行可以是在存储装置的操作中具有低数据保持特性的新检测的行。
然后，在操作S12中，存储装置200可确定存储装置200和/或弱行的刷新状态。例如，可确定存储装置200在特定间隔中是否没有执行刷新仅执行几次刷新。可选地，可确定基于检测弱行的时间点是否没有对弱行执行至少特定设定值的刷新。基于这样的检测和确定的结果，可确定是否要执行基于请求的刷新。
在操作S13中，存储装置200可基于确定结果生成请求存储控制器100示出刷新命令的请求信号，并将请求信号提供至存储控制器100。在操作S14中，存储装置200接收存储控制器100响应于请求信号生成的刷新命令。在操作S15中，存储装置200响应于刷新命令对至少一个弱行执行目标刷新(或基于请求的刷新)。
图8A和图8B示出根据特定示例性实施方式的通过多种方法执行基于请求的刷新的示例。
参照图8A，存储装置200可响应于来自存储控制器100的刷新命令执行正常刷新R。此外，存储装置200可自确定一些行的目标刷新期望性，并根据自确定的结果生成且向存储控制器100提供请求信号Req_R。因此，当执行正常刷新R时可非周期性地添加基于请求的刷新T_Req。例如，响应于从存储装置200发送至存储控制器100的请求信号Req_R以及来自存储控制器100的相应响应，可在正常刷新操作R之外以及在在正常刷新操作R之间执行基于请求的刷新T_Req。
同时，参照图8B，存储装置200可通过存储装置的测试过程预储存弱行的地址信息，而且可根据特定循环期添加弱行的目标刷新。在一些实施方式中，当存储装置200预储存弱行的地址信息时，可周期性地执行目标刷新操作。例如，当执行正常刷新八次时，执行一次目标刷新T。
根据示例性实施方式，基于请求的刷新T_Req可添加至目标刷新T。如果确定了需要对特定行执行基于请求的刷新，则即使执行正常刷新少于八次也可执行基于请求的刷新T_Req，从而对特定行执行目标刷新。例如，可执行基于请求的刷新T_Req，然后可再执行正常刷新R八次并可执行一次目标刷新T。然后，当需要再次执行基于请求的刷新T_Req时，可执行基于请求的刷新T_Req而无需考虑执行的正常刷新R的次数。
图9A和图9B是根据特定示例性实施方式的具有用于传送请求信号的多个信道的存储系统300A和300B的框图。
参照图9A，存储系统300A包括存储控制器310A和存储装置320A。存储控制器310A可包括请求信号接收器311A，存储装置320A可包括请求信号生成器321A。
存储控制器310A和存储装置320A通过多个信道发送和接收多个信号。例如，存储控制器310A可通过命令信道向存储装置320A提供命令CMD，并通过地址信道向存储装置320A提供地址ADD。存储控制器310A和存储装置320A可通过数据信道发送和/或接收数据DATA。此外，存储装置320A可通过单独的信道向存储控制器310A提供就绪/忙信号RnB。当就绪/忙信号RnB包括指示忙状态的信息(例如逻辑低)时，存储控制器310A不能向存储装置320A提供命令CMD或地址ADD。
存储装置320A可通过任何现有信道输出请求信号Req_R。例如，当就绪/忙信号RnB具有指示忙状态的逻辑低值时，未使用命令信道、地址信道和数据信道中的至少一个，请求信号Req_R可通过使用未使用的命令信道、地址信道和数据信道提供至存储控制器310A。此外，存储控制器310A和存储装置320A可包括用于传送与存储操作相关的多种类型的信息的信道，请求信号Req_R可通过在输出时间未使用的现有信道中的任一个提供。
同时，参照图9B，存储系统300B包括存储控制器310B和存储装置320B。存储控制器310B可包括请求信号接收器311B，存储装置320B可包括请求信号生成器321B。在图9B中，请求信号Req_R可通过单独的信道例如侧信道(side channel)从存储装置320B提供至存储控制器310B。
图10A和图10B示出对受干扰行应用基于请求的刷新的示例。在图10A中，没有应用基于请求的刷新，而在图10B中，应用了基于请求的刷新。
当存储装置中特定行被频繁激活时，与特定行相邻的至少一行可受到干扰，因此至少一个相邻行(在下文中称为受干扰行)的数据可能丢失。为了便于描述，假设检测与特定行相邻的仅一行作为受干扰行。此外，当特定行被频繁激活时用于受干扰行正常保持数据的限值可通过规范来限定。例如，在装置规范中，激活次数的限值可预定为5000次。该限值可以是阈值，当超过阈值时，导致该行被认定为频繁或密集激活行。
参照图10A，存储控制器可在一个刷新循环期内向存储装置提供多个刷新命令。存储装置可响应于刷新命令执行正常刷新R，或对至少一个弱行执行目标刷新T。目标刷新T可根据装置规范执行。例如，在图10A中，在执行16次正常刷新R之后执行一次目标刷新T。在一些示例性实施方式中，对受干扰行执行目标刷新T。
在存储系统的操作过程中，可存在间隔A，在间隔A中存储控制器不输出刷新命令。在间隔A之前可以是存储控制器密集输出刷新命令的周期。在一些实施方式中，术语密集输出可例如指在特定时间周期内存储控制器输出刷新命令的次数。此外，可存在间隔B，由于刷新命令的输出延迟，在间隔B中存储控制器不输出刷新命令，延迟的刷新命令可在经过间隔B之后密集输出。参照图10A，假设不输出刷新命令的间隔A和间隔B中每一个的间隔对应于刷新命令可通过存储控制器输出8次的间隔。当刷新命令的接收间隔tREFI对应于7.8μs(即执行目标刷新T消耗的时间)时，执行16次正常刷新，然后目标刷新T可执行至多257.4μs。例如，在间隔A之前的目标刷新T之后，总共可执行33次正常刷新R，从而目标刷新T可执行总共257.4μs的时间。
同时，用于存储单元阵列的多个行中的待激活的一行以及待激活的下一行的间隔(例如RC延迟tRC)可由规范限定。例如，RC延迟tRC可以是40ns。如果一行(例如第一行)在不执行目标刷新T的间隔中连续激活，第一行可被激活6400次(即257.4μs/40ns＝6.4k)。在这种情况下，超过了第一行的限值(例如5000次)，但当第一行激活6400次时与第一行相邻的至少一行(例如第二行)可不刷新。在图10A中，在不执行目标刷新T的间隔中，即使第一行激活至少限值次数也不对第二行执行基于请求的刷新，第二行的数据可能会丢失。
参照图10B，存储装置可确定是否刷新一些行，并基于确定结果对至少一个弱行执行基于请求的刷新T_Req。根据基于请求的刷新T_Req，存储装置可在丢失数据之前对至少一个弱行执行刷新。虽然关于图10B的讨论涉及弱行，所公开的实施方式可应用于弱行和/或受干扰行。例如，所公开的实施方式可应用于也是受干扰行的弱行。
例如，在执行目标刷新T之后(即图10B示出的间隔A之前的目标刷新T)的间隔A和间隔B中的至少一个间隔中可不从存储控制器提供刷新命令。因此，在执行16次正常刷新R之后再次执行目标刷新T之前可经过较长时间。
根据一个实施方式，存储装置可对包括在存储单元阵列中的行的激活数计数，并比较激活数与设定值。例如，存储装置可保持存储单元阵列中激活的每一行(例如第一行)的次数计数。当如果第一行激活超过限值(例如5000次)相邻行(例如第二行)的数据会丢失时，与激活数比较的设定值可通过考虑限值来确定。设定值和限值可预先限定，确定阈值以标识一个或多个行丢失数据的风险并在丢失数据之前开始刷新。设定值可小于限值(例如4000次)，从而考虑请求信号发送或提供至存储控制器以及刷新命令发送或提供至存储装置的持续时间。
例如，当第一行至少激活4000次时(例如激活数超过4000)，第二行可被检测为受干扰行，可生成请求信号Req_R并根据检测结果提供至存储控制器。存储控制器可响应于请求信号Req_R生成刷新命令，存储装置可响应于刷新命令对第二行执行基于请求的刷新T_Req。根据基于请求的刷新T_Req，可在第一行的激活次数超过5000次之前对第二行执行刷新，因此可防止第二行的数据丢失。例如，当第一行激活5000次的最短时间为200μs时，存储装置可在第一行激活之后经过200μs之前生成请求信号Req_R对第二行执行基于请求的刷新T_Req。
在下文中，根据一个或多个实施方式确定确定基于请求的刷新的多个示例。
图11是根据示例性实施方式的存储装置的操作方法的流程图。具体地，图11描述了随着频繁激活第一行而受到干扰的与第一行相邻的第二行的示例。
参照图11，当执行存储操作时，可在操作S21中对多个行的激活数(例如一个或多个第一行的多次激活)计数。根据计数的结果，当第一行的激活数等于或高于设定值时，在操作S22中可检测(或确定)与第一行相邻的至少一行(例如一个或多个第二行)作为受干扰行。
当如上所述检测第二行作为受干扰行时，在操作S23中确定存储装置的刷新状态，并根据确定结果在操作S24中生成并向存储控制器提供请求存储控制器输出刷新命令的请求信号。例如，当存储装置确定一个或多个第二行为受干扰行时，存储装置可发送对应于一个或多个第二行中的一个行的一个或多个请求信号，以请求存储控制器发送对应于一个或多个第二行中每一个的存储装置刷新命令。
在操作S25中，存储装置从存储控制器接收基于请求信号生成的刷新命令。在一些实施方式中，当存储装置发送分别对应于被确定为受干扰行的多于一个的第二行的多于一个请求信号时，存储装置可接收多于一个的刷新命令，每个刷新命令对应于被确定为受干扰行的那些行中唯一的行。此外，在操作S26中存储装置可响应于刷新命令执行基于请求的刷新，基于请求的刷新可对应于用于刷新第二行的目标刷新。
图12是对至少两个受干扰行执行基于请求的刷新的示例性实施方式的框图。在图12中，频繁激活第一行(例如ROW3)，两个第二行确定为受干扰(例如ROW2和ROW4)。
参照图12，一个库例如第一库BANK1可包括多个行。当多个行中的第一行ROW3频繁激活并且第三行ROW3的激活数超过限值(例如5000次)时，受干扰的相邻的第二行ROW2和第四行ROW4的数据可能丢失。如上文所讨论的，激活数的限值可由规范预限定。例如，当特定行连续或间断地激活5000次，与特定行相邻的行的数据可能丢失。再例如，当特定行在一定的时间间隔内密集激活5000次时，相邻行的数据可能丢失。
具有基于限值或与限值相关的特定值的设定值可与第三行ROW3的激活数相比较。基于对第一库BANK1的行的激活数计数的结果可检测至少一行为受干扰行。如果第一库BANK1的第三行ROW3的激活数等于或高于设定值(例如当激活数等于或高于4000次时)，与第三行ROW3相邻的第二行ROW2和第四行ROW4可检测或确定为受干扰行。
为了确定是否要对行ROW2和ROW4(例如与第一行相邻ROW1的第二行)执行基于请求的刷新，可确定存储装置和/或行ROW2及ROW4的刷新特性。根据确定的结果，可向存储控制器提供请求信号(例如Req_R)，存储控制器可响应于请求信号输出刷新命令(例如CMD_Ref)。根据一个实施方式，存储装置可基于刷新命令顺序刷新行ROW2和ROW4。例如，行ROW2和ROW4可响应于一个刷新命令而顺序刷新。可选地，根据一个实施方式，存储装置可基于确定的结果连续提供至少两个请求信号，并通过使用响应于至少两个请求信号而提供的至少两个刷新命令刷新至少两个行(例如行ROW2和ROW4)。
同时，根据一个实施方式，可对第一库BANK1中包括的多个行的激活数计数并将激活数与设定值比较，此时激活数可根据行与不同的设定值比较。例如，用于相邻的行丢失数据的限值可基于行的特性根据行而不同。因此，多个行的设定值可储存在存储装置中。
图13A和13B分别是执行图11的示例性操作方法的存储装置400A和400B的示例的框图。
参照图13A，存储装置400A可包括比较器410A、刷新时间确定器420A和请求信号生成器430A。此外，虽然在图13A中未示出，存储装置400还可包括图4和5中示出的至少一个或多个部件。
比较器410A可将对存储装置400A中包括的多个行的激活数计数的结果Info_CNT与第一设定值Set Value1进行比较。如上所述，激活数的限值可由规范预限定，并且第一设定值Set Value1可具有低于或等于限值的值。当至少一个行(例如第一行)的激活数等于或高于第一设定值Set Valu1时，比较器410A可生成比较结果Res_comp。当确定行至少激活等于或高于第一设定值Set Value1的次数时，与这样的行相关的至少一个行可检测为弱行或受干扰行。
同时，刷新时间确定器420A可确定存储装置400A的刷新状态和受干扰行的刷新状态。确定可通过使用与受干扰行最后刷新的时间点相关的时间相关信息Info_Time和第二设定值Set Value2来执行。在一些实施方式中，可确定在生成比较结果Res_comp的时间点前受干扰行在对应于第二设定值Set Value2的间隔内是否至少刷新了一次。可选地，在一些实施方式中，第二设定值Set Value2可具有对应于特定时间点的值，并可确定受干扰行在第二设定值Set Value2之后是否刷新了至少一次。刷新时间确定器420A可提供确定结果Res_Det。
请求信号生成器430A可基于比较结果Res_comp和确定结果Res_Det生成请求信号Req_R。请求信号生成器430A可根据比较结果Res_comp确定特定行是否受到了干扰，并可根据确定结果Res_Det确定特定行的数据是否可能丢失。
同时，图13B示出了确定刷新特性的另一示例。如图13B所示，存储装置400B可包括比较器410B、命令接收确定器420B和请求信号生成器430B。比较器410B可通过将对存储装置400B中包括的多个行的激活数计数的结果Info_CNT与第一设定值Set Value1相比较而生成比较结果Res_comp。
命令接收确定器420B可确定提供至存储装置400B的刷新命令的接收状态。例如，与在生成比较结果Res_comp的时间点之前的特定间隔内由存储装置400B接收的多个刷新命令相关的信息Info_CMD_N和第三设定值Set Value3可提供至命令接收确定器420B。命令接收器420B可确定在特定间隔内提供至存储装置400B的刷新命令的数量是否等于或高于第三设定值Set Value3。
如上所述，存储装置400B可对存储库的多个行执行一定次数的正常刷新，并随后对存储库的多个行的至少一个行执行额外的目标刷新。如果在特定间隔内接收到相对较大数量的刷新命令，通过考虑执行目标刷新的循环期，用于执行目标刷新的定时可靠近受干扰行数据丢失前。另一方面，如果在特定间隔内接收到较低数量的刷新命令，用于执行目标刷新的定时可能很长，并且因此可能在时间接近前丢失受干扰行的数据。
请求信号生成器430B可基于比较结果Res_comp和确定结果Res_Det生成请求信号Req_R。例如，当检测受干扰行并且在检测受干扰行的时间点之前的特定间隔内由存储装置400B接收到较低数量的刷新命令时，请求信号生成器430B可生成并向存储控制器提供请求信号Req_R。
图14是示例性装置例如图13A和13B的存储装置400A和400B的详细操作的流程图。图15是示出由示例性存储装置、例如图13A和13B的存储装置400A和400B执行的刷新操作的示例的示意图。在图14和15中，当第三行频繁激活时第四行受到干扰。
参照图14，在操作S31中对存储装置中包括的行的激活数N计数，并在操作S32中确定特定行、例如第一行(例如ROW3)的激活数N是否等于或高于设定值。例如，对于存储装置中的每个行，行激活的次数可计数并储存在存储装置中。如果没有行激活到至少设定值的次数(S32，否)，可重复比较激活数N和设定值的操作(S31)。
当确定第一行的激活数N等于或高于设定值时(S32，是)，在操作S33中与第一行相邻的至少一个行可检测为受干扰行。例如，与第一行相邻的至少一个行(例如行ROW2和ROW4)可检测为受干扰行。根据一个实施方式，行ROW2和ROW4之外的另一个行可检测为受干扰行，或者ROW2和ROW4中的至少一者可检测为受干扰行。
然后，在操作S34中可确定检测为受干扰行的行(例如行ROW4)的刷新状态。如上所述，可通过使用行ROW4最后刷新的时间点和特定设定值来确定刷新状态。在操作S35中，确定了行ROW4最后刷新的时间点是否在设定值之前。如果行ROW4最后刷新的时间点在特定设定值之前(S35，是)，可确定行ROW4的数据可能随行ROW3的连续激活而丢失，并因此在操作S36中存储装置可生成并向存储控制器提供请求信号。如果行ROW4最后刷新的时间点在特定设定值之后(S35，否)，则不生成请求信号。
当接收到请求信号时，在操作S37中，存储控制器可生成刷新命令，存储装置从存储控制器接收刷新命令。存储装置可执行基于请求的刷新，并且在基于请求的刷新期间，在操作S38中可对受干扰行例如第四行执行目标刷新。
图15示出了用于生成请求信号的多个确定示例。例如在图15中，当行ROW3频繁激活时，行ROW4确定为坏行。此外，图15示出了间隔A和间隔B的存在，其中因为存储控制器在特定间隔密集输出刷新命令，所以在特定时间周期没有提供刷新命令。此外，在图15中，在执行了特定次数的正常刷新R之后，对至少一个弱行执行目标刷新T。例如，可在执行16次正常刷新R后执行一次目标刷新T。
参照图15，行ROW3可频繁激活，例如在时间a和时间b之间激活至少5000次。行ROW3的激活数可计数，并且在时间c可确定行ROW3的激活数超过作为设定值的4000次。因此，在时间c可确定受干扰行(例如行ROW4)，并且可确定是否要对行ROW4执行基于请求的刷新。
作为确定是否执行基于请求的刷新的示例，可提供关于行ROW4最后刷新的时间点的信息(例如时间d)，时间d可与特定设定值比较。例如，当时间d对应于特定设定值之前的时间时，这表明在较近的时间周期内尚未刷新行ROW4，因此可生成用于对行ROW4执行基于请求的刷新的请求信号。另一方面，当时间d对应于特定设定值之后的时间时，这表明之前相对较短的时间刷新了第四行ROW4，因此即使在行ROW3激活5000次之后，行ROW4仍可正常保持数据。因而可不生成用于基于请求的刷新的请求信号。
作为另一示例，可确定与根据预设值的时间c有时差的时间e。例如，可提供与时间c和时间e之间的间隔相关的时间信息，并可确定在时间c和时间e之间是否至少刷新了一次行ROW4。如果在时间c和时间e之间刷新了行ROW4，这表明之前较短的时间刷新了行ROW4，从而可不生成用于基于请求的刷新的请求信号。另一方面，如果在时间c和时间e之间没刷新行ROW4，可生成用于对行ROW4执行基于请求的刷新的请求信号。
在以上示例中，时间e在时间a之前，但实施方式不限于此。例如，时间e可进行多种调整，可与时间a相同或在时间a之后。可选地，在一些实施方式中，时间e可在时间d之前。
作为另一示例，可有间隔A和间隔B，其中存储控制器不提供刷新命令，并且基于间隔A和间隔B的存在，在特定间隔提供给存储装置的刷新命令的数量可有所不同。如果间隔A和间隔B存在，多个目标刷新T之间的时间间隔相对较长，从而在对行ROW4执行目标刷新T之前可能丢失行ROW4的数据。
为了确定是否执行基于请求的刷新，可确定从时间c起特定设定值之前的时间点(例如时间f)。然后可确定在时间c和时间f之间接收刷新命令的次数。在根据特定循环期的刷新间隔(例如7.8μs)可接收刷新命令，当在时间c和时间f之间的刷新间隔正常接收了刷新命令时可确定接收刷新命令的次数。此外可确定在时间c和时间f之间实际接收的刷新命令的数量。
基于这样的各种确定的结果，可确定基于请求的刷新的执行。例如，当确定在时间c和时间f之间实际接收的刷新命令数量是否低于设定值时，并且当实际接收的刷新命令数少于设定值时，可生成用于执行基于请求的刷新的请求信号。然而，当实际接收的刷新命令数等于或高于设定值时，如上所述执行特定次数正常刷新R后可在行ROW4上执行目标刷新T，并且在此时，在行ROW3激活等于或高于5000次前可执行目标刷新T。因此，当实际接收的刷新命令数等于或高于设定值时，可不生成用于执行基于请求的刷新的请求信号。
其他实施方式可有所不同。例如，可确定在时间c和时间f之间的刷新间隔正常接收的刷新命令数与存储装置在不提供刷新命令的间隔A和间隔B实际接收的刷新命令数之比例。然后，基于该比例可选择性地生成请求信号。
在以上示例中，时间f在时间a之后，但实施方式不限于此。例如，时间f可作各种调整，可与时间a相同或者时间f可在时间a之前。
图16是根据另一实施方式的存储装置的操作方法的流程图。在图16中，预储存了关于具有低数据保持特性的多个行(弱行)的地址信息，并对至少一个弱行执行基于请求的刷新。
参照图16，在操作S41中，存储装置可储存关于多个弱行的地址信息，这可通过测试过程生成，并且在刷新过程期间可确定地址信息。例如，在操作S42中，存储装置中包括的所有行都在刷新周期内正常刷新，并且在刷新周期内可额外刷新弱行至少一次。
根据一个实施方式，可对至少一个弱行执行基于请求的刷新。为了执行基于请求的刷新，可如上所述在操作S43中确定存储装置或至少一个弱行的刷新状态。例如，弱行可具有不同的数据保持特性，而且具有低于其他弱行的数据保持特性的弱行可设为基于请求的刷新的目标。
在操作S44中，基于确定的结果，当要对至少一个弱行执行基于请求的刷新时，存储装置可生成如上所述的请求信号并向存储控制器提供请求信号。此外在操作S45中，存储装置从存储控制器接收基于请求信号生成的刷新命令。因此，在操作S46中，可对至少一个弱行执行基于请求的刷新。
现在将参照图17和18描述图16的存储装置的操作。图17是示出储存在存储装置中的弱行地址信息示例的示意图，图18是示出对至少一个弱行执行基于请求的刷新的示例的示意图。
参照图17，存储装置包括多个行，其中k个行可以是弱行。k个弱行的第一地址信息ADD_W1至第k地址信息ADD_Wk可储存在存储装置中。k个弱行与正常行相比可具有低数据保持特性，并可具有彼此不同的数据保持特性。
例如，k个弱行中的第三弱行(例如对应于地址信息ADD_W3)和第(k-1)个弱行(例如对应于地址信息ADD_W(k-1))可能需要比其余弱行更频繁地刷新，并且如上所述，当存在不从存储控制器提供刷新命令的间隔时，第三弱行和第(k-1)个弱行更可能丢失数据。根据一个实施方式，确定是否执行第三弱行和第(k-1)个弱行的基于请求的刷新，并基于确定的结果生成请求信号。例如，当满足一个或多个条件时，可确定执行基于请求或补充的刷新。
参照图18，存储装置可在执行特定次数的正常刷新R之后执行目标刷新T。例如，在图18中，在执行四次正常刷新R之后执行一次目标刷新T。
无论何时到达执行目标刷新T的定时，对应于图17中第一地址信息ADD_W1至第k地址信息ADD_Wk的k个弱行都可顺序刷新。例如，对应于第一地址信息ADD_W1的弱行可在第一目标刷新T1期间刷新，对应于第二地址信息ADD_W2的弱行可在第二目标刷新T2期间刷新，对应于第三地址信息ADD_W3的弱行可在第三目标刷新T3期间刷新。
可存在不从存储系统输出刷新命令的间隔A和间隔B，因此到执行下一次目标刷新可能会消耗很长时间。如上所述，存储装置可确定存储装置的刷新状态(例如特定持续时间接收的刷新命令次数)，并基于刷新状态确定是否执行基于请求的刷新。基于确定，请求信号被提供至存储控制器，并且存储控制器可向存储装置提供刷新命令。
存储装置可响应于刷新命令执行基于请求的刷新。例如，可对对应于第(k-1)地址信息ADD_W(k-1)的弱行执行基于请求的刷新T_Req，该弱行具有在对应于第一地址信息ADD_W1至第k地址信息ADD_Wk的那些弱行中相对较弱的数据保持特性。此外，例如，因为在第三目标刷新T3之前刚刚刷新了具有低数据保持特性的另一弱行，例如对应于第三地址信息ADD_W3的弱行，所以可不对对应于第三地址信息ADD_W3的弱行执行基于请求的刷新。
然后，当从存储控制器接收刷新命令时，存储装置可如上所述在执行四次正常刷新R后执行一次目标刷新T。
图19是根据另一实施方式的存储装置的操作方法的流程图。在图19中，在存储操作期间检测至少一个有可能丢失数据的行，并对至少一个行执行基于请求的刷新。
参照图19，在操作S51中，存储装置根据来自存储控制器的写/读命令执行存储操作。随着存储操作的执行或存储装置的老化，存储装置由于多种原因可能会有渐进的缺陷，例如，存储装置中包括的多个行的一些可能会有渐进的缺陷。具有渐进的缺陷的行的数据保持特性可能会恶化。
在操作S52中，存储装置可实时检测行的状态，在操作S53中可检测和储存具有恶化特性的至少一个行作为弱行。例如，可储存检测为弱行的行的地址信息。
为了确定是否执行弱行的基于请求的刷新，在操作S54中如上所述可确定弱行的刷新状态。如果确定要执行基于请求的刷新，在操作S55中，存储装置可如上所述生成并向存储控制器提供请求信号。此外，在操作S56中，存储装置从存储控制器接收基于请求信号生成的刷新命令。因此，在操作S57中，可对实时检测为弱行的至少一个行执行基于请求的刷新。
根据一个实施方式，实时检测的弱行的地址信息可储存在上述的刷新控制器中，因此，可对实时检测的弱行执行根据特定周期的目标刷新。此外，如上所述，当存在不从存储装置接收刷新命令的间隔时，可确定对实时检测的弱行的基于请求的刷新的执行。
现在将参照图20和图21描述图19的存储装置的操作。图20是与图19的操作方法相关的存储装置500的部件的框图，图21示出了对实时检测的弱行执行基于请求的刷新的示例。
参照图20，存储装置500可包括弱行检测器510、存储单元阵列520、刷新状态确定器530和请求信号生成器540。存储单元阵列520可包括连接至多个行的多个字线WL。弱行检测器510电连接至多个字线WL，从而可实时检测多个行的状态。例如，在存储装置500的操作期间，弱行检测器510可通过检测字线WL中每一个的电泄漏来检测行的状态。对是否执行目标刷新的确定可包括测量多个行的电压和电流中的至少一个，并根据测量的结果检测具有低泄漏特性的至少一个行为弱(或受干扰)行。当至少一个行确定为弱行时，可对检测的至少一个弱行执行基于请求的刷新。
当确定至少一个字线的电泄漏超过设定值时，连接至至少一个字线的至少一个行可检测为弱行。弱行检测器510可包括储存检测的弱行的地址信息的地址存储单元511。
如上所述，刷新状态确定器530可确定存储装置500的刷新状态，并提供确定的结果。例如，刷新状态确定器530可通过使用提供至存储装置500的命令相关信息Info_CMD和/或时间相关信息Info_Time确定刷新状态。例如，基于命令相关的信息Info_CMD可确定在特定时间间隔内接收的刷新命令数是否低于或等于特定设定值，或基于时间相关的信息Info_Time确定检测的弱行最后刷新的时间点是否在特定设定值之前。请求信号生成器540可基于这样不同的确定结果生成请求信号Req_R。
同时，参照图21，基于确定的结果检测弱行并执行基于请求的刷新。在图21中，由于至少一个弱行(例如具有低数据保持特性的行)的地址信息储存在存储装置中，在执行特定次数的正常刷新R后再执行目标刷新。例如，可在执行16次正常刷新R后执行一次目标刷新T。
作为检测存储单元阵列的多个字线状态的结果，连接至多个字线之一的行可实时检测为弱行。此外，可确定是否执行弱行的基于请求的刷新。
如图21所示，可存在间隔A和间隔B，在其中不向存储装置提供刷新命令，并且相应地，到执行下一次目标刷新T可能会消耗很长时间。如上所述，存储装置可确定是否执行实时检测的弱行的基于请求的刷新。然后，基于确定可对实时检测的弱行执行基于请求的刷新T_Req。换言之，存储装置可对实时检测的弱行执行基于请求的刷新T_Req，而不必等待可能很长时间后才执行的目标刷新T。
图22是根据一个实施方式的存储控制器的操作方法的流程图。
参照图22，在操作S61中，存储控制器根据来自主机的请求生成用于写/读数据的写/读命令。此外，在操作S62中，存储控制器将写/读命令储存在它的命令队列中。
存储控制器可通过向存储装置提供储存在命令队列中的各种命令来控制存储装置执行写/读操作并同时控制存储装置执行刷新操作。然后，在操作S63中，根据存储装置的自确定，存储装置可生成请求存储控制器提供刷新命令的请求信号，存储控制器可从存储装置接收请求信号。然后，在操作S64中存储控制器响应于请求信号生成刷新命令，并在操作S65中将刷新命令储存在命令队列中。
存储控制器执行储存在命令队列中的命令的调度。调度可基于存储装置提供的请求信号执行。命令队列可根据来自主机的请求和响应于请求信号生成的刷新命令储存各种写/读命令。基于调度，在操作S66中，刷新命令可在其他命令前输出。
图23是根据一个实施方式包括存储控制器和存储装置的数据处理系统600的框图。
如图23所示，数据处理系统600可包括作为主机操作的应用处理器610和存储装置620。存储装置620可以是任何类型的存储器，例如，根据上述实施方式的DRAM可应用于存储装置620，或任何需要刷新的存储装置(例如非易失性存储器，比如电阻存储器)可应用于存储装置620。此外，虽然图23中未示出，但根据一个实施方式的存储装置620可以是应用处理器610中包括的嵌入式存储器。
应用处理器610可实现为片上系统(SoC)。SoC可包括协议具有特定总线标准的系统总线(未示出)，并可包括连接至系统总线的各种知识产权(IP)。作为系统总线的标准，可采用高级精简指令集机器(ARM)的高级微控制器总线架构(AMBA)协议。AMBA的总线类型可包括高级高性能总线(AHB)、高级外设总线(APB)、高级可扩展接口(AXI)、AXI4和AXI一致性扩展(ACE)。另外，可采用其他类型的协议，比如Sonics Inc.的uNetwork、IBM的CoreConnect或OCP-IP的open core protocol(开核协议)。
应用处理器610可包括用于控制存储装置620的存储控制模块611，存储控制模块611可根据以上实施方式执行存储控制器的功能。此外，存储装置620可包括存储单元阵列621和请求信号生成器622，其中请求信号生成器622可基于根据上述实施方式确定是否执行至少一个行的基于请求的刷新的结果生成请求信号Req_R。
存储控制模块611可向存储装置620提供命令CMD和地址ADD以控制存储操作。此外，数据DATA可根据存储操作、比如数据存取在应用处理器610和存储装置620之间传输。此外，根据一个实施方式，存储控制模块611可包括请求信号接收器611_1和调度器611_2。存储控制模块611可根据通过请求信号接收器611_1接收的请求信号Req_R生成刷新命令。此外，调度器611_2可对储存在命令队列(未示出)中的写/读命令和刷新命令执行调度。
图24是根据一个实施方式的存储模块700的示意图。
参照图24，存储模块700可包括多个存储芯片710和缓冲芯片720。存储模块700可以是任何类型的存储模块，比如负载降低的双列直插式存储模块(LR-DIMM)或其他存储模块。存储模块700可通过缓冲芯片720连接至存储控制器以接收命令CMD、地址ADD和数据DATA。
缓冲芯片720可根据来自存储控制器的命令CMD和地址ADD控制存储芯片710的刷新操作。此外，根据以上实施方式，缓冲芯片720可管理对每个存储芯片710中包括的行的刷新操作。例如，缓冲芯片720可包括请求信号接收器721，当从存储芯片710提供请求信号Req_R时，缓冲芯片720可向存储控制器提供关于请求信号Req_R的信息。
同时，存储芯片710可各自根据一个或多个实施方式确定是否执行基于请求的刷新，并可各自包括请求信号生成器711以根据实施方式生成请求信号Req_R。
图25是根据一个实施方式的其上安装有存储系统的计算系统800的框图。根据实施方式的存储装置可作为RAM 820安装在计算系统800上，比如移动装置或台式计算机。作为RAM 820安装的存储装置可以是上述任一存储装置。此外，根据实施方式的存储控制器可包括在RAM 820中，或可作为存储控制模块实现在中央处理单元(CPU)810中。
根据实施方式的计算系统800包括CPU810、RAM 820、用户接口830和非易失性存储器840，其均电连接至总线850。非易失性存储器840可以是大容量存储器，比如固态硬盘(SSD)或硬盘驱动器(HDD)。
由于根据实施方式的存储装置(或存储系统)应用于计算系统800，如上所述，可包括在RAM 820中的存储控制器和/或可包括在CPU 810中的存储控制模块可响应于来自存储装置的请求信号生成刷新命令。此外，RAM 820中包括的存储装置可确定是否执行至少一个行的基于请求的刷新并根据确定的结果生成请求信号。
根据存储装置和存储系统，以及根据一个或多个实施方式的存储装置的操作方法，因为存储装置确定是否刷新并相应地生成用于刷新命令的请求信号，存储装置可自管理数据丢失的可能性。
此外，根据存储装置和存储系统，以及根据一个或多个实施方式的存储装置的操作方法，对具有数据丢失高可能性的行或具有低数据保持特性的行执行基于请求的刷新，从而可增加存储装置的数据稳定性。
虽然参照其实施方式已具体示出并描述了构思，但要理解的是，在不背离所附的权利要求的精神和范围的情况下，可在其中做出形式和细节的各种改变。

Claims (20)

1.一种存储装置的操作方法，所述操作方法包括：
由所述存储装置基于对至少一行的激活数的计数确定弱行；
基于确定的结果，向存储控制器输出用于对所述弱行刷新的请求；
响应于用于所述刷新的请求，从所述存储控制器接收刷新命令；以及
响应于所述刷新命令的接收，对所述弱行执行基于请求的刷新。
2.如权利要求1所述的操作方法，其中，确定所述弱行包括：
对第一行的激活数计数；以及
基于所述计数的结果确定与所述第一行相邻的第二行为所述弱行。
3.如权利要求2所述的操作方法，其中，当所述第一行的激活数等于或高于设定值时确定所述第二行为所述弱行。
4.如权利要求3所述的操作方法，其中，执行所述基于请求的刷新还包括：
在所述第一行的激活数超过限值之前对所述第二行执行所述基于请求的刷新，
其中导致所述第二行的数据丢失的所述第一行的激活数的限值由规范预先限定。
5.如权利要求1所述的操作方法，还包括：
确定所述弱行的刷新状态；以及
基于所确定的刷新状态的结果，确定所述弱行的刷新条件，
其中基于所述刷新条件，选择性地输出用于所述刷新的请求。
6.如权利要求5所述的操作方法，其中，确定所述刷新条件包括：
比较最后刷新所述弱行的时间点与设定值。
7.如权利要求1所述的操作方法，还包括：
确定所述存储装置的刷新状态；
基于所述存储装置的所述刷新状态确定所述弱行的刷新条件，
其中基于所述刷新条件选择性地输出用于所述刷新的请求。
8.如权利要求7所述的操作方法，其中,确定所述刷新条件包括：
确定在特定间隔中提供至所述存储装置的刷新命令的数量。
9.如权利要求1所述的操作方法，还包括：
通过多个信道在所述存储装置与所述存储控制器之间传递命令、地址和数据信号；以及
通过侧信道向所述存储控制器输出用于所述刷新的请求，所述侧信道不同于用于传递所述命令、所述地址和所述数据信号的所述多个信道。
10.如权利要求1所述的操作方法，还包括：
通过多个信道在所述存储装置与所述存储控制器之间传递命令、地址和数据信号；以及
当所述存储装置处于忙状态时，通过与传递所述命令、所述地址和所述数据信号相关的所述多个信道之一向所述存储控制器输出用于所述刷新的请求。
11.如权利要求1所述的操作方法，其中根据对激活数计数的结果检测至少两个弱行，以及
响应于一个刷新命令顺序刷新所述至少两个弱行。
12.一种包括存储控制器的存储系统的操作方法，所述操作方法包括：
由所述存储控制器生成关于写和读的第一命令；
从存储装置接收用于请求输出刷新命令的请求信号；
响应于所述请求信号，由所述存储控制器生成关于基于请求的刷新的第二命令；以及
基于所述第一命令和所述第二命令的调度，向所述存储装置输出所述第二命令。
13.如权利要求12所述的操作方法，还包括：
在命令队列中储存多个第一命令；以及
在所述多个第一命令被储存在所述命令队列中之后，在所述命令队列中储存所述第二命令；
其中基于所述调度在所述多个第一命令中的至少一个第一命令之前输出所述第二命令。
14.如权利要求12所述的操作方法，其中所述存储系统还包括存储装置，并且所述存储装置包括多个行，以及
所述操作方法还包括：
确定对至少一行执行基于请求的刷新的条件的存在；以及
基于所述确定生成所述请求信号。
15.如权利要求14所述的操作方法，其中确定所述条件的存在包括：
对所述多个行中的第一行的激活数计数；
基于所述计数的结果检测与所述第一行相邻的至少一个第二行为弱行；以及
确定所述第二行的刷新状态。
16.如权利要求15所述的操作方法，其中当所述第二行最后刷新的时间点在指示特定时间点的设定值之前时，生成所述请求信号。
17.一种存储装置，包括：
存储单元阵列，包括多个行；
刷新控制器，配置为控制对所述多个行的刷新操作；以及
控制逻辑，配置为在所述存储装置的操作中确定对至少一行执行基于请求的刷新的条件的存在，并且基于对所述条件的存在的确定来输出用于请求刷新命令的请求信号。
18.如权利要求17所述的存储装置，其中所述控制逻辑包括：
弱行检测器，配置为当所述第一行的激活数等于或高于设定值时，检测与所述第一行相邻的至少一个第二行为弱行；以及
刷新状态确定器，配置为基于确定所述第二行的刷新状态的结果确定对所述第二行的基于请求的刷新的执行。
19.如权利要求18所述的存储装置，其中所述控制逻辑还包括请求信号生成器，所述请求信号生成器配置为根据所述确定的结果生成所述请求信号，其中所述刷新控制器还配置为响应于根据所述请求信号接收的刷新命令对所述第二行执行刷新。
20.如权利要求17所述的存储装置，其中，所述弱行检测器包括比较器，所述比较器配置为比较对第一行的激活数计数的结果与设定值并且生成比较结果。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109933280A (zh) * 2017-12-18 2019-06-25 爱思开海力士有限公司 数据存储装置及其操作方法
CN111383683A (zh) * 2018-12-26 2020-07-07 美光科技公司 通过堆叠多个可靠性规范进行扫描优化
CN112382321A (zh) * 2020-11-12 2021-02-19 海光信息技术股份有限公司 动态随机存取存储器的刷新方法及内存控制器、电子装置
US11488648B2 (en) 2017-12-18 2022-11-01 SK Hynix Inc. Data storage device and operating method thereof
CN112382321B (zh) * 2020-11-12 2024-05-31 海光信息技术股份有限公司 动态随机存取存储器的刷新方法及内存控制器、电子装置

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102373544B1 (ko) * 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
KR20180024556A (ko) * 2016-08-30 2018-03-08 에스케이하이닉스 주식회사 드리프트 특성을 개선할 수 있는 상변화 메모리 시스템
KR20180081989A (ko) * 2017-01-09 2018-07-18 삼성전자주식회사 메모리 장치 및 그것의 리프레시 방법
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
KR20180114972A (ko) * 2017-04-11 2018-10-22 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
CN108959106B (zh) * 2017-05-18 2020-12-18 华为技术有限公司 内存访问方法和装置
KR102308778B1 (ko) * 2017-05-24 2021-10-05 삼성전자주식회사 디스터브 로우를 케어하는 메모리 장치 및 그 동작방법
KR102410566B1 (ko) * 2018-02-05 2022-06-17 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
US10802907B2 (en) 2018-03-20 2020-10-13 Micron Technology, Inc. Hierarchical buffering scheme to normalize non-volatile media raw bit error rate transients
US10381073B1 (en) 2018-03-20 2019-08-13 Micron Technology, Inc. Converged structure supporting buffering of recent writes and overwrite disturb remediation
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
CN112534502B (zh) 2018-08-03 2024-04-09 美光科技公司 用于行锤击缓解的方法及采用所述方法的存储器装置及系统
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) * 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) * 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11410715B2 (en) 2020-11-06 2022-08-09 Micron Technology, Inc. Apparatus with refresh management mechanism
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
KR20220068532A (ko) 2020-11-19 2022-05-26 삼성전자주식회사 해머 리프레쉬 동작을 수행하는 메모리 시스템 및 메모리 장치의 리프레쉬 제어 방법
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11474746B2 (en) * 2020-12-10 2022-10-18 Advanced Micro Devices, Inc. Refresh management for DRAM
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
JP7012175B1 (ja) 2021-02-04 2022-01-27 華邦電子股▲ふん▼有限公司 半導体記憶装置
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US20220374168A1 (en) * 2021-05-21 2022-11-24 Micron Technology, Inc. Memory with memory-initiated command insertion, and associated systems, devices, and methods
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11656936B2 (en) 2021-09-07 2023-05-23 Micron Technology, Inc. Managing write disturb for units of memory in a memory sub-system
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800353A (zh) * 2011-05-25 2012-11-28 三星电子株式会社 刷新存储器器件的方法、刷新地址产生器和存储器器件
US20140164692A1 (en) * 2012-12-11 2014-06-12 International Business Machines Corporation Managing errors in a dram by weak cell encoding
US20150003172A1 (en) * 2013-06-26 2015-01-01 Sua KIM Memory module including buffer chip controlling refresh operation of memory devices
US20150058549A1 (en) * 2013-08-20 2015-02-26 Oracle International Corporation Detection of multiple accesses to a row address of a dynamic memory within a refresh period
CN104737234A (zh) * 2012-11-30 2015-06-24 英特尔公司 基于所存储的行锤击阈值的值的行锤击监视
CN104795097A (zh) * 2014-01-21 2015-07-22 爱思开海力士有限公司 存储器和包括存储器的存储系统

Family Cites Families (162)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4360903A (en) 1980-09-10 1982-11-23 Mostek Corporation Clocking system for a self-refreshed dynamic memory
JPS6150287A (ja) 1984-08-20 1986-03-12 Toshiba Corp ダイナミツクメモリの自動リフレツシユ制御回路
JPS63121197A (ja) 1986-11-07 1988-05-25 Fujitsu Ltd 半導体記憶装置
US5652723A (en) 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
DE69324508T2 (de) 1992-01-22 1999-12-23 Enhanced Memory Systems Inc DRAM mit integrierten Registern
JPH10502477A (ja) 1995-03-07 1998-03-03 チャールズ，ポール コンピュータを拡張するシステム及び方法
US6128700A (en) 1995-05-17 2000-10-03 Monolithic System Technology, Inc. System utilizing a DRAM array as a next level cache memory and method for operating same
US5890198A (en) 1996-10-22 1999-03-30 Micron Technology, Inc. Intelligent refresh controller for dynamic memory devices
US6118462A (en) 1997-07-01 2000-09-12 Memtrax Llc Computer system controller having internal memory and external memory control
US20020171649A1 (en) 1997-07-01 2002-11-21 Fogg Chad Edward Computer system controller having internal memory and external memory control
JP3786521B2 (ja) 1998-07-01 2006-06-14 株式会社日立製作所 半導体集積回路及びデータ処理システム
US6370073B2 (en) 1998-10-01 2002-04-09 Monlithic System Technology, Inc. Single-port multi-bank memory system having read and write buffers and method of operating same
US6504780B2 (en) 1998-10-01 2003-01-07 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a dram device using clock division
US6707743B2 (en) 1998-10-01 2004-03-16 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a DRAM device using multiple clock division
US6389505B1 (en) 1998-11-19 2002-05-14 International Business Machines Corporation Restore tracking system for DRAM
GB2385174B (en) 1999-01-19 2003-11-26 Advanced Risc Mach Ltd Memory control within data processing systems
TW535161B (en) 1999-12-03 2003-06-01 Nec Electronics Corp Semiconductor memory device and its testing method
TW522399B (en) 1999-12-08 2003-03-01 Hitachi Ltd Semiconductor device
JP2001184300A (ja) 1999-12-27 2001-07-06 Hitachi Ltd データ処理プロセッサ
JP3940539B2 (ja) 2000-02-03 2007-07-04 株式会社日立製作所 半導体集積回路
JP3745185B2 (ja) 2000-03-13 2006-02-15 沖電気工業株式会社 ダイナミックランダムアクセスメモリ
JP2001357670A (ja) 2000-04-14 2001-12-26 Mitsubishi Electric Corp 半導体記憶装置
JP2002041445A (ja) 2000-05-19 2002-02-08 Matsushita Electric Ind Co Ltd 高性能ｄｍａコントローラ
JP3871853B2 (ja) 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
FR2820874B1 (fr) 2001-02-13 2003-05-30 St Microelectronics Sa Procede de gestion a acces aleatoire et rapide d'une memoire dram
US6862654B1 (en) 2000-08-17 2005-03-01 Micron Technology, Inc. Method and system for using dynamic random access memory as cache memory
US6697909B1 (en) 2000-09-12 2004-02-24 International Business Machines Corporation Method and apparatus for performing data access and refresh operations in different sub-arrays of a DRAM cache memory
JP2002140890A (ja) 2000-10-31 2002-05-17 Hitachi Ltd 半導体装置
US20040047209A1 (en) 2000-11-22 2004-03-11 Chuen-Der Lien FIFO memory devices having multi-port cache memory arrays therein that support hidden EDC latency and bus matching and methods of operating same
US7076610B2 (en) 2000-11-22 2006-07-11 Integrated Device Technology, Inc. FIFO memory devices having multi-port cache memory arrays therein that support hidden EDC latency and bus matching and methods of operating same
US20020069319A1 (en) 2000-12-01 2002-06-06 Ming-Hsien Lee Method and apparatus of event-driven based refresh for high performance memory controller
KR100367690B1 (ko) 2000-12-04 2003-01-14 (주)실리콘세븐 디램 셀을 이용한 비동기식 에스램 호환 메모리 장치 및그 구동 방법
US7120761B2 (en) 2000-12-20 2006-10-10 Fujitsu Limited Multi-port memory based on DRAM core
US6546468B2 (en) 2000-12-27 2003-04-08 International Business Machines Corporation Multiprocessor system snoop scheduling mechanism for limited bandwidth snoopers performing directory update
US6601145B2 (en) 2000-12-27 2003-07-29 International Business Machines Corporation Multiprocessor system snoop scheduling mechanism for limited bandwidth snoopers that uses dynamic hardware/software controls
US6976108B2 (en) 2001-01-31 2005-12-13 Samsung Electronics Co., Ltd. System on a chip having a system bus, an external bus, and a bus arbiter with programmable priorities for both buses, software, and method for assigning programmable priorities
US20030018895A1 (en) 2001-02-02 2003-01-23 Morrison Gregg B. Processes and systems for enabling secure and controlled distribution and use of information
US6546469B2 (en) 2001-03-12 2003-04-08 International Business Machines Corporation Multiprocessor system snoop scheduling mechanism for limited bandwidth snoopers
US6529433B2 (en) 2001-04-03 2003-03-04 Hynix Semiconductor, Inc. Refresh mechanism in dynamic memories
US7085186B2 (en) 2001-04-05 2006-08-01 Purple Mountain Server Llc Method for hiding a refresh in a pseudo-static memory
EP1251521A1 (en) 2001-04-19 2002-10-23 STMicroelectronics S.r.l. A dynamic random access memory device externally functionally equivalent to a static random access memory
US7145819B2 (en) 2001-06-11 2006-12-05 Analog Devices, Inc. Method and apparatus for integrated circuit with DRAM
JP4049297B2 (ja) 2001-06-11 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
KR100429872B1 (ko) 2001-06-27 2004-05-04 삼성전자주식회사 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법
JP3985889B2 (ja) 2001-08-08 2007-10-03 株式会社ルネサステクノロジ 半導体装置
JP4765222B2 (ja) 2001-08-09 2011-09-07 日本電気株式会社 Ｄｒａｍ装置
JP3606852B2 (ja) 2001-08-13 2005-01-05 沖電気工業株式会社 バス制御システム
US6741256B2 (en) 2001-08-27 2004-05-25 Sun Microsystems, Inc. Predictive optimizer for DRAM memory
TW533413B (en) 2001-10-11 2003-05-21 Cascade Semiconductor Corp Asynchronous hidden refresh of semiconductor memory
WO2003032170A1 (en) 2001-10-11 2003-04-17 Cascade Semiconductor Corporation Asynchronous hidden refresh of semiconductor memory
JP2003131935A (ja) 2001-10-25 2003-05-09 Nec Microsystems Ltd シンクロナスｄｒａｍコントローラおよびその制御方法
GB2381887B (en) 2001-11-08 2003-10-08 3Com Corp Dual purpose interface using refresh cycle
NL1019546C2 (nl) 2001-12-12 2003-06-19 Double Bw Systems B V Werkwijze voor het adresseren van een geheugen.
US6661721B2 (en) 2001-12-13 2003-12-09 Infineon Technologies Ag Systems and methods for executing precharge commands using posted precharge in integrated circuit memory devices with memory banks each including local precharge control circuits
US6735139B2 (en) 2001-12-14 2004-05-11 Silicon Storage Technology, Inc. System and method for providing asynchronous SRAM functionality with a DRAM array
JP2003228978A (ja) 2002-01-31 2003-08-15 Fujitsu Ltd 半導体記憶装置
US20030214326A1 (en) 2002-02-11 2003-11-20 Craimer Stephen G. Distributed dynamically optimizable processing communications and storage system
US7103730B2 (en) 2002-04-09 2006-09-05 Intel Corporation Method, system, and apparatus for reducing power consumption of a memory
TWI249101B (en) 2002-04-11 2006-02-11 Via Tech Inc Method and related apparatus for using a dynamic random access memory to substitute for a hard disk drive
US6667929B1 (en) 2002-06-14 2003-12-23 International Business Machines Corporation Power governor for dynamic RAM
US6741515B2 (en) 2002-06-18 2004-05-25 Nanoamp Solutions, Inc. DRAM with total self refresh and control circuit
KR100437463B1 (ko) 2002-07-18 2004-06-23 삼성전자주식회사 반도체 메모리 장치 내부전원전압발생기를 제어하는 회로및 방법
KR100481818B1 (ko) 2002-07-24 2005-04-11 (주)실리콘세븐 디램 셀을 사용하며, 버스트 억세스 구동이 가능한 동기식 에스램 호환 메모리 및 그 구동 방법
US6857055B2 (en) 2002-08-15 2005-02-15 Micron Technology Inc. Programmable embedded DRAM current monitor
KR100481819B1 (ko) 2002-08-27 2005-04-11 (주)실리콘세븐 디램 셀을 사용하며, 칩 디스에이블 구간 중에 발생하는신호에 의하여 리프레쉬가 수행되도록 제어되는 동기식에스램 호한 메모리
KR100482368B1 (ko) 2002-08-28 2005-04-13 삼성전자주식회사 고속동작에서의 리프레쉬 페일을 최소화하기 위한리프레쉬 회로를 갖는 리프레쉬 타입 반도체 메모리장치
KR100457533B1 (ko) 2002-09-03 2004-11-17 삼성전자주식회사 리프레쉬 제어방법 및 장치
KR100482380B1 (ko) 2002-11-11 2005-04-14 (주)실리콘세븐 메모리 뱅크별 기입 동작의 수행이 가능한 에스램 호환 메모리 및 그 구동방법
US6854041B2 (en) 2002-11-25 2005-02-08 International Business Machines Corporation DRAM-based separate I/O memory solution for communication applications
JP4282319B2 (ja) 2002-12-13 2009-06-17 株式会社ルネサステクノロジ 半導体記憶装置
US7617356B2 (en) 2002-12-31 2009-11-10 Intel Corporation Refresh port for a dynamic memory
US20050195975A1 (en) 2003-01-21 2005-09-08 Kevin Kawakita Digital media distribution cryptography using media ticket smart cards
JP2004259343A (ja) 2003-02-25 2004-09-16 Renesas Technology Corp 半導体記憶装置
US6795364B1 (en) 2003-02-28 2004-09-21 Monolithic System Technology, Inc. Method and apparatus for lengthening the data-retention time of a DRAM device in standby mode
JP4439838B2 (ja) 2003-05-26 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
US6999368B2 (en) 2003-05-27 2006-02-14 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and semiconductor integrated circuit device
US6876593B2 (en) 2003-07-01 2005-04-05 Intel Corporation Method and apparatus for partial refreshing of DRAMS
US6977656B1 (en) 2003-07-28 2005-12-20 Neomagic Corp. Two-layer display-refresh and video-overlay arbitration of both DRAM and SRAM memories
EP1505491A3 (en) 2003-08-06 2005-03-02 Agilent Technologies Inc Sequencer unit with instruction buffering
US20050108460A1 (en) 2003-11-14 2005-05-19 Intel Corporation Partial bank DRAM refresh
US20050185496A1 (en) 2004-02-24 2005-08-25 Paul Kaler Intelligent solid state disk
US20050226079A1 (en) 2004-04-08 2005-10-13 Yiming Zhu Methods and apparatus for dual port memory devices having hidden refresh and double bandwidth
JP2005310243A (ja) 2004-04-20 2005-11-04 Seiko Epson Corp メモリコントローラ、半導体集積回路装置、半導体装置、マイクロコンピュータ及び電子機器
US7269708B2 (en) 2004-04-20 2007-09-11 Rambus Inc. Memory controller for non-homogenous memory system
JP4615896B2 (ja) 2004-05-25 2011-01-19 富士通セミコンダクター株式会社 半導体記憶装置および該半導体記憶装置の制御方法
US7392330B2 (en) 2004-07-02 2008-06-24 Mediatek Usa Inc. Memory access bandwidth allocation and latency control in a digital camera
KR100490944B1 (ko) 2004-07-22 2005-05-19 엠시스랩 주식회사 디램셀을 가지는 디스플레이 드라이버 및 이에 대한타이밍 제어방법
KR100564633B1 (ko) 2004-09-25 2006-03-28 삼성전자주식회사 향상된 동작 성능을 가지는 반도체 메모리 장치 및 이에대한 액세스 제어 방법
KR100652380B1 (ko) 2004-10-25 2006-12-01 삼성전자주식회사 버퍼를 이용하여 리프레쉬하는 메모리 장치 및 그 방법
US7930471B2 (en) 2004-11-24 2011-04-19 Qualcomm Incorporated Method and system for minimizing impact of refresh operations on volatile memory performance
US7206244B2 (en) 2004-12-01 2007-04-17 Freescale Semiconductor, Inc. Temperature based DRAM refresh
JP4200969B2 (ja) 2004-12-03 2008-12-24 セイコーエプソン株式会社 半導体装置及び電子機器
US7953921B2 (en) 2004-12-28 2011-05-31 Qualcomm Incorporated Directed auto-refresh synchronization
JP4282612B2 (ja) 2005-01-19 2009-06-24 エルピーダメモリ株式会社 メモリ装置及びそのリフレッシュ方法
US7640392B2 (en) 2005-06-23 2009-12-29 Qualcomm Incorporated Non-DRAM indicator and method of accessing data not stored in DRAM array
JP2006260630A (ja) 2005-03-15 2006-09-28 Elpida Memory Inc 半導体記憶装置における不良解析方法及び半導体記憶装置
US7660183B2 (en) 2005-08-01 2010-02-09 Rambus Inc. Low power memory device
US7380083B2 (en) 2005-08-16 2008-05-27 International Business Machines Corporation Memory controller capable of locating an open command cycle to issue a precharge packet
JP4229958B2 (ja) 2005-08-26 2009-02-25 Ｎｅｃエレクトロニクス株式会社 メモリ制御システムおよびメモリ制御回路
US7292490B1 (en) 2005-09-08 2007-11-06 Gsi Technology, Inc. System and method for refreshing a DRAM device
US7369451B2 (en) 2005-10-31 2008-05-06 Mosaid Technologies Incorporated Dynamic random access memory device and method for self-refreshing memory cells
US7899990B2 (en) 2005-11-15 2011-03-01 Oracle America, Inc. Power conservation via DRAM access
US7453758B2 (en) 2006-02-21 2008-11-18 Infineon Technologies Ag Control system for a dynamic random access memory and method of operation thereof
JP4895355B2 (ja) 2006-03-24 2012-03-14 株式会社メガチップス メモリ制御装置
CN101421792B (zh) 2006-04-13 2015-09-23 Nxp股份有限公司 半导体器件标识符产生方法以及半导体器件
US8004617B2 (en) 2006-08-30 2011-08-23 Ati Technologies Ulc Stand-by mode transitioning
KR101046304B1 (ko) 2006-10-20 2011-07-05 후지쯔 가부시끼가이샤 메모리 장치 및 리프레시 조정 방법
US7620833B2 (en) 2006-12-04 2009-11-17 Intel Corporation Power saving for isochronous data streams in a computer system
US7752373B2 (en) 2007-02-09 2010-07-06 Sigmatel, Inc. System and method for controlling memory operations
US20080270683A1 (en) 2007-04-25 2008-10-30 International Business Machines Corporation Systems and methods for a dram concurrent refresh engine with processor interface
US7590021B2 (en) 2007-07-26 2009-09-15 Qualcomm Incorporated System and method to reduce dynamic RAM power consumption via the use of valid data indicators
US7822911B2 (en) 2007-08-15 2010-10-26 Micron Technology, Inc. Memory device and method with on-board cache system for facilitating interface with multiple processors, and computer system using same
US7757039B2 (en) 2007-09-18 2010-07-13 Nikos Kaburlasos DRAM selective self refresh
JP5082727B2 (ja) 2007-09-28 2012-11-28 ソニー株式会社 記憶制御装置、記憶制御方法およびコンピュータプログラム
US7613061B2 (en) 2007-11-30 2009-11-03 Agere Systems Inc. Method and apparatus for idle cycle refresh request in DRAM
US8108609B2 (en) 2007-12-04 2012-01-31 International Business Machines Corporation Structure for implementing dynamic refresh protocols for DRAM based cache
US8001334B2 (en) 2007-12-06 2011-08-16 Silicon Image, Inc. Bank sharing and refresh in a shared multi-port memory device
US20090193187A1 (en) 2008-01-25 2009-07-30 International Business Machines Corporation Design structure for an embedded dram having multi-use refresh cycles
US20090193186A1 (en) 2008-01-25 2009-07-30 Barth Jr John E Embedded dram having multi-use refresh cycles
US20090204835A1 (en) 2008-02-11 2009-08-13 Nvidia Corporation Use methods for power optimization using an integrated circuit having power domains and partitions
US20090204837A1 (en) 2008-02-11 2009-08-13 Udaykumar Raval Power control system and method
JP5113617B2 (ja) 2008-05-09 2013-01-09 株式会社アドバンテスト メモリの試験装置および試験方法
WO2009153736A1 (en) 2008-06-17 2009-12-23 Nxp B.V. Electrical circuit comprising a dynamic random access memory (dram) with concurrent refresh and read or write, and method to perform concurrent refresh and read or write in such a memory
US7978721B2 (en) 2008-07-02 2011-07-12 Micron Technology Inc. Multi-serial interface stacked-die memory architecture
CN102203752B (zh) 2008-07-29 2014-04-30 新诺普系统公司 具有多个队列之间的仲裁的数据处理电路
US8463987B2 (en) 2008-09-23 2013-06-11 Intel Corporation Scalable schedulers for memory controllers
US8639874B2 (en) 2008-12-22 2014-01-28 International Business Machines Corporation Power management of a spare DRAM on a buffered DIMM by issuing a power on/off command to the DRAM device
US7990795B2 (en) 2009-02-19 2011-08-02 Freescale Semiconductor, Inc. Dynamic random access memory (DRAM) refresh
TWI425508B (zh) 2009-04-23 2014-02-01 Orise Technology Co Ltd 具隱藏更新及雙埠能力之ｓｒａｍ相容嵌入式ｄｒａｍ裝置
KR100940868B1 (ko) 2009-05-25 2010-02-09 이성재 디램으로 에스램 출력특성을 구현하는 장치 및 방법
US8549217B2 (en) 2009-11-17 2013-10-01 International Business Machines Corporation Spacing periodic commands to a volatile memory for increased performance and decreased collision
US20110154061A1 (en) 2009-12-21 2011-06-23 Babu Chilukuri Data secure memory/storage control
JP2011165247A (ja) 2010-02-08 2011-08-25 Seiko Epson Corp 電子機器
JP5430484B2 (ja) 2010-04-15 2014-02-26 ルネサスエレクトロニクス株式会社 半導体記憶装置、及びその制御方法
US8250298B2 (en) 2010-05-27 2012-08-21 International Business Machines Corporation Mechanisms for reducing DRAM power consumption
TWI425364B (zh) 2010-06-22 2014-02-01 Mstar Semiconductor Inc 記憶體共享系統及方法
US8407411B2 (en) 2010-06-28 2013-03-26 Wuxi Vimicro Corporation Operation frequency adjusting system and method
JP5553309B2 (ja) 2010-08-11 2014-07-16 国立大学法人 東京大学 データ処理装置
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
JP2012123889A (ja) * 2010-11-18 2012-06-28 Elpida Memory Inc 半導体装置
US8656086B2 (en) 2010-12-08 2014-02-18 Avocent Corporation System and method for autonomous NAND refresh
US9052899B2 (en) 2011-08-10 2015-06-09 Intel Corporation Idle power reduction for memory subsystems
US8934311B2 (en) 2011-09-06 2015-01-13 Samsung Electronics Co., Ltd. Semiconductor memory device capable of screening a weak bit and repairing the same
US9691504B2 (en) 2011-10-24 2017-06-27 Rambus Inc. DRAM retention test method for dynamic error correction
US9268723B2 (en) 2011-12-21 2016-02-23 Intel Corporation Dram compression scheme to reduce power consumption in motion compensation and display refresh
US11024352B2 (en) 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method
US8711653B2 (en) 2012-04-28 2014-04-29 Hewlett-Packard Development Company, L.P. Changing a system clock rate synchronously
WO2014018038A1 (en) 2012-07-26 2014-01-30 Empire Technology Development Llc Energy conservation in a multicore chip
US9086882B2 (en) 2012-08-07 2015-07-21 International Business Machines Corporation DRAM energy use optimization using application information
WO2014059613A1 (zh) 2012-10-17 2014-04-24 华为技术有限公司 降低内存系统功耗的方法和内存控制器
US8996818B2 (en) 2012-12-09 2015-03-31 Advanced Micro Devices, Inc. Bypassing memory requests to a main memory
KR20150098649A (ko) 2012-12-22 2015-08-28 퀄컴 인코포레이티드 비-휘발성 메모리의 이용을 통한 휘발성 메모리의 전력 소비 감소
US20140189400A1 (en) 2012-12-28 2014-07-03 Mediatek Inc. Processing system and associated method
US9196347B2 (en) 2013-03-14 2015-11-24 International Business Machines Corporation DRAM controller for variable refresh operation timing
US9411774B2 (en) 2013-04-23 2016-08-09 Arm Limited Memory access control
US9245604B2 (en) 2013-05-08 2016-01-26 International Business Machines Corporation Prioritizing refreshes in a memory device
US9224450B2 (en) 2013-05-08 2015-12-29 International Business Machines Corporation Reference voltage modification in a memory device
US9336855B2 (en) 2013-05-14 2016-05-10 Qualcomm Incorporated Methods and systems for smart refresh of dynamic random access memory
US9436606B2 (en) 2014-01-02 2016-09-06 Qualcomm Incorporated System and method to defragment a memory
KR20150084244A (ko) 2014-01-13 2015-07-22 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
US9478263B2 (en) 2014-01-17 2016-10-25 Apple Inc. Systems and methods for monitoring and controlling repetitive accesses to volatile memory
KR102373544B1 (ko) * 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800353A (zh) * 2011-05-25 2012-11-28 三星电子株式会社 刷新存储器器件的方法、刷新地址产生器和存储器器件
CN104737234A (zh) * 2012-11-30 2015-06-24 英特尔公司 基于所存储的行锤击阈值的值的行锤击监视
US20140164692A1 (en) * 2012-12-11 2014-06-12 International Business Machines Corporation Managing errors in a dram by weak cell encoding
US20150003172A1 (en) * 2013-06-26 2015-01-01 Sua KIM Memory module including buffer chip controlling refresh operation of memory devices
US20150058549A1 (en) * 2013-08-20 2015-02-26 Oracle International Corporation Detection of multiple accesses to a row address of a dynamic memory within a refresh period
CN104795097A (zh) * 2014-01-21 2015-07-22 爱思开海力士有限公司 存储器和包括存储器的存储系统

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109933280A (zh) * 2017-12-18 2019-06-25 爱思开海力士有限公司 数据存储装置及其操作方法
CN109933280B (zh) * 2017-12-18 2022-04-26 爱思开海力士有限公司 数据存储装置及其操作方法
US11488648B2 (en) 2017-12-18 2022-11-01 SK Hynix Inc. Data storage device and operating method thereof
CN111383683A (zh) * 2018-12-26 2020-07-07 美光科技公司 通过堆叠多个可靠性规范进行扫描优化
CN111383683B (zh) * 2018-12-26 2021-12-10 美光科技公司 通过堆叠多个可靠性规范进行扫描优化
US11417405B2 (en) 2018-12-26 2022-08-16 Micron Technology, Inc. Scan optimization from stacking multiple reliability specifications
CN112382321A (zh) * 2020-11-12 2021-02-19 海光信息技术股份有限公司 动态随机存取存储器的刷新方法及内存控制器、电子装置
CN112382321B (zh) * 2020-11-12 2024-05-31 海光信息技术股份有限公司 动态随机存取存储器的刷新方法及内存控制器、电子装置

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US20180190340A1 (en) 2018-07-05
KR102373544B1 (ko) 2022-03-11
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