TWI425508B - 具隱藏更新及雙埠能力之ｓｒａｍ相容嵌入式ｄｒａｍ裝置 - Google Patents

具隱藏更新及雙埠能力之ｓｒａｍ相容嵌入式ｄｒａｍ裝置 Download PDF

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Description

具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置
本發明係關於嵌入式記憶體之技術領域，尤指一種具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置。
對於單晶片系統(SoC)應用而言，其需要將許多功能區塊整合至一單一積體電路之中。該最常使用的區塊包含處理器、控制器、記憶體區塊、及多種不同功能的邏輯區塊，並將所有區塊都製造在同一的晶片上。該記憶體區塊可以包含揮發性靜態隨機存取記憶體SRAM)、非揮發性記憶體及/或註冊基礎記憶體(Register based memory,RBM)。該註冊基礎記憶體一般來說在需要小量高速儲存時使用，例如，在該單晶片系統之中由一或多個功能性邏輯區塊所使用的註冊檔案及/或小型表格。
在單晶片系統中一般來說也需要較大的揮發性或非揮發性記憶體區塊，為了成本考量，設計者盡可能地將這些記憶體區塊的配置面積縮小。如果該記憶體區塊是一種必須被更新的揮發性記憶體時，該記憶體區塊一般使用一種六電晶體靜態隨機存取記憶體(6-T SRAM)胞元來製造。
為了節省成本，一種方法係使用多個動態隨機存取記憶體(DRAM)胞元加上靜態隨機存取記憶體(SRAM)介面而組成所謂的單一電晶體靜態隨機存取記憶體(1T SRAM)系統。此種方式需於該單一電晶體靜態隨機存取記憶體(1T SRAM)系統內部自動執行更新動態隨機存取記憶體(DRAM)胞元，以防止資料流失。
美國第US6,075,740號專利案公告中，使用單一電晶體靜態隨機存取記憶體(1T SRAM)系統以節省成本，然而其係單一埠的記憶體系統，容易造成存取的瓶頸。
由於在單晶片系統(SoC)內，有許多主動裝置(master)會存取嵌入式記憶體裝置，單一埠的記憶體系統容易造成存取瓶頸。故於美國專利申請早期公開第US2008/0005492號中，如圖1所示，係加入仲裁器(arbiter)505、多工器502、更新控制器530及介面電路510、520以讓一埠的記憶體陣列501能像二埠的靜態隨機存取記憶體(SRAM)進行工作。
然而，在美國專利申請早期公開第US2008/0005492號中，係使用一埠的記憶體陣列501模擬二埠的靜態隨機存取記憶體(SRAM)。但隨著單晶片系統(SoC)的存取時序提高，此種記憶體系統會造成單晶片系統的存取瓶頸，而使得單晶片系統(SoC)的時序無法有效地提昇。由此可知，習知技術仍有諸多缺失而有予以改善之必要。
本發明之目的主要係在提供一種具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置，以解決習知技術中DRAM裝置存取效率的問題，同時解決習知技術中單晶片系統(SoC)的時序無法有效提昇的問題。
依據本發明之一特色，本發明提出一種具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置，其包含一記憶體陣列、一第一埠存取單元、一第二埠存取單元、及一存取仲裁器。該記憶體陣列其包含多數個雙埠記憶體細胞格。該第一埠存取單元連接至該記憶體陣列，以存取該記憶體陣列中的記憶體細胞格。該第二埠存取單元連接至該記憶體陣列，以存取該記憶體陣列中的記憶體細胞格。該存取仲裁器連接至該第一埠存取單元及該第二埠存取單元，以仲裁一第一存取埠存取要求、一第二存取埠存取要求、及一隱藏更新要求。
依據本發明之另一特色，本發明係提出一種使用具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置的LCD系統，其包含一處理器介面、一種具隱藏更新及雙埠能力之SRAM相容的嵌入式DRAM裝置、及一LCD介面。該處理器介面接收一處理器之讀寫訊號。該種具隱藏更新及雙埠能力之SRAM相容的嵌入式DRAM裝置連接至該處理器介面，該嵌入式DRAM裝置包含一記憶體陣列、一第一埠存取單元、一第二埠存取單元、及一存取仲裁器。該記憶體陣列包含複數個雙埠記憶體細胞格。該第一埠存取單元連接至該記憶體陣列，以存取該記憶體陣列中的記憶體細胞格。該第二埠存取單元連接至該記憶體陣列，以存取該記憶體陣列中的記憶體細胞格。該存取仲裁器連接至該第一埠存取單元及該第二埠存取單元，以仲裁一第一存取埠存取要求、一第二存取埠存取要求、及一隱藏更新要求。該LCD介面連接至該嵌入式DRAM裝置，用來呈現該嵌入式DRAM裝置中的資料。
圖2係本發明一種具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置之方塊圖。該相容嵌入式DRAM裝置200包含一記憶體陣列210、一第一埠存取單元220、一第二埠存取單元230、一存取仲裁器240及一列解碼字組驅動器250。
該記憶體陣列210其包含多數個雙埠記憶體細胞格，其中，該多數個雙埠記憶體細胞格較佳為單一電晶體動態隨機存取記憶體(1T DRAM)所組成。
該第一埠存取單元220連接至該記憶體陣列210，以存取該記憶體陣列210中的記憶體細胞格。該第二埠存取單元230連接至該記憶體陣列210，以存取該記憶體陣列210中的記憶體細胞格。該第一埠存取為讀寫存取埠，該第二埠存取為僅寫存取埠。
該存取仲裁器240其連接至該第一埠存取單元220及該第二埠存取單元230，用以仲裁一第一存取埠存取要求、一第二存取埠存取要求、及一隱藏更新要求。
該列解碼字組驅動器250連接至該存取仲裁器240及該記憶體陣列210，用以產生一字組線位址WL[479:0]，進而定址該記憶體陣列。
圖3係本發明存取仲裁器240之方塊圖。該存取仲裁器240包含一埠控制及位址拴鎖單元(port control & address latch)310、及一存取控制單元(access control)320。
該埠控制及位址拴鎖單元310接收針對第一埠存取的控制訊號及位址(CLKA,CENA#,WEN#,ADDRA[18:0],DINA[23:0])、以及針對第二埠存取的控制訊號及位址(CLKB,CENB#,ADDRB[10:0])，並分別產生一存取要求訊號(REQEX)、一更新要求訊號(REQREF)、一第一埠狀態訊號(STATEA)及一第二埠狀態訊號(STATEB)。該埠控制及位址拴鎖單元310更產生第一內部位址訊號(EXAA[8:0])、第二內部位址訊號(EXYA[9:0])、一讀寫模式訊號(RWMode)、輸入資料訊號(DATA[23:0])、及一更新位址訊號(REFXA([8:0])。
該存取控制單元(access control)320連接至該埠控制及位址拴鎖單元310，依據該存取要求訊號(REQEX)以更新要求訊號(REQREF)、第一埠狀態訊號(STATEA)及第二埠狀態訊號(STATEB)，進而產生第一埠存取控制訊號及第二埠存取控制訊號。
圖4係本發明埠控制及位址拴鎖單元310之方塊圖。該埠控制及位址拴鎖單元310包含一埠控制單元(port control)410、一第一級仲裁器420、一資料及位址拴鎖器(data and address latch)430、一更新計時單元(Refresh timer)440、及一位址產生單元(Address Generator)450。
該埠控制單元(port control)410接收對第一埠存取單元的時序訊號(CLKA)及致能訊號(CENA#)、對第二埠存取單元的時序訊號(CLKB)及致能訊號(CENB#)及一寫入訊號(WEN#)，以產生該第一埠狀態訊號(STATEA)、該第二埠狀態訊號(STATEB)及讀寫模式訊號(RWMode)。該埠控制單元(port control)410可藉由第一埠狀態訊號(STATEA)及該第二埠狀態訊號(STATEB)而追蹤未完成的存取。
該第一級仲裁器420連接至該埠控制單元410，接收該第一埠狀態訊號及該第二埠狀態訊號，以產生一第一埠要求訊號及一第二埠要求訊號，並依據該第一埠要求訊號及該第二埠要求訊號，產生該存取要求訊號。當中，該第一級仲裁器420係使用先來先服務(First Come Fisrt Service,FCFS)，以產生該第一埠要求訊號及該第二埠要求訊號。當該第一埠要求訊號為高電位時，代表可產生關於該第一埠存取器220的控制訊號；當該第二埠要求訊號為高電位時，代表可產生關於該第二埠存取器230的控制訊號，其中，同一時間，該第一埠要求訊號及該第二埠要求訊號最多只有一個訊號可為高電位。
該第一埠要求訊號及該第二埠要求訊號經由一或閘421以產生該存取要求訊號。
該資料及位址拴鎖器(data and address latch)430連接至該第一級仲裁器420，依據該第一埠要求訊號及該第二埠要求訊號，拴鎖第一埠位址訊號(ADDRA[18:0])、第一埠位址訊號(ADDRB[10:0])及第一埠寫入資料訊號(DINA[23:0])，進而產生第一內部位址訊號(EXAA[8:0])、第二內部位址訊號(EXYA[9:0])及輸入資料訊號(DATA[23:0])。
該更新計時單元(Refresh timer)440依據一預設時距(interval)以產生一觸發時序訊號(Trig_CLK)。
該位址產生單元(Address Generator)450連接至該更新計時單元，依據該觸發時序訊號(Trig_CLK)產生該更新要求訊號(REQREF)及更新位址訊號(REFXA([8:0])，其中，該更新要求訊號(REQREF)被傳送至該存取控制單元320以更新該記憶體陣列210中一列的細胞格。
該更新計時單元(Refresh timer)440追蹤該記憶體陣列210中的細胞格之電荷保留時間，並週期性地產生該觸發時序訊號，以驅動該位址產生單元450更新該記憶體陣列210中一列的細胞格。該位址產生單元450收到該觸發時序訊號時，將該更新位址訊號(REFXA([8:0])加1並產生該更新要求訊號(REQREF)，因此本發明在執行更新操作時，無需外部訊號及更新列的位址。
圖5係本發明存取控制單元(access control)之方塊圖，該存取控制單元320包含一第二級仲裁器550、一第一埠控制單元(CTRLA)560、一第二埠控制單元(CTRLB)570、及一列控制單元(ROW_CTRL)580。
該第二級仲裁器550連接至該埠控制單元(port control)410及該第一級仲裁器420，接收該存取要求訊號(REQEX)、更新要求訊號(REQREF)、第一埠狀態訊號(STATEA)及第二埠狀態訊號(STATEB)，並使用使用先來先服務產生一第一埠致能訊號(ACTA)、一第二埠致能訊號(ACTB)及一更新致能訊號(ACTREF)。
該第一埠控制單元(CTRLA)560連接至該埠控制單元(port control)410、該資料及位址拴鎖器(data and address latch)430及該第二級仲裁器550，依據該讀寫模式訊號(RWMode)、該第一埠致能訊號(ACTA)、該更新致能訊號(ACTREF)及該第二內部位址訊號(EXYA[9:0])，以產生一讀寫訊號(R/W)、一第一感測放大器致能訊號(SAENA)及第一行位址訊號(YAA[9:0])。
該第二埠控制單元(CTRLB)570連接至該資料及位址拴鎖器430及該第二級仲裁器550，依據該第二埠致能訊號(ACTB)及該第二內部位址訊號(EXYA[9:0])，以產生一第二感測放大器致能訊號(SAENB)及第二行位址訊號(YAB[1:0])。
該列控制單元(ROW_CTRL)580連接至該第二級仲裁器550及該資料及位址拴鎖器(data and address latch)430，依據該第一埠致能訊號、該第二埠致能訊號、該更新致能訊號(ACTREF)及第一內部位址訊號(EXAA[8:0])，以產生列位置訊號(XA[8:0])及一列致能訊號(EN_Trig)。
當該存取仲裁器240接收到由該第一埠要求訊號、該第二埠要求訊號、該更新要求訊號傳來的記憶體存取要求時，該第二級仲裁器550會決定由外部記憶體存取要求(REQEX)或是更新要求(REQREF)獲得較高的優先權。由於該第一級仲裁器420已經先決定第一埠存取要求或第二埠存取要求具有較高優先權，故該第一埠要求訊號(REQA)或該第二埠要求訊號(REQB)僅有其中之一個會被致能，故該第二級仲裁器550仍為二線仲裁器(two-way arbiter)，且僅需考慮該存取要求訊號(REQEX)及該更新要求訊號(REQREF)。故同一時間，該第一埠致能訊號(ACTA)、該第二埠致能訊號(ACTB)及該更新致能訊號(ACTREF)中僅有一個訊號會被觸發。
當要存取該記憶體陣列210的第一埠時，該第一埠致能訊號(ACTA)會使第一埠控制單元(CTRLA)560傳送正確的第一行位址訊號(YAA[9:0])及第一感測放大器致能訊號(SAENA)至該第一埠存取器220，並使第一埠控制單元(CTRLA)560傳送該讀寫訊號(R/W)，以指示現行的第一埠操作是讀取資料或是寫入資料。
當要存存取該記憶體陣列210的第二埠時，該第二埠致能訊號(ACTB)會使第二埠控制單元(CTRLB)570傳送正確的第二行位址訊號(YAB[1:0])及第二感測放大器致能訊號(SAENB)至該第二埠存取器230
如果要執行記憶體更新時，一讀出且再回寫(read-and-write-back)會經由第一埠執行，因此當執行讀出操作時，該讀寫訊號(R/W)及第一感測放大器致能訊號(SAENA)會被致能。此時，由於無需輸出資料至外部，故該第一行位址訊號(YAA[9:0])並不會被傳送。
無論是要存取第一埠、存取第二埠、或記憶體更新，該列控制單元(ROW_CTRL)580會輸出該列位置訊號(XA[8:0])及該列致能訊號(EN_Trig)至該列解碼字組驅動器250。同時一重置訊號(RST)會由該記憶體陣列210回授至該列控制單元(ROW_CTRL)580及該第二級仲裁器550。該第二級仲裁器550依據該重置訊號(RST)分別產生一第一重置訊號(RSTA)及一第二重置訊號(RSTB)，並傳送至該存取控制單元320。
圖6係本發明第一埠存取單元220及該第二埠存取單元230之方塊圖。該一第一埠存取單元包含一第一行解碼單元610、一第一列緩衝器620、一第一感測放大器630、一資料拴鎖器640。
該第一行解碼單元610連接至該資料及位址拴鎖器(data and address latch)430及第一埠控制單元(CTRLA)560，依據該第一行位址訊號(YAA[9:0])進行行解碼，並接受該輸入資料訊號(DATA[23:0])；
該第一列緩衝器620連接至該第一行解碼單元610及該第一埠控制單元(CTRLA)560，依據該讀寫訊號(R/W)以決定資料流向。其可接收由該記憶體陣列210讀出之資料並傳輸至該第一行解碼單元610，或接收由該第一行解碼單元610傳送來的資料，並經由該該第一感測放大器630而寫入該記憶體陣列210。
該第一感測放大器630連接至該第一列緩衝器620、該第一埠控制單元(CTRLA)560及該記憶體陣列210，接收該第一感測放大器致能訊號(SAENA)，以對該記憶體陣列210讀出的資料執行放大，並傳輸至該第一列緩衝器620。
該連接至該資料拴鎖器640連接至該第一行解碼單元610，接收該第一行解碼單元610輸出資料，並傳送至外部。
該第一行解碼單元610可由該第一列緩衝器620中選擇一像素的位元進行讀寫。
如圖6所示，該第二埠存取單元230包含一第二行解碼單元650、一第二列緩衝器660、及一第二感測放大器670。
該第二行解碼單元650連接至該第二埠控制單元(CTRLB)570，依據該第二行位址訊號(YAB[1:0])進行行解碼。該第二行解碼單元650可由該第二列緩衝器660中選擇部分位元進行讀取。
該第二列緩衝器660連接至該第二行解碼單元650，以輸出資料至該第二行解碼單元650。
該第二感測放大器670連接至該第二列緩衝器660、該第二埠控制單元(CTRLB)570及該記憶體陣列210，接收該第二感測放大器致能訊號(SAENB)，以對該記憶體陣列210讀出的資料執行放大，並傳輸至該第二列緩衝器660。
由於存取仲裁器240已決定可經由哪一埠存取該記憶體陣列210，故同一時間內，該第一感測放大器630及該第二感測放大器670中只有一個會被致能。該第一感測放大器630、該第二感測放大器670、該第一列緩衝器620及該第二列緩衝器660係以列為存取單位。而該第一行解碼單元610可由該第一列緩衝器620中選擇一像素的位元進行讀寫。同時，該第二行解碼單元650可由該第二列緩衝器660中選擇部分位元進行讀取。
該列解碼字組驅動器250解碼產生該字組線位址WL[479:0]，並於接收到該列致能訊號(EN_Trig)時，將一字組線拉高(致能)。當讀寫或更新完成後，該記憶體陣列210產生該重置訊號(RST)，以將該字組線關閉(禁能)。圖7係本發明沒有競爭時存取資料之時序圖。如圖7所示，在時間間隔T1中，係為沒有競爭的記憶體存取。其先對該記憶體陣列210的第一埠產生一讀取命令、再產生一寫入命令，最後對第二埠產生一讀取命令。第一埠狀態訊號(STATEA)及第二埠狀態訊號(STATEB)為高電位時，表示對該第一埠及第二埠進行存取。由圖7可知，第一埠狀態訊號(STATEA)及第二埠狀態訊號(STATEB)為致能(高電位)並不會重疊。當第一重置訊號(RSTA)為高電位時，將第一埠狀態訊號(STATEA)重置為低電位。
在時間間隔T2中，係為有競爭的記憶體存取，該競爭情形係由該第一級仲裁器420解決。如圖7所示，其係藉由將第一埠狀態訊號(STATEA)及第二埠狀態訊號(STATEB)驅動為高電位，以表示大約同時對第一埠及第二埠進行存取。該第一級仲裁器420決定對第一埠的存取具有優先權，故輸出高電位的第一埠要求訊號(REQA)。當完成第一埠存取後，第一重置訊號(RSTA)為高電位時，將第一埠狀態訊號(STATEA)重置為低電位。之後，輸出高電位的第二埠要求訊號(REQB)，以進行第二埠存取。當完成第二埠存取後，第二重置訊號(RSTB)為高電位時，將第二埠狀態訊號(STATEB)重置為低電位。
在時間間隔T3中，係為有競爭及更新的記憶體存取。在此一例子中，第一埠的存取獲得最高的優先權。當第一埠的存取結束後，對該記憶體陣列210的存取權由該更新要求訊號(REQREF)獲得，其主要是當第一埠的存取結束後的一小段時間，該第二級仲裁器550僅看見該更新要求訊號(REQREF)，而未看見該存取要求訊號(REQEX)，故該第二級仲裁器550將對該記憶體陣列210的存取權指定給該更新要求訊號(REQREF)，而繼續讓該該更新要求訊號(REQREF)等待。
三線仲裁(3-way arbitration)係經由串接該第一級仲裁器420及該第二級仲裁器550而完成，該第一級仲裁器420及該第二級仲裁器550均為二線仲裁(2-way arbitration)，且均使用先來先服務(FCFS)仲裁機制，藉此種三線仲裁，即使該更新要求訊號(REQREF)稍晚於第一埠狀態訊號(STATEA)及第二埠狀態訊號(STATEB)，該更新要求訊號(REQREF)亦不會為最低優先權。
圖8係本發明使用具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置運用於LCD系統的示意圖。其包含一處理器介面810、一種具隱藏更新及雙埠能力之SRAM相容的嵌入式DRAM裝置200、及一LCD介面820。
該處理器介面810接收一處理器之讀寫訊號。該種具隱藏更新及雙埠能力之SRAM相容的嵌入式DRAM裝置200連接至該處理器介面810，該嵌入式DRAM裝置200包含一記憶體陣列210、一第一埠存取單元220、一第二埠存取單元230、一存取仲裁器240、及一列解碼字組驅動器250。該LCD介面820連接至該嵌入式DRAM裝置200，用以呈現該嵌入式DRAM裝置中的資料，其中，該處理器介面810係連接至該嵌入式DRAM裝置200的第一埠，該LCD介面820連接至該嵌入式DRAM裝置200的第二埠，亦即，該處理器介面810可進行讀/寫操作，而該LCD介面820僅進行讀出操作。
在LCD系統的應用時，該處理器介面810存取頻率遠快於該LCD介面820存取頻率及記憶體陣列210的更新要求頻率，故該處理器介面810最小的存取週期(tCYCA)不可小於第一埠的存取週期(tA)加上第二埠的存取週期(tB)再加上更新要求的存取週期(tREF)。
圖9係本發明應用於LCD系統時之時序圖。如圖9左邊時序圖所示，當該處理器介面810最小的存取週期(tCYCA)大於第一埠的存取週期(tA)加上第二埠的存取週期(tB)再加上更新要求的存取週期(tREF)時，該處理器介面可正常操作。如圖9右邊時序圖所示，當該處理器介面810最小的存取週期(tCYCA)小於第一埠的存取週期(tA)加上第二埠的存取週期(tB)再加上更新要求的存取週期(tREF)時，該處理器介面810的第二次存取操作會被忽略，由圖9可知，該處理器介面810的操作頻率被限制住。
圖10係本發明應用於LCD系統時兩階段仲裁之示意圖。如圖10所示，第一埠及第二埠的存取要求(STATEA,STATEB)先仲裁，獲勝者再與更新要求訊號(REQREF)進行仲裁。於此，該架構暗示(imply)該更新要求訊號(REQREF)具有較高的優先權。
圖11係本發明應用於LCD系統時兩階段仲裁另一實施例之示意圖。如圖11所示，第二埠的存取要求(STATEB)與更新要求訊號(STATER)先進行仲裁，獲勝者再與第一埠的存取要求(STATEA)進行仲裁。圖12係本發明應用於LCD系統時另一實施例之時序圖。由圖12可知，該處理器介面810最小的存取週期(tCYCA)不可小於第一埠的存取週期(tA)加上第二埠的存取週期(tB)、或該處理器介面810最小的存取週期(tCYCA)不可小於第一埠的存取週期(tA)加上更新要求的存取週期(tREF)時，該處理器介面即可正常操作。藉此可提高該處理器介面810的操作頻率。
由前述說明可知，習知嵌入式DRAM裝置僅考慮單一埠存取的情形，亦未考慮單晶片系統(SoC)內的情形。而本發明利用第一級仲裁器420及第二級仲裁器550以形成一三線仲裁，可有效地提高記憶體陣列210的存取效率，同時利用記憶體陣列210的雙埠特性，可一邊對該記憶體陣列210的第一埠進行存取，一邊對該記憶體陣列210的第二埠進行讀取，進而可提高單晶片系統的時序。
由上述可知，本發明無論就目的、手段及功效，在在均顯示其迥異於習知技術之特徵，極具實用價值。惟應注意的是，上述諸多實施例僅係為了便於說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
505．．．仲裁器
502．．．多工器
530．．．更新控制器
510、520．．．介面電路
501．．．記憶體陣列
200．．．相容嵌入式DRAM裝置
210．．．記憶體陣列
220．．．第一埠存取單元
230．．．第二埠存取單元
240．．．存取仲裁器
250．．．列解碼字組驅動器
310．．．埠控制及位址拴鎖單元
320．．．存取控制單元
410．．．埠控制單元
420．．．第一級仲裁器
430．．．資料及位址拴鎖器
440．．．更新計時單元
450．．．位址產生單元
550．．．第二級仲裁器
560．．．第一埠控制單元
570．．．第二埠控制單元
580．．．列控制單元
610．．．第一行解碼單元
620．．．第一列緩衝器
630．．．第一感測放大器
640．．．資料拴鎖器
650．．．第二行解碼單元
660．．．第二列緩衝器
670．．．第二感測放大器
810．．．處理器介面
820．．．LCD介面
圖1係習知使用一埠的記憶體陣列模擬二埠的靜態隨機存取記憶體的示意圖。
圖2係本發明具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置之方塊圖。
圖3係本發明存取仲裁器之方塊圖。
圖4係本發明埠控制及位址拴鎖單元之方塊圖。
圖5係本發明存取控制單元之方塊圖。
圖6係本發明第一埠存取單元及該第二埠存取單元之方塊圖。
圖7係本發明沒有競爭時存取資料之時序圖。
圖8係本發明使用具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置運用於LCD系統的示意圖。
圖9係本發明應用於LCD系統時之時序圖。
圖10係本發明應用於LCD系統時兩階段仲裁之示意圖。
圖11係本發明應用於LCD系統時兩階段仲裁另一實施例之示意圖。
圖12係本發明應用於LCD系統時另一實施例之時序圖。
200．．．相容嵌入式DRAM裝置
210．．．記憶體陣列
220．．．第一埠存取單元
230．．．第二埠存取單元
240．．．存取仲裁器
250．．．列解碼字組驅動器

Claims (13)

  1. 一種具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置，其包含：一記憶體陣列，其包含多數個雙埠記憶體細胞格；一第一埠存取單元，連接至該記憶體陣列，用以存取該記憶體陣列中的記憶體細胞格；一第二埠存取單元，連接至該記憶體陣列，用以存取該記憶體陣列中的記憶體細胞格；一存取仲裁器，其連接至該第一埠存取單元及該第二埠存取單元，用以仲裁一第一存取埠存取要求、一第二存取埠存取要求、及一隱藏更新要求，該存取仲裁器包含：一埠控制及位址拴鎖單元，其接收對該第一埠存取單元的控制訊號及位址、對第二埠存取的控制訊號及位址，並分別產生一存取要求訊號、一更新要求訊號、一第一埠狀態訊號及一第二埠狀態訊號；以及一存取控制單元，連接至該埠控制及位址拴鎖單元，依據該存取要求訊號、該更新要求訊號、該第一埠狀態訊號及該第二埠狀態訊號，進而產生一第一埠存取控制訊號及一第二埠存取控制訊號；以及一列解碼字組驅動器，連接至該存取仲裁器及該記憶體陣列，用以產生一字組線位址，進而定址該記憶體陣列； 其中，該埠控制及位址拴鎖單元包含一埠控制單元、一第一級仲裁器、及一資料及位址拴鎖器，該埠控制單元接收對該第一埠存取單元的時序訊號及致能訊號、對該第二埠存取單元的時序訊號及致能訊號及一寫入訊號，用以產生該第一埠狀態訊號、該第二埠狀態訊號及讀寫模式訊號，該第一級仲裁器連接至該埠控制單元，接收該第一埠狀態訊號及該第二埠狀態訊號，用以產生一第一埠要求訊號及一第二埠要求訊號，並依據該第一埠要求訊號及該第二埠要求訊號，進而產生該存取要求訊號，該資料及位址拴鎖器連接至該第一級仲裁器，依據該第一埠要求訊號及該第二埠要求訊號，用以拴鎖第一埠位址訊號、第二埠位址訊號及第一埠寫入資料訊號，進而產生第一內部位址訊號、第二內部位址訊號及輸入資料訊號。
  2. 如申請專利範圍第1項所述之裝置，其中，該埠控制及位址拴鎖單元包含：一更新計時單元，其依據一預設時距，進而產生一觸發時序訊號；以及一位址產生單元，連接至該更新計時單元，依據該觸發時序訊號產生該更新要求訊號及更新位址訊號。
  3. 如申請專利範圍第2項所述之裝置，其中，該存取控制單元包含：一第二級仲裁器，連接至該埠控制單元及該第一級仲裁器，接收該存取要求訊號、該更新要求訊號、該第 一埠狀態訊號及第二埠狀態訊號，用以產生一第一埠致能訊號、一第二埠致能訊號及一更新致能訊號；一第一埠控制單元，連接至該埠控制單元、資料及位址拴鎖器及該第二級仲裁器，依據該讀寫模式訊號、該第一埠致能訊號、該更新致能訊號及該第二內部位址訊號，以產生一讀寫訊號、一第一感測放大器致能訊號及第一行位址訊號；一第二埠控制單元，連接至該資料及位址拴鎖器及該第二級仲裁器，依據該第二埠致能訊號及該第二內部位址訊號，用以產生一第二感測放大器致能訊號及一第二行位址訊號。
  4. 如申請專利範圍第3項所述之裝置，其中，該存取控制單元包含：一列控制單元，其連接至該第二級仲裁器及該資料及位址拴鎖器，依據該第一埠致能訊號、該第二埠致能訊號、該更新致能訊號及第一內部位址訊號，以產生列位置訊號及一列致能訊號。
  5. 如申請專利範圍第4項所述之裝置，其中，該第一埠存取單元為讀寫存取埠，該第二埠存取單元為僅寫存取埠。
  6. 如申請專利範圍第5項所述之裝置，其中，該第一埠存取單元包含：一第一行解碼單元，連接至該資料及位址拴鎖器及該第一埠控制單元，依據該第一行位址訊號進行行解碼，並接受該輸入資料訊號； 一第一列緩衝器，連接至該第一行解碼單元及該第一埠控制單元，依據該讀寫訊號以決定資料流向，其接收由該記憶體陣列讀出之資料並傳輸至該第一行解碼單元，或接收由該第一行解碼單元傳送來的資料，並寫入該記憶體陣列；以及一第一感測放大器，連接至該第一列緩衝器、該第一埠控制單元及該記憶體陣列，接收該第一感測放大器致能訊號，以對該記憶體陣列讀出的資料執行放大，進而傳輸至該第一列緩衝器。
  7. 如申請專利範圍第6項所述之裝置，其中，該第一行解碼單元可由該第一列緩衝器中選擇一像素的位元進行讀寫。
  8. 如申請專利範圍第5項所述之裝置，其中，該第二埠存取單元包含：一第二行解碼單元，連接至該第二埠控制單元，依據該第二行位址訊號進行行解碼；一第二列緩衝器，連接至該第二行解碼單元，用以輸出資料至該第二行解碼單元；以及一第二感測放大器，連接至該第二列緩衝器、該第二埠控制單元及該記憶體陣列，接收該第二感測放大器致能訊號，以對該記憶體陣列讀出的資料執行放大，進而傳輸至該第二列緩衝器。
  9. 如申請專利範圍第8項所述之裝置，其中，該第二行解碼單元可由該第二列緩衝器中選擇部分位元進行讀取。
  10. 如申請專利範圍第8項所述之裝置，其中，該第一級仲裁器係使用先來先服務，用以產生該第一埠要求訊號及該第二埠要求訊號。
  11. 如申請專利範圍第10項所述之裝置，其中，該第二級仲裁器係使用先來先服務，以產生該第一埠致能訊號、該第二埠致能訊號及該更新致能訊號。
  12. 一種具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置，其包含：一記憶體陣列，其包含多數個雙埠記憶體細胞格；一第一埠存取單元，連接至該記憶體陣列，用以存取該記憶體陣列中的記憶體細胞格；一第二埠存取單元，連接至該記憶體陣列，用以存取該記憶體陣列中的記憶體細胞格；一存取仲裁器，其連接至該第一埠存取單元及該第二埠存取單元，用以仲裁一第一存取埠存取要求、一第二存取埠存取要求、及一隱藏更新要求，其中，該存取仲裁器係一二階段存取仲裁器，在第一階段，該存取仲裁器對該第一埠存取單元的該第一存取埠存取要求及該隱藏更新要求進行存取仲裁，以產生一輸出，在第二階段，該存取仲裁器對該輸出及該第二存取埠存取要求進行存取仲裁；以及一列解碼字組驅動器，連接至該存取仲裁器及該記憶體陣列，用以產生一字組線位址，進而定址該記憶體陣列；其中，該具隱藏更新及雙埠能力之SRAM相容嵌入 式DRAM裝置係應用於一液晶顯示器(LCD)系統，該LCD系統包含一處理器介面及一LCD介面，該處理器介面接收一處理器之讀寫訊號，並連接至該具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置，該LCD介面連接至該具隱藏更新及雙埠能力之SRAM相容嵌入式DRAM裝置，用以呈現該嵌入式DRAM裝置中的資料。
  13. 如申請專利範圍第12項所述之裝置，其中，該處理器介面係經由該第一埠存取單元，以存取該記憶體陣列，該LCD介面係經由該第二埠存取單元，以存取該記憶體陣列。
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